JPS60214037A - 高基数非回復型除算器 - Google Patents
高基数非回復型除算器Info
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- JPS60214037A JPS60214037A JP59070353A JP7035384A JPS60214037A JP S60214037 A JPS60214037 A JP S60214037A JP 59070353 A JP59070353 A JP 59070353A JP 7035384 A JP7035384 A JP 7035384A JP S60214037 A JPS60214037 A JP S60214037A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ＋ 発明の技術分野
本発明は、高基数非回復型除算装置に係り、特に部分商
予測回路を、より少量のハードウェア量で実現する回路
構成に関する。
予測回路を、より少量のハードウェア量で実現する回路
構成に関する。
（ｂ） 技術の背景
従来から、除算の１方式として、非回復型除算方式があ
るが、この方式においては、商の各桁を作成する時に使
用される商の集合として、零を含 −まない符号付き商
集合があることに着目して、該商集合から商の各桁を選
ぶように制御される。
るが、この方式においては、商の各桁を作成する時に使
用される商の集合として、零を含 −まない符号付き商
集合があることに着目して、該商集合から商の各桁を選
ぶように制御される。
上記、符号付き商集合はｒを基数とすると、一般に以下
のように表される。
のように表される。
（−（ｒ−１）、 −（ｒ−２）、−・−、−１，＋１
．−−−−、ｒ−２，ｒ−１）多くの演算器では、１ビ
ット単位ではなく、“複数ビット”を単位として演算を
行っており、これは２より大きな基数を使用していると
考えることができる。
．−−−−、ｒ−２，ｒ−１）多くの演算器では、１ビ
ット単位ではなく、“複数ビット”を単位として演算を
行っており、これは２より大きな基数を使用していると
考えることができる。
例えば、２ビット単位では、基数は４であり、３ビット
単位であると基数は８となる。
単位であると基数は８となる。
一般には、ｌビットの演算単位は、ｒを基数とするｍ桁
の数字と同じものであり、普通はｒ＝２の／／ｍ乗 で与えられる。
の数字と同じものであり、普通はｒ＝２の／／ｍ乗 で与えられる。
非回復型除算の特徴は、演算結果の各桁を決定する際に
生ずる被除数の正負逆転をその侭として、演算結果の桁
に負数を許し、被除数の符号により、これに除数、或い
は除数の倍数を加算、或いは減算する、所謂引き放し法
である所にある。
生ずる被除数の正負逆転をその侭として、演算結果の桁
に負数を許し、被除数の符号により、これに除数、或い
は除数の倍数を加算、或いは減算する、所謂引き放し法
である所にある。
具体例を上げると、例えば除数のに倍〔即ち、−（ｒ−
１）、 −（ｒ−２）、 −、−１＋＋Ｌ−、ｒ−２，
ｒ−１倍〕を減数レジスタに置数して置き、部分商予測
器から出力される予測信号によって、上記減数レジスタ
を選択して、除数のに倍を加減算することを繰り返すこ
とにより、商をめてゆくものである。
１）、 −（ｒ−２）、 −、−１＋＋Ｌ−、ｒ−２，
ｒ−１倍〕を減数レジスタに置数して置き、部分商予測
器から出力される予測信号によって、上記減数レジスタ
を選択して、除数のに倍を加減算することを繰り返すこ
とにより、商をめてゆくものである。
上記除算方式において、前記複数ビットを単位として、
演算を行う方式があり、高基数非回復型除算装置として
知られている。
演算を行う方式があり、高基数非回復型除算装置として
知られている。
本発明は、この高基数非回復型除算装置における部分商
予測回路の構成法に関係している。
予測回路の構成法に関係している。
（Ｃ１従来技術と問題点
高基数非回復型除算装置においては、前述のように演算
単位となるビット数ｎが大きくなると、基数が２ｎで増
大してい（為、演算の繰り返し回数は減少し、高速の演
算が期待できるが、除数の倍数回路の複雑化、商の予測
論理の精密化によって、回路数が著しく増大すると云う
問題がある。
単位となるビット数ｎが大きくなると、基数が２ｎで増
大してい（為、演算の繰り返し回数は減少し、高速の演
算が期待できるが、除数の倍数回路の複雑化、商の予測
論理の精密化によって、回路数が著しく増大すると云う
問題がある。
然して、除数の倍数回路については、例えば上記基数よ
りも数の少ない減数レジスタと、多段の桁上げ保存加算
器で計算する方法等が知られているが、部分商予測論理
については、効果的な部分商予測回路の構成法が待たれ
ているのが現状である。
りも数の少ない減数レジスタと、多段の桁上げ保存加算
器で計算する方法等が知られているが、部分商予測論理
については、効果的な部分商予測回路の構成法が待たれ
ているのが現状である。
以下において、具体回路に基づいて、従来方式の問題点
をより明確にする。
をより明確にする。
第１図が非回復型除算器の従来例をブロック図で示した
ものである。
ものである。
第１図において、１は除数レジスタ（ＤＳＲ）で、除数
が格納され、倍数発生回路（ＭＤＧ） ２に入力される
。
が格納され、倍数発生回路（ＭＤＧ） ２に入力される
。
倍数発生回路（ＭＤＧ） ２は部分商予測回路（ＱＰ）
３からの部分商予測信号（以下ｍと云う）を受けて、
上記基数が１６の場合は、−１５，−１４，−１３，・
・〜、−２．−１．０゜＋Ｌ＋２．−、＋１４．＋１５
倍の除数を作成する回路であり、例えば総ての倍数を予
め作成して置き選択する方法、汎用的乗算器を利用する
方法、上記基数よりも数の少ない減数レジスタと、多段
の桁上げ保存加算器（ＣＳＡ）で計算する方法等、種々
の構成法が知られている。
３からの部分商予測信号（以下ｍと云う）を受けて、
上記基数が１６の場合は、−１５，−１４，−１３，・
・〜、−２．−１．０゜＋Ｌ＋２．−、＋１４．＋１５
倍の除数を作成する回路であり、例えば総ての倍数を予
め作成して置き選択する方法、汎用的乗算器を利用する
方法、上記基数よりも数の少ない減数レジスタと、多段
の桁上げ保存加算器（ＣＳＡ）で計算する方法等、種々
の構成法が知られている。
４は部分剰余レジスタ（ＰＲ）で、演算の最初において
被除数が設定された後は、倍演算サイクル毎に新たな部
分剰余が置数される。５は桁上げ伝播加算器（ＣＰＡ）
で、部分剰余レジスタ（ＰＲ） ４とｍ倍の除数（−１
５≦ｍ≦＋１５；ｍは整数）との加算を行い、部分剰余
レジスタ（ＰＲ） ４．部分商予測回路（ＱＰ） ３．
剰余レジスタ（Ｒ１’１ｌｌ） ６等に出力される。
被除数が設定された後は、倍演算サイクル毎に新たな部
分剰余が置数される。５は桁上げ伝播加算器（ＣＰＡ）
で、部分剰余レジスタ（ＰＲ） ４とｍ倍の除数（−１
５≦ｍ≦＋１５；ｍは整数）との加算を行い、部分剰余
レジスタ（ＰＲ） ４．部分商予測回路（ＱＰ） ３．
剰余レジスタ（Ｒ１’１ｌｌ） ６等に出力される。
剰余レジスタ（ＲＭＤ） ６は繰り返し演算の最終的な
予測剰余を保持するレジスタで、加減算繰り返し演算の
終了後、剰余補正器（ＲＭＤＣ） ７を通して正しい剰
余が出力される。剰余補正器（ＲＭＤＣ） ７での具体
的な補正方法は、剰余レジスタ（ＲＭＤ） ６の符号ビ
ットが負数を示している時には、２の補数をとって剰余
とし、該符号ビットが正数の時は、その侭の値を剰余と
するように動作する。
予測剰余を保持するレジスタで、加減算繰り返し演算の
終了後、剰余補正器（ＲＭＤＣ） ７を通して正しい剰
余が出力される。剰余補正器（ＲＭＤＣ） ７での具体
的な補正方法は、剰余レジスタ（ＲＭＤ） ６の符号ビ
ットが負数を示している時には、２の補数をとって剰余
とし、該符号ビットが正数の時は、その侭の値を剰余と
するように動作する。
部分商発生器（ＱＧ） ８は部分商予測回路（ＱＰ）
３の出力と、部分剰余レジスタ（ＰＲ） ４の符号ビ・
ノドを参照してζ正確な部分商を決定し、商レジスタ（
ＱＲ） ９に蓄積する。
３の出力と、部分剰余レジスタ（ＰＲ） ４の符号ビ・
ノドを参照してζ正確な部分商を決定し、商レジスタ（
ＱＲ） ９に蓄積する。
本発明の対象である部分商予測回路（ＱＰ） ３は、桁
上げ伝播加算器（ＣＰＡ）５の出力（以下ＣＰＡと云う
）と除数レジスタ（ＤＳＲ） １の出力（以下、ＤＳＲ
と云う）とから、次に加減算すべきｍｘＤＳＲのｍの値
を計算する回路で、論理的には上記ＣＰＡとＤＳＲをエ
ントリーとして、ｍをその値とするテーブルを検索する
ことに対応する。
上げ伝播加算器（ＣＰＡ）５の出力（以下ＣＰＡと云う
）と除数レジスタ（ＤＳＲ） １の出力（以下、ＤＳＲ
と云う）とから、次に加減算すべきｍｘＤＳＲのｍの値
を計算する回路で、論理的には上記ＣＰＡとＤＳＲをエ
ントリーとして、ｍをその値とするテーブルを検索する
ことに対応する。
然しながら、ＣＰＡとＤＳＲをエントリーにすると膨大
なテーブルとなる。例えば、基数１６の非回復型除算に
おいては、符号ビットを含めてＣＰＡ：６ビツト （６
４エントリー）Ｉ）ＳＲ：９ビツト （２５６エントリ
ー）但し、後述するように最上位ビットが １となるように正規化されているもの とする。
なテーブルとなる。例えば、基数１６の非回復型除算に
おいては、符号ビットを含めてＣＰＡ：６ビツト （６
４エントリー）Ｉ）ＳＲ：９ビツト （２５６エントリ
ー）但し、後述するように最上位ビットが １となるように正規化されているもの とする。
のテーブルを構成する必要がある。
従って、実際にはＣＰＡ、 ｍをエントリーとして、Ｄ
ＳＲをその値とするテーブルを作成しておき、そのテー
ブルを逆検索する方法を採るようにしている。この場合
のテーブルの大きさは、ｍが符号を含めて５ビツトとな
り、ＣＰ八が上記のように符号を含めて６ビツトである
ので、６４ Ｘ ３２エンＩ・り一のテーブルとなり、
約１７８に削減できるが、該テーブルは上記加減算結果
（ＣＰＡ）・０に関して、略対称である特徴があり、削
減の可能性を含んでいた。
ＳＲをその値とするテーブルを作成しておき、そのテー
ブルを逆検索する方法を採るようにしている。この場合
のテーブルの大きさは、ｍが符号を含めて５ビツトとな
り、ＣＰ八が上記のように符号を含めて６ビツトである
ので、６４ Ｘ ３２エンＩ・り一のテーブルとなり、
約１７８に削減できるが、該テーブルは上記加減算結果
（ＣＰＡ）・０に関して、略対称である特徴があり、削
減の可能性を含んでいた。
ｆｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、上記部分商予測の為の
テーブルを、ＣＰＡ＝０に関して一方（例えば、ＣＰＡ
≧０）のみに圧縮することにより、部分商予測論理に必
要なハードウェア量を減少させる回路を提供することを
目的とするものである。
テーブルを、ＣＰＡ＝０に関して一方（例えば、ＣＰＡ
≧０）のみに圧縮することにより、部分商予測論理に必
要なハードウェア量を減少させる回路を提供することを
目的とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、１演算ザイクルタ
イムでｎビットの商を生成する高基数非回復型除算器で
あって、部分剰余レジスタと、除数レジスタと、倍数発
生回路と、桁上げ伝播加算器と、部分商予測器と、部分
商発生器と、剰余補正回路とからなる除算器において、
上記桁上げ伝播加算器出力の符号を検出する第１の回路
と、該桁上げ伝播加算器出力の上位桁の補数をとる第２
の回路とを設け、上記第１の回路で負の符号が検出され
た時は、上記桁上げ伝播加算器出力の補数出力と、上記
除数レジスタの上位桁とを入力とし、上記第１の回路で
負の符号が検出されなかった時は２桁上げ伝播加算器出
力の上位桁と、上記除数レジスタの上位桁を入力として
、上記部分剰余に対する部分商予測値を出力する部分商
予測表を構成する方法を提供することによって達成され
、部分商予測回路を、従来より少ないハードウェア量で
達成できる利点がある。
イムでｎビットの商を生成する高基数非回復型除算器で
あって、部分剰余レジスタと、除数レジスタと、倍数発
生回路と、桁上げ伝播加算器と、部分商予測器と、部分
商発生器と、剰余補正回路とからなる除算器において、
上記桁上げ伝播加算器出力の符号を検出する第１の回路
と、該桁上げ伝播加算器出力の上位桁の補数をとる第２
の回路とを設け、上記第１の回路で負の符号が検出され
た時は、上記桁上げ伝播加算器出力の補数出力と、上記
除数レジスタの上位桁とを入力とし、上記第１の回路で
負の符号が検出されなかった時は２桁上げ伝播加算器出
力の上位桁と、上記除数レジスタの上位桁を入力として
、上記部分剰余に対する部分商予測値を出力する部分商
予測表を構成する方法を提供することによって達成され
、部分商予測回路を、従来より少ないハードウェア量で
達成できる利点がある。
ｆｆｌ 発明の実施例
先ず、本発明の主旨を要約すると２本発明は、部分剰余
レジスフ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
１）、 −（ｒ−２）、 −、−１，＋Ｌ−、ｒ−２．
ｒ−１倍）を加減算した結果（ＣＰＡ）と、除数レジス
タ（ＤＳＲ）の値とから予測部分商（ＰＰＱ）をめる際
に、■一般に部分剰余レジスタ（Ｐ）ｌ）の値と除数の
に倍（例えば、−（ｒ−１）、 −（ｒ−２Ｌ ’−’
ｌ−Ｌ＋ｉ＋−、ｒ−２．ｒ−１倍）を加減算した結果
（ＣＰＡ）と、除数レジスタ （ＤＳＲ）の値との組み
合わせと、予測部分商（ＰＰ口）との対応が複数存在す
る（即ち、上記対応は単射ではない、一般の写像関係に
ある）こと、■予測部分商（ＰＰＱ）をめるテーブルが
、ある程度の差異を除いて、上記加減算結果（ＣＰＡ）
＝Ｏに関して対称であること、の２点に着目して、上記
加減算結果（ＣＰＡ）の正負に応じて、２種類備えるべ
きテーブルを、一方の符号（例えば、正）のテーブルに
圧縮して設けることにより、該テーブルから予測部分商
（ＰＰＱ）を検索する為のハードウェア量の削減を実現
したものである。
レジスフ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
１）、 −（ｒ−２）、 −、−１，＋Ｌ−、ｒ−２．
ｒ−１倍）を加減算した結果（ＣＰＡ）と、除数レジス
タ（ＤＳＲ）の値とから予測部分商（ＰＰＱ）をめる際
に、■一般に部分剰余レジスタ（Ｐ）ｌ）の値と除数の
に倍（例えば、−（ｒ−１）、 −（ｒ−２Ｌ ’−’
ｌ−Ｌ＋ｉ＋−、ｒ−２．ｒ−１倍）を加減算した結果
（ＣＰＡ）と、除数レジスタ （ＤＳＲ）の値との組み
合わせと、予測部分商（ＰＰ口）との対応が複数存在す
る（即ち、上記対応は単射ではない、一般の写像関係に
ある）こと、■予測部分商（ＰＰＱ）をめるテーブルが
、ある程度の差異を除いて、上記加減算結果（ＣＰＡ）
＝Ｏに関して対称であること、の２点に着目して、上記
加減算結果（ＣＰＡ）の正負に応じて、２種類備えるべ
きテーブルを、一方の符号（例えば、正）のテーブルに
圧縮して設けることにより、該テーブルから予測部分商
（ＰＰＱ）を検索する為のハードウェア量の削減を実現
したものである。
以下本発明の実施例を図面によって詳述する。
第２図は本発明を実施して作成した部分商予測テーブル
の一例を示した図、第３図は本発明を通用した一実施例
をブロック図で示した図である。
の一例を示した図、第３図は本発明を通用した一実施例
をブロック図で示した図である。
先ず、始めに本発明の詳細な説明する。高基数非回復型
除算の第ｉステップでは、次の式が用いられる。
除算の第ｉステップでは、次の式が用いられる。
ｐｉ＋１＝ｐｉ−ｍｉＸｄ −−−−−−−−−−■−
ｄ ＜ ｐｉ＋１ ＜ ｄ −−−−−−−−−−−−
−−■但し、ｐｉは部分剰余 ｄば除数、ｒは基数 ｍｉは部分商で基数をｒとすると、 −ｒ＋１ ≦ｍｉ≦ｒ−１ ■弐を演算して得られるｐｉ＋１が条件■を満たすよう
にｍｉが選択され、そのｍｉを用いて０式が計算される
。
ｄ ＜ ｐｉ＋１ ＜ ｄ −−−−−−−−−−−−
−−■但し、ｐｉは部分剰余 ｄば除数、ｒは基数 ｍｉは部分商で基数をｒとすると、 −ｒ＋１ ≦ｍｉ≦ｒ−１ ■弐を演算して得られるｐｉ＋１が条件■を満たすよう
にｍｉが選択され、そのｍｉを用いて０式が計算される
。
実際の計算機上では、ｐｉ及びｄの上位ビット〔それぞ
れ、Ｐｉ（前述のＣＰＡ対応）、Ｄ（前述のＤＳＲ対応
）とする〕をｍｉを決定するのに充分な精度の桁数だけ
取り出し、部分商予測テーブルを用いてｍｉを決定し、
その後に０式を用いて正確なρｉ＋１が計算されること
が多い。
れ、Ｐｉ（前述のＣＰＡ対応）、Ｄ（前述のＤＳＲ対応
）とする〕をｍｉを決定するのに充分な精度の桁数だけ
取り出し、部分商予測テーブルを用いてｍｉを決定し、
その後に０式を用いて正確なρｉ＋１が計算されること
が多い。
ここで、ｍ１Ｘｄの演算は、乗算器を用いる方法。
倍数毎の減数レジスタを持つ方法１桁上げ保存加算器を
用いる方法等、種々の手法が公知となっており、ｐｉ−
ｍｉＸｄの減算は通常の加減算回路等公知の手法で実現
できる。
用いる方法等、種々の手法が公知となっており、ｐｉ−
ｍｉＸｄの減算は通常の加減算回路等公知の手法で実現
できる。
本発明は、上記Ｐｉ、Ｄから■式を満たす１Ｉｌｉをめ
る機能を、より少ないハードウェア量で実現しようとい
うものである。
る機能を、より少ないハードウェア量で実現しようとい
うものである。
前述のように一般に、Ｐｉ、Ｄを固定した時、■、■を
同時に満たすｍｉは複数存在する。
同時に満たすｍｉは複数存在する。
非回復型除算の商集合をＸ （＝（−ｒ、−ｒ＋Ｌ−、
−１゜０、Ｌ−、ｒ−１，ｒ）（但し、ｒは基数）〕と
すると、第ｉステップで条件■、■を満たすｍｉの集合
Ｍ （Ｐｉ。
−１゜０、Ｌ−、ｒ−１，ｒ）（但し、ｒは基数）〕と
すると、第ｉステップで条件■、■を満たすｍｉの集合
Ｍ （Ｐｉ。
Ｄ）はＸの部分集合であり、一般には複数個の要素が存
在する。即ち、 Ｍ （Ｐｉ、 Ｄ） ｃ Ｘ−−−−−−−・−−−−
−■ここで、Ｘの部分集合から、Ｘの部分集合への写像
であって、且つ各要素の符号を反転させたものをＮとす
る。即ち、 ＡＣＸ、ＢＣＸとした時、 Ｉ Ｎ （Ａ）・Ｂ Ｊ ＊ ｒ総てのＸに対して、ｘ
（ＥＡｇ ｘ６ＢＪ と定義する。
在する。即ち、 Ｍ （Ｐｉ、 Ｄ） ｃ Ｘ−−−−−−−・−−−−
−■ここで、Ｘの部分集合から、Ｘの部分集合への写像
であって、且つ各要素の符号を反転させたものをＮとす
る。即ち、 ＡＣＸ、ＢＣＸとした時、 Ｉ Ｎ （Ａ）・Ｂ Ｊ ＊ ｒ総てのＸに対して、ｘ
（ＥＡｇ ｘ６ＢＪ と定義する。
今、Ｐｉの補数を丙とすると、Ｍ （Ｐｉ、Ｄ） とＮ
〔Ｍ （ｐｔ、Ｄ） ）とは、共有部分を持つが、一致
はしない。即ち、一般に Ｍ （Ｐｉ、Ｄ） ≠Ｎ （Ｍ （丙、Ｄ））−０Ｍ
（Ｐｉ、Ｄ） ｎＮ （Ｍ （Ｐｉ、Ｄ） ） ≠Ｌ−
■上式において、共有部分をＭ゛ とおくと、Ｍ’（Ｐ
ｉ、Ｄ） ＝Ｍ （Ｐｉ、Ｄ） ｎＮ （Ｍ （Ｐｉ、
Ｄ） ）換言すれば、 Ｐｉ≧０の場合には、Ｍ’（Ｐｉ、Ｄ）の要素を１つ選
択することにより、適切なｍｉがめられ、Ｐｉｃｏの場
合には、Ｎ ＣＭ’（可、Ｄ）〕の要素を１つ選択する
ことにより、適切なｍｉがめられることを意味する。
〔Ｍ （ｐｔ、Ｄ） ）とは、共有部分を持つが、一致
はしない。即ち、一般に Ｍ （Ｐｉ、Ｄ） ≠Ｎ （Ｍ （丙、Ｄ））−０Ｍ
（Ｐｉ、Ｄ） ｎＮ （Ｍ （Ｐｉ、Ｄ） ） ≠Ｌ−
■上式において、共有部分をＭ゛ とおくと、Ｍ’（Ｐ
ｉ、Ｄ） ＝Ｍ （Ｐｉ、Ｄ） ｎＮ （Ｍ （Ｐｉ、
Ｄ） ）換言すれば、 Ｐｉ≧０の場合には、Ｍ’（Ｐｉ、Ｄ）の要素を１つ選
択することにより、適切なｍｉがめられ、Ｐｉｃｏの場
合には、Ｎ ＣＭ’（可、Ｄ）〕の要素を１つ選択する
ことにより、適切なｍｉがめられることを意味する。
従って、本方式を用いる場合には、任意のＰｉ。
Ｄからｍｉをめるテーブルは、Ｐｉ≧０についてのみ設
ければ良いことになり、テーブルの大きさを約半分に減
少させ゛ることができる。
ければ良いことになり、テーブルの大きさを約半分に減
少させ゛ることができる。
以上の事柄を１サイクルタイム（１ステツプ）で、４ビ
ツトの商が得られる（即ち、基数ｒ＝１６）高基数非回
復型除算を例にして説明する。
ツトの商が得られる（即ち、基数ｒ＝１６）高基数非回
復型除算を例にして説明する。
ｒ＝１６の場合には、ｍｉを決定する為には、Ｐｉとし
ては符号を含めて６ビツト、Ｄとしては９ビツト（但し
、Ｎ単の為に、正の数で最上位ビットが“ｌ”になるよ
うに、予め正規化されているものとする）が必要である
。
ては符号を含めて６ビツト、Ｄとしては９ビツト（但し
、Ｎ単の為に、正の数で最上位ビットが“ｌ”になるよ
うに、予め正規化されているものとする）が必要である
。
尚、上記Ｐｉ、Ｄの精度の間には、トレードオフがあり
、一方を粗くすると、他方は高い精度が必要となり、上
記Ｐｉ＝６ミニ６ビツト９ビツトは、その内の１つの組
み合わせである。
、一方を粗くすると、他方は高い精度が必要となり、上
記Ｐｉ＝６ミニ６ビツト９ビツトは、その内の１つの組
み合わせである。
上記Ｐｉ、Ｄの具体例として、
Ｐｉ＝００１０１１ （上位６ビツト）Ｄ ＝１１００
０００００ （上位９ビツト）とすると、上記■、■式
を満たすｍｉは７．８の２通りであることが分かる。即
ち、 Ｍ （Ｐｉ、Ｄ） −（７，８） 又、同様にして、 Ｍ（丙、Ｄ） ＝ （−８） であることが分かる。
０００００ （上位９ビツト）とすると、上記■、■式
を満たすｍｉは７．８の２通りであることが分かる。即
ち、 Ｍ （Ｐｉ、Ｄ） −（７，８） 又、同様にして、 Ｍ（丙、Ｄ） ＝ （−８） であることが分かる。
そうすると、上記写像の定義から、
Ｎ （Ｍ （丙、Ｄ） ） ＝ （８）であり、
Ｍ （Ｐｉ、Ｄ）≠Ｎ ＣＭ （丙、Ｄ）〕と云うこと
ができ、 Ｍ’（Ｐｉ、Ｄ） ＝Ｍ （Ｐｉ、Ｄ） ｎＮ （Ｍ
（Ｐ″１．Ｄ） ）−〔８〕 とすることができる。
ができ、 Ｍ’（Ｐｉ、Ｄ） ＝Ｍ （Ｐｉ、Ｄ） ｎＮ （Ｍ
（Ｐ″１．Ｄ） ）−〔８〕 とすることができる。
若し、Ｍ’（Ｐｉ、Ｄ）のテーブルを設けて置くことに
より、入力ｐｉの上位ビットＰｉが、’００１０１１°
＝（Ｐｉ）ａの場合（即ち、Ｐｉ≧０の場合）には、 Ｐｉ ＝ （Ｐｉ）ａとなるので、 Ｍ （Ｐｉ、Ｄ） ＝Ｍ （（Ｐｉ）ａ、Ｄ ） −（
７，８）で、Ｍ’（（Ｐｉ）ａ、Ｄ）−Ｍ’（Ｐｉ、Ｄ
） ＝ （８）そして、Ｍ （Ｐｉ、Ｄ） ）Ｍ’（Ｐ
ｉ、Ｄ） ＝ （８）であるから、Ｍ （Ｐｉ、Ｄ）
９８である。
より、入力ｐｉの上位ビットＰｉが、’００１０１１°
＝（Ｐｉ）ａの場合（即ち、Ｐｉ≧０の場合）には、 Ｐｉ ＝ （Ｐｉ）ａとなるので、 Ｍ （Ｐｉ、Ｄ） ＝Ｍ （（Ｐｉ）ａ、Ｄ ） −（
７，８）で、Ｍ’（（Ｐｉ）ａ、Ｄ）−Ｍ’（Ｐｉ、Ｄ
） ＝ （８）そして、Ｍ （Ｐｉ、Ｄ） ）Ｍ’（Ｐ
ｉ、Ｄ） ＝ （８）であるから、Ｍ （Ｐｉ、Ｄ）
９８である。
同様にして、
’１１０１００”＝ （Ｐｉ） ｂの場合（即ち、Ｐｉ
＜０の場合）について見ると、 百−（Ｐｉ）ｂ とおくと、 （Ｐｉ）ｂ ＝Ｐｉ−’００１０１１’ −（Ｐｉ）ａ
となり、Ｍ’ （（Ｐｉ）ｂ、Ｄ） −Ｍ’ （丙、
Ｄ）一方、Ｎ （Ｍ （可、Ｄ）〕フＭ’（Ｐｉ、Ｄ）
−（８）であるから、Ｎ （Ｍ （可、Ｄ））９８で
ある。
＜０の場合）について見ると、 百−（Ｐｉ）ｂ とおくと、 （Ｐｉ）ｂ ＝Ｐｉ−’００１０１１’ −（Ｐｉ）ａ
となり、Ｍ’ （（Ｐｉ）ｂ、Ｄ） −Ｍ’ （丙、
Ｄ）一方、Ｎ （Ｍ （可、Ｄ）〕フＭ’（Ｐｉ、Ｄ）
−（８）であるから、Ｎ （Ｍ （可、Ｄ））９８で
ある。
従って、写像の定義から、
Ｍ （（Ｐｉ）ｂ、Ｄ） −Ｍ （Ｐｉ、Ｄ） ９ ８
が得られ、Ｐｉ＜Ｏの場合についても、Ｍ’（Ｐｉ、Ｄ
）のテーブルから上記計算値と同じ結果が得られること
になり、該テーブルを用いても正しい結果が得られるこ
とが分かる。
が得られ、Ｐｉ＜Ｏの場合についても、Ｍ’（Ｐｉ、Ｄ
）のテーブルから上記計算値と同じ結果が得られること
になり、該テーブルを用いても正しい結果が得られるこ
とが分かる。
以上、詳細に説明してきた本発明の概念を要約すると、
商集合Ｘの部分集合Ｍ （Ｐｉ、Ｄ） 、 Ｍ （丙。
商集合Ｘの部分集合Ｍ （Ｐｉ、Ｄ） 、 Ｍ （丙。
Ｄ）との間には、
Ｍ （Ｐｉ、Ｄ） ≠Ｎ （Ｍ （可、Ｄ）〕Ｍ （Ｐ
ｉ、Ｄ） ｎＮ （Ｍ （Ｐｔ、Ｄ） 〕−Ｍ’（Ｐｉ
、Ｄ）−φ なる関係があり、 Ｍ’ （Ｐｉ、Ｄ） ＣＭ （Ｐｉ、Ｄ）Ｍ’（Ｐｉ、
Ｄ）ＣＮ ＣＭ （丙８Ｄ）〕であるから、Ｍ’ （Ｐ
ｉ、Ｄ） ９ ａとすると、Ｍ （Ｐｉ、Ｄ） ９ａ Ｎ （Ｍ （丙、Ｄ））９ａ、即ち、 Ｍ（丙、Ｄ）９−ａ 結局、Ｍ’（Ｐｉ、Ｄ）のテーブルを１つ設けることに
より、部分集合Ｍ （Ｐｉ、Ｄ） 、 Ｍ （可、［１
）の要素（ｍｉ）をめることができる。
ｉ、Ｄ） ｎＮ （Ｍ （Ｐｔ、Ｄ） 〕−Ｍ’（Ｐｉ
、Ｄ）−φ なる関係があり、 Ｍ’ （Ｐｉ、Ｄ） ＣＭ （Ｐｉ、Ｄ）Ｍ’（Ｐｉ、
Ｄ）ＣＮ ＣＭ （丙８Ｄ）〕であるから、Ｍ’ （Ｐ
ｉ、Ｄ） ９ ａとすると、Ｍ （Ｐｉ、Ｄ） ９ａ Ｎ （Ｍ （丙、Ｄ））９ａ、即ち、 Ｍ（丙、Ｄ）９−ａ 結局、Ｍ’（Ｐｉ、Ｄ）のテーブルを１つ設けることに
より、部分集合Ｍ （Ｐｉ、Ｄ） 、 Ｍ （可、［１
）の要素（ｍｉ）をめることができる。
このようにして、Ｐｉ、Ｄ、 ｍｉの関係をめたものが
、第２図である。
、第２図である。
第２図において、ｍｉは４ビツト、Ｐｉは符号を除いて
５ピント、Ｄは９ビツト（但し、最上位ピントが１”と
なるように正規化されているものとする）のバリエイジ
ョンがあり、それぞれが互いに数個の不連続点を持って
いるものの、例えばＤが大きくなると、ｍｉが小さくな
ると云う比較的連続的な関係も持っていることが分かる
。
５ピント、Ｄは９ビツト（但し、最上位ピントが１”と
なるように正規化されているものとする）のバリエイジ
ョンがあり、それぞれが互いに数個の不連続点を持って
いるものの、例えばＤが大きくなると、ｍｉが小さくな
ると云う比較的連続的な関係も持っていることが分かる
。
前述のように、ｍｉをめる過程は、論理的にはＰｉとＤ
とをエントリーとして、ｍｉをその値とするテーブルを
検索することに対応し、Ｐｉは符号を含めると６ビ・７
トとなるので、６４エントリー×２５６エントリーのテ
ーブルを構成する必要があり、現実的でなくなる。
とをエントリーとして、ｍｉをその値とするテーブルを
検索することに対応し、Ｐｉは符号を含めると６ビ・７
トとなるので、６４エントリー×２５６エントリーのテ
ーブルを構成する必要があり、現実的でなくなる。
従って、第２図で示したような、Ｐｉ、 ｍｉをエント
リーとし、Ｄのとりうる範囲をそのテーブルのエレメン
トとする構成が最も効率が良いと考えられる。
リーとし、Ｄのとりうる範囲をそのテーブルのエレメン
トとする構成が最も効率が良いと考えられる。
第２図のテーブルにおいては、Ｐｉは上位５ビ・７トを
１６進数、ｍｉとしては４ビツトの値を１６進数で表し
、Ｄの範囲は当該エントリーに対する下限値をそのエレ
メントとして表すようにした上位９ビツト（但し、最上
位ピント“１”の正数）を１６進数として表している。
１６進数、ｍｉとしては４ビツトの値を１６進数で表し
、Ｄの範囲は当該エントリーに対する下限値をそのエレ
メントとして表すようにした上位９ビツト（但し、最上
位ピント“１”の正数）を１６進数として表している。
従って、Ｐｉ＋ ｍｉから、
Ｍ’（Ｐｉ、Ｄ） ９ｍｉ
を満たすＤの範囲は、該テーブルの要素を、Ｔｐｉ、ｍ
ｉ とすると、 ＴＰ １ ＋ ｍ Ｉ ≦Ｄ≦Ｔｐｉ、ｍ１−１ １で
められる。
ｉ とすると、 ＴＰ １ ＋ ｍ Ｉ ≦Ｄ≦Ｔｐｉ、ｍ１−１ １で
められる。
前述の具体例を再通用すると、Ｐｉ・’００１０１１’
を符号を除いて１６進数で表すと、’ＯＢ’、（イ）
、同様にして、Ｄ −’１１０００００００″は“１８
０°■であるので、本テーブル中で、 Ｔ’ＯＢ’、８≦Ｄ≦Ｔ“ＯＢ’、７−１を見て（太線
枠で示す）、 １６０Ｈ≦１８０Ｈ≦１８ＦＨ の関係から請求めるべきｍｉの値は８”であることが分
かる。
を符号を除いて１６進数で表すと、’ＯＢ’、（イ）
、同様にして、Ｄ −’１１０００００００″は“１８
０°■であるので、本テーブル中で、 Ｔ’ＯＢ’、８≦Ｄ≦Ｔ“ＯＢ’、７−１を見て（太線
枠で示す）、 １６０Ｈ≦１８０Ｈ≦１８ＦＨ の関係から請求めるべきｍｉの値は８”であることが分
かる。
Ｐｉ＝ （Ｐｉ）ｂ −’１ｌＯ１００’ が与えられ
た場合には、符号が負であるので、（Ｐｉ）ｂの補数を
とって′００１０１１゛が得られる。従って、符号を除
いて１６進数で表すと“ＯＢ’となり、上記と同じエン
トリーである為、同じようにして、ｍ１＝８が得られる
ので、最後に符号の調整をして真の予測部分商°−８′
を得ることができる。
た場合には、符号が負であるので、（Ｐｉ）ｂの補数を
とって′００１０１１゛が得られる。従って、符号を除
いて１６進数で表すと“ＯＢ’となり、上記と同じエン
トリーである為、同じようにして、ｍ１＝８が得られる
ので、最後に符号の調整をして真の予測部分商°−８′
を得ることができる。
以上詳細に説明した部分商予測値のめ方を、第１図で説
明した高基数非回復型除算器に適用した例を第３図に示
す。
明した高基数非回復型除算器に適用した例を第３図に示
す。
第３図において、１，２．４〜９は第１図で説明したも
のと同じものであり、３１，１０．１１が本発明を実施
するのに必要な機能ブロックで、３１は第２図で説明し
た部分商予測回路（具体的には、第２図のテーブルと、
該テーブルを検索する回路を含む）。
のと同じものであり、３１，１０．１１が本発明を実施
するのに必要な機能ブロックで、３１は第２図で説明し
た部分商予測回路（具体的には、第２図のテーブルと、
該テーブルを検索する回路を含む）。
１０は部分剰余レジスタ（ＰＲ） ４の値と除数のに倍
（例えば、−ｒ＋−ｒ＋１＋”−’＋−１＋Ｏ＋１＋’
−’＋ｒ−１＋ｒ倍）を加減算した結果（（：ＰＡ）の
符号を検出する符号検出回路（ＳＤＲＴ）、 １１は上
記加減算結果（ＣＰＡ）の補数をとる補数生成回路（Ｃ
ＯＭＰ）である。
（例えば、−ｒ＋−ｒ＋１＋”−’＋−１＋Ｏ＋１＋’
−’＋ｒ−１＋ｒ倍）を加減算した結果（（：ＰＡ）の
符号を検出する符号検出回路（ＳＤＲＴ）、 １１は上
記加減算結果（ＣＰＡ）の補数をとる補数生成回路（Ｃ
ＯＭＰ）である。
本高基数非回復型除算器における除算動作の概要は、第
１図で説明しているので、ここでは、本発明に関連する
部分についてものみ説明する。
１図で説明しているので、ここでは、本発明に関連する
部分についてものみ説明する。
前述のように、本発明は、部分剰余レジスタ（ＰＲ）
４の値と除数のに倍（即ち、−ｒ＋−ｒ＋１＋”−’＋
−１＋０＋Ｌ−−’＋ｒ−１＋ｒ倍）を加減算した結
果である桁上げ伝播加算器（ＣＰＡ） ５の出力の正負
に応じて、２種類備えるべきテーブルを、一方の符号（
例えば。
４の値と除数のに倍（即ち、−ｒ＋−ｒ＋１＋”−’＋
−１＋０＋Ｌ−−’＋ｒ−１＋ｒ倍）を加減算した結
果である桁上げ伝播加算器（ＣＰＡ） ５の出力の正負
に応じて、２種類備えるべきテーブルを、一方の符号（
例えば。
正）のテーブルのみを設けて部分商予測信号ｍｉをめる
ようにしたものである。
ようにしたものである。
従って、加算結果（ＣＰＡ出力で、前述のＰｉ対応）が
正の場合は、除数の上位ピッｌ−Ｄと、上記加算結果Ｐ
ｉをその侭、本発明の部分商予測回路（ＱＰ）３１に入
力して、部分商予測信号ｍｉをめるように制御されるが
、該加算結果Ｐｉが負の場合は、該符号を符号検出回路
（ＳＤＥＴ） １０で検出し、該検出出力を補数生成回
路（ＣＯＭＰ）１１に入力して、該加算結果Ｐｉの補数
をとり、その出力と、上記除数の上位ビットＤとを、該
部分商予測回路（叶）３１に入力し、得られたｍｉの値
に、符号検出回路（ＳＤＲＴ）１０の出力を用いて、倍
数発生回路（ＭＤＧ） ２において負の符号を付加し、
真の部分商予測値ｍｉの値とするように市ＩＪ？卸され
る。
正の場合は、除数の上位ピッｌ−Ｄと、上記加算結果Ｐ
ｉをその侭、本発明の部分商予測回路（ＱＰ）３１に入
力して、部分商予測信号ｍｉをめるように制御されるが
、該加算結果Ｐｉが負の場合は、該符号を符号検出回路
（ＳＤＥＴ） １０で検出し、該検出出力を補数生成回
路（ＣＯＭＰ）１１に入力して、該加算結果Ｐｉの補数
をとり、その出力と、上記除数の上位ビットＤとを、該
部分商予測回路（叶）３１に入力し、得られたｍｉの値
に、符号検出回路（ＳＤＲＴ）１０の出力を用いて、倍
数発生回路（ＭＤＧ） ２において負の符号を付加し、
真の部分商予測値ｍｉの値とするように市ＩＪ？卸され
る。
このようにして、本発明による部分商予測回路（ＱＰ）
３１は、第１図で説明した部分商予測回路（ＯＰ）３
の約半分のハードウェア量で実現できることになる。
３１は、第１図で説明した部分商予測回路（ＯＰ）３
の約半分のハードウェア量で実現できることになる。
（ｇ） 発明の効果
以上、詳細に説明したように、本発明の高基数非回復型
除算器は、部分剰余レジスタ（ＰＲ）の値と除数のに倍
（例えば、−（ｒ−１）、 −（ｒ−２）、−、−Ｌ＋
１＋ ’−−”＋ｒ−２１ｒ−１倍）を加減算した結果
（ＣＰＡ）と、除数レジスタ （ＤＳＲ）の−値とから
予測部分商（ＰＰ（１）をめる際に、■一般に部分剰余
レジスタ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
ＩＬ −（ｒ−２）、−。
除算器は、部分剰余レジスタ（ＰＲ）の値と除数のに倍
（例えば、−（ｒ−１）、 −（ｒ−２）、−、−Ｌ＋
１＋ ’−−”＋ｒ−２１ｒ−１倍）を加減算した結果
（ＣＰＡ）と、除数レジスタ （ＤＳＲ）の−値とから
予測部分商（ＰＰ（１）をめる際に、■一般に部分剰余
レジスタ（ＰＲ）の値と除数のに倍（例えば、−（ｒ−
ＩＬ −（ｒ−２）、−。
−Ｌ＋Ｌ ’−’＋ｒ−２＋ｒ−１倍）を加減算した結
果（ＣＰＡ）と、除数レジスタ（ＤＳＲ）の値との、予
測部分商（ＰＰＱ）との対応が複数存在する（即ち、上
記対応は単射ではない、一般の写像関係にある）こと、
■予測部分商（ＰＰＱ）をめるテーブルが、ある程度の
差異を除いて、上記加減算結果（ＣＰΔ）−〇に関して
対称であること、の２点に着目して、上記加減算結果（
ＣＰＡ）の正負に応じて、２種類備えるべきテーブルを
、一方の符号（例えば、正）のテーブルに圧縮して設け
る構成としたものであるので、高基数非回復型除算器に
おける部分商予測回路のハードウェア量を、従来方式の
約半分に削減できる効果がある。
果（ＣＰＡ）と、除数レジスタ（ＤＳＲ）の値との、予
測部分商（ＰＰＱ）との対応が複数存在する（即ち、上
記対応は単射ではない、一般の写像関係にある）こと、
■予測部分商（ＰＰＱ）をめるテーブルが、ある程度の
差異を除いて、上記加減算結果（ＣＰΔ）−〇に関して
対称であること、の２点に着目して、上記加減算結果（
ＣＰＡ）の正負に応じて、２種類備えるべきテーブルを
、一方の符号（例えば、正）のテーブルに圧縮して設け
る構成としたものであるので、高基数非回復型除算器に
おける部分商予測回路のハードウェア量を、従来方式の
約半分に削減できる効果がある。
第１図は高基数非回復型除算器の従来例をブロック図で
示した図、第２図は本発明を実施して生成した部分商予
測テーブルの一例を示す図、第３図は本発明の一実施例
をブロック図で示した図である。 図面において、１は除数レジスタ（ＤＳＲ）、 ２は倍
数発生回路（ＭＤＧ）、 ３．３１は部分商予測回路（
口Ｐ）。 ４は部分剰余レジスタ（ＰＲ）、 ５は桁上げ伝播加算
器（ＣＰＡ）、 ６は剰余レジスタ（ＲＭＤ）、 ７は
剰余補正器（ＲＭＤＣ）、 ８は部分商発生器（口Ｇ）
、９は商レジスタ（ＱＲ）、 １０は符号検出器（ＳＤ
ＥＴ）、 １１は補数生成回路（ＧＯＭＰ）、 Ｐｉは
部分剰余の上位ビット （桁上げ伝播加算器出力の上位
ピッ））、Ｄは除数の上位ピント。 ｍｉは部分商予測信号、をそれぞれ示す。
示した図、第２図は本発明を実施して生成した部分商予
測テーブルの一例を示す図、第３図は本発明の一実施例
をブロック図で示した図である。 図面において、１は除数レジスタ（ＤＳＲ）、 ２は倍
数発生回路（ＭＤＧ）、 ３．３１は部分商予測回路（
口Ｐ）。 ４は部分剰余レジスタ（ＰＲ）、 ５は桁上げ伝播加算
器（ＣＰＡ）、 ６は剰余レジスタ（ＲＭＤ）、 ７は
剰余補正器（ＲＭＤＣ）、 ８は部分商発生器（口Ｇ）
、９は商レジスタ（ＱＲ）、 １０は符号検出器（ＳＤ
ＥＴ）、 １１は補数生成回路（ＧＯＭＰ）、 Ｐｉは
部分剰余の上位ビット （桁上げ伝播加算器出力の上位
ピッ））、Ｄは除数の上位ピント。 ｍｉは部分商予測信号、をそれぞれ示す。
Claims (1)
- １演算サイクルタイムでｎビットの商を生成する高基数
非回復型除算器であって、部分剰余レジスタと、除数レ
ジスタと、倍数発生回路と、桁上げ伝播加算器と、部分
商予測器と、部分商発生器と、剰余補正回路とからなる
除算器において、上記桁上げ伝播加算器出力の符号を検
出する第１の回路と、該桁上げ伝播加算器出力の上位桁
の補数をとる第２の回路とを設け、上記第１の回路で負
の符号が検出された時は、上記桁上げ伝播加算器出力の
補数出力と、上記除数レジスタの上位桁とを入力とし、
上記第１の回路で負の符号が検出されなかった時は２桁
上げ伝播加算器出力の上位桁と、上記除数レジスタの上
位桁を入力として、上記部分剰余に対する部分商予測値
を出力する部分商予測表を備えたことを特徴とする高基
数非回復型除算器。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070353A JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
| CA000477910A CA1231455A (en) | 1984-04-09 | 1985-03-29 | Nonrestoring divider |
| US06/719,014 US4722069A (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| AU40738/85A AU553078B2 (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| EP85302455A EP0158530B1 (en) | 1984-04-09 | 1985-04-04 | Nonrestoring divider |
| DE8585302455T DE3585334D1 (de) | 1984-04-09 | 1985-04-04 | Dividierer ohne rueckstellung. |
| BR8501629A BR8501629A (pt) | 1984-04-09 | 1985-04-08 | Aparelho divisor |
| ES542032A ES8609768A1 (es) | 1984-04-09 | 1985-04-08 | Un aparato divisor electronico,con circuiteria simplificada |
| KR8502374A KR890003321B1 (en) | 1984-04-09 | 1985-04-09 | Anti recovery divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070353A JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214037A true JPS60214037A (ja) | 1985-10-26 |
| JPH0340865B2 JPH0340865B2 (ja) | 1991-06-20 |
Family
ID=13428978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070353A Granted JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232529A (ja) * | 1990-06-04 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 多重ディジット１０進数を２進数に変換する装置および統一された比復号器 |
-
1984
- 1984-04-09 JP JP59070353A patent/JPS60214037A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04232529A (ja) * | 1990-06-04 | 1992-08-20 | Internatl Business Mach Corp <Ibm> | 多重ディジット１０進数を２進数に変換する装置および統一された比復号器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340865B2 (ja) | 1991-06-20 |
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