JPH04232529A - 多重ディジット１０進数を２進数に変換する装置および統一された比復号器 - Google Patents
多重ディジット１０進数を２進数に変換する装置および統一された比復号器Info
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- 238000000034 method Methods 0.000 title description 8
- 230000000295 complement effect Effects 0.000 claims abstract description 37
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000011084 recovery Methods 0.000 claims description 3
- 230000001419 dependent effect Effects 0.000 claims 1
- 102100030614 Carboxypeptidase A2 Human genes 0.000 description 26
- 108091006675 Monovalent cation:proton antiporter-2 Proteins 0.000 description 26
- 238000010586 diagram Methods 0.000 description 13
- 230000008901 benefit Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は２進法の除算に関し、よ
り詳細には、除数の倍数を複数個用いて減算を繰り返す
ことにより実行される方式の２進法の除算に関する。 【０００２】 【従来技術】ディジタル・コンピュータで行なわれてい
るように、２進法の除算は、部分被除数から除数の倍数
の減算を繰り返すことにより従来実行されていた。こう
した方式で除算を実行することで、各減算毎に商の倍数
ビットがつくられるので、除算中を通してかなりの数の
マシン・サイクルを節約できる。通常の除算の繰り返し
は、次のように行なわれる。 Ｒｎ＝ＰＤｎ−Ｍｎ＊Ｄ ただし、Ｒｎは、繰返しステップｎが終わったときの余
りを表し、ＰＤｎは繰返しステップｎが始まるときの部
分被除数を表し、Ｄは除数（１／２≦Ｄ≦１）を表し、
Ｍｎは繰り返しステップｎで使用される除数倍数を表す
（記号「＊」は乗算を示す）。 【０００３】２ビットの除算では、ＰＤｎ＋１＝４＊Ｒ
ｎ（２ビットが左に桁送りされる）となる。Ｍｎが値−
２、−１、０、＋１、＋２に制限される場合、以下のよ
うになる。｜Ｒｎ／Ｄ｜≦２／３ 又は ｜ＰＤｎ
／Ｄ−Ｍｎ｜≦２／３したがって、ＰＤｎ／Ｄの比が分
かれば、除数倍数Ｍｎは表１により定められる。 【０００４】 表１ Ｘｎ＝ＰＤｎ／
Ｄ Ｍｎ
４／３ ≦Ｘｎ≦８／３
２ １
／３ ≦Ｘｎ≦５／３
１ −２／３
≦Ｘｎ≦２／３
０ −５／３ ≦
Ｘｎ≦−１／３ −１
−８／３ ≦Ｘｎ
≦−４／３ −２ さらに、Ｑｎは次の表２により定められる。 【０００５】 表２ Ｍｎ Ｑｎ（
Ｒｎ≧０） Ｑｎ（Ｒｎ＜０）
２
２ １
１ １
０
０ ０
３
−１ ３
２
−２ ２
１ 【０００６】上記のように、通常の除算は２つの連続す
る演算を含む、すなわち、（１）ＰＤｎ／ＤからＭｎを
定める演算と、（２）Ｒｎ＝ＰＤｎ−Ｍｎ＊ＤによりＲ
ｎを定める演算、である。従来の技術には、Ｍｎ＋１は
Ｒｎと平行して生成できることが示してある。したがっ
て、繰り返しの時間はＲｎを生成することにより制限さ
れる。従来は、ＭｎはＰＤｎとＤをの復号器（負のＰＤ
ｎ値のための１つの復号器と正のＰＤｎ値のための別の
復号器）に供給し、ルック・アップ・テーブルを使用し
てＭｎを決定することにより定められていた。Ｍｎを定
めるためには、ＰＤｎとＤの高位ビットだけが必要とな
る。ＰＤｎ＝４Ｒｎ−１＝４（ＰＤｎ−１−Ｍｎ−１＊
Ｄ）より、ＰＤｎの高位ビット（ＰＤｎ´で示される）
は、ＰＤｎ−１とＭｎ−１＊Ｄのより高位のビットから
ＰＤｎに平行して生成できる。そのように生成されたＰ
Ｄｎ´はより下位ビットからの桁上げを無視する。この
誤差は、倍数の間の重複した領域の倍数境界を選択する
ことにより補償できる。 ＰＤｎ−１＝４Ｒｎ−２＝４（ＰＤｎ−２−Ｍｎ−
２＊Ｄ）なので、 ＰＤｎ＝４Ｒｎ−１＝４（ＰＤｎ
−１−Ｍｎ−１＊Ｄ）＝４［４（ＰＤｎ−２−Ｍｎ−２
＊Ｄ）−Ｍｎ−１＊Ｄ］ となる。したがって、ＰＤ
ｎの高位ビット（ＰＤｎ）とＭｎはＰＤｎ−２、Ｍｎ−
２、Ｍｎ−１から決定できる。 【０００７】商のビットＱｎ（１繰返しステップ当たり
２ビット）は以下の関係により決定できる。すなわち、
Ｃｎ＝１の場合、Ｑｎ＝Ｍｎ、Ｃｎ＝０の場合、Ｑｎ＝
Ｍｎ−１ ただし、Ｃｎは剰余（Ｒｎ）の符号を示す桁送りビット
である。非復元除算を実行するとともに上記の原理を具
体化する装置の１例を図１に示す。図１は固定小数点２
進除算装置１００を示す。データ位置はｎ番目の繰返し
ステップの開始を示す。前の繰返しステップｎ−１の剰
余は桁上げ伝播加算器１０４の剰余ラッチ１０２にラッ
チされる。（剰余の終わりからの）最後の桁上げは商生
成器１０６により使用されて、Ｑｎ−１を生成する。と
いうのは、Ｑｎ−１＝Ｍｎ−１−Ｃｎ−１が成り立つか
らである。ここで、Ｃｎ−１は最後の桁上げを表す。Ｃ
ｎ−１はＲｎ−１の符号を示し（負ならば１で、正なら
ば０である）桁上げ伝播加算器１０４からの桁上げ出力
を数えることにより生成される。これはＱｎ−１＝Ｍｎ
−１−１の場合を含む。Ｍｎ−１は倍数ラッチ１０８で
２の補数の形により表される。商生成器１０６は２ビッ
ト・ダウン・カウンタと２進トリガーを含む。 【０００８】最後の剰余Ｒｎ−１は、２ビット配線左桁
送り１１０により桁上げ伝播加算器１０４で折り返して
ＰＤｎになる。Ｍｎ＊Ｄは、倍数ゲート１１２から桁上
げ伝播加算器１０４の他の側に送られる。倍数ゲートは
、倍数選択線１１６により選択されたように除数レジス
タ１１４から真数または補数形式で１Ｘまたは２Ｘ除数
倍数を形成する。倍数選択線は、２の補数の除数が選択
されると加算器への特別桁上げ（新しい桁上げ）を生成
する。最後の剰余（２ビット左に桁送りされたもの）も
比復号器加算器１１８に送られる。比復号器加算器１１
８は、その高位ビットを、Ｍｎ＊Ｄの高位ビットに沿っ
てＲｎの高位ビットに還元する。Ｒｎの高位ビットは２
ビット左に桁送りされて、ＰＤｎ＋１となり、２つの比
復号器１２０、１２２に送られる。比復号器１２０、１
２２はそれぞれ、ＰＤｎ＋１と除数Ｄの比から正と負の
Ｍｎ＋１を選択する。倍数復号器加算器はＰＤｎ＋１の
符号を選択し、その符号は、倍数ラッチ・ドライバ１２
４から反対の符号のＭｎ＋１を選択するのに使用される
。選択されたＭｎ＋１は商倍数ラッチ１０８にラッチに
されて次の繰返しステップを待つ。 【０００９】図１の除算器では、Ｒｎ−１の符号が２進
トリガーにより桁上げ伝播加算器の桁上げ数をカウント
することによりつくられ、ＰＤｎ＋１の符号は、復号器
加算器１１８の桁上げを待つことによりつくられる。と
もかく、どちらの方法でも加算器による決定を使用する
。初期被除数は図４には示されてない。初期被除数の通
常のハードウェア上の保管位置は商レジスタ１２６（時
分割法により）である。上記に説明したように、正の比
復号器１２０と負の比復号器１２２の２つの比復号器が
備えてある。これら２つの個別の復号器が備えてあるの
は、正と負の領域が完全に対称的なわけではないからで
ある。すなわち、所与の除数では、部分被除数ＰＤｎが
正であれば、Ｍｎの適切な値は、部分被除数ＰＤｎが同
じ大きさであるが負である場合と必ずしも同じではない
ということである。この原理は図２と図３に示してある
。各図とも横軸は１６番目までの部分被除数値、縦軸は
１６番目までの除数値が示してある。図２は正の部分被
除数を示し、図３は負の部分被除数を示す。両図とも、
「境界線」と呼ばれる４つの斜の線がある。境界線２０
２−２１６は、Ｍｎを復号するときに使用され表１から
取りだされるＰＤｎ／Ｄの４つの可能な比を表す。 ２／３と５／３境界の近くに位置する折れ線２１８、２
２０は、その大きさが正確な比率以下である最も近い整
数の比を表している。復号器加算器１１８では、ＰＤと
Ｄがビット位置重み６４に表されており（したがって、
復号器として利用できるＰＤｎ＋１の下位ビットは１６
個の重みをもつ）。すなわち、図面の各矩形は、比復号
器により確認できるＰＤｎ＋１とＤの間の使用可能な比
を表す。 【００１０】整数の境界により区切られている正と負の
領域は対称的ではない。負の領域は、部分被除数の１の
補数の形をしめすので１ビット分離れている。しかし、
２つの倍数が重複している境界領域は正と負の領域で等
しい。正の部分被除数の図では、各矩形の左上の角の点
はＰＤｎ＋１とＤのビット・パターンを表すが、その特
定のＰＤｎ＋１対Ｄの正確な比は、矩形内またはその上
方または左の境界の任意の点により表される。 【００１１】ＰＤｎ／Ｄの値に対する倍数の範囲は重複
しているので（図２参照）、特定の倍数の復号境界は柔
軟性をもって選ぶことができる。しかし、復号器加算器
１１８でＰＤｎの最下位ビット位置への桁上げを無視す
ることにより発生するエラーのためこの柔軟性の多くが
失われてしまう。例えば、倍数ゼロ用の正の復号器１２
０は、左側の矩形により表されて境界の１／３により切
り取られている場所のＰＤｎとＤのすべてのビット・パ
ターン上で選択しなければならない。これらの矩形の左
端のものを通して引かれる線は１／３整数境界と呼ばれ
る。Ｍｎ＝０とＭｎ＝１の選択範囲は重複しているので
、Ｍｎ＝０用の復号器は、１／３および２／３境界間の
任意の矩形上で選択を行なうことになる。桁上げエラー
によりＰＤｎが１ビット分低くなるので、倍数ゼロ復号
器は、２／３整数境界のちょうど左側にある境界では選
択してはならない。破線は、ビット・パターンがＭｎ＝
１を選択するよう復号される矩形の左端を表す。上方の
範囲にある残りの矩形はＭｎ＝２を選択するように復号
される。負の比復号器１２２（負の部分被除数の復号器
）も同様な方法で誘導される。この場合の切捨ておよび
桁上げエラーはゼロ部分被除数に向けられているので、
各矩形の左上の角の点は復号器がとらえるビット・パタ
ーンを表す。破線はＭｎ＝−１に対して選択された矩形
の左端を表す。Ｍｎ＝０線はＭｎ＝−１の右端を暗示す
るために示してある。比復号器１２０、１２２と図２，
図３の表に於て、変数は除数＝０、１ｘｙｚと部分被除
数＝ａｂ．ｃｄｅｆとして定義されている。 【００１２】 【発明が解決しようとする課題】図１の除算器は、非復
元型の２進法の除算方法を実行するすぐれた機構を示し
ていたが、改良すべき点も多く備えている。たとえば、
正と負の部分被除数領域用にそれぞれの復号器を備えて
いるので、集積回路の面積を効率よく使えない。さらに
、こうした復号器を含むと、除算の速度が技術的に制約
される結果となることを示す例もある。 【００１３】 【課題を解決するための手段】本発明の発明者は、極め
て少数の例外を除いて正と負の領域が対称になるように
倍数境界を選択できることを発見した。こうした境界を
利用すると、ほぼ対称的で、統一された比復号器が、従
来の比復号器の対が集積回路に占める面積のわずか約１
／２で構成できた。比復号器加算器からの符号ビットを
復号することにより、比復号器は例外的な領域を認識で
き、したがってそれらの領域も処理できる。 【００１４】 【実施例】本明細書で記載されるのは、Ａ）極めて少数
の例外を除いて正と負の領域におけるすべての部分を対
称的にカバーするほぼ対称的な比復号器、Ｂ）対称的な
比復号器を用いた改良型除算器、Ｃ）実行時間を半分に
減らす共通データ経路を用いた除算および２進値変換回
路、Ｄ）桁上げ記憶加算器および桁上げ伝播加算器を用
いた実行時間短縮２進値変換回路である。 【００１５】Ａ）２進値の除算の対称型比復号器本項は
、極めて少数の例外を除いて正と負の領域におけるすべ
ての部分を対称的にカバーするほぼ対称的な比復号器を
記載する。この対称型比復号器を使用することにより、
正負それぞれの復号器は不必要になり、集積回路のかな
りの面積が復号器と２進除算器に割けるようになる。図
４は、対称型比復号器を持つ２進除算器を示す。 図１の除算器のように、本除算器は、除数レジスタ１１
４、倍数ゲート１１２、桁上げ伝播加算器１４、剰余ラ
ッチ１０２、２ビット配線左桁送り１１０（Ｒｎ−１か
らＰＤｎを形成）、比復号器加算器１１８、および商レ
ジスタ１２６を含む。これらの構成要素は図１に記載さ
れた同じ番号の構成要素と同様に動作する。図４の装置
は、クロック・サイクルｎの開始点で、初期剰余Ｒｎ−
１が剰余ラッチ１０２にあり、初期桁出しと倍数（ＣＲ
Ｙｎ−１とＭｎ−１）は倍数ラッチ３０８に記憶されて
いる。実際の起動は、図８と図９の実施例に関連して後
により詳細に説明される。 【００１６】図１の２進除算器とは対照的に、本除算器
には、正と負の比復号器１２０、１２２と倍数ラッチ・
ドライバ１２４が除いてある。代わりに、比復号器加算
器から６つの下位ビットが排他的論理和ゲート３０２に
送られる。ここで、それらの６ビットはそれぞれ、比復
号器加算器１１８からの最上位ビット（ビット０）と論
理和が取られる。この方式で、比復号加算器１１８から
の和Ｓ´の６つの下位ビットは、最上位ビットがゼロ（
正の剰余）のとき比復号器３０４に真数の形で、最上位
ビットが１（負の剰余）のとき１の補数の形で供給され
る。この仕様の剰余において、任意の比復号器加算器か
ら送られる結果の最上位ビット（ＭＳＢ）はｓｕｍｂｉ
ｔ０ と呼ばれる。排他的論理和ゲートの出力（Ｓ´の
下位の６つのビットまたはその１の補数）を受け取ると
ともに、対称型比復号器３０４は、比復号器加算器１１
８から除数Ｄとｓｕｍｂｉｔ０ を受け取る。当然のこ
とながら、図４の対称型比復号器３０４は単に図１の正
と負の復号器１２０、１２２の組合せを示すものではな
い。こうした組合せは、正と負の領域復号論理を１つの
大きな復号器に組み込み、比復号器加算器から最上位ビ
ットを復号を付け加えさえすれば達成できるが、これだ
けでは、回路と集積回路上の面積の節約という目的を達
成したことにならない。 【００１７】図４の対称復号器の利点は、倍数領域を適
切に選択することにより画定された１つの組合せ領域を
使用して、正と負の部分被除数値を処理することである
。比復号器加算器からの最上位ビットを１の補数である
負部分被除数として使用することにより、対称型比復号
器３０４は、それらが正であるかのようにすべての部分
被除数を復号して、比復号器加算器からの最上位ビット
を使用して、あいまいなケースを解消する。桁上げ伝播
加算器１０４からの桁出しは、Ｍｎ＊Ｄの結果を除数に
加算するか除数から減算するかを選択するために使用さ
れる（すなわち、桁上げなし＝加算、桁上げ＝減算）。 図４の対称型比復号器の動作は、図５を参照するとより
よく理解できる。図５は正と負の比両方の組合せ復号図
である。図５において、４つの傾斜線４０２−４０８は
それぞれ、Ｍｎ＝０ないしＭｎ＝２の領域の整数境界を
表す。倍数値は短縮形で指示されている、すなわち、Ｍ
ｎ＝０はＭ０で示され、Ｍｎ＝１はＭ１で示され、Ｍｎ
＝２はＭ２で示される。２つの折れ線４１０、４１２は
、適切な対称性を達成するために発明者が選択した境界
を表す。特に、第１折れ線４１０は、Ｍｎ＝０とＭｎ＝
１の間の選択された境界を示す。同様に、第２折れ線４
１２は、Ｍｎ＝１とＭｎ＝２の間の選択された境界を示
す。 【００１８】図５に示すように境界領域を選択すること
により、本発明者は、わずか５つのあいまいな復号比が
あるように組合せ復号図を構成した（２つはＭｎ＝１領
域で、３つはＭｎ＝２領域）。これらのあいまいな比（
参照番号４１４ないし４２２で示される）は復号器３０
４により認識され、比復号器加算器の出力端からの最上
位ビット（ｓｕｍｂｉｔ０ ）を参照することにより適
切に処理される。特に、Ｍｎ−１領域中の部分４１４、
４１６の２つは、それらが１の補数化（ｓｕｍｂｉｔ＝
１）により正になった部分被除数である場合に限りＭｎ
＝０と復号する。そうでない場合、これらの部分４１４
、４１６はＭｎ＝１と復号する。さらに、Ｍｎ＝１領域
の３つの部分４１８、４２０、４２２は、それらが、１
の補数化されてない部分被除数である場合に限り（ｓｕ
ｍｂｉｔ０＝０ ）Ｍｎ＝０と復号する。そうでない場
合、これら３つの部分はＭｎ＝１と復号する。 【００１９】例として、比復号器加算器１１８（図４）
は部分被除数０４（２進数０００００１００）から部分
除数８（Ｍｎ−１＝１、Ｄ＝００００１０００（２進数
））を減算したと仮定する。比復号器１１８は、以下に
示すように部分除数の１の補数を部分被除数に加算する
ことにより減算を実行することになる。 その結果の６つの下位ビットが排他的論理和ゲート３０
２に送られて、そこで、各ビットは比復号器加算器から
のビット０と排他的論理和が取られる。この場合、ｓｕ
ｍｂｉｔ０ は１となるので、その結果は１の補数とな
り、０００００１００として復号器に送られる。 【００２０】図５を参照すると、部分除数が１０００で
あり部分被除数の６つの下位ビット（ａｂｃｄｅｆ）が
０００１００である場合、次の繰返しステップでの倍数
Ｍｎは１または０となることが分かる。比復号器加算器
１１８の出力からｓｕｍｂｉｔ０ に目を向けると、比
復号器は、部分被除数が１の補数を取ることにより正に
なると設定してある。すなわち、値Ｍｎ＝０は復号の結
果として出力される。ビット１は、２つ左に移送された
結果（ＳＬ２）が復号器３０４により入力されるために
、不必要になる。 【００２１】図６は、図４の加算器と排他的論理和部分
の実施例のより詳細な図である。図６に示すように、８
ビット加算器が比復号器加算器１１８として使用され、
ビット１が比復号器に送られず、ビット２ないし７がそ
れぞれｓｕｍｂｉｔ０ と排他的論理和が取られて、そ
の後で、比復号器に送られる。図７は、部分剰余（排他
的論理和ゲートの出力）がａｂｃｄｅｆの形式であり除
数が１ｘｙｚの形式である比復号器３０４に具体化され
た論理式を示す。ｓｕｍｂｉｔ０＝０ は正の和を示す
が、ｓｕｍｂｉｔ０＝１ は負の符号を示す。 【００２２】図４の実施例の動作がより詳細に記載され
る。クロック・サイクルｎの開始端で、初期剰余Ｒｎ−
１が剰余ラッチ１０２に保持され、初期繰り上げ出力Ｃ
ＲＹｎ−１と倍数Ｍｎ−１が倍数ラッチ３０８に保持さ
れる。この例には、３４ビットの初期剰余と３２ビット
の除数も採用できる。サイクルｎの初めには、除数Ｄ（
除数レジスタ１１４から）は倍数ゲート３１２に送られ
る。倍数ゲート１１２は、倍数選択線３１６により選択
されたように１Ｘまたは２Ｘ除数倍数を真数または補数
の形で形成する。倍数選択線３１６は前のサイクルの倍
数Ｍｎ−１と桁上げ出力ＣＲＹｎ−１を桁上げする。１
（ＣＲＹｎ−１＝１）の桁上げ出力により、倍数ゲート
１１２はＭｎ−１＊Ｄの１の補数を出力する。桁上げが
ない場合（ＣＲＹｎ−１＝０）、倍数ゲート１１２は真
数の形式でＭｎ−１＊Ｄを出力する。Ｍｎ−１＊Ｄ（倍
数ゲート１１２から出力され、真数または補数形式）は
平行に桁上げ伝播加算器１０４と比復号器加算器１１８
に供給される。桁上げ伝播加算器１０４は部分被除数Ｐ
Ｄｎと倍数ゲートから出力されたＭｎ−１＊Ｄ値の和を
とる。ＣＲＹｎ−１（倍数選択線上）は、補数化された
除数の倍数が選択されると（ＣＲＹｎ−１＝１）新たに
１を生成して、桁上げ伝播加算器１０４に送る。 その結果現われた剰余Ｒｎは剰余ラッチ１０２にラッチ
される。図４に示してあるように、部分被除数ＰＤｎは
２ビット位置分左にＲｎ−１を桁移動することにより形
成される。 【００２３】桁上げ伝播加算器１０４に平行して、比復
号器加算器は、部分被除数ＰＤｎの下位８ビットと倍数
ゲートから出力されたＭｎ−１＊Ｄ値の和をとる。その
和の最上位ビット（ビット０）は排他的論理和ゲート３
０２と上記のように倍数値Ｍｎを作成するよう動作する
対称型比復号器３０４に入力される。そうしで生成され
たＭｎ値は、桁上げ伝播加算器１０４からの桁上げ出力
ＣＲＹｎとともに、倍数ラッチ３０８に記憶される。こ
のＭｎ値、桁上げ出力ＣＲＹｎ、および（比復号器加算
器からの）ｓｕｍｂｉｔ０は商生成器３０６に送られる
。図１の商生成器１０６のように、図４の商生成器３０
６は、桁上げ伝播加算器１０４からの桁上げ出力ＣＲＹ
ｎを使用して、復号された倍数Ｍｎから商のビットを判
断する。しかし、図４の装置では、対称型比復号器３０
４は、復号された倍数の絶対値だけを供給する。したが
って、たとえば、比復号器加算器からの結果が負で、復
号された倍数がＭ１である場合、比復号器はＭｎ＝１（
２進数０１）を出力することになるが、実さいには、適
切な倍数はＭｎ＝−１（２進数１１）である。 【００２４】復号倍数が絶対値の形で供給されることを
補うために、比復号器加算器からのｓｕｍｂｉｔ０ は
商生成器３０６に供給される。ｓｕｍｂｉｔ０＝１ は
復号された倍数の実際の符号を示すので（ｓｕｍｂｉｔ
０＝１は負の倍数を、ｓｕｍｂｉｔ０＝０ は正の倍数
を示す）、商生成器はこのビットを使用して、適切な符
号を反映するように復号された倍数値を調整する。これ
は、ｓｕｍｂｉｔ０＝１ のときに復号された倍数を２
の補数化することにより容易に実現できる。桁上げ伝播
加算器１０４からの桁上げ出力ＣＲＹｎは、商生成器に
より生成された商は倍数Ｍｎまたは倍数マイナス１（Ｍ
ｎ−１）に等しいかどうかを決定する。桁上げ出力が１
に等しい場合は、商ＱｎはＱｎ＝（Ｍｎ−１）となる。 桁上げ出力ＣＲＹｎが０（桁上げなし）に等しい場合、
Ｑｎ＝Ｍｎとなる。１度決定されると、商（２ビット）
は商レジスタ１２６に蓄えられる。商レジスタ１２６は
最下位の２ビットで充足する。当然のことながら、上記
の原理は、復号当たり３ビット以上を生成する対称型比
復号器を考案するのにも使用できる。こうした実施例で
は、倍数領域の数は、復号器が消化できるビット数が増
えるにつれて増加する。 【００２５】Ｂ）対称型比復号器を用いた改良型除算器
図７の方程式により定義された対称型比復号器は、各繰
返しステップで４ビットの商を回収できる改良型除算回
路で使用できることが利点である。このような回路が図
８及び９に示されている。図８及び９の装置の動作は、
３２ビット除数が正になり００１ＸＸ．．．Ｘ．の形に
正規化される起動段階を取り入れている。除数レジスタ
（Ｗ−ＲＥＧ）７０２は正規化された除数を保持する。 上位ビット・オーバーフロー・トリガー７０４は、除数
が１を右に桁移送することにより正規化された場合に元
の除数の最下位ビット（ビット３１）を保持する。たと
えば、元の除数は０１ＸＸ．．．０１である場合、１の
右への移送が実行されて００１ＸＸ．．．Ｘの形に正規
化されて、オーバーフロー・トリガーが１に設定される
。追加部分である起動段階では、６４ビットの固定小数
点被除数が正になり正規化される（すなわち、除数と同
じ量で同じ方向に桁移送される）。被除数の高位の３２
ビットは、高位被除数レジスタ（Ｈ−ＲＥＧ）７０６に
保持される。被除数の下位の３２ビットは、下位被除数
レジスタ（Ｌ−ＲＥＧ）７１０に保持される。Ｈ−ＲＥ
ＧとＬ−ＲＥＧはそれぞれ２つのオーバーフロー・トリ
ガー７０８、７１２を含む。Ｌ−ＲＥＧのオーバーフロ
ー・トリガー７１２は、起動段階で除数が最高の負の数
であり２ビット右に桁移送が必要なとき、または除数が
０１ＸＸ．．．Ｘの形の正の数であり１ビット右に桁移
送が必要なときに使用される。Ｈ−ＲＥＧのオーバーフ
ロー・トリガー７０８は、ＣＰＡ２ ７２８からの下
位の２ビットを保持するのに使用されるので、Ｈ−ＲＥ
Ｇ７０６、７０８は３４ビット・レジスタとして機能す
る。 【００２６】１度初期化されると、図８及び９の装置は
、繰返しステップ毎に４ビット（２つのビット対）の割
合で商の生成を始める。初期の商の対は第１商生成器（
Ｑｎ−ＧＥＮ）７１４により生成される。初期の商の対
を生成するために、倍数Ｍｎは、第１対称型比復号器７
１６でＨ−ＲＥＧビット２−７とＷ−ＲＥＧビット３−
５から復号される。倍数ゲート７１７の第１の組合せは
、Ｍｎ復号器７１６により供給されたＭｎの値に応じて
、２の補数化除数、左に１桁移送された２の補数化除数
（ＳＬ１）、またはゼロの２の補数のうち任意のものを
第１の３４ビットＣＰＡ（ＣＰＡ１）７１８に供給する
。次いで、第１の３４ビットＣＰＡはそのように供給さ
れた値を左に２桁移送された正規化された被除数（ＳＬ
２）に加える。 Ｍｎと３４ビット桁上げ伝播加算器
７１８の動作の間の特定の関係は、以下の表３に示され
る。表３ Ｍｎ ３２ビットＣＰＡ１の動作
０ ０の２の補数を減算する（ＣＰＡ１’７
１８からの桁上げ出力ＣＲＹｎを取り出す） １ 除数を減算する ２ 左に１桁移送された除数を減算する 【００２７】当然のことであるが、動作サイクル中に、
第１のサイクル以外に、倍数ゲート７１７、７２５も、
桁上げＣＲＹｎ＋１＝０のときに補数化除数または補数
化除数ＳＬ１を供給する。しかし、減算は第１サイクル
で行なわれなければならないので、桁上げが開始される
（第１サイクルのみで）。すなわち、この要因は表３で
は考慮されない。ＣＰＡ１ ７１８からの桁上げ出力
（ＣＲＹｎ）と８ビット桁上げ伝播加算器（ＣＰＡ２’
）７２０からの結果（ｓｕｍｂｉｔ０ ）の最上位ビッ
トは、商生成器７１４で使用され、復号された倍数から
商の最初の２ビットを決定する。図４の実施例に関連し
て説明すると、ｓｕｍｂｉｔ０ は、倍数の実際の符号
を示す（倍数は、対称型比復号器により絶対値の形での
み供給される）。 【００２８】商の最初の２ビットを決定するために、ｓ
ｕｍｂｉｔ０ は０に設定される。これは、ＣＰＡ２’
７２０がこれらのビットの決定に役割を果たさないこと
と正規化された被除数が最初に正になることから第１倍
数Ｍｎが常に正になることのためである。その後のサイ
クルでは、ｓｕｍｂｉｔ０ は８ビット加算器７２０か
らＭｎ＋２復号器／ラッチ７３０にラッチされて、第１
商生成器７１４に送り返される。第１商生成器７１４に
よる商ビットの生成は以下の表４に示される。 【００２９】表４ 条件：ＣＲＹｎ＝１（桁上げ出力）とｓｕｍｂｉｔ０＝
０ 条件：ＣＲＹｎ＝０（桁上げ出力なし）とｓｕｍｂｉｔ
０＝０ 条件：ＣＲＹｎ＝１とｓｕｍｂｉｔ０＝１条件：ＣＲＹ
ｎ＝０とｓｕｍｂｉｔ０＝１【００３０】ＣＰＡ１
７１８の動作に平行して、８ビット桁上げ伝播加算器（
ＣＰＡ１’）７２４は、ＳＬ２から被除数の高位の８ビ
ットを減算する。この減算は、（Ｗ−ＲＥＧ７０２から
の）除数の高位の８ビットの１の補数またはＳＬ１の１
の補数をＳＬ２に加えることにより実施される。再び、
加算器７２０に供給する適切な値が、第２の倍数ゲート
組合せ７２５に選択入力を供給するＭｎ復号器７１６に
より選択される。ＣＰＡ１’７２４からのビット２ない
し７は適切な部分被除数ＰＤ´を表す。ｓｕｍｂｉｔ０
は、ＣＰＡ１’の最上位ビットであり、の結果の符号
を表す。 【００３１】ＣＰＡ１’７２４からのｓｕｍｂｉｔ０
は、ＣＰＡ１’７２４からの出力されたビット２ないし
７と排他的論理和（ＸＯＲゲート７２２において）が取
られる。 図６で説明されたように、ＸＯＲゲートは、これらのビ
ットが真数形式または１の補数形式で復号器に送られる
かどうかを決定する。ｓｕｍｂｉｔ０＝１ は、第１の
８ビットＣＰＡ７２４からのビット２ないし７が、第２
の倍数復号器（Ｍｎ＋１復号器）７２６により使用され
る前に補数化されたビットでなければならないことを示
している。 ＣＰＡ１’７２４のｓｕｍｂｉｔ０＝０ は、ビット２
ないし７がＭｎ＋１復号器７２６により使用されている
時に使用できることを示す。除数の高位３ないし５ビッ
トもＷ−ＲＥＧ７０２（ＰＤ´／Ｄ´、ただしＤ´は部
分除数である）からの倍数復号器７２４にも供給される
。Ｍｎ＋１復号器７２６により生成された倍数とＣＰＡ
１ ７１８（ＣＲＹｎ）からの桁上げ出力が、第３の
倍数ゲート７２７の組合せに入力され、そこで、それら
は、真数、ＳＬ１真数、除数の２の補数、またはＳＬ１
除数の２の補数の任意のものを選択して、ＣＰＡ２
７２８に送られる。ＣＰＡ２ ７２８は、ＣＰＡ１
７１８から出力されたＳＬ２剰余に上記のように供給
された値を加算する。 【００３２】ＣＰＡ２の動作は以下の表５に記載されて
いる。 表５ Ｍｎ ＣＲＹｎ
３２ビットＣＰＡ２の動作
Ｍｎ＝０ ＣＲＹｎ＝１ Ｐ
Ｄ＋０の２の補数（強制桁上げ）Ｍｎ＝０
ＣＲＹｎ＝０ ＰＤ＋０Ｍｎ＝１
ＣＲＹｎ＝１ ＰＤ＋除数の２の
補数Ｍｎ＝１ ＣＲＹｎ＝０
ＰＤ＋除数Ｍｎ＝２ ＣＲＹｎ＝１
ＰＤ＋ＳＬ１除数の２の補数Ｍｎ＝２
ＣＲＹｎ＝０ ＰＤ＋ＳＬ１除数
（ＣＲＹｎ＝１は桁上げを示し、ＣＲＹｎ＝０は桁上げ
なしを示す。） 【００３３】Ｍｎ＋１復号器７２６により生成された倍
数も、第２商生成器（Ｑｎ＋１ＧＥＮ）７２３において
３４ビットＣＰＡ２ ７２８からのＣＲＹｎ＋１と組
み合わされる。この第２商生成器７２３は、以前記載さ
れた規則により第２の商の対を生成する。Ｌ−ＲＥＧ７
１０、７１２の内容は、左に４桁移送されて （
ＳＬ４）、４つの商ビットはレジスタの空の低位４ビッ
ト部分にロードされる。ＣＰＡ２ ７２８からの３４
ビット剰余は、Ｈ−ＲＥＧ７０６、７０８に供給され、
次のサイクルで使用される。ＣＰＡ２ ７２８の動作
と平行して、ＣＰＡ２’７２０は、ＣＰＡ１ ７１８
からの剰余ＳＬ２の高位８ビットをとり、Ｍｎ＋１復号
器７２６により生成された倍数にしたがって、Ｗ−ＲＥ
Ｇ ７０２の真数、ＳＬ１真数または補数、またはＳ
Ｌ１補数の高位８ビットを加える。ふたたび、Ｍｎ＋１
復号器７２６により選択された倍数は、倍数ゲート７２
９の第４の組合せによりＣＰＡ２’７２０に供給される
。 【００３４】ＣＰＡ２’７２０からのｓｕｍｂｉｔ２な
いし７は、適切な部分被除数ＰＤ’を表し、ｓｕｍｂｉ
ｔ０ は符号ビットを表す。図６に関連して記載された
ように、排他的論理和ゲートの第２の組合せ７３２はｓ
ｕｍｂｉｔ０ を使用して、Ｍｎ＋２復号器からの倍数
が絶対値の形でのみ供給されることを補正する。再び、
８ビットＣＰＡ２’７２０からのｓｕｍｂｉｔ０＝１
は、ＣＰＡ２’７２０からのビット２ないし７が、第３
の倍数復号器７３０（Ｍｎ＋２復号器）により使用され
る前に１の補数化される必要がある。ＣＰＡ２’７２０
からのｓｕｍｂｉｔ０＝０ は、ＣＰＡ２’７２０から
のビット２ないし７は、それらがＭｎ＋２復号器７３０
により使用されるときに使用できる。（Ｗ−ＲＥＧ７０
２からの）除数もＭｎ＋２復号器７３０に供給されて、
その除数から次の倍数を生成できるようになる。 【００３５】Ｍｎ＋２復号器７３０により生成された倍
数、ＣＰＡ２’７３０からのｓｕｍｂｉｔ０ 、ＣＰＡ
２ ７２８からの桁上げ出力（ＣＲＹｎ＋１）は、Ｍ
ｎ＋２復号器ラッチ７３１においてラッチされて、次の
サイクルで使用できる。Ｍｎ＋２復号器７３０でラッチ
された倍数とラッチされたＣＲＹｎ＋１は、次の除算繰
返しステップのために、真数の除数、ＳＬ１真数の除数
、２の補数の除数、またはＳＬ１の２の補数の除数のど
れかを、Ｈ−ＲＥＧ７０６、７０８からのＳＬ２除数に
加算するかを決定する。次の除算繰返しステップと以後
の繰返しサイクルにおける第１の商の対は、ラッチされ
た倍数、ラッチされたｓｕｍｂｉｔ０ （Ｍｎ＋２復号
器ラッチ７３１によりラッチされている）およびＣＰＡ
１ ７１８の桁上げ出力ＣＲＹｎから決定される。商
ビットをＬ−ＲＥＧ ７１０、７１２の空の部分にロ
ードする代わりに、商は別の商レジスタにロードできる
。従来そうであるように、商を保持するレジスタは、固
定小数点除算の例外を検出する論理を備えることができ
る。それらの例外は割込みによりシステムに報告される
。 【００３６】Ｃ）実行時間を半減する共通データ経路を
使用する除算および２進数変換回路 図８及び９の２つの空の３４ビット加算器７１８、７２
８は、２進数変換（ＣＶＢ）回路と共有できることが利
点である。除算とＣＶＢ命令用の共通データ経路を使用
することにより、かなりの量のチップ論理とチップ面積
が節約できる。さらに、チップの交点の数も、それぞれ
の時間の損失とともに、減少させることができる。さら
に有利なことは、２つの空の加算器の使用によりＣＶＢ
の実行時間を半分に削減でき（１６サイクルから８サイ
クルに）、除算の実行時間も削減できる（２８から１３
サイクルに）。２進数への変換命令は、図１０を参照し
て説明される。この変換命令とは、２進形で表された１
０進ディジットを２進数に変換する命令である。たとえ
ば、１６のディジット（１５のディジットは数を表し、
１つは数の符号を表す）で表された１０進数は３２ビッ
ト２進ワードに変換できる。１０進ディジットのダブル
・ワードの高位３２ビット・ワード８０２は、汎用レジ
スタからのＣＶＢ回路に供給される。高位３２ビット・
ワード８０２において、８つの１０進ディジットはそれ
ぞれ４ビットで表される。低位の３２ビット・ワード（
図示せず）では、７つの１０進ディジットはそれぞれ４
ビットであらわされ、低位の４ビットは１０進数の符号
を表す。図１０に示すように、高位３２ビット・ワード
のビット０−３により定義された高位１０進ディジット
（Ａ）が第１復号器８０４により復号され、その復号結
果はＣＰＡ１ ７１８に送られる。第２復号器８０６
は、高位３２ビット・ワードのビット４−７により定義
された第２の１０進ディジット（Ｂ）を復号して、その
復号結果をＣＰＡ２ ７２８に送り（ＣＰＡ１ ７
１８からの出力のＳＬ１とＳＬ３により空になった位置
に送られる）。ＣＰＡ２からの出力は、第１の２つの変
換１０進ディジットの２進数であり、Ｗ−ＲＥＧ ７
０２にラッチされる。 【００３７】次に、１つ（ＳＬ１）左に桁送りされたＷ
−ＲＥＧ ７０２の内容と３つ（ＳＬ３）左に桁送り
されたＷ−ＲＥＧ７０２の内容をＣＰＡ１に送り、次の
１０進ディジットの復号結果を各桁上げ伝播加算器の空
のビット位置に加算する。変換された数のＳＬ１および
ＳＬ３加算により１０の乗算が行なわれたことになる。 各１０進ディジットの最上位ビット（ビット０）は、対
応する桁上げ伝播加算器７１８、７２８の左側に直接ゲ
ートされる（すなわち、ＣＰＡ１ ７１８は１０進デ
ィジットＡのビットＡ０を受け取り、ＣＰＡ２は１０進
ディジットＢのビットＢ０を受け取る）。復号器８０４
、８０６は、４つのオリジナル・ビットから各ディジッ
トの残りの３つのビットを作成し、それらを対応する桁
上げ伝播加算器の右側にゲートする。１０進ディジット
が「８」（１０００ ２進法）の場合、復号器はビッ
ト１−３（たとえば、Ａ１−Ａ３またはＢ１−Ｂ３）に
対して「１１１」を出力する。１０進ディジットが「９
」（１００１ ２進法）の場合、復号器はビット１−
３に対して「１１１」を出力し、新しい１を対応する桁
上げ伝播加算器に追加する。他の１０進数（００００な
いし０１１１、２進法）の下位の３ビットは、元の形の
まま復号器から桁上げ伝播加算器にゲートされる。 【００３８】ダブル・ワードの最下位１０進ディジット
（ＬＳＤ）は、１０進数の符号を示す。負の数は１６進
ディジット値ＢまたはＤにより示される。１６進ディジ
ット値Ａ、Ｃ、ＥまたはＦは正の数を示す。最下位ディ
ジットが１０（１６進数）よりも小さいと例外データを
合図するような回路構成も追加できる。負の数（ＬＳＤ
＝ＢまたはＤ）では、ＣＰＡ１からの結果が２の補数の
形でＣＰＡ２に供給される。１０進数が正であると（Ｌ
ＳＤ＝Ａ、Ｃ、ＥまたはＦ）、ＣＰＡ１の結果は補数の
形でＣＰＡ２に供給される。上記の実施例では、ＬＳＤ
以外の１０進ディジットは決して１０以上にはならない
ことが理解されるであろう。この状態が発生すると（す
なわち、ＬＳＤ以外のディジットが１０以上である）例
外データを合図するような回路構成も追加できる。２つ
のカスケード式の桁上げ伝播加算器を使用すると、１サ
イクル当たり２つの１０進ディジットの変換が可能にな
る（１６ディジットで表された１つの１０進数に対して
８サイクルづつ利用できる）。 【００３９】Ｄ）実行時間短縮２進変換回路ＣＶＢ動作
の実行時間を４サイクルに減少する２進変換回路の他の
実施例を図１１に示す。図１０の回路と同様、図１１の
回路は１５ディジット＋１符号ディジットからなる１０
進数を２進形式に変換し、左から右に（最上位から最下
位へ）１０進ディジットを検査する。図１１の装置は第
１桁上げ保管加算器９０２と第１桁上げ伝播加算器９０
４によりダブル・ワードの１０進ディジットの第１の対
を変換し、第２ＣＳＡ／ＣＰＡ対９０６、９０８により
ダブル・ワードの１０進ディジットの第２対を変換し、
その後変換された数はレジスタ（Ｗ−ＲＥＧ）９１０に
ラッチされる。図１１では、４（２つの対）で１グルー
プのそれぞれで１０進ディジットが文字ＡないしＤによ
り表される。図１０のＷ−ＲＥＧ ７０２と同様に、
Ｗ−ＲＥＧ ９１０は３２ビット・レジスタである。 図１１では、Ｗ−ＲＥＧ ９１０の３２ビットはＷ０
−Ｗ３１（Ｗ０は最上位ビット）により示される。同時
に４つの１０進ディジットの正確なビットにアクセスす
るとともに正確な新しい１の値に（ＨＡ−ＨＤ）にアク
セスするために、図１１の回路は、図１０の実施例の復
号器８０４、８０６と同様に動作する４つの復号器９１
２−９１８を使用する。 【００４０】桁上げ保管加算器９０２、９０６はそれぞ
れ、４つの４−２ＣＳＡ（９２０−９２６と９３２−９
３８）と２８の３−２ＣＳＡ（参照番号９２８、９３０
、９４０、９４２により示された形式）を含む。４−２
ＣＳＡは、以下に示す最初の４つの列の加算を処理する
。３−２ＣＳＡは、残りの列の加算を処理する。４−２
ＣＳＡと単一レベルＣＳＡトリーの例は「４−２桁上げ
保管加算器モジュール」ＩＢＭテクニカル・ディスクロ
ージャ・ブルテンＶｏｌ．２３，Ｎｏ．８、１９８９年
１月、ｐｐ．３８１１−３８１４（ＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
Ｖｏｌ．２３， Ｎｏ．８， Ｊａｎｕａｒｙ １９８
９， ｐｐ．３８１１−３８１４， ｅｎｔｉｔｌｅｄ
”４−２ Ｃａｒｒｙ−Ｓａｖｅ Ａｄｄｅｒ Ｍｏ
ｄｕｌｅ”）に示してある。この論文は参考のために本
明細書に組み込まれている。 【００４１】２進値の結果を得るのに加算される数字の
量が異なること以外は図１１の装置で使用されたＣＶＢ
は図１０のそれと同様である。図１１の装置の方が多く
の数字が加算される。図１０のＣＶＢ回路におけるよう
に、第１の変換２進数（図８の実施例のＣＰＡ１ ７
１８）は以下のように式１により定義される。 （式１） Ｗ３．．．Ｗ３０ Ｗ３１ Ａ１
Ａ２ Ａ３ ＋ Ｗ１．．．Ｗ２８ Ｗ２９ Ｗ３
０ Ｗ３１ Ａ０ ＋
ＨＡ
第１変換数さらに、図１０のＣＰＡ１／ＣＰＡ２ ７
１８、７２８のように、図１１の実施例の第１ＣＳＡ／
ＣＰＡ対は、以下のようにして第１の２つの変換数を生
成する。 【００４２】第１変換数に式１を代入すると、式２は次
のようになる。 （式３） Ｗ３ ・・・Ｗ３０ Ｗ３１ Ａ１
Ａ２ Ａ３ Ｂ１ Ｂ２
Ｂ３ ＋ Ｗ１ ・・・Ｗ２８ Ｗ２９ Ｗ３
０ Ｗ３１ Ａ０＋
ＨＡ ＋ Ｗ３ ・・・・・・ Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ０＋ Ｗ１ ・・・・・・ Ｗ２８
Ｗ２９ Ｗ３０ Ｗ３１ Ａ０ ＋
ＨＡ ＋
ＨＢ （ 第１および第２変換数） 【００４３】ディジットＡに対して、Ｗ−ＲＥＧ ９
１０のＳＬ１とＳＬ３、第１復号器９１２のディジット
Ａの正確なビットおよび復号器９１２からのＨＡが一緒
に加算される。ディジットＢに対して、第１変換ディジ
ットＡのＳＬ１とＳＬ３、第２復号器９１４のディジッ
トＢの正確のビットおよび復号器９１４のＨＢは一緒に
加算される。この加算をより効率よく行なうために、第
１ディジットからの新しい１（ＨＡ）が第１列に動かさ
れて、３つのＨＡが行２に加算される。ＨＡは行５に加
算される（以下を参照のこと） 【００４４】 列 ８ ７ ６ ５
４ ３ ２ １
行 Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ１ Ｂ２ Ｂ３ １
＋ Ｗ２８ Ｗ２９ Ｗ３０
Ｗ３１ Ａ０ ＨＡ ＨＡ
ＨＡ ２＋
ＨＡ ３＋ Ｗ２８ Ｗ２９ Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ０ ４＋ Ｗ２６ Ｗ２７ Ｗ２８
Ｗ２９ Ｗ３０ Ｗ３１ Ａ０
ＨＡ ５＋
ＨＡ ６＋
ＨＢ ７
（第１の２つの１０進数の２進数
への変換） 【００４５】上記の加算を実行するのに、４−２ＣＳＡ
９２０−９２６は、第１の４つの列のそれぞれに使
用され、３−２ＣＳＡ ９２８、９３０は、４番目の
列以降の各列に使用される。列１は４−２ＣＳＡ ９
２０により加算される。５つの入力は行１ないし行５で
ある。 行６はＣＰＡ１ ９０４の左側のビット位置３１に加
算される。行７は（新しい１）の桁上げとしてＣＰＡ１
９０４に加算される。列４の後で１行削除されてい
るのは、その位置では行２と４が等しくなるからである
。行２と４は、列５からビットが左に１つ桁移送される
（２倍化と等価である）場合に１つの行に結合される（
列５から始まる）。図１１では、第１桁上げ保管加算器
９０２が各列を加算して、和と桁上げを作成する。第１
桁上げ伝播加算器９０４は、第１桁上げ保管加算器９０
２からの和と桁上げを加算する。上記の処理は、１０進
ディジット（Ｃ、Ｄ）の第２対にも続いて行なわれ、第
２桁上げ保管加算器９０６でＸビットを使用するので、
ＣＰＡ１からの出力ＸバスはＷビットとＸビットを置換
する。、同様に、第２ＣＳＡ／ＣＰＡ対では、Ａディジ
ットがＣディジットと置換され、ＢディジットがＤディ
ジットと置換される。ＣＰＡ２ ９０８から出力され
た和はＷ−ＲＥＧにラッチされ、次のサイクルで使用さ
れる。次のサイクルでは、１０進ディジットの次の２つ
の対が変換される。 【００４６】ダブルワードの最後の４つのディジットＡ
ＢＣＤが復号されるときには、上記とは異なる変換が行
なわれる。ＡとＢディジットは第１ＣＳＡ ９０２と
第１ＣＰＡ ９０４により（上記のように）変換され
る。 ディジットＣは変換される最後のデータ・ディジットで
ある。ディジットＣは、第１ＣＰＡ ９０４の出力を
取り、第２ＣＰＡ ９０８によりその出力を左に１お
よび３桁移送することにより変換される。ディジットＣ
の復号結果は、対応する空のビット位置に挿入される（
たとえば、図１０の実施例ではＣＰＡ２ ７２８が行
ったのと同様である）。第２ＣＳＡ ９０６はその処
理には加わらない。ダブルワードの最後のディジットは
符号ディジットである。符号ディジットが正である場合
（すなわち、１６進数のＢでもＣでもない）、第２ＣＰ
Ａ ９０８の出力が最終的な結果になり、汎用レジス
タに保管される。符号ディジットが負の場合、第２ＣＰ
Ａ９０８の出力はＷ−ＲＥＧ ９１０に入力される。 別のサイクルが加算されて、Ｗ−ＲＥＧ ９１０の内
容を２の補数化し（第２ＣＰＡ９１０を介して）、その
後その符号が付けられ変換された数が汎用レジスタに送
られる。本発明の範囲と精神から逸脱しない変更と修正
は当業者にとって明らかであろう。すなわち、当然のこ
とながら、上記の実施例は本発明を制限するものではな
く例として開示されたものである。
り詳細には、除数の倍数を複数個用いて減算を繰り返す
ことにより実行される方式の２進法の除算に関する。 【０００２】 【従来技術】ディジタル・コンピュータで行なわれてい
るように、２進法の除算は、部分被除数から除数の倍数
の減算を繰り返すことにより従来実行されていた。こう
した方式で除算を実行することで、各減算毎に商の倍数
ビットがつくられるので、除算中を通してかなりの数の
マシン・サイクルを節約できる。通常の除算の繰り返し
は、次のように行なわれる。 Ｒｎ＝ＰＤｎ−Ｍｎ＊Ｄ ただし、Ｒｎは、繰返しステップｎが終わったときの余
りを表し、ＰＤｎは繰返しステップｎが始まるときの部
分被除数を表し、Ｄは除数（１／２≦Ｄ≦１）を表し、
Ｍｎは繰り返しステップｎで使用される除数倍数を表す
（記号「＊」は乗算を示す）。 【０００３】２ビットの除算では、ＰＤｎ＋１＝４＊Ｒ
ｎ（２ビットが左に桁送りされる）となる。Ｍｎが値−
２、−１、０、＋１、＋２に制限される場合、以下のよ
うになる。｜Ｒｎ／Ｄ｜≦２／３ 又は ｜ＰＤｎ
／Ｄ−Ｍｎ｜≦２／３したがって、ＰＤｎ／Ｄの比が分
かれば、除数倍数Ｍｎは表１により定められる。 【０００４】 表１ Ｘｎ＝ＰＤｎ／
Ｄ Ｍｎ
４／３ ≦Ｘｎ≦８／３
２ １
／３ ≦Ｘｎ≦５／３
１ −２／３
≦Ｘｎ≦２／３
０ −５／３ ≦
Ｘｎ≦−１／３ −１
−８／３ ≦Ｘｎ
≦−４／３ −２ さらに、Ｑｎは次の表２により定められる。 【０００５】 表２ Ｍｎ Ｑｎ（
Ｒｎ≧０） Ｑｎ（Ｒｎ＜０）
２
２ １
１ １
０
０ ０
３
−１ ３
２
−２ ２
１ 【０００６】上記のように、通常の除算は２つの連続す
る演算を含む、すなわち、（１）ＰＤｎ／ＤからＭｎを
定める演算と、（２）Ｒｎ＝ＰＤｎ−Ｍｎ＊ＤによりＲ
ｎを定める演算、である。従来の技術には、Ｍｎ＋１は
Ｒｎと平行して生成できることが示してある。したがっ
て、繰り返しの時間はＲｎを生成することにより制限さ
れる。従来は、ＭｎはＰＤｎとＤをの復号器（負のＰＤ
ｎ値のための１つの復号器と正のＰＤｎ値のための別の
復号器）に供給し、ルック・アップ・テーブルを使用し
てＭｎを決定することにより定められていた。Ｍｎを定
めるためには、ＰＤｎとＤの高位ビットだけが必要とな
る。ＰＤｎ＝４Ｒｎ−１＝４（ＰＤｎ−１−Ｍｎ−１＊
Ｄ）より、ＰＤｎの高位ビット（ＰＤｎ´で示される）
は、ＰＤｎ−１とＭｎ−１＊Ｄのより高位のビットから
ＰＤｎに平行して生成できる。そのように生成されたＰ
Ｄｎ´はより下位ビットからの桁上げを無視する。この
誤差は、倍数の間の重複した領域の倍数境界を選択する
ことにより補償できる。 ＰＤｎ−１＝４Ｒｎ−２＝４（ＰＤｎ−２−Ｍｎ−
２＊Ｄ）なので、 ＰＤｎ＝４Ｒｎ−１＝４（ＰＤｎ
−１−Ｍｎ−１＊Ｄ）＝４［４（ＰＤｎ−２−Ｍｎ−２
＊Ｄ）−Ｍｎ−１＊Ｄ］ となる。したがって、ＰＤ
ｎの高位ビット（ＰＤｎ）とＭｎはＰＤｎ−２、Ｍｎ−
２、Ｍｎ−１から決定できる。 【０００７】商のビットＱｎ（１繰返しステップ当たり
２ビット）は以下の関係により決定できる。すなわち、
Ｃｎ＝１の場合、Ｑｎ＝Ｍｎ、Ｃｎ＝０の場合、Ｑｎ＝
Ｍｎ−１ ただし、Ｃｎは剰余（Ｒｎ）の符号を示す桁送りビット
である。非復元除算を実行するとともに上記の原理を具
体化する装置の１例を図１に示す。図１は固定小数点２
進除算装置１００を示す。データ位置はｎ番目の繰返し
ステップの開始を示す。前の繰返しステップｎ−１の剰
余は桁上げ伝播加算器１０４の剰余ラッチ１０２にラッ
チされる。（剰余の終わりからの）最後の桁上げは商生
成器１０６により使用されて、Ｑｎ−１を生成する。と
いうのは、Ｑｎ−１＝Ｍｎ−１−Ｃｎ−１が成り立つか
らである。ここで、Ｃｎ−１は最後の桁上げを表す。Ｃ
ｎ−１はＲｎ−１の符号を示し（負ならば１で、正なら
ば０である）桁上げ伝播加算器１０４からの桁上げ出力
を数えることにより生成される。これはＱｎ−１＝Ｍｎ
−１−１の場合を含む。Ｍｎ−１は倍数ラッチ１０８で
２の補数の形により表される。商生成器１０６は２ビッ
ト・ダウン・カウンタと２進トリガーを含む。 【０００８】最後の剰余Ｒｎ−１は、２ビット配線左桁
送り１１０により桁上げ伝播加算器１０４で折り返して
ＰＤｎになる。Ｍｎ＊Ｄは、倍数ゲート１１２から桁上
げ伝播加算器１０４の他の側に送られる。倍数ゲートは
、倍数選択線１１６により選択されたように除数レジス
タ１１４から真数または補数形式で１Ｘまたは２Ｘ除数
倍数を形成する。倍数選択線は、２の補数の除数が選択
されると加算器への特別桁上げ（新しい桁上げ）を生成
する。最後の剰余（２ビット左に桁送りされたもの）も
比復号器加算器１１８に送られる。比復号器加算器１１
８は、その高位ビットを、Ｍｎ＊Ｄの高位ビットに沿っ
てＲｎの高位ビットに還元する。Ｒｎの高位ビットは２
ビット左に桁送りされて、ＰＤｎ＋１となり、２つの比
復号器１２０、１２２に送られる。比復号器１２０、１
２２はそれぞれ、ＰＤｎ＋１と除数Ｄの比から正と負の
Ｍｎ＋１を選択する。倍数復号器加算器はＰＤｎ＋１の
符号を選択し、その符号は、倍数ラッチ・ドライバ１２
４から反対の符号のＭｎ＋１を選択するのに使用される
。選択されたＭｎ＋１は商倍数ラッチ１０８にラッチに
されて次の繰返しステップを待つ。 【０００９】図１の除算器では、Ｒｎ−１の符号が２進
トリガーにより桁上げ伝播加算器の桁上げ数をカウント
することによりつくられ、ＰＤｎ＋１の符号は、復号器
加算器１１８の桁上げを待つことによりつくられる。と
もかく、どちらの方法でも加算器による決定を使用する
。初期被除数は図４には示されてない。初期被除数の通
常のハードウェア上の保管位置は商レジスタ１２６（時
分割法により）である。上記に説明したように、正の比
復号器１２０と負の比復号器１２２の２つの比復号器が
備えてある。これら２つの個別の復号器が備えてあるの
は、正と負の領域が完全に対称的なわけではないからで
ある。すなわち、所与の除数では、部分被除数ＰＤｎが
正であれば、Ｍｎの適切な値は、部分被除数ＰＤｎが同
じ大きさであるが負である場合と必ずしも同じではない
ということである。この原理は図２と図３に示してある
。各図とも横軸は１６番目までの部分被除数値、縦軸は
１６番目までの除数値が示してある。図２は正の部分被
除数を示し、図３は負の部分被除数を示す。両図とも、
「境界線」と呼ばれる４つの斜の線がある。境界線２０
２−２１６は、Ｍｎを復号するときに使用され表１から
取りだされるＰＤｎ／Ｄの４つの可能な比を表す。 ２／３と５／３境界の近くに位置する折れ線２１８、２
２０は、その大きさが正確な比率以下である最も近い整
数の比を表している。復号器加算器１１８では、ＰＤと
Ｄがビット位置重み６４に表されており（したがって、
復号器として利用できるＰＤｎ＋１の下位ビットは１６
個の重みをもつ）。すなわち、図面の各矩形は、比復号
器により確認できるＰＤｎ＋１とＤの間の使用可能な比
を表す。 【００１０】整数の境界により区切られている正と負の
領域は対称的ではない。負の領域は、部分被除数の１の
補数の形をしめすので１ビット分離れている。しかし、
２つの倍数が重複している境界領域は正と負の領域で等
しい。正の部分被除数の図では、各矩形の左上の角の点
はＰＤｎ＋１とＤのビット・パターンを表すが、その特
定のＰＤｎ＋１対Ｄの正確な比は、矩形内またはその上
方または左の境界の任意の点により表される。 【００１１】ＰＤｎ／Ｄの値に対する倍数の範囲は重複
しているので（図２参照）、特定の倍数の復号境界は柔
軟性をもって選ぶことができる。しかし、復号器加算器
１１８でＰＤｎの最下位ビット位置への桁上げを無視す
ることにより発生するエラーのためこの柔軟性の多くが
失われてしまう。例えば、倍数ゼロ用の正の復号器１２
０は、左側の矩形により表されて境界の１／３により切
り取られている場所のＰＤｎとＤのすべてのビット・パ
ターン上で選択しなければならない。これらの矩形の左
端のものを通して引かれる線は１／３整数境界と呼ばれ
る。Ｍｎ＝０とＭｎ＝１の選択範囲は重複しているので
、Ｍｎ＝０用の復号器は、１／３および２／３境界間の
任意の矩形上で選択を行なうことになる。桁上げエラー
によりＰＤｎが１ビット分低くなるので、倍数ゼロ復号
器は、２／３整数境界のちょうど左側にある境界では選
択してはならない。破線は、ビット・パターンがＭｎ＝
１を選択するよう復号される矩形の左端を表す。上方の
範囲にある残りの矩形はＭｎ＝２を選択するように復号
される。負の比復号器１２２（負の部分被除数の復号器
）も同様な方法で誘導される。この場合の切捨ておよび
桁上げエラーはゼロ部分被除数に向けられているので、
各矩形の左上の角の点は復号器がとらえるビット・パタ
ーンを表す。破線はＭｎ＝−１に対して選択された矩形
の左端を表す。Ｍｎ＝０線はＭｎ＝−１の右端を暗示す
るために示してある。比復号器１２０、１２２と図２，
図３の表に於て、変数は除数＝０、１ｘｙｚと部分被除
数＝ａｂ．ｃｄｅｆとして定義されている。 【００１２】 【発明が解決しようとする課題】図１の除算器は、非復
元型の２進法の除算方法を実行するすぐれた機構を示し
ていたが、改良すべき点も多く備えている。たとえば、
正と負の部分被除数領域用にそれぞれの復号器を備えて
いるので、集積回路の面積を効率よく使えない。さらに
、こうした復号器を含むと、除算の速度が技術的に制約
される結果となることを示す例もある。 【００１３】 【課題を解決するための手段】本発明の発明者は、極め
て少数の例外を除いて正と負の領域が対称になるように
倍数境界を選択できることを発見した。こうした境界を
利用すると、ほぼ対称的で、統一された比復号器が、従
来の比復号器の対が集積回路に占める面積のわずか約１
／２で構成できた。比復号器加算器からの符号ビットを
復号することにより、比復号器は例外的な領域を認識で
き、したがってそれらの領域も処理できる。 【００１４】 【実施例】本明細書で記載されるのは、Ａ）極めて少数
の例外を除いて正と負の領域におけるすべての部分を対
称的にカバーするほぼ対称的な比復号器、Ｂ）対称的な
比復号器を用いた改良型除算器、Ｃ）実行時間を半分に
減らす共通データ経路を用いた除算および２進値変換回
路、Ｄ）桁上げ記憶加算器および桁上げ伝播加算器を用
いた実行時間短縮２進値変換回路である。 【００１５】Ａ）２進値の除算の対称型比復号器本項は
、極めて少数の例外を除いて正と負の領域におけるすべ
ての部分を対称的にカバーするほぼ対称的な比復号器を
記載する。この対称型比復号器を使用することにより、
正負それぞれの復号器は不必要になり、集積回路のかな
りの面積が復号器と２進除算器に割けるようになる。図
４は、対称型比復号器を持つ２進除算器を示す。 図１の除算器のように、本除算器は、除数レジスタ１１
４、倍数ゲート１１２、桁上げ伝播加算器１４、剰余ラ
ッチ１０２、２ビット配線左桁送り１１０（Ｒｎ−１か
らＰＤｎを形成）、比復号器加算器１１８、および商レ
ジスタ１２６を含む。これらの構成要素は図１に記載さ
れた同じ番号の構成要素と同様に動作する。図４の装置
は、クロック・サイクルｎの開始点で、初期剰余Ｒｎ−
１が剰余ラッチ１０２にあり、初期桁出しと倍数（ＣＲ
Ｙｎ−１とＭｎ−１）は倍数ラッチ３０８に記憶されて
いる。実際の起動は、図８と図９の実施例に関連して後
により詳細に説明される。 【００１６】図１の２進除算器とは対照的に、本除算器
には、正と負の比復号器１２０、１２２と倍数ラッチ・
ドライバ１２４が除いてある。代わりに、比復号器加算
器から６つの下位ビットが排他的論理和ゲート３０２に
送られる。ここで、それらの６ビットはそれぞれ、比復
号器加算器１１８からの最上位ビット（ビット０）と論
理和が取られる。この方式で、比復号加算器１１８から
の和Ｓ´の６つの下位ビットは、最上位ビットがゼロ（
正の剰余）のとき比復号器３０４に真数の形で、最上位
ビットが１（負の剰余）のとき１の補数の形で供給され
る。この仕様の剰余において、任意の比復号器加算器か
ら送られる結果の最上位ビット（ＭＳＢ）はｓｕｍｂｉ
ｔ０ と呼ばれる。排他的論理和ゲートの出力（Ｓ´の
下位の６つのビットまたはその１の補数）を受け取ると
ともに、対称型比復号器３０４は、比復号器加算器１１
８から除数Ｄとｓｕｍｂｉｔ０ を受け取る。当然のこ
とながら、図４の対称型比復号器３０４は単に図１の正
と負の復号器１２０、１２２の組合せを示すものではな
い。こうした組合せは、正と負の領域復号論理を１つの
大きな復号器に組み込み、比復号器加算器から最上位ビ
ットを復号を付け加えさえすれば達成できるが、これだ
けでは、回路と集積回路上の面積の節約という目的を達
成したことにならない。 【００１７】図４の対称復号器の利点は、倍数領域を適
切に選択することにより画定された１つの組合せ領域を
使用して、正と負の部分被除数値を処理することである
。比復号器加算器からの最上位ビットを１の補数である
負部分被除数として使用することにより、対称型比復号
器３０４は、それらが正であるかのようにすべての部分
被除数を復号して、比復号器加算器からの最上位ビット
を使用して、あいまいなケースを解消する。桁上げ伝播
加算器１０４からの桁出しは、Ｍｎ＊Ｄの結果を除数に
加算するか除数から減算するかを選択するために使用さ
れる（すなわち、桁上げなし＝加算、桁上げ＝減算）。 図４の対称型比復号器の動作は、図５を参照するとより
よく理解できる。図５は正と負の比両方の組合せ復号図
である。図５において、４つの傾斜線４０２−４０８は
それぞれ、Ｍｎ＝０ないしＭｎ＝２の領域の整数境界を
表す。倍数値は短縮形で指示されている、すなわち、Ｍ
ｎ＝０はＭ０で示され、Ｍｎ＝１はＭ１で示され、Ｍｎ
＝２はＭ２で示される。２つの折れ線４１０、４１２は
、適切な対称性を達成するために発明者が選択した境界
を表す。特に、第１折れ線４１０は、Ｍｎ＝０とＭｎ＝
１の間の選択された境界を示す。同様に、第２折れ線４
１２は、Ｍｎ＝１とＭｎ＝２の間の選択された境界を示
す。 【００１８】図５に示すように境界領域を選択すること
により、本発明者は、わずか５つのあいまいな復号比が
あるように組合せ復号図を構成した（２つはＭｎ＝１領
域で、３つはＭｎ＝２領域）。これらのあいまいな比（
参照番号４１４ないし４２２で示される）は復号器３０
４により認識され、比復号器加算器の出力端からの最上
位ビット（ｓｕｍｂｉｔ０ ）を参照することにより適
切に処理される。特に、Ｍｎ−１領域中の部分４１４、
４１６の２つは、それらが１の補数化（ｓｕｍｂｉｔ＝
１）により正になった部分被除数である場合に限りＭｎ
＝０と復号する。そうでない場合、これらの部分４１４
、４１６はＭｎ＝１と復号する。さらに、Ｍｎ＝１領域
の３つの部分４１８、４２０、４２２は、それらが、１
の補数化されてない部分被除数である場合に限り（ｓｕ
ｍｂｉｔ０＝０ ）Ｍｎ＝０と復号する。そうでない場
合、これら３つの部分はＭｎ＝１と復号する。 【００１９】例として、比復号器加算器１１８（図４）
は部分被除数０４（２進数０００００１００）から部分
除数８（Ｍｎ−１＝１、Ｄ＝００００１０００（２進数
））を減算したと仮定する。比復号器１１８は、以下に
示すように部分除数の１の補数を部分被除数に加算する
ことにより減算を実行することになる。 その結果の６つの下位ビットが排他的論理和ゲート３０
２に送られて、そこで、各ビットは比復号器加算器から
のビット０と排他的論理和が取られる。この場合、ｓｕ
ｍｂｉｔ０ は１となるので、その結果は１の補数とな
り、０００００１００として復号器に送られる。 【００２０】図５を参照すると、部分除数が１０００で
あり部分被除数の６つの下位ビット（ａｂｃｄｅｆ）が
０００１００である場合、次の繰返しステップでの倍数
Ｍｎは１または０となることが分かる。比復号器加算器
１１８の出力からｓｕｍｂｉｔ０ に目を向けると、比
復号器は、部分被除数が１の補数を取ることにより正に
なると設定してある。すなわち、値Ｍｎ＝０は復号の結
果として出力される。ビット１は、２つ左に移送された
結果（ＳＬ２）が復号器３０４により入力されるために
、不必要になる。 【００２１】図６は、図４の加算器と排他的論理和部分
の実施例のより詳細な図である。図６に示すように、８
ビット加算器が比復号器加算器１１８として使用され、
ビット１が比復号器に送られず、ビット２ないし７がそ
れぞれｓｕｍｂｉｔ０ と排他的論理和が取られて、そ
の後で、比復号器に送られる。図７は、部分剰余（排他
的論理和ゲートの出力）がａｂｃｄｅｆの形式であり除
数が１ｘｙｚの形式である比復号器３０４に具体化され
た論理式を示す。ｓｕｍｂｉｔ０＝０ は正の和を示す
が、ｓｕｍｂｉｔ０＝１ は負の符号を示す。 【００２２】図４の実施例の動作がより詳細に記載され
る。クロック・サイクルｎの開始端で、初期剰余Ｒｎ−
１が剰余ラッチ１０２に保持され、初期繰り上げ出力Ｃ
ＲＹｎ−１と倍数Ｍｎ−１が倍数ラッチ３０８に保持さ
れる。この例には、３４ビットの初期剰余と３２ビット
の除数も採用できる。サイクルｎの初めには、除数Ｄ（
除数レジスタ１１４から）は倍数ゲート３１２に送られ
る。倍数ゲート１１２は、倍数選択線３１６により選択
されたように１Ｘまたは２Ｘ除数倍数を真数または補数
の形で形成する。倍数選択線３１６は前のサイクルの倍
数Ｍｎ−１と桁上げ出力ＣＲＹｎ−１を桁上げする。１
（ＣＲＹｎ−１＝１）の桁上げ出力により、倍数ゲート
１１２はＭｎ−１＊Ｄの１の補数を出力する。桁上げが
ない場合（ＣＲＹｎ−１＝０）、倍数ゲート１１２は真
数の形式でＭｎ−１＊Ｄを出力する。Ｍｎ−１＊Ｄ（倍
数ゲート１１２から出力され、真数または補数形式）は
平行に桁上げ伝播加算器１０４と比復号器加算器１１８
に供給される。桁上げ伝播加算器１０４は部分被除数Ｐ
Ｄｎと倍数ゲートから出力されたＭｎ−１＊Ｄ値の和を
とる。ＣＲＹｎ−１（倍数選択線上）は、補数化された
除数の倍数が選択されると（ＣＲＹｎ−１＝１）新たに
１を生成して、桁上げ伝播加算器１０４に送る。 その結果現われた剰余Ｒｎは剰余ラッチ１０２にラッチ
される。図４に示してあるように、部分被除数ＰＤｎは
２ビット位置分左にＲｎ−１を桁移動することにより形
成される。 【００２３】桁上げ伝播加算器１０４に平行して、比復
号器加算器は、部分被除数ＰＤｎの下位８ビットと倍数
ゲートから出力されたＭｎ−１＊Ｄ値の和をとる。その
和の最上位ビット（ビット０）は排他的論理和ゲート３
０２と上記のように倍数値Ｍｎを作成するよう動作する
対称型比復号器３０４に入力される。そうしで生成され
たＭｎ値は、桁上げ伝播加算器１０４からの桁上げ出力
ＣＲＹｎとともに、倍数ラッチ３０８に記憶される。こ
のＭｎ値、桁上げ出力ＣＲＹｎ、および（比復号器加算
器からの）ｓｕｍｂｉｔ０は商生成器３０６に送られる
。図１の商生成器１０６のように、図４の商生成器３０
６は、桁上げ伝播加算器１０４からの桁上げ出力ＣＲＹ
ｎを使用して、復号された倍数Ｍｎから商のビットを判
断する。しかし、図４の装置では、対称型比復号器３０
４は、復号された倍数の絶対値だけを供給する。したが
って、たとえば、比復号器加算器からの結果が負で、復
号された倍数がＭ１である場合、比復号器はＭｎ＝１（
２進数０１）を出力することになるが、実さいには、適
切な倍数はＭｎ＝−１（２進数１１）である。 【００２４】復号倍数が絶対値の形で供給されることを
補うために、比復号器加算器からのｓｕｍｂｉｔ０ は
商生成器３０６に供給される。ｓｕｍｂｉｔ０＝１ は
復号された倍数の実際の符号を示すので（ｓｕｍｂｉｔ
０＝１は負の倍数を、ｓｕｍｂｉｔ０＝０ は正の倍数
を示す）、商生成器はこのビットを使用して、適切な符
号を反映するように復号された倍数値を調整する。これ
は、ｓｕｍｂｉｔ０＝１ のときに復号された倍数を２
の補数化することにより容易に実現できる。桁上げ伝播
加算器１０４からの桁上げ出力ＣＲＹｎは、商生成器に
より生成された商は倍数Ｍｎまたは倍数マイナス１（Ｍ
ｎ−１）に等しいかどうかを決定する。桁上げ出力が１
に等しい場合は、商ＱｎはＱｎ＝（Ｍｎ−１）となる。 桁上げ出力ＣＲＹｎが０（桁上げなし）に等しい場合、
Ｑｎ＝Ｍｎとなる。１度決定されると、商（２ビット）
は商レジスタ１２６に蓄えられる。商レジスタ１２６は
最下位の２ビットで充足する。当然のことながら、上記
の原理は、復号当たり３ビット以上を生成する対称型比
復号器を考案するのにも使用できる。こうした実施例で
は、倍数領域の数は、復号器が消化できるビット数が増
えるにつれて増加する。 【００２５】Ｂ）対称型比復号器を用いた改良型除算器
図７の方程式により定義された対称型比復号器は、各繰
返しステップで４ビットの商を回収できる改良型除算回
路で使用できることが利点である。このような回路が図
８及び９に示されている。図８及び９の装置の動作は、
３２ビット除数が正になり００１ＸＸ．．．Ｘ．の形に
正規化される起動段階を取り入れている。除数レジスタ
（Ｗ−ＲＥＧ）７０２は正規化された除数を保持する。 上位ビット・オーバーフロー・トリガー７０４は、除数
が１を右に桁移送することにより正規化された場合に元
の除数の最下位ビット（ビット３１）を保持する。たと
えば、元の除数は０１ＸＸ．．．０１である場合、１の
右への移送が実行されて００１ＸＸ．．．Ｘの形に正規
化されて、オーバーフロー・トリガーが１に設定される
。追加部分である起動段階では、６４ビットの固定小数
点被除数が正になり正規化される（すなわち、除数と同
じ量で同じ方向に桁移送される）。被除数の高位の３２
ビットは、高位被除数レジスタ（Ｈ−ＲＥＧ）７０６に
保持される。被除数の下位の３２ビットは、下位被除数
レジスタ（Ｌ−ＲＥＧ）７１０に保持される。Ｈ−ＲＥ
ＧとＬ−ＲＥＧはそれぞれ２つのオーバーフロー・トリ
ガー７０８、７１２を含む。Ｌ−ＲＥＧのオーバーフロ
ー・トリガー７１２は、起動段階で除数が最高の負の数
であり２ビット右に桁移送が必要なとき、または除数が
０１ＸＸ．．．Ｘの形の正の数であり１ビット右に桁移
送が必要なときに使用される。Ｈ−ＲＥＧのオーバーフ
ロー・トリガー７０８は、ＣＰＡ２ ７２８からの下
位の２ビットを保持するのに使用されるので、Ｈ−ＲＥ
Ｇ７０６、７０８は３４ビット・レジスタとして機能す
る。 【００２６】１度初期化されると、図８及び９の装置は
、繰返しステップ毎に４ビット（２つのビット対）の割
合で商の生成を始める。初期の商の対は第１商生成器（
Ｑｎ−ＧＥＮ）７１４により生成される。初期の商の対
を生成するために、倍数Ｍｎは、第１対称型比復号器７
１６でＨ−ＲＥＧビット２−７とＷ−ＲＥＧビット３−
５から復号される。倍数ゲート７１７の第１の組合せは
、Ｍｎ復号器７１６により供給されたＭｎの値に応じて
、２の補数化除数、左に１桁移送された２の補数化除数
（ＳＬ１）、またはゼロの２の補数のうち任意のものを
第１の３４ビットＣＰＡ（ＣＰＡ１）７１８に供給する
。次いで、第１の３４ビットＣＰＡはそのように供給さ
れた値を左に２桁移送された正規化された被除数（ＳＬ
２）に加える。 Ｍｎと３４ビット桁上げ伝播加算器
７１８の動作の間の特定の関係は、以下の表３に示され
る。表３ Ｍｎ ３２ビットＣＰＡ１の動作
０ ０の２の補数を減算する（ＣＰＡ１’７
１８からの桁上げ出力ＣＲＹｎを取り出す） １ 除数を減算する ２ 左に１桁移送された除数を減算する 【００２７】当然のことであるが、動作サイクル中に、
第１のサイクル以外に、倍数ゲート７１７、７２５も、
桁上げＣＲＹｎ＋１＝０のときに補数化除数または補数
化除数ＳＬ１を供給する。しかし、減算は第１サイクル
で行なわれなければならないので、桁上げが開始される
（第１サイクルのみで）。すなわち、この要因は表３で
は考慮されない。ＣＰＡ１ ７１８からの桁上げ出力
（ＣＲＹｎ）と８ビット桁上げ伝播加算器（ＣＰＡ２’
）７２０からの結果（ｓｕｍｂｉｔ０ ）の最上位ビッ
トは、商生成器７１４で使用され、復号された倍数から
商の最初の２ビットを決定する。図４の実施例に関連し
て説明すると、ｓｕｍｂｉｔ０ は、倍数の実際の符号
を示す（倍数は、対称型比復号器により絶対値の形での
み供給される）。 【００２８】商の最初の２ビットを決定するために、ｓ
ｕｍｂｉｔ０ は０に設定される。これは、ＣＰＡ２’
７２０がこれらのビットの決定に役割を果たさないこと
と正規化された被除数が最初に正になることから第１倍
数Ｍｎが常に正になることのためである。その後のサイ
クルでは、ｓｕｍｂｉｔ０ は８ビット加算器７２０か
らＭｎ＋２復号器／ラッチ７３０にラッチされて、第１
商生成器７１４に送り返される。第１商生成器７１４に
よる商ビットの生成は以下の表４に示される。 【００２９】表４ 条件：ＣＲＹｎ＝１（桁上げ出力）とｓｕｍｂｉｔ０＝
０ 条件：ＣＲＹｎ＝０（桁上げ出力なし）とｓｕｍｂｉｔ
０＝０ 条件：ＣＲＹｎ＝１とｓｕｍｂｉｔ０＝１条件：ＣＲＹ
ｎ＝０とｓｕｍｂｉｔ０＝１【００３０】ＣＰＡ１
７１８の動作に平行して、８ビット桁上げ伝播加算器（
ＣＰＡ１’）７２４は、ＳＬ２から被除数の高位の８ビ
ットを減算する。この減算は、（Ｗ−ＲＥＧ７０２から
の）除数の高位の８ビットの１の補数またはＳＬ１の１
の補数をＳＬ２に加えることにより実施される。再び、
加算器７２０に供給する適切な値が、第２の倍数ゲート
組合せ７２５に選択入力を供給するＭｎ復号器７１６に
より選択される。ＣＰＡ１’７２４からのビット２ない
し７は適切な部分被除数ＰＤ´を表す。ｓｕｍｂｉｔ０
は、ＣＰＡ１’の最上位ビットであり、の結果の符号
を表す。 【００３１】ＣＰＡ１’７２４からのｓｕｍｂｉｔ０
は、ＣＰＡ１’７２４からの出力されたビット２ないし
７と排他的論理和（ＸＯＲゲート７２２において）が取
られる。 図６で説明されたように、ＸＯＲゲートは、これらのビ
ットが真数形式または１の補数形式で復号器に送られる
かどうかを決定する。ｓｕｍｂｉｔ０＝１ は、第１の
８ビットＣＰＡ７２４からのビット２ないし７が、第２
の倍数復号器（Ｍｎ＋１復号器）７２６により使用され
る前に補数化されたビットでなければならないことを示
している。 ＣＰＡ１’７２４のｓｕｍｂｉｔ０＝０ は、ビット２
ないし７がＭｎ＋１復号器７２６により使用されている
時に使用できることを示す。除数の高位３ないし５ビッ
トもＷ−ＲＥＧ７０２（ＰＤ´／Ｄ´、ただしＤ´は部
分除数である）からの倍数復号器７２４にも供給される
。Ｍｎ＋１復号器７２６により生成された倍数とＣＰＡ
１ ７１８（ＣＲＹｎ）からの桁上げ出力が、第３の
倍数ゲート７２７の組合せに入力され、そこで、それら
は、真数、ＳＬ１真数、除数の２の補数、またはＳＬ１
除数の２の補数の任意のものを選択して、ＣＰＡ２
７２８に送られる。ＣＰＡ２ ７２８は、ＣＰＡ１
７１８から出力されたＳＬ２剰余に上記のように供給
された値を加算する。 【００３２】ＣＰＡ２の動作は以下の表５に記載されて
いる。 表５ Ｍｎ ＣＲＹｎ
３２ビットＣＰＡ２の動作
Ｍｎ＝０ ＣＲＹｎ＝１ Ｐ
Ｄ＋０の２の補数（強制桁上げ）Ｍｎ＝０
ＣＲＹｎ＝０ ＰＤ＋０Ｍｎ＝１
ＣＲＹｎ＝１ ＰＤ＋除数の２の
補数Ｍｎ＝１ ＣＲＹｎ＝０
ＰＤ＋除数Ｍｎ＝２ ＣＲＹｎ＝１
ＰＤ＋ＳＬ１除数の２の補数Ｍｎ＝２
ＣＲＹｎ＝０ ＰＤ＋ＳＬ１除数
（ＣＲＹｎ＝１は桁上げを示し、ＣＲＹｎ＝０は桁上げ
なしを示す。） 【００３３】Ｍｎ＋１復号器７２６により生成された倍
数も、第２商生成器（Ｑｎ＋１ＧＥＮ）７２３において
３４ビットＣＰＡ２ ７２８からのＣＲＹｎ＋１と組
み合わされる。この第２商生成器７２３は、以前記載さ
れた規則により第２の商の対を生成する。Ｌ−ＲＥＧ７
１０、７１２の内容は、左に４桁移送されて （
ＳＬ４）、４つの商ビットはレジスタの空の低位４ビッ
ト部分にロードされる。ＣＰＡ２ ７２８からの３４
ビット剰余は、Ｈ−ＲＥＧ７０６、７０８に供給され、
次のサイクルで使用される。ＣＰＡ２ ７２８の動作
と平行して、ＣＰＡ２’７２０は、ＣＰＡ１ ７１８
からの剰余ＳＬ２の高位８ビットをとり、Ｍｎ＋１復号
器７２６により生成された倍数にしたがって、Ｗ−ＲＥ
Ｇ ７０２の真数、ＳＬ１真数または補数、またはＳ
Ｌ１補数の高位８ビットを加える。ふたたび、Ｍｎ＋１
復号器７２６により選択された倍数は、倍数ゲート７２
９の第４の組合せによりＣＰＡ２’７２０に供給される
。 【００３４】ＣＰＡ２’７２０からのｓｕｍｂｉｔ２な
いし７は、適切な部分被除数ＰＤ’を表し、ｓｕｍｂｉ
ｔ０ は符号ビットを表す。図６に関連して記載された
ように、排他的論理和ゲートの第２の組合せ７３２はｓ
ｕｍｂｉｔ０ を使用して、Ｍｎ＋２復号器からの倍数
が絶対値の形でのみ供給されることを補正する。再び、
８ビットＣＰＡ２’７２０からのｓｕｍｂｉｔ０＝１
は、ＣＰＡ２’７２０からのビット２ないし７が、第３
の倍数復号器７３０（Ｍｎ＋２復号器）により使用され
る前に１の補数化される必要がある。ＣＰＡ２’７２０
からのｓｕｍｂｉｔ０＝０ は、ＣＰＡ２’７２０から
のビット２ないし７は、それらがＭｎ＋２復号器７３０
により使用されるときに使用できる。（Ｗ−ＲＥＧ７０
２からの）除数もＭｎ＋２復号器７３０に供給されて、
その除数から次の倍数を生成できるようになる。 【００３５】Ｍｎ＋２復号器７３０により生成された倍
数、ＣＰＡ２’７３０からのｓｕｍｂｉｔ０ 、ＣＰＡ
２ ７２８からの桁上げ出力（ＣＲＹｎ＋１）は、Ｍ
ｎ＋２復号器ラッチ７３１においてラッチされて、次の
サイクルで使用できる。Ｍｎ＋２復号器７３０でラッチ
された倍数とラッチされたＣＲＹｎ＋１は、次の除算繰
返しステップのために、真数の除数、ＳＬ１真数の除数
、２の補数の除数、またはＳＬ１の２の補数の除数のど
れかを、Ｈ−ＲＥＧ７０６、７０８からのＳＬ２除数に
加算するかを決定する。次の除算繰返しステップと以後
の繰返しサイクルにおける第１の商の対は、ラッチされ
た倍数、ラッチされたｓｕｍｂｉｔ０ （Ｍｎ＋２復号
器ラッチ７３１によりラッチされている）およびＣＰＡ
１ ７１８の桁上げ出力ＣＲＹｎから決定される。商
ビットをＬ−ＲＥＧ ７１０、７１２の空の部分にロ
ードする代わりに、商は別の商レジスタにロードできる
。従来そうであるように、商を保持するレジスタは、固
定小数点除算の例外を検出する論理を備えることができ
る。それらの例外は割込みによりシステムに報告される
。 【００３６】Ｃ）実行時間を半減する共通データ経路を
使用する除算および２進数変換回路 図８及び９の２つの空の３４ビット加算器７１８、７２
８は、２進数変換（ＣＶＢ）回路と共有できることが利
点である。除算とＣＶＢ命令用の共通データ経路を使用
することにより、かなりの量のチップ論理とチップ面積
が節約できる。さらに、チップの交点の数も、それぞれ
の時間の損失とともに、減少させることができる。さら
に有利なことは、２つの空の加算器の使用によりＣＶＢ
の実行時間を半分に削減でき（１６サイクルから８サイ
クルに）、除算の実行時間も削減できる（２８から１３
サイクルに）。２進数への変換命令は、図１０を参照し
て説明される。この変換命令とは、２進形で表された１
０進ディジットを２進数に変換する命令である。たとえ
ば、１６のディジット（１５のディジットは数を表し、
１つは数の符号を表す）で表された１０進数は３２ビッ
ト２進ワードに変換できる。１０進ディジットのダブル
・ワードの高位３２ビット・ワード８０２は、汎用レジ
スタからのＣＶＢ回路に供給される。高位３２ビット・
ワード８０２において、８つの１０進ディジットはそれ
ぞれ４ビットで表される。低位の３２ビット・ワード（
図示せず）では、７つの１０進ディジットはそれぞれ４
ビットであらわされ、低位の４ビットは１０進数の符号
を表す。図１０に示すように、高位３２ビット・ワード
のビット０−３により定義された高位１０進ディジット
（Ａ）が第１復号器８０４により復号され、その復号結
果はＣＰＡ１ ７１８に送られる。第２復号器８０６
は、高位３２ビット・ワードのビット４−７により定義
された第２の１０進ディジット（Ｂ）を復号して、その
復号結果をＣＰＡ２ ７２８に送り（ＣＰＡ１ ７
１８からの出力のＳＬ１とＳＬ３により空になった位置
に送られる）。ＣＰＡ２からの出力は、第１の２つの変
換１０進ディジットの２進数であり、Ｗ−ＲＥＧ ７
０２にラッチされる。 【００３７】次に、１つ（ＳＬ１）左に桁送りされたＷ
−ＲＥＧ ７０２の内容と３つ（ＳＬ３）左に桁送り
されたＷ−ＲＥＧ７０２の内容をＣＰＡ１に送り、次の
１０進ディジットの復号結果を各桁上げ伝播加算器の空
のビット位置に加算する。変換された数のＳＬ１および
ＳＬ３加算により１０の乗算が行なわれたことになる。 各１０進ディジットの最上位ビット（ビット０）は、対
応する桁上げ伝播加算器７１８、７２８の左側に直接ゲ
ートされる（すなわち、ＣＰＡ１ ７１８は１０進デ
ィジットＡのビットＡ０を受け取り、ＣＰＡ２は１０進
ディジットＢのビットＢ０を受け取る）。復号器８０４
、８０６は、４つのオリジナル・ビットから各ディジッ
トの残りの３つのビットを作成し、それらを対応する桁
上げ伝播加算器の右側にゲートする。１０進ディジット
が「８」（１０００ ２進法）の場合、復号器はビッ
ト１−３（たとえば、Ａ１−Ａ３またはＢ１−Ｂ３）に
対して「１１１」を出力する。１０進ディジットが「９
」（１００１ ２進法）の場合、復号器はビット１−
３に対して「１１１」を出力し、新しい１を対応する桁
上げ伝播加算器に追加する。他の１０進数（００００な
いし０１１１、２進法）の下位の３ビットは、元の形の
まま復号器から桁上げ伝播加算器にゲートされる。 【００３８】ダブル・ワードの最下位１０進ディジット
（ＬＳＤ）は、１０進数の符号を示す。負の数は１６進
ディジット値ＢまたはＤにより示される。１６進ディジ
ット値Ａ、Ｃ、ＥまたはＦは正の数を示す。最下位ディ
ジットが１０（１６進数）よりも小さいと例外データを
合図するような回路構成も追加できる。負の数（ＬＳＤ
＝ＢまたはＤ）では、ＣＰＡ１からの結果が２の補数の
形でＣＰＡ２に供給される。１０進数が正であると（Ｌ
ＳＤ＝Ａ、Ｃ、ＥまたはＦ）、ＣＰＡ１の結果は補数の
形でＣＰＡ２に供給される。上記の実施例では、ＬＳＤ
以外の１０進ディジットは決して１０以上にはならない
ことが理解されるであろう。この状態が発生すると（す
なわち、ＬＳＤ以外のディジットが１０以上である）例
外データを合図するような回路構成も追加できる。２つ
のカスケード式の桁上げ伝播加算器を使用すると、１サ
イクル当たり２つの１０進ディジットの変換が可能にな
る（１６ディジットで表された１つの１０進数に対して
８サイクルづつ利用できる）。 【００３９】Ｄ）実行時間短縮２進変換回路ＣＶＢ動作
の実行時間を４サイクルに減少する２進変換回路の他の
実施例を図１１に示す。図１０の回路と同様、図１１の
回路は１５ディジット＋１符号ディジットからなる１０
進数を２進形式に変換し、左から右に（最上位から最下
位へ）１０進ディジットを検査する。図１１の装置は第
１桁上げ保管加算器９０２と第１桁上げ伝播加算器９０
４によりダブル・ワードの１０進ディジットの第１の対
を変換し、第２ＣＳＡ／ＣＰＡ対９０６、９０８により
ダブル・ワードの１０進ディジットの第２対を変換し、
その後変換された数はレジスタ（Ｗ−ＲＥＧ）９１０に
ラッチされる。図１１では、４（２つの対）で１グルー
プのそれぞれで１０進ディジットが文字ＡないしＤによ
り表される。図１０のＷ−ＲＥＧ ７０２と同様に、
Ｗ−ＲＥＧ ９１０は３２ビット・レジスタである。 図１１では、Ｗ−ＲＥＧ ９１０の３２ビットはＷ０
−Ｗ３１（Ｗ０は最上位ビット）により示される。同時
に４つの１０進ディジットの正確なビットにアクセスす
るとともに正確な新しい１の値に（ＨＡ−ＨＤ）にアク
セスするために、図１１の回路は、図１０の実施例の復
号器８０４、８０６と同様に動作する４つの復号器９１
２−９１８を使用する。 【００４０】桁上げ保管加算器９０２、９０６はそれぞ
れ、４つの４−２ＣＳＡ（９２０−９２６と９３２−９
３８）と２８の３−２ＣＳＡ（参照番号９２８、９３０
、９４０、９４２により示された形式）を含む。４−２
ＣＳＡは、以下に示す最初の４つの列の加算を処理する
。３−２ＣＳＡは、残りの列の加算を処理する。４−２
ＣＳＡと単一レベルＣＳＡトリーの例は「４−２桁上げ
保管加算器モジュール」ＩＢＭテクニカル・ディスクロ
ージャ・ブルテンＶｏｌ．２３，Ｎｏ．８、１９８９年
１月、ｐｐ．３８１１−３８１４（ＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
Ｖｏｌ．２３， Ｎｏ．８， Ｊａｎｕａｒｙ １９８
９， ｐｐ．３８１１−３８１４， ｅｎｔｉｔｌｅｄ
”４−２ Ｃａｒｒｙ−Ｓａｖｅ Ａｄｄｅｒ Ｍｏ
ｄｕｌｅ”）に示してある。この論文は参考のために本
明細書に組み込まれている。 【００４１】２進値の結果を得るのに加算される数字の
量が異なること以外は図１１の装置で使用されたＣＶＢ
は図１０のそれと同様である。図１１の装置の方が多く
の数字が加算される。図１０のＣＶＢ回路におけるよう
に、第１の変換２進数（図８の実施例のＣＰＡ１ ７
１８）は以下のように式１により定義される。 （式１） Ｗ３．．．Ｗ３０ Ｗ３１ Ａ１
Ａ２ Ａ３ ＋ Ｗ１．．．Ｗ２８ Ｗ２９ Ｗ３
０ Ｗ３１ Ａ０ ＋
ＨＡ
第１変換数さらに、図１０のＣＰＡ１／ＣＰＡ２ ７
１８、７２８のように、図１１の実施例の第１ＣＳＡ／
ＣＰＡ対は、以下のようにして第１の２つの変換数を生
成する。 【００４２】第１変換数に式１を代入すると、式２は次
のようになる。 （式３） Ｗ３ ・・・Ｗ３０ Ｗ３１ Ａ１
Ａ２ Ａ３ Ｂ１ Ｂ２
Ｂ３ ＋ Ｗ１ ・・・Ｗ２８ Ｗ２９ Ｗ３
０ Ｗ３１ Ａ０＋
ＨＡ ＋ Ｗ３ ・・・・・・ Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ０＋ Ｗ１ ・・・・・・ Ｗ２８
Ｗ２９ Ｗ３０ Ｗ３１ Ａ０ ＋
ＨＡ ＋
ＨＢ （ 第１および第２変換数） 【００４３】ディジットＡに対して、Ｗ−ＲＥＧ ９
１０のＳＬ１とＳＬ３、第１復号器９１２のディジット
Ａの正確なビットおよび復号器９１２からのＨＡが一緒
に加算される。ディジットＢに対して、第１変換ディジ
ットＡのＳＬ１とＳＬ３、第２復号器９１４のディジッ
トＢの正確のビットおよび復号器９１４のＨＢは一緒に
加算される。この加算をより効率よく行なうために、第
１ディジットからの新しい１（ＨＡ）が第１列に動かさ
れて、３つのＨＡが行２に加算される。ＨＡは行５に加
算される（以下を参照のこと） 【００４４】 列 ８ ７ ６ ５
４ ３ ２ １
行 Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ１ Ｂ２ Ｂ３ １
＋ Ｗ２８ Ｗ２９ Ｗ３０
Ｗ３１ Ａ０ ＨＡ ＨＡ
ＨＡ ２＋
ＨＡ ３＋ Ｗ２８ Ｗ２９ Ｗ３０
Ｗ３１ Ａ１ Ａ２ Ａ３
Ｂ０ ４＋ Ｗ２６ Ｗ２７ Ｗ２８
Ｗ２９ Ｗ３０ Ｗ３１ Ａ０
ＨＡ ５＋
ＨＡ ６＋
ＨＢ ７
（第１の２つの１０進数の２進数
への変換） 【００４５】上記の加算を実行するのに、４−２ＣＳＡ
９２０−９２６は、第１の４つの列のそれぞれに使
用され、３−２ＣＳＡ ９２８、９３０は、４番目の
列以降の各列に使用される。列１は４−２ＣＳＡ ９
２０により加算される。５つの入力は行１ないし行５で
ある。 行６はＣＰＡ１ ９０４の左側のビット位置３１に加
算される。行７は（新しい１）の桁上げとしてＣＰＡ１
９０４に加算される。列４の後で１行削除されてい
るのは、その位置では行２と４が等しくなるからである
。行２と４は、列５からビットが左に１つ桁移送される
（２倍化と等価である）場合に１つの行に結合される（
列５から始まる）。図１１では、第１桁上げ保管加算器
９０２が各列を加算して、和と桁上げを作成する。第１
桁上げ伝播加算器９０４は、第１桁上げ保管加算器９０
２からの和と桁上げを加算する。上記の処理は、１０進
ディジット（Ｃ、Ｄ）の第２対にも続いて行なわれ、第
２桁上げ保管加算器９０６でＸビットを使用するので、
ＣＰＡ１からの出力ＸバスはＷビットとＸビットを置換
する。、同様に、第２ＣＳＡ／ＣＰＡ対では、Ａディジ
ットがＣディジットと置換され、ＢディジットがＤディ
ジットと置換される。ＣＰＡ２ ９０８から出力され
た和はＷ−ＲＥＧにラッチされ、次のサイクルで使用さ
れる。次のサイクルでは、１０進ディジットの次の２つ
の対が変換される。 【００４６】ダブルワードの最後の４つのディジットＡ
ＢＣＤが復号されるときには、上記とは異なる変換が行
なわれる。ＡとＢディジットは第１ＣＳＡ ９０２と
第１ＣＰＡ ９０４により（上記のように）変換され
る。 ディジットＣは変換される最後のデータ・ディジットで
ある。ディジットＣは、第１ＣＰＡ ９０４の出力を
取り、第２ＣＰＡ ９０８によりその出力を左に１お
よび３桁移送することにより変換される。ディジットＣ
の復号結果は、対応する空のビット位置に挿入される（
たとえば、図１０の実施例ではＣＰＡ２ ７２８が行
ったのと同様である）。第２ＣＳＡ ９０６はその処
理には加わらない。ダブルワードの最後のディジットは
符号ディジットである。符号ディジットが正である場合
（すなわち、１６進数のＢでもＣでもない）、第２ＣＰ
Ａ ９０８の出力が最終的な結果になり、汎用レジス
タに保管される。符号ディジットが負の場合、第２ＣＰ
Ａ９０８の出力はＷ−ＲＥＧ ９１０に入力される。 別のサイクルが加算されて、Ｗ−ＲＥＧ ９１０の内
容を２の補数化し（第２ＣＰＡ９１０を介して）、その
後その符号が付けられ変換された数が汎用レジスタに送
られる。本発明の範囲と精神から逸脱しない変更と修正
は当業者にとって明らかであろう。すなわち、当然のこ
とながら、上記の実施例は本発明を制限するものではな
く例として開示されたものである。
【図１】従来の２進除算器のハードウェアの構成図。
【図２】比復号器の境界領域と部分被除数／除数の比を
示し、正の部分被除数を表す図。
示し、正の部分被除数を表す図。
【図３】比復号器の境界領域と部分被除数／除数の比を
示し、負の部分被除数を表す図。
示し、負の部分被除数を表す図。
【図４】対称型比復号器を備えた改良型２進除算器を示
す構成図。
す構成図。
【図５】図４、図８、図９の対称型比復号器の実施例の
境界領域を示す図。
境界領域を示す図。
【図６】図４の比復号器加算器と排他的論理和ゲートの
より詳細な構成図。
より詳細な構成図。
【図７】図４、図８、図９の対称型比復号器に具体化さ
れた論理方程式を示す図。
れた論理方程式を示す図。
【図８】１クロック・サイクル当たり４つの商ビットを
生成可能な非復元除算を実行する装置の実施例を示す構
成図。
生成可能な非復元除算を実行する装置の実施例を示す構
成図。
【図９】１クロック・サイクル当たり４つの商ビットを
生成可能な非復元除算を実行する装置の実施例を示す構
成図。
生成可能な非復元除算を実行する装置の実施例を示す構
成図。
【図１０】図８および図９の装置と共通データ・パスを
共有する２進変換回路の実施例を示す構成図。
共有する２進変換回路の実施例を示す構成図。
【図１１】４つのサイクルで１０進ディジットの６４ビ
ット・ダブル・ワードを回収可能な２進値変換回路の他
の実施例を示す構成図。
ット・ダブル・ワードを回収可能な２進値変換回路の他
の実施例を示す構成図。
１０４ 桁上げ伝播加算器
１１２ 倍数ゲート
１１４ 除数レジスタ
１１８ 比復号器加算器
３０２ 排他的論理和ゲート
Claims (12)
- 【請求項１】復号する部分被除数の正および負の値用の
統一された比復号器において、前記部分被除数と部分除
数を受け取り、前記部分被除数と部分除数からの復号さ
れた倍数を決定する論理手段を含み、前記論理手段は、
前記部分被除数と前記部分除数の絶対比の部分集合を復
号し、その復号された倍数値は前記部分比除数の符号に
左右される復号手段を備えていることを特徴とする統一
された比復号器。 - 【請求項２】前記部分集合は前記絶対値の比を５つより
も多く含んでいない請求項１記載の統一された比復号器
。 - 【請求項３】前記部分除数がｌｘｙｚの形をとり、前記
部分被除数がａｂｃｄｅｆの形をとり、前記論理手段は
、前記部分被除数の符号（ｓｕｍｂｉｔ０ ）を示すビ
ットを受け取る入力手段と、Ｍ０に等しい倍数を決定し
、【数１】 の論理演算を実行する第１論理ゲート手段を含む第１手
段と、Ｍ２に等しい倍数を決定し、 【数２】 の論理演算を実行する第２論理ゲートを含む第２手段と
、Ｍ１に等しい倍数を決定し、 【数３】 の論理演算を実行する第３論理ゲート手段を含む第３手
段と、を含み、ｓｕｍｂｉｔ０＝１ は前記部分被除数
の負の符号を示す、請求項１記載の統一された比復号器
。 - 【請求項４】除数を決定する工程と、部分被除数を決定
する工程と、部分被除数の符号を決定し、この符号を示
すビットを作成する工程と、前記部分被除数の複数のビ
ットと前記符号の排他的論理和を取り、部分剰余を形成
する工程と、前記部分剰余、前記符号を示すビット、お
よび除数を復号器に送る工程と、前記部分剰余、前記符
号を示すビット、および前記除数を復号し、乗数を決定
する工程と、を備えていることを特徴とする除数倍数を
決定する方法。 - 【請求項５】被除数と除数を使用して非復元除算を実行
する装置において、前記被除数の複数の第１ビットと前
記除数の複数の第２ビットを受け取るように接続された
第１倍数復号器と、前記第１倍数復号器に接続されると
ともに前記被除数を受け取るよう接続されている第１桁
上げ伝播加算器及びこの第１桁上げ伝播加算器とカスケ
ード接続された第２桁上げ伝播加算器と、前記第１倍数
復号器に接続されるとともに前記除数を受け取るよう接
続され、それぞれ桁上げ出力を示す出力端を含む第３及
び第４桁上げ伝播加算器と、前記第１桁上げ伝播加算器
の出力端と前記第２桁上げ伝播加算器の入力端の間に挿
入され、前記第３桁上げ伝播加算器からの前記桁上げ出
力を受け取るよう接続された第２倍数復号器と、部分被
除数を記憶する前記第１対のカスケード式桁上げ伝播加
算器の出力端に接続されたラッチ手段と、を備えている
装置。 - 【請求項６】前記第１及び第２倍数復号器のそれぞれは
単一比復号器から構成される請求項５記載の装置。 - 【請求項７】１０進数を２進数に変換する変換手段を更
に備え、前記変換手段は、前記第３桁上げ伝播加算器の
入力端に接続されて１０進ディジットを複数のビットに
復号するＣＶＢ復号手段を有している、請求項５記載の
装置。 - 【請求項８】部分被除数と部分除数から倍数を復号する
装置において、部分被除数が負であるときを決定する決
定手段と、前記部分被除数が負であるときに前記部分被
除数を補数化する、前記決定手段に接続された補数化手
段と、前記補数化手段と前記決定手段に接続されて前記
除数を受け取り、前記部分被除数と前記部分除数に応じ
て正の倍数値だけを作成する復号手段と、を備えている
装置。 - 【請求項９】前記復号手段は、前記正の倍数値の中の、
前記部分被除数の符号に依存するものを決定する論理ゲ
ート手段を備えている、請求項８記載の装置。 - 【請求項１０】前記部分除数がｌｘｙｚの形をとり、前
記部分被除数がａｂｃｄｅｆの形をとり、前記論理手段
は、前記部分被除数の符号（ｓｕｍｂｉｔ０ ）を示す
ビットを受け取る入力手段と、Ｍ０に等しい倍数を決定
し、【数４】 の論理演算を実行する第１論理ゲート手段を含む第１手
段と、Ｍ２に等しい倍数を決定し、 【数５】 の論理演算を実行する第２論理ゲートを含む第２手段と
、Ｍ１に等しい倍数を決定し、 【数６】 の論理演算を実行する第３論理ゲート手段を含む第３手
段と、を含み、ｓｕｍｂｉｔ０＝１ は前記部分被除数
の負の符号を示す、請求項８記載の統一された比復号器
。 - 【請求項１１】２進数への変換および非復元除算演算を
実行する装置において、非復元２進除算を実行し、少な
くとも２つのカスケード式桁上げ伝播加算器を有する第
１手段と、複数の１０進ディジットを２進数に変換し、
前記第１手段と共通の前記カスケード式桁上げ伝播加算
器を有する第２手段とを備えている装置。 - 【請求項１２】前記第１手段は、復号される部分被除数
の正と負の値の統一された比復号器を有し、この統一さ
れた比復号器は前記部分比除数の符号に依存する倍数と
なる５より多くの復号された比を含まない、請求項１１
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US532729 | 1990-06-04 | ||
| US07/532,729 US5031138A (en) | 1990-06-04 | 1990-06-04 | Improved ratio decoder for use in a non-restoring binary division circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232529A true JPH04232529A (ja) | 1992-08-20 |
| JPH0823814B2 JPH0823814B2 (ja) | 1996-03-06 |
Family
ID=24122915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3109806A Expired - Lifetime JPH0823814B2 (ja) | 1990-06-04 | 1991-04-15 | 多重ディジット１０進数を２進数に変換する装置および統一された比復号器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5031138A (ja) |
| EP (1) | EP0460353A3 (ja) |
| JP (1) | JPH0823814B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3391448B2 (ja) * | 1991-06-07 | 2003-03-31 | 富士通株式会社 | 除算器 |
| EP0562137A1 (de) * | 1992-03-24 | 1993-09-29 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren für Datenverarbeitungsanlagen zur Division von normalisierten Operanden |
| US5239498A (en) * | 1992-08-31 | 1993-08-24 | Intel Corporation | Methods and apparatus for improved quotient correction in nonrestoring division computation circuits |
| US10209957B2 (en) * | 2015-05-04 | 2019-02-19 | Samsung Electronics Co., Ltd. | Partial remainder/divisor table split implementation |
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| JPS60214037A (ja) * | 1984-04-09 | 1985-10-26 | Fujitsu Ltd | 高基数非回復型除算器 |
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Family Cites Families (4)
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1990
- 1990-06-04 US US07/532,729 patent/US5031138A/en not_active Expired - Fee Related
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1991
- 1991-02-07 EP EP19910101664 patent/EP0460353A3/en not_active Withdrawn
- 1991-04-15 JP JP3109806A patent/JPH0823814B2/ja not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0460353A3 (en) | 1993-05-26 |
| US5031138A (en) | 1991-07-09 |
| JPH0823814B2 (ja) | 1996-03-06 |
| EP0460353A2 (en) | 1991-12-11 |
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