JPH06222908A - 多数の多ビット要素を含む複合オペランドに対して並列的に算術演算を実行する方法 - Google Patents

多数の多ビット要素を含む複合オペランドに対して並列的に算術演算を実行する方法

Info

Publication number
JPH06222908A
JPH06222908A JP5317778A JP31777893A JPH06222908A JP H06222908 A JPH06222908 A JP H06222908A JP 5317778 A JP5317778 A JP 5317778A JP 31777893 A JP31777893 A JP 31777893A JP H06222908 A JPH06222908 A JP H06222908A
Authority
JP
Japan
Prior art keywords
signal
arithmetic operation
value
processing
inter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5317778A
Other languages
English (en)
Inventor
Daniel Davies
ダニエル・デイビース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xerox Corp
Original Assignee
Xerox Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xerox Corp filed Critical Xerox Corp
Publication of JPH06222908A publication Critical patent/JPH06222908A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

(57)【要約】 【目的】 複数の多ビット要素データ項目を含む複合オ
ペランドについて並列算術演算を実行するための方法を
提供する。 【構成】 複数の要素データ項目を含む複合オペランド
に対して算術演算を実行する。通常には演算で要素間信
号たとえば桁上げまたは位取り信号または偏移ビットが
生成され、無効な結果が得られるような場合でも演算で
有効な結果が得られる。要素データ項目は、画像内の画
素に関連する画素値またはその他のデータであり得る。
保存媒体上の命令が処理装置によりアクセスされまた実
行されて要素間信号にかかわりなく有効な結果が得られ
る。複合オペランド中の要素は有効な結果を保証するた
めに消去されまたは設定されるバッファビットにより隔
てることが出来る。要素の値は有効な結果を得るための
演算の前に偏移することが出来る。

Description

【発明の詳細な説明】
【０００１】本発明はデータに算術演算を施すための技
術に関する。
【０００２】ウィルソン（Wilson）の米国特許第５，１
２９，０９２号（ウィルソン０９２号）では、隣接する
処理ユニットを用いて画像や空間的に関連のあるデータ
などのデータ行列を処理するための技術を開示してい
る。図１および図２に図示しまた説明してあるように、
処理ユニットは８個の処理ユニットからなる幾つかのグ
ループのアレイを構成している。それぞれの処理ユニッ
トからアレイ内においてすぐ左側または右側でこれに隣
接する処理ユニットへの接続には左側に桁上げ入力線ま
た右側に桁上げ出力線が含まれている。
【０００３】ウィルソン０９２号では第１２段４０行以
降で算術演算について開示している。ビットシリアルな
算術演算では、桁上げ用フリップフロップからの桁上げ
信号がマルチプレクサへ渡され、その１つがフリップフ
ロップ内部に保存されている桁上げ伝播値についての真
理値表として動作する。ついで出力選択装置へ供給され
てメモリへ再び読み込むことが出来る。並列演算では、
処理ユニットからその左側のユニットへの桁上げ入力が
得られ、桁上げ出力はすぐ右側の処理ユニットへ伝播さ
れる。並列算術演算を実行する場合、多数のデータワー
ドが同一のビット線上に存在するので桁上げ信号が間違
って１つのデータワードから次のデータワードへ伝わら
ないようにオーバーフローを回避するように、書き込み
アルゴリズムには注意を払う必要がある。
【０００４】本発明ではグレースケールやカラー画素値
などの多ビットデータ項目を処理する際の問題を取り扱
う。
【０００５】ウィルソン０９２号に説明されているよう
に、ビットシリアルな算術演算は多ビットワードに対す
る演算に使用することが可能である。しかし水平方向の
様式の多ビットデータ項目に対して演算することによっ
て水平方向と垂直方向の様式の間で隅角折返しを行なう
ことを回避するのが一般により効率的である。同時に、
処理装置は１つのデータ項目の幅より広いデータ単位に
ついて演算するように設計することが出来るので、一度
に１つのデータ項目に対する演算を行なうのはまた効率
的ではない。
【０００６】本明細書において「論理演算」と称するあ
る種の演算では、それぞれのオペランド（オペランド）
ビットを用いて１つの結果ビットを得ている。よって、
論理演算では、複数の要素データ項目を含む複合オペラ
ンドについて並列的に実行した場合、有効な結果が生成
される。これの例にはＮＯＴ、ＡＮＤ、ＯＲおよびＸＯ
Ｒが含まれる。
【０００７】逆に、一般的な算術演算では演算が実行さ
れた値より多くのビットからなる結果を得ることがあ
る。たとえば、２つのＫビットの値を加算すると桁上げ
信号のため（Ｋ＋１）ビットの結果が生成されることが
ある。１つのＫビットの値からもっと小さい別の値を減
算すると（Ｋ＋１）番目のビットに位取り信号が得られ
る。２つのＫビットの値を乗算すると２Ｋビットの結果
が生成される。また除算では何らかの精度レベルで制限
しない限り無限に続くビット数が生成されることがあ
る。
【０００８】幅の大きな結果を生成することがあるの
で、従来の処理装置では画素値などの複数の要素データ
項目を含む複合オペランドについての通常の算術演算を
実行することが出来ない。１つの要素に対する演算で、
次の要素へ伝播またはオーバーフローする桁上げ信号、
位取り信号(borrow signal) 、または桁送り(shift) が
発生することがあり次の要素から得られた結果を無効に
することがある。要素がビットの場合、算術演算のかわ
りに論理演算を用いることでこの問題を回避することが
出来る。しかし要素が１ビット以上を含む場合、論理演
算は充分に算術演算のかわりを果たすことは出来ない。
【０００９】本発明は複数の多ビット要素データ項目を
含む複合オペランドについて並列算術演算を実行するた
めの技術の発見に基づいている。たとえば、それぞれの
要素は画像の画素に関連することがあり、成分はグレー
スケールまたはカラー画素値からなることがある。算術
演算では、本明細書において「要素間信号」と称する要
素の間での信号を生成するのが普通で、これは結果を無
効にすることがあるが、本発明の技術では有効な結果を
生成する。幾つかの技術では要素間信号を防止できる特
別な回路を設けた処理装置を使用している。別の技術で
は通常の処理装置を使用可能であるが、要素間信号にか
かわらず算術演算の有効な結果を得ている。
【００１０】図１は演算で無効な結果の原因となる要素
間信号が通常なら発生するとしても複合オペランドのそ
れぞれの要素に対する有効な算術演算の結果をどのよう
に得られるかを示す概略図である。
【００１１】図２はソフトウェア製品からの命令を処理
装置が実行して要素間信号にかかわらず有効な算術演算
の結果を得ることが出来るようなシステムの部材を示す
概略ブロック図である。
【００１２】図３は要素間信号を防止し得る要素間信号
防止回路を含む処理装置を示す概略ブロック図である。
【００１３】図４は要素間信号にかかわらず有効な結果
を処理装置が得られるような動作を示す流れ図である。
【００１４】図５は図３の要素間信号防止回路を実施す
るゲート回路を示す概略回路図である。
【００１５】図６は図３の要素間信号防止回路を実施す
るマスクレジスタ回路を示す概略回路図である。
【００１６】図７は加算および減算のそれぞれが図４の
動作を実施する演算を示す概略流れ図である。
【００１７】図８は図４における動作を実施するバイア
ス方法を示す流れ図である。
【００１８】図１から図４では本発明の一般的特徴を示
す。図１は多ビット要素のデータ項目に対して並列的に
実施する算術演算の有効結果を得る技術を模式的に示
す。図２は図１と同様の技術によって処理装置が実行可
能な命令を表わす命令データを含むソフトウェア製品を
示す。図３は処理桁(processing position) の間で要素
間信号の転送を防止するための要素間信号防止回路を有
する処理装置の一般的特徴を示す。図４は要素間信号に
かかわらず有効な結果を得るような処理装置の演算方法
における一般的動作を示す。
【００１９】図１において、複合オペランド１０はそれ
ぞれが２ビットを含む要素データ項目１２および１４を
含む。要素１２は値「０１」を有し、一方要素１４は値
「１０」を有する。同様に、複合オペランド２０は要素
２２および２４を含み、それぞれの値は「０１」と「１
０」である。
【００２０】要素１２と２２はおなじビット位置を占有
でき、また要素１４と２４も同様におなじビット位置を
占有できる。要素１２と２２の最上位ビットは要素１２
と２２の最下位ビットにそれぞれ隣接し得る。つまり、
処理装置がオペランド１０をオペランド２０に加算する
算術演算を実行する場合、要素１２と２２が加算され、
また要素１４と２４が加算される。
【００２１】従来の処理装置が複合オペランド１０およ
び２０に対して実行する加算の通常算術演算では結果３
０が生成される。図示したように、結果３０はデータ項
目３２と３４を含み、それぞれの値は「１１」および
「１００」である。データ項目３２内の値『１』はどち
らも桁上げ信号から得られるもので、要素１４と２４の
最上位ビットから桁上げ信号３６また要素１２と２２の
最下位ビットから桁上げ信号が発生する。しかしここか
ら解るように、桁上げ信号３６は「０１」と「１０」の
和が「１１」ではなく「１０」となるためデータ項目３
２に無効な結果を発生する。
【００２２】無効な結果３０を回避するためには、処理
装置はかわりにデータ項目４２と４４がそれぞれ値「１
０」と「１００」を有するような有効な結果４０を生成
できる。要素間信号が通常無効な結果に先行するような
有効な結果を生成するための各種の特殊技術については
後述する。
【００２３】図２はソフトウェア製品６０を示し、これ
は図２に図示したのと同様な部材を含むシステム内で使
用することが出来る製造物である。ソフトウェア製品６
０は保存媒体アクセス装置６４からアクセス可能なデー
タ保存媒体６２を含む。データ保存媒体６２はたとえば
１つまたはそれ以上のフロッピーディスクの組などの磁
気媒体、１つまたはそれ以上のＣＤ−ＲＯＭの組などの
光学媒体、半導体メモリ、またはデータを保存するため
に適切な何らかのほかの媒体であってよい。
【００２４】データ保存媒体６２は保存媒体アクセス装
置６４がたとえばマイクロプロセッサなどで有り得る処
理装置６６に提供可能なデータを保存する。処理装置６
６は入力回路７０からデータを受信するために接続して
ある。データは何らかの適切な供給源、たとえばファク
シミリ（ファックス）装置や、デジタル複写機のスキャ
ナまたはコンピュータの入出力装置で有り得るようなス
キャナ、キーボードとマウスまたはペン型または鉄筆型
入力装置などのユーザ入力装置で制御するフォームエデ
ィタまたはその他の対話型画像エディタであり得るよう
なエディタ、またはデータ転送能力を有するローカルエ
リアネットワークまたはその他のネットワークであり得
るようなネットワークなどから取得することが出来る。
データは画像に関連したものであり得る。
【００２５】処理装置６６はまた出力回路８０へデータ
を提供するためにも接続してある。データはこのあとフ
ァクシミリ装置、印刷装置、表示装置、またはネットワ
ークへ提供可能である。印刷装置はデジタル複写機の印
刷装置またはコンピュータの入出力装置のことがある。
【００２６】データ保存媒体６２に加えて、ソフトウェ
ア製品６０は保存媒体６２に保存されたデータも含む。
保存データには算術演算命令９０を表わす命令データが
含まれる。処理装置６６は命令９０を実行し、複数の要
素データ項目を含む複合オペランドに対して算術演算を
実行することが出来る。
【００２７】処理装置６６はメモリ９２にアクセスする
ことで算術演算が実行される要素データ項目を取得する
ことが出来る。それぞれのデータ項目はたとえば画像の
画素に関連することが出来る。データ項目はそれぞれ１
ビット以上を含むことが出来る。保存媒体６２に保存さ
れているデータはまた処理装置６６が実行可能な命令を
表わすデータを含み、入力回路７０から受信したデータ
項目をメモリ９２に保存し、メモリ９２から算術演算の
ためにデータを取り込み、または出力回路８０へ提供
し、または算術演算から得られたデータ項目をメモリ９
２内に保存することが出来る。
【００２８】処理装置６６は複数の処理桁９６を有する
処理回路９４を含む。処理装置６６はたとえば従来のマ
イクロプロセッサのことがある。処理桁９６のそれぞれ
は１ビットについての演算を実行する。処理回路９４は
処理桁９６を対にしてアレイを構成するように接続する
桁接続回路(position connecting circuitry) ９８を含
む。対の１つの処理桁からの信号は桁接続回路９８によ
って別の処理ユニットへ転送することが出来る。
【００２９】算術演算が行なわれている複合オペランド
中のそれぞれの要素データ項目は処理桁９６のそれぞれ
の部分行列内に存在することが出来る。処理装置６６は
算術演算命令９０を実行してそれぞれの要素の部分行列
内にデータ項目を得ることが出来る。算術演算命令９０
の実行中に、第１の要素の部分行列は要素間信号を桁接
続回路９８に提供する。要素間信号は算術演算を行なわ
せて得られた無効な結果を表わすデータ項目を第２の要
素の部分行列内に取得させることが出来る。処理装置６
６は、算術演算命令９０の実行の際に、要素間信号にか
かわらず、第２の要素の部分行列内の結果データ項目が
第２の要素の算術演算の有効な結果を表わすように動作
する。
【００３０】図３は処理装置１００の一般部材を表わ
す。処理回路１０２は複合オペランドに対して算術演算
を並列に実行することが出来る。図２の処理回路９４と
同様に、処理回路１０２は複数の処理桁１０４を有す
る。処理桁１０４のそれぞれは１ビットについての演算
を実行する。処理回路１０２は処理桁１０４を対に接続
してアレイを形成するための桁接続回路１０６を含む。
対の１つの処理桁からの信号は桁接続回路１０６によっ
て別の処理ユニットへ転送することが出来る。
【００３１】しかし処理装置１００は通常のマイクロプ
ロセッサではない。要素間信号防止回路１１０が接続さ
れているので、桁接続回路１０６を介して処理桁１０４
の間の信号転送を防止することが出来る。
【００３２】制御回路１１２は制御信号を処理回路１０
２ならびに要素間信号防止回路１１０へ提供するように
接続してある。
【００３３】制御信号によって処理回路１０２は複数の
多ビット要素データ項目を含む複合オペランドに対して
算術演算を並列して実行する。たとえば、それぞれの要
素データ項目は画像の画素に関連させることが出来る。
それぞれの要素は処理桁１０４のそれぞれの部分行列内
に存在する。処理回路１０２はそれぞれの要素に対して
算術演算を実行し、結果データ項目をそれぞれの要素の
部分行列内に取得する。算術演算実行中に、第１の要素
の部分行列は要素間信号を桁接続回路１０６へ提供す
る。要素間信号は算術演算を行なわせて第２の要素の部
分行列内の無効な結果を表わす結果データ項目を取得す
ることが出来る。
【００３４】制御信号はまた、桁接続回路１０６による
要素間信号の転送を要素間信号防止回路１１０に防止さ
せる。その結果として、第２の要素の部分行列内に得ら
れるデータ項目は第２の要素についての算術演算の有効
な結果を表わすことになる。
【００３５】図４は図２の処理回路９４と類似の処理回
路を用いて処理装置を作動させる方法における一般的動
作を表わしている。囲み１３０の動作は複合オペランド
を処理回路９４に提供し、それぞれの要素は処理桁９６
のそれぞれの部分行列へ提供されている。囲み１３２の
動作では、処理回路９４を作動させて複合オペランドに
対して並列算術演算を実行し、それぞれの部分行列に得
られるデータ項目を取得している。算術演算実行中に、
第１の要素の部分行列は要素間信号を提供する。囲み１
３２の動作はそれぞれの結果データ項目が要素間信号に
かかわりなく有効な結果を表わすように実行される。
【００３６】図１から図４を参照して上記に説明した一
般的特徴は広範な要素を用いまた各種の動作によって多
様な方法で実施することが出来る。たとえば、上述の一
般的特徴の幾つかは従来の処理装置で実施されており、
一方その他の特徴は特別設計の処理装置で実施すること
が出来る。
【００３７】図５および図６では図３に図示した一般的
部材の２種類の実装を図示している。図７および図８で
は１つ以上のデータ項目に対して並列的に動作可能な処
理ユニットに適用可能な図４に図示した一般的段階の２
種類の実装を図示したものである。このような多数の処
理ユニットを並列に使用することでこれらの間に桁接続
回路を用いる必要がなくなる。
【００３８】図５は図３に関連して説明した一般的部材
の実施を表わしており処理回路１０２に従来のマイクロ
プロセッサを使用することが可能となる。図５の実施に
はマイクロプロセッサ間の要素間信号を防止できる要素
間信号防止回路１１０を含む。つまり、それぞれのマイ
クロプロセッサがＭビット幅の場合、Ｍ≧１として、処
理桁のアレイはＭビットの何らかの整数倍で部分行列に
分割することが出来る。これによってそれぞれの部分行
列が要素データ項目についての算術演算を実行すること
が出来る。
【００３９】図５は処理桁１０４を提供するマイクロプ
ロセッサのアレイ内におけるｐ番目のマイクロプロセッ
サであるマイクロプロセッサ１５０を表わしている。ア
レイ内部で、桁接続回路１０６は隣接するマイクロプロ
セッサと桁上げ入力端子および桁上げ出力端子で接続し
ている。しかし図示したようにマイクロプロセッサ１５
０の桁上げ入力端子は桁上げ選択信号がＡＮＤゲート１
５２に供給された場合に限り（ｐ−１）番目のマイクロ
プロセッサの桁上げ出力端子から信号を受信する。同様
に、マイクロプロセッサ１５０の桁上げ出力端子からの
信号は桁上げ選択信号がＡＮＤゲート１５４に供給され
た場合に限り（ｐ＋１）番目のマイクロプロセッサへ供
給される。
【００４０】幅選択復号回路１５６は読み出し専用メモ
リ（ＲＯＭ）、プログラマブル・アレイ・ロジック（Ｐ
ＡＬ）、またはその他の従来の回路であって、適切なＡ
ＮＤゲートに桁上げ可能信号を提供することにより制御
回路１１２からの信号に応答して、桁上げ信号が異なる
要素データ項目の部分行列の間ではなく部分行列内で転
送されるようにする。制御回路１１２からの信号は部分
行列の幅、たとえばＭ、２Ｍ、３Ｍなどを表わしてお
り、幅選択復号回路１５６からの出力はこれにしたがっ
て部分行列内のＡＮＤゲートではオンに、また部分行列
間のＡＮＤゲートではオフになる。画素の計数など大き
な数値を生成する傾向にあるタスクで有用なアレイ幅の
値について演算を実行するには、制御回路からの信号
が、幅選択復号回路１５６からの出力で全てのＡＮＤゲ
ートにオンの出力を供給するように幅を表わすことが出
来る。
【００４１】図６は図３に関連して説明した一般的部材
の別の実施を表わしており、変更を加えた算術論理ユニ
ット（ＡＬＵ）１７０を用いることが出来る。図６の実
施にはＡＬＵ１７０内部のあらゆる２つの隣接する処理
桁の間で要素間信号を防止することの出来る要素間信号
防止回路が含まれている。つまり、ＡＬＵ１７０がＭビ
ット幅の場合、処理桁のアレイはＭビットの何らかの整
数倍の等しい部分行列に分割することが出来る。それぞ
れの部分行列はこれによって要素データ項目についての
算術演算を実行することが出来る。
【００４２】処理桁１７２はＡＬＵ１７０内部での処理
桁１０４のｐ番目の桁である。アレイ内部で、図３にあ
るような桁接続回路は隣接する処理桁の桁上げ入力およ
び桁上げ出力端子を接続している。しかし図示したよう
に、桁１７２の桁上げ入力端子は桁接続論理回路１７４
を介して（ｐ−１）番目の桁の桁上げ出力端子からの信
号を受信する。同様に、桁１７２の桁上げ出力端子は桁
接続論理回路１７４を介して（ｐ＋１）番目の桁の桁上
げ入力端子へ信号を供給する。
【００４３】桁接続論理回路１７４はＡＮＤゲート１８
０の他方の入力端子にオンの値が入力された場合に限っ
て（ｐ−１）番目の桁からの桁上げ入力信号を提供し、
ＯＲゲート１８２を介して桁１７２の桁上げ入力端子に
信号が供給されるようにしている。マスクレジスタがＡ
ＮＤゲート１８０および１８４にオフ信号を供給する場
合、桁１７２の桁上げ入力端子はＡＮＤゲート１８４へ
の減算信号がオンの場合に限ってオン信号を受信する。
桁接続論理回路１７６も同様の回路を含む。
【００４４】マスクレジスタ１９０は従来のレジスタ回
路で実現可能で、制御回路１１２からの信号によりマス
ク値とあわせて読み込むことが出来る。マスク値にはイ
ネーブル値たとえばオンと阻止値たとえばオフが含まれ
る。マスクレジスタ１９０はそれぞれのマスク値がそれ
ぞれの桁の桁上げ入力線を制御するＡＮＤゲートたとえ
ばＡＮＤゲート１８０および１８４にそれぞれのマスク
値が供給されるように接続してある。マスク値１９２は
（ｐ−１）番目の桁の桁上げ入力線を制御し、マスク値
１９４はｐ番目の桁の桁上げ入力線を制御し、マスク値
１９６は（ｐ＋１）番目の桁の桁上げ入力線を制御す
る。一般に、イネーブル値によって１つ低い桁からの桁
上げ出力信号が上向きの方向に伝播し、また阻止値は桁
上げ出力信号の上向きの伝播を防止する。しかし減算演
算の間、阻止値は１つ低い桁が桁上げ出力信号を供給し
ている場合であっても、２の補数の算術演算の標準的実
施で必要とされるように、桁上げ入力信号を提供する。
【００４５】制御回路１１２はそれぞれの要素データ項
目内のビット数が変化する度ごとにマスクレジスタ１９
０を読み込むことが出来る。たとえば、要素データ項目
が画素値の場合、マスク値はそれぞれの画素値における
ビット数が変化する場合にいつでも変更することが出来
る。
【００４６】図示した実施例では、マスク値１９２は１
つの要素の部分行列の最上位の処理桁を制御しており、
またマスク値１９４は桁１７２をなす隣接する要素の部
分行列の最下位の処理桁を制御する。
【００４７】上述の実施はそれぞれ特別な回路を使用し
ている。これとは逆に、以下の実施では特別な回路を必
要としないが、バッファビットなどの追加ビットのため
に上述の実施例より効率が低い処理桁を使用することに
なることがある。
【００４８】図７は図４を参照して説明した一般的動作
の２種類の実施を表わす流れ図で、バッファビットと呼
ぶ剰余ビットを要素データ項目間に使用している。オペ
ランド２００から２５０で図示した第１の実施は加算演
算を実行し、オペランド２５０から３００で図示した第
２の実施では減算演算を実行する。
【００４９】複合オペランド２００は複数の要素データ
項目を含む。図示したように、要素２０２と２０４はオ
ペランド２００内でそれぞれ隣接している。
【００５０】拡散演算をオペランド２００に対して実行
して複合オペランド２１０を取得することが出来る。オ
ペランド２１０は要素２０２とおなじ値の要素２１２
と、要素２０４とおなじ値の要素２１４を含む。さら
に、オペランド２１０は要素２１２と２１４の間にバッ
ファビット２１６を含んでいる。
【００５１】一般に、複合オペランドを用いる何らかの
拡散演算を用いて１つまたはそれ以上のバッファビット
を連接する要素データ項目間に含む別の複合オペランド
を取得することが出来る。たとえば、拡散回路を用いて
拡散演算を実行してもよい。バッファビットのビット数
はそれぞれの要素の部分行列内で生成された結果データ
項目が隣接する部分行列に影響を与えない程度に充分大
きくとることが出来るが、これは効率的ではない。
【００５２】最大の効率のためには、バッファビット数
を最小限に止めるのが望ましいといえる。
【００５３】たとえばＭビットのマイクロプロセッサを
使用している場合、またｎを正数としてそれぞれのデー
タ項目が（（Ｍ／ｎ）−１）ビットまたはそれ以下を含
む場合、１つのバッファビットが全ての要素データ項目
の最下位ビットにまたはこれに隣接してまたは最上位ビ
ットにまたはこれに隣接して挿入できるならばｎ個の要
素が１つのＭビット複合オペランドに含まれることにな
る。このような場合には、全ての算術演算はＭＯＤ２
n-1 が実行され得る。
【００５４】要素を拡散することでバッファビットが挿
入される場合、要素の値の範囲と解像度は保持される
が、バッファビットにさらなる処理桁を用いることにな
る。バッファビットが要素の最下位ビットに置き換わる
場合、要素値の精度または解像度が犠牲になる。バッフ
ァビットが最上位ビットを置換すると、要素値の範囲が
半分に減少する。
【００５５】さらに、最上位ビットにまたはこれに隣接
したバッファビットをうまく用いることで画素に対する
算術演算の２進結果を表わすことが出来る。
【００５６】それぞれの要素データ項目が（（Ｍ／ｎ）
−１）以上であるが（Ｍ／ｎ）ビット以下を含む場合、
また幾らかの精度が犠牲にできる場合、幾つかまたは全
ての要素の最下位ビットをバッファとして用いれば、ｎ
個の要素データ項目をＭビット複合オペランド内に含め
ることが出来る。この場合、算術演算は偶数についての
み実行される。
【００５７】２つの複合オペランドにおいて位置の揃っ
た要素を加算する加算演算の前に、両方のオペランド内
のそれぞれのバッファビットを０に払っておき、１つの
要素の部分行列から別の要素への桁上げ信号の伝播を防
止する。つまり、オペランド２１０は、ビット２２２と
して図示したように要素の部分行列内の全てのビット桁
でオンでありまた全てのバッファビット桁でオフの、オ
ペランド２２０とＡＮＤ演算することになる。
【００５８】ＡＮＤ演算は複合オペランド２３０を生成
し、これの要素２３２は要素２１２とおなじ値を有しま
た要素２３４は要素２１４とおなじ値を有している。バ
ッファビット２３６は値０を有する。
【００５９】加算演算で複合オペランド２３０を複合オ
ペランド２４０と加算し、オペランド２４０の関連する
部分をオペランド２３０と同一であるとして図示してあ
り、要素２４２および２４４は要素２３２および２３４
と等しく、またバッファビット２４６はバッファビット
２３６と等しい。オペランド２４０はオペランド２３０
を複写することにより取得でき、または上述の動作と同
様の動作により取得することが出来る。複合オペランド
内のそれぞれの要素に定数が加算される場合、定数オペ
ランドは全てが０のオペランドから開始して取得するこ
とができ、定数をそれぞれの要素の部分行列の桁でＯＲ
演算できる。
【００６０】オペランド２３０と２４０の加算で複合オ
ペランド２５０が生成され、それぞれの要素の部分行列
内にデータ項目が得られる。結果データ項目２５２は要
素２３２と２４２の加算の有効な結果を表わし、一方結
果データ項目２５４は要素２３４と２４４の加算の有効
な結果を表わす。バッファビット２５６は要素２３４と
２４４が加算される部分行列から受信した桁上げ信号２
５８のため値「１」を有しているが、バッファビット２
５６は結果データ項目２５２と２５４が有効な結果を表
わしていることを保証している。別の加算を実行した場
合、バッファビット２５６は加算前にもう一度払われ
る。
【００６１】オペランド２００から２５０は図４に示し
た動作の実施を表わしていることになる。オペランド２
００、２１０、２３０、２４０はそれぞれの要素データ
項目が部分行列にどのように提供されるかを表わしてい
る。オペランド２３０、２４０、２５０は算術演算がど
のように並列的に実行され、要素間信号、桁上げ信号２
５８にかかわらず有効な結果を得られるかを示してい
る。
【００６２】２の補数の減算演算は減数を反転しこれに
被減数と桁上げ数を加算して、被減数と減数の差を生成
することにより実施可能である。つまり、それぞれの要
素について有効な結果を得るには、桁上げをそれぞれの
結果データ項目に加えることが必要である。これは、次
の部分行列に桁上げ信号を生成することが確実になるよ
うに、被減数オペランドと反転減数オペランド双方のバ
ッファビットが値「１」を有していれば、バッファビッ
トを用いて行なうことが出来る。
【００６３】図７において、複合オペランド２５０は被
減数オペランドであるが、幾つかのバッファビットでは
「０」を有することがある。つまり、減算演算のために
準備するには、ビット２６２と２６４で図示したよう
な、要素の部分行列内の全てのビット桁でオフであって
全てのバッファビットの桁でオンのマスクオペランドで
あるオペランド２６０とのＯＲ演算を行なう。マスク２
６０はマスク２２０の補数となっているのが理解されよ
う。実施では２つのマスクの一方を保存しておき他方を
得るために必要なように反転することが出来る。
【００６４】ＯＲ演算は複合オペランド２７０を生成
し、これの要素２７２は要素２５２とおなじ値を有しま
た要素２７４は要素２５４とおなじ値を有している。バ
ッファビット２７６および２７８は値「１」を有する。
【００６５】複合オペランド２８０は減数であり、たと
えば定数「１１」を全て０のオペランド内のそれぞれの
部分行列とＯＲ演算することによって得られ、定数デー
タ項目２８２と２８４のそれぞれは値「１１」を有しバ
ッファビット２８６および２８８はそれぞれ値「０」を
有している。減数は全てのバッファビットが値「０」を
有するように得る必要がある。つまり、オペランド２８
０を反転してオペランド２９０が得られ、ここで定数デ
ータ項目２９２と２９４のそれぞれは値「００」を有し
バッファビット２９６および２９８はそれぞれ値「１」
を有する。反転演算は算術論理ユニット（ＡＬＵ）によ
り２の補数の減算演算の一部として従来実施されており
符号で実施する必要はない。
【００６６】加算演算ではオペランド２７０をオペラン
ド２９０に加算してオペランド３００を得ている。結果
データ項目３０２は桁上げ信号３０４のため要素２５２
から定数データ項目２８２を減算した有効結果を表わし
ており、一方結果データ項目３０６は桁上げ信号３０８
のため要素２５４から定数データ項目２８４を減算した
有効結果を表わしている。
【００６７】オペランド２５０から３００は図４におけ
る動作の実施を表わしていることになるオペランド２５
０、２７０、２８０、２９０はそれぞれの要素データ項
目が部分行列にどのように提供されるかを表わしてい
る。オペランド２７０、２９０、３００は算術演算をど
のように並列的に実施して、要素間信号、桁上げ信号３
０４および３０８にかかわらず有効な結果を得られるか
を示している。
【００６８】乗算および除算演算もマスクを生成する技
術にあわせてバッファビットを用い同様に実行すること
が出来る。
【００６９】図８は図４との関連で解説した一般的動作
の別の実施を表わし、要素データ項目の値を偏移させて
いる。この実施は複合オペランドの値に適用される定数
により変化する。
【００７０】囲み３５０の動作は入力値を受信する。こ
れらの値は、０から２q の間に広がるようなｑビットを
越えない正の数に制限される。図８に図示した実施で
は、保存してある値たとえば表からの値をそれぞれの入
力値に加算する算術演算を実行しており、保存してある
値は同様に±（２r-1 −１）の範囲にあるｒビットを越
えない正または負の数に制限される。たとえばｑ＝ｒ＝
４の場合、入力値は０から１５までの範囲をとることが
出来、一方保存してある値は−７から＋７までの範囲を
とることが出来る。この例では、算術演算で−７から＋
２２までの範囲の値を得ることが出来る。一般に、保存
してある値を入力値に加算する算術演算では、ｎ、ｍを
正の整数とすると−ｎから＋ｍまでの範囲にある値を得
ることができる。
【００７１】囲み３５２の動作はそれぞれの入力値につ
いて部分行列を有する複合オペランドを構成する。全て
の部分行列はおなじ長さで、log2（ｎ＋ｍ）を超過して
いる必要がある。
【００７２】囲み３５４の動作はそれぞれの部分行列内
の値にｎを加算することによって要素を偏移させ、保存
してある値が部分行列に加算された場合に負ではない結
果が得られるようにしている。ついで囲み３５６の動作
で保存してある値をそれぞれの部分行列に加算し、０か
ら（ｎ＋ｍ）までの範囲をとり得る値を得ることが出来
る。
【００７３】囲み３５６の動作で加算した保存値は桁上
げ信号が無効な結果を導かないように調節しなければな
らない。上述の実施例においては、最下位側の端部から
最上位端へ左向きに複合オペランドへ加算される保存値
を操作することにより実行することが出来る。最上位ビ
ットの「１」で示されるように保存値が０以下の場合、
左側の隣接した保存値から１を減算する。この手順はそ
れぞれの負の保存値が桁上げ信号を生成するが、負では
ない保存値はどれも生成しないため有効である。この調
節の結果として、負の保存値を加算することで生成した
桁上げ信号が有効な結果を導く。
【００７４】囲み３５８の動作では囲み３５６からの結
果を調節している。囲み３５８の動作はたとえばそれぞ
れの部分行列からｎを減算し、囲み３５４の動作を逆転
させることが出来る。その結果、それぞれの部分行列は
囲み３５６における調節より先に囲み３５０で受信した
入力値を保存値に加算することで有効結果を含むことに
なる。囲み３５８の減算は１つ以上の方法で行なうこと
が出来る。その方法の１つは、それぞれの部分行列を独
立して取り扱うことである。それぞれの部分行列内の値
を用いて参照テーブルをアクセスし、部分行列内の値か
らｎを減じた別の値を得ることが出来る。もう１つの方
法は、囲み３５６からの結果に参照テーブルを提供する
ことである。所望すれば以降の演算に好適なようにデー
タを切り詰めるかまたは取得するために別の調節を行な
うことも出来る。
【００７５】図８の実施は画素値のディザーにおけるな
どの表からの入力を加算するために有用である。他の条
件において使用するためにこれを拡張することが出来
る。
【００７６】上述の一般的実施の特徴は広範なデータ処
理用途に使用可能である。しかしある種の画像処理にお
いてはそれぞれの要素データ項目について順次実行する
よりも迅速に実行しうることで特に有用であると推測さ
れる。特に、上述の特徴をセラ（Serra, J. ）の「画像
分析と数学的変換（Image Analysis and Mathematical
Morphology）」、アカデミックプレス刊、１９８２年、
およびセラ（Serra, J. ）の「画像分析と数学的変換第
２巻：理論的な進歩（Image Analysis and Mathematica
l Morphology, Volume 2: Theoretical Advances
）」、アカデミックプレス刊、１９８８年、に解説さ
れているのと同様の技術を実施するために使用すること
が出来る。このような技術はたとえば雑音の除去または
その他の情報を含まない特徴の除去、歪曲補正、データ
符号化、自動フォーム作成または制御シート作成のため
の部分の抽出、印刷装置特有の補正などの文書サービス
を提供するために使用することが出来る。このような文
書サービスは、ファクシミリ装置および複写装置を含む
デジタル複写装置において、印刷装置またはその他の画
像出力装置用の画像を定義するデータを生成する装置に
おいて、スキャナまたはその他の画像入力装置から受信
した画像を定義するデータについて演算するまた画像処
理を行なうその他の装置において、使用することが出来
る。
【００７７】上述の特徴はグレースケールまたはカラー
画素値についての算術演算を広範な画像処理演算の間に
実行するために使用することが出来る。
【００７８】上述の一般的実施の特徴はまた、各種のそ
の他の用途において、たとえば特定の特徴の組み合わせ
を含む画像について画像データベースの検索や、封筒の
住所の走査、高速スキャナからのフォームの解釈、人工
視覚、および処理に特有の印刷画像の補正および確認な
どにおいても有用であろう。
【００７９】本発明は各種のその他の画像処理演算、た
とえば画素の計数、グレースケールの形態変更、グレー
スケールの回転、エラー分散画像の生成および歪曲検出
などを実行するために応用することも可能である。
【００８０】本発明は画像に関連しないデータに使用す
ることも可能である。本発明はたとえば有限微分解析ま
たは物理現象のシミュレーションを実行するために使用
することが出来る。
【００８１】本発明は幾つかの実施について解説した。
本発明は２つまたはそれ以上の実施を組合せて用いるこ
とにより実施することもあり得る。
【００８２】本発明は複合オペランド中の要素データ項
目が単一のバッファビットで分離されているような実施
に関連して説明した。本発明はまた要素データ項目間に
複数のバッファビットを有するように実施することも可
能である。
【００８３】本発明はゲート回路またはマスクレジスタ
を含む要素間信号防止回路との関連で説明した。本発明
はまたその他の形式の要素間信号防止回路で実施しても
よい。桁上げ先読み信号またはその他のこのような信号
を提供する処理装置とあわせて用いた場合、要素間信号
防止回路はこのような信号が無効な結果を派生させるの
を防止することも出来る。
【００８４】本発明は加算および減算との関連で説明し
たが、乗算、除算および閾値旋回を含むその他の算術演
算に応用することが出来る。
【００８５】本発明は画像に関連するデータについて演
算する実施に関連して説明したが、画像に関連しないデ
ータに対して演算を行なうために実施してもよい。
【００８６】本発明は容易に入手可能な独立した部材を
含む実施に関連して説明した。本発明はまたカスタムＶ
ＬＳＩ部材を用いまた同様にカスタムメモリ部材を用い
て実施してもよい。
【００８７】本発明は従来のマイクロプロセッサを用い
た実施に関連して説明したが、本発明は縮小命令セット
計算機（ＲＩＳＣ）チップを用いてまたはメインフレー
ム・コンピュータ、ミニコンピュータ、スーパーコンピ
ュータ、または何らかのその他の計算機の処理装置を含
む何らかのその他の処理装置を用いて実施してもよい。
【００８８】本発明は単純な構造の複合オペランドに関
連して説明した。上述の実施例において、全ての要素デ
ータ項目はおなじ長さであり複合オペランド内部の要素
は相互に関連していなくとも良い。本発明は処理装置の
幅の制約内で、さらなる構造を有する複合オペランドで
実施することも可能である。たとえば、複合オペランド
は、他のオペランドがおなじ位置にある同じ幅の要素と
位置が揃っているならば、異なる幅の要素データ項目を
含んでいてもよい。また、要素データ項目は２つまたは
それ以上のグループに構成され、それぞれのグループの
要素が関連していてもよい。それぞれのグループの要素
が同じ画素に関連している場合、それぞれの要素はそれ
ぞれの閾値減少のための値を保持することが可能であ
る。より一般的には、それぞれのグループ内の要素が物
理的シミュレーション空間内の同じ位置に関連している
場合、１つの要素がその位置での値を保持しまた別の位
置がその位置での導関数を保持することが可能である。
【図面の簡単な説明】
【図１】 演算で無効な結果の原因となる要素間信号が
通常なら発生するとしても複合オペランドのそれぞれの
要素に対する有効な算術演算の結果をどのように得られ
るかを示す概略図である。
【図２】 ソフトウェア製品からの命令を処理装置が実
行して要素間信号にかかわらず有効な算術演算の結果を
得ることが出来るようなシステムの部材を示す概略ブロ
ック図である。
【図３】 要素間信号を防止し得る要素間信号防止回路
を含む処理装置を示す概略ブロック図である。
【図４】 要素間信号にかかわらず有効な結果を処理装
置が得られるような動作を示す流れ図である。
【図５】 図３の要素間信号防止回路を実施するゲート
回路を示す概略回路図である。
【図６】 図３の要素間信号防止回路を実施するマスク
レジスタ回路を示す概略回路図である。
【図７】 加算および減算のそれぞれが図４の動作を実
施する演算を示す概略流れ図である。
【図８】 図４における動作を実施するバイアス方法を
示す流れ図である。
【符号の説明】
１０ 複合オペランド、１２，１４ 要素、２０ 複合
オペランド、３０ 結果、３２，３４ データ項目、３
６ 桁上げ信号、６０ ソフトウェア、６２ データ保
存媒体、６４ 保存媒体アクセス装置、６６ 処理装
置、７０ 入力回路、８０ 出力回路、９０ 算術演算
命令、９２ メモリ、９４ 処理回路、９６処理桁、９
８ 桁接続回路 １００ 処理装置、１０２ 処理回路、１１０ 要素間
信号防止回路、１１２ 制御回路、１５６ 幅選択復号
回路、１７０ ＡＬＵ、１７２ 処理桁、１７４ 桁接
続論理回路、１８０ ＡＮＤゲート、１８２ＯＲゲー
ト、１８４ ＡＮＤゲート、１９０ マスクレジスタ、
１９２，１９４，１９６ マスク値、２００〜３００
オペランド、２２０ マスク、２５２，２５４ 結果デ
ータ項目、２６０ マスク、２８２，２８４ 定数デー
タ項目、３０２ 結果データ項目、３０４ 桁上げ信
号、３０６ 結果データ項目、３０８ 桁上げ信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 処理装置を作動させてそれぞれが１つ以
    上のビットを含む複数の要素データ項目を含む複合オペ
    ランドに対して算術演算を並列して実施させることであ
    って、前記算術演算は第１の前記複合データ項目の１つ
    から通常なら要素間信号を生成するような演算であり、
    前記要素間信号により前記算術演算では第２の前記要素
    データ項目の１つからの無効な結果が取得されること、
    および前記算術演算がそれぞれの要素データ項目につい
    て前記要素データ項目についての前記算術演算の有効な
    結果を表わすそれぞれの結果のデータ項目を生成するよ
    うに前記処理装置を作動させることを含む、処理装置を
    作動させるための方法。
JP5317778A 1992-12-18 1993-12-17 多数の多ビット要素を含む複合オペランドに対して並列的に算術演算を実行する方法 Pending JPH06222908A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US993925 1992-12-18
US07/993,925 US5408670A (en) 1992-12-18 1992-12-18 Performing arithmetic in parallel on composite operands with packed multi-bit components

Publications (1)

Publication Number Publication Date
JPH06222908A true JPH06222908A (ja) 1994-08-12

Family

ID=25540077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5317778A Pending JPH06222908A (ja) 1992-12-18 1993-12-17 多数の多ビット要素を含む複合オペランドに対して並列的に算術演算を実行する方法

Country Status (4)

Country Link
US (1) US5408670A (ja)
EP (1) EP0602888B1 (ja)
JP (1) JPH06222908A (ja)
DE (1) DE69326314T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140096588A (ko) * 2013-01-28 2014-08-06 삼성전자주식회사 복수 데이터 형식을 지원하는 가산기 및 그 가산기를 이용한 복수 데이터 형식의 가감 연산 지원 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655131A (en) * 1992-12-18 1997-08-05 Xerox Corporation SIMD architecture for connection to host processor's bus
US5651121A (en) * 1992-12-18 1997-07-22 Xerox Corporation Using mask operand obtained from composite operand to perform logic operation in parallel with composite operand
US6112219A (en) * 1993-09-23 2000-08-29 Realnetworks, Inc. Method and apparatus for performing fast discrete cosine transforms and fast inverse discrete cosine transforms using look-up tables
NL9400607A (nl) * 1994-04-15 1995-11-01 Arcobel Graphics Bv Dataverwerkingscircuit, vermenigvuldigingseenheid met pijplijn, ALU en schuifregistereenheid ten gebruike bij een dataverwerkingscircuit.
US6275834B1 (en) * 1994-12-01 2001-08-14 Intel Corporation Apparatus for performing packed shift operations
US6738793B2 (en) * 1994-12-01 2004-05-18 Intel Corporation Processor capable of executing packed shift operations
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
BR9509845A (pt) * 1994-12-02 1997-12-30 Intel Corp Microprocessador com operação de compactação de elementos de operação compósitos
IL116210A0 (en) * 1994-12-02 1996-01-31 Intel Corp Microprocessor having a compare operation and a method of comparing packed data in a processor
GB9509989D0 (en) * 1995-05-17 1995-07-12 Sgs Thomson Microelectronics Manipulation of data
US5815421A (en) * 1995-12-18 1998-09-29 Intel Corporation Method for transposing a two-dimensional array
US5907842A (en) * 1995-12-20 1999-05-25 Intel Corporation Method of sorting numbers to obtain maxima/minima values with ordering
US6036350A (en) * 1995-12-20 2000-03-14 Intel Corporation Method of sorting signed numbers and solving absolute differences using packed instructions
US5946222A (en) * 1996-12-20 1999-08-31 Oak Technology, Inc. Method and apparatus for performing a masked byte addition operation
US6006316A (en) * 1996-12-20 1999-12-21 International Business Machines, Corporation Performing SIMD shift and arithmetic operation in non-SIMD architecture by operation on packed data of sub-operands and carry over-correction
US5901306A (en) * 1997-06-23 1999-05-04 Sun Microsystems, Inc. Method and apparatus for reducing a computational result to the range boundaries of a signed 8-bit integer in case of overflow
US5887181A (en) * 1997-06-23 1999-03-23 Sun Microsystems, Inc. Method and apparatus for reducing a computational result to the range boundaries of an unsigned 8-bit integer in case of overflow
US6041404A (en) 1998-03-31 2000-03-21 Intel Corporation Dual function system and method for shuffling packed data elements
GB2343969A (en) 1998-11-20 2000-05-24 Advanced Risc Mach Ltd A data processing apparatus and method for performing an arithemtic operation on a plurality of signed data values
US6425003B1 (en) * 1999-01-22 2002-07-23 Cisco Technology, Inc. Method and apparatus for DNS resolution
US6463521B1 (en) 1999-06-23 2002-10-08 Sun Microsystems, Inc. Opcode numbering for meta-data encoding
US7010786B2 (en) 1999-11-12 2006-03-07 Sun Microsystems, Inc. Predictive arithmetic overflow detection
US8453133B2 (en) * 1999-11-12 2013-05-28 Oracle America, Inc. Optimization of N-base typed arithmetic instructions via rework
US7207037B2 (en) * 1999-11-12 2007-04-17 Sun Microsystems, Inc. Overflow sensitive arithmetic instruction optimization using chaining
US7107581B2 (en) * 1999-11-12 2006-09-12 Sun Microsystems, Inc. Overflow predictive arithmetic instruction optimization using chaining
US6363523B1 (en) * 1999-11-12 2002-03-26 Sun Microsystems, Inc. Optimization of N-base typed arithmetic expressions
GB2362731B (en) * 2000-05-23 2004-10-06 Advanced Risc Mach Ltd Parallel processing of multiple data values within a data word
US7039906B1 (en) 2000-09-29 2006-05-02 International Business Machines Corporation Compiler for enabling multiple signed independent data elements per register
US6834337B1 (en) 2000-09-29 2004-12-21 International Business Machines Corporation System and method for enabling multiple signed independent data elements per register
US7155601B2 (en) * 2001-02-14 2006-12-26 Intel Corporation Multi-element operand sub-portion shuffle instruction execution
US7631025B2 (en) * 2001-10-29 2009-12-08 Intel Corporation Method and apparatus for rearranging data between multiple registers
US7624138B2 (en) 2001-10-29 2009-11-24 Intel Corporation Method and apparatus for efficient integer transform
US7725521B2 (en) * 2001-10-29 2010-05-25 Intel Corporation Method and apparatus for computing matrix transformations
US7739319B2 (en) * 2001-10-29 2010-06-15 Intel Corporation Method and apparatus for parallel table lookup using SIMD instructions
US7818356B2 (en) 2001-10-29 2010-10-19 Intel Corporation Bitstream buffer manipulation with a SIMD merge instruction
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US7685212B2 (en) * 2001-10-29 2010-03-23 Intel Corporation Fast full search motion estimation with SIMD merge instruction
JP3779602B2 (ja) * 2001-11-28 2006-05-31 松下電器産業株式会社 Ｓｉｍｄ演算方法およびｓｉｍｄ演算装置
US7047383B2 (en) * 2002-07-11 2006-05-16 Intel Corporation Byte swap operation for a 64 bit operand
GB2409059B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2411975B (en) * 2003-12-09 2006-10-04 Advanced Risc Mach Ltd Data processing apparatus and method for performing arithmetic operations in SIMD data processing
GB2409064B (en) * 2003-12-09 2006-09-13 Advanced Risc Mach Ltd A data processing apparatus and method for performing in parallel a data processing operation on data elements
GB2409062C (en) * 2003-12-09 2007-12-11 Advanced Risc Mach Ltd Aliasing data processing registers
GB2409065B (en) * 2003-12-09 2006-10-25 Advanced Risc Mach Ltd Multiplexing operations in SIMD processing
GB2411976B (en) * 2003-12-09 2006-07-19 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2411973B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd Constant generation in SMD processing
GB2409067B (en) * 2003-12-09 2006-12-13 Advanced Risc Mach Ltd Endianess compensation within a SIMD data processing system
GB2409068A (en) * 2003-12-09 2005-06-15 Advanced Risc Mach Ltd Data element size control within parallel lanes of processing
GB2409060B (en) * 2003-12-09 2006-08-09 Advanced Risc Mach Ltd Moving data between registers of different register data stores
GB2409063B (en) * 2003-12-09 2006-07-12 Advanced Risc Mach Ltd Vector by scalar operations
GB2409066B (en) * 2003-12-09 2006-09-27 Advanced Risc Mach Ltd A data processing apparatus and method for moving data between registers and memory
GB2409061B (en) * 2003-12-09 2006-09-13 Advanced Risc Mach Ltd Table lookup operation within a data processing system
GB2411974C (en) * 2003-12-09 2009-09-23 Advanced Risc Mach Ltd Data shift operations
GB2410097B (en) * 2004-01-13 2006-11-01 Advanced Risc Mach Ltd A data processing apparatus and method for performing data processing operations on floating point data elements
GB2411978B (en) * 2004-03-10 2007-04-04 Advanced Risc Mach Ltd Inserting bits within a data word
US9557994B2 (en) 2004-07-13 2017-01-31 Arm Limited Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number
US7958181B2 (en) 2006-09-21 2011-06-07 Intel Corporation Method and apparatus for performing logical compare operations
US8078836B2 (en) 2007-12-30 2011-12-13 Intel Corporation Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a common set of per-lane control bits
US11620169B2 (en) * 2020-03-13 2023-04-04 Nvidia Corporation Barrierless and fenceless shared memory synchronization with write flag toggling
EP4235399A1 (en) * 2022-02-28 2023-08-30 Barcelona Supercomputing Center - Centro Nacional de Supercomputación (BSC-CMS) Method for the computation of a narrow bit width linear algebra operation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5765194A (en) * 1980-10-09 1982-04-20 Daicel Chem Ind Ltd Microbial preparation of unsaturated dicarboxylic acid
US4742552A (en) * 1983-09-27 1988-05-03 The Boeing Company Vector image processing system
US4608659A (en) * 1983-09-30 1986-08-26 Honeywell Information Systems Inc. Arithmetic logic unit with outputs indicating invalid computation results caused by invalid operands
US4722066A (en) * 1985-07-30 1988-01-26 Rca Corporation Digital signal overflow correction apparatus
US4764887A (en) * 1985-08-02 1988-08-16 Advanced Micro Devices, Inc. Carry-bypass arithmetic logic unit
US5129092A (en) * 1987-06-01 1992-07-07 Applied Intelligent Systems,Inc. Linear chain of parallel processors and method of using same
JP2600293B2 (ja) * 1988-06-10 1997-04-16 日本電気株式会社 オーバーフロー補正回路
US4975868A (en) * 1989-04-17 1990-12-04 International Business Machines Corporation Floating-point processor having pre-adjusted exponent bias for multiplication and division
JP2523222B2 (ja) * 1989-12-08 1996-08-07 ゼロックス コーポレーション 画像縮小／拡大方法及び装置
US5280547A (en) * 1990-06-08 1994-01-18 Xerox Corporation Dense aggregative hierarhical techniques for data analysis
JPH0454679A (ja) * 1990-06-25 1992-02-21 Nec Corp 演算装置
JP2601960B2 (ja) * 1990-11-15 1997-04-23 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理方法及びその装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140096588A (ko) * 2013-01-28 2014-08-06 삼성전자주식회사 복수 데이터 형식을 지원하는 가산기 및 그 가산기를 이용한 복수 데이터 형식의 가감 연산 지원 방법

Also Published As

Publication number Publication date
US5408670A (en) 1995-04-18
DE69326314T2 (de) 2000-02-24
EP0602888A1 (en) 1994-06-22
DE69326314D1 (de) 1999-10-14
EP0602888B1 (en) 1999-09-08

Similar Documents

Publication Publication Date Title
JPH06222908A (ja) 多数の多ビット要素を含む複合オペランドに対して並列的に算術演算を実行する方法
JP3584053B2 (ja) 複合オペランド内の多ビット要素を選択するためのマスク
US7389317B2 (en) Long instruction word controlling plural independent processor operations
US5506799A (en) Booth array multiplying circuit having carry correction
US6173394B1 (en) Instruction having bit field designating status bits protected from modification corresponding to arithmetic logic unit result
US5644522A (en) Method, apparatus and system for multiply rounding using redundant coded multiply result
US5995747A (en) Three input arithmetic logic unit capable of performing all possible three operand boolean operations with shifter and/or mask generator
JP3637923B2 (ja) 処理装置を作動させる方法
US4953115A (en) Absolute value calculating circuit having a single adder
US6067613A (en) Rotation register for orthogonal data transformation
US5712999A (en) Address generator employing selective merge of two independent addresses
EP0642093B1 (en) Method, system and apparatus for automatically designing a multiplier circuit and multiplier circuit designed by performing said method
US4477879A (en) Floating point processor architecture which performs square root by hardware
US6173305B1 (en) Division by iteration employing subtraction and conditional source selection of a prior difference or a left shifted remainder
US5530664A (en) Method and apparatus for automatically designing logic circuit, and multiplier
US6269385B1 (en) Apparatus and method for performing rounding and addition in parallel in floating point multiplier
JP3433588B2 (ja) マスクデータ生成回路及びビットフィールド操作回路
US7167885B2 (en) Emod a fast modulus calculation for computer systems
JPH0370416B2 (ja)
JPH0823814B2 (ja) 多重ディジット１０進数を２進数に変換する装置および統一された比復号器
US5673216A (en) Process and system for adding or subtracting symbols in any base without converting to a common base
JPS6393079A (ja) デジタル画像演算処理方法及び装置
JPH10320378A (ja) 演算装置
JPH0713743A (ja) 乗算器
Purdy A binary algorithm for solving n by n systems of integer equations

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040604