JP3433588B2 - マスクデータ生成回路及びビットフィールド操作回路 - Google Patents
マスクデータ生成回路及びビットフィールド操作回路Info
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/764—Masking
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Description
【０００１】
【発明の属する技術分野】本発明は、マスクデータを生
成するマスクデータ生成回路及びそのマスクデータを用
いてビット操作若しくはビットフィールド操作を行なう
ビットフィールド操作回路に関する。
成するマスクデータ生成回路及びそのマスクデータを用
いてビット操作若しくはビットフィールド操作を行なう
ビットフィールド操作回路に関する。
【０００２】
【従来の技術】集積回路を用いたマイクロプロセッサ等
の内部回路の演算手段たるビットフィールド操作回路を
用いた従来技術としては、例えば特開平５−１５０９４
２号公報に開示されている、動画などのグラフィックデ
ータを処理するマイクロプロセッサに適用されたものが
ある。この従来技術においては、マスクデータ生成回路
は、任意のビット幅のデータを任意のビット数シフトで
きるバレルシフタを用いて任意の位置に配置することで
マスクデータを生成する。そして、ビットフィールド操
作回路としては、このマスクデータを用いて、データビ
ット列の一部分を他のデータビット列に置換するディポ
ジット（Deposit ）命令や、データビット列の一部分を
抽出するイクストラクト（Extract ）命令などを実行で
きるようになっている。
の内部回路の演算手段たるビットフィールド操作回路を
用いた従来技術としては、例えば特開平５−１５０９４
２号公報に開示されている、動画などのグラフィックデ
ータを処理するマイクロプロセッサに適用されたものが
ある。この従来技術においては、マスクデータ生成回路
は、任意のビット幅のデータを任意のビット数シフトで
きるバレルシフタを用いて任意の位置に配置することで
マスクデータを生成する。そして、ビットフィールド操
作回路としては、このマスクデータを用いて、データビ
ット列の一部分を他のデータビット列に置換するディポ
ジット（Deposit ）命令や、データビット列の一部分を
抽出するイクストラクト（Extract ）命令などを実行で
きるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、例えば
機械などを制御対象とする制御装置に搭載されるマイク
ロプロセッサにおいては、制御に必要なビットフィール
ド操作は、比較的小規模なビット数で且つ単純な操作に
限定されて行われるものである。よって、従来のマイク
ロプロセッサをこの様な制御装置に用いた場合は、マス
クデータ生成回路は、必要なビットフィールド操作に対
して複雑且つ大規模であり冗長な構成である。従って、
このようなマスクデータ生成回路やビットフィールド操
作回路を擁するマイクロプロセッサに余分な回路面積及
びコストを要することになり、制御装置が大形化及び高
コスト化するという問題があった。
機械などを制御対象とする制御装置に搭載されるマイク
ロプロセッサにおいては、制御に必要なビットフィール
ド操作は、比較的小規模なビット数で且つ単純な操作に
限定されて行われるものである。よって、従来のマイク
ロプロセッサをこの様な制御装置に用いた場合は、マス
クデータ生成回路は、必要なビットフィールド操作に対
して複雑且つ大規模であり冗長な構成である。従って、
このようなマスクデータ生成回路やビットフィールド操
作回路を擁するマイクロプロセッサに余分な回路面積及
びコストを要することになり、制御装置が大形化及び高
コスト化するという問題があった。
【０００４】本発明は、上記事情を鑑みて成されたもの
であり、その目的は、少ない素子数で、数ビット程度の
領域を対象とするビットフィールド操作を行なうために
使用されるマスクデータを生成することができるマスク
データ生成回路及びビットフィールド操作回路を提供す
ることにある。
であり、その目的は、少ない素子数で、数ビット程度の
領域を対象とするビットフィールド操作を行なうために
使用されるマスクデータを生成することができるマスク
データ生成回路及びビットフィールド操作回路を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のマスクデータ生成回路は、任意ビッ
トのマスクビット制御信号に応じて、ｌｍｎ（ｌ，ｍ，
ｎは自然数）ビット列中でｎビット幅を有してＬＳＢ若
しくはＭＳＢ詰めでｍ箇所存在するブロックの内の１箇
所にｎビットのマスクビットデータを配置することによ
り、ｌｍｎビットのマスクビットを出力するマスクビッ
ト生成回路と、任意ビットのシフタ制御信号に応じて、
ｌｍｎビットのマスクビットを、そのままマスクデータ
として出力するか、若しくは、ＭＳＢまたはＬＳＢ方向
にｍｎ，２ｍｎ，３ｍｎ，…，（ｌ−１）ｍｎビットシ
フトの何れかを行ってマスクデータとして出力するかの
選択を行うシフタとを具備したことを特徴とする。斯様
に構成すれば、ｎビットのマスクビットデータを、ｌｍ
ｎビット幅を有するデータ中においてｌｍ箇所のブロッ
クの任意の１か所に配置することができるので、マスク
データ生成回路を少ない素子数で構成することができ
る。
め、請求項１記載のマスクデータ生成回路は、任意ビッ
トのマスクビット制御信号に応じて、ｌｍｎ（ｌ，ｍ，
ｎは自然数）ビット列中でｎビット幅を有してＬＳＢ若
しくはＭＳＢ詰めでｍ箇所存在するブロックの内の１箇
所にｎビットのマスクビットデータを配置することによ
り、ｌｍｎビットのマスクビットを出力するマスクビッ
ト生成回路と、任意ビットのシフタ制御信号に応じて、
ｌｍｎビットのマスクビットを、そのままマスクデータ
として出力するか、若しくは、ＭＳＢまたはＬＳＢ方向
にｍｎ，２ｍｎ，３ｍｎ，…，（ｌ−１）ｍｎビットシ
フトの何れかを行ってマスクデータとして出力するかの
選択を行うシフタとを具備したことを特徴とする。斯様
に構成すれば、ｎビットのマスクビットデータを、ｌｍ
ｎビット幅を有するデータ中においてｌｍ箇所のブロッ
クの任意の１か所に配置することができるので、マスク
データ生成回路を少ない素子数で構成することができ
る。
【０００６】請求項２記載のマスクデータ生成回路は、
マスクビット生成回路を、ｎビットのマスクビットデー
タを配置した以外の（ｌｍｎ−ｎ）ビットのマスクビッ
トに１ビットのエッジビットを出力するようにして、シ
フタを、ビットシフトを行なった場合は、ビットシフト
後の空きビットにエッジビットを出力するように構成し
たことを特徴とする。斯様に構成すれば、マスクデータ
においてマスクビットデータが出力された以外のビット
のデータを一律に設定することができる。
マスクビット生成回路を、ｎビットのマスクビットデー
タを配置した以外の（ｌｍｎ−ｎ）ビットのマスクビッ
トに１ビットのエッジビットを出力するようにして、シ
フタを、ビットシフトを行なった場合は、ビットシフト
後の空きビットにエッジビットを出力するように構成し
たことを特徴とする。斯様に構成すれば、マスクデータ
においてマスクビットデータが出力された以外のビット
のデータを一律に設定することができる。
【０００７】請求項３記載のマスクデータ生成回路は、
任意ビットのエッジビット制御信号に応じて１ビットの
エッジビットを生成して出力するエッジビット生成回路
を備えたことを特徴とするものであり、斯様に構成すれ
ば、請求項２と同様の効果が得られる。
任意ビットのエッジビット制御信号に応じて１ビットの
エッジビットを生成して出力するエッジビット生成回路
を備えたことを特徴とするものであり、斯様に構成すれ
ば、請求項２と同様の効果が得られる。
【０００８】請求項４記載のビットフィールド操作回路
は、請求項１，２または３記載のマスクデータ生成回路
を備え、マスクデータ生成回路が出力するマスクデータ
を用いてビットフィールド操作を行うことを特徴とす
る。斯様に構成すれば、ｎビット単位のビットフィール
ド操作を行うビットフィールド操作回路を少ない素子数
で構成することができる。
は、請求項１，２または３記載のマスクデータ生成回路
を備え、マスクデータ生成回路が出力するマスクデータ
を用いてビットフィールド操作を行うことを特徴とす
る。斯様に構成すれば、ｎビット単位のビットフィール
ド操作を行うビットフィールド操作回路を少ない素子数
で構成することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例につい
て、図面を参照して説明する。電気的構成のブロック図
である図１において、マスクビット生成回路１のデータ
入力端子には、自然数ｎとして例えば「４」ビットのマ
スクビットデータＭＢＤが図示しない外部より与えられ
ると共に、制御入力端子には、６ビットのマスクビット
位置制御信号ＭＣの下位４ビットがマスクビット制御信
号として与えられるようになっている。そして、マスク
ビット生成回路１のデータ出力端子は、シフタ２のデー
タ入力端子に接続されており、マスクビット生成回路１
は、自然数ｌｍｎとして例えば「３２」ビット（処理デ
ータビット数）のマスクビットＭＢをシフタ２に出力す
るようになっている。
て、図面を参照して説明する。電気的構成のブロック図
である図１において、マスクビット生成回路１のデータ
入力端子には、自然数ｎとして例えば「４」ビットのマ
スクビットデータＭＢＤが図示しない外部より与えられ
ると共に、制御入力端子には、６ビットのマスクビット
位置制御信号ＭＣの下位４ビットがマスクビット制御信
号として与えられるようになっている。そして、マスク
ビット生成回路１のデータ出力端子は、シフタ２のデー
タ入力端子に接続されており、マスクビット生成回路１
は、自然数ｌｍｎとして例えば「３２」ビット（処理デ
ータビット数）のマスクビットＭＢをシフタ２に出力す
るようになっている。
【００１０】シフタ２の制御入力端子には、外部より６
ビットのマスクビット位置制御信号ＭＣの上位２ビット
がシフタ制御信号として与えられるようになっている。
また、シフタ２のデータ出力端子は、ＡＬＵ(Alithmeti
c and Logical Operation Unit) ３のデータ入力端子に
接続されており、シフタ２は、３２ビットのマスクデー
タＭＤをＡＬＵ３に出力するようになっている。
ビットのマスクビット位置制御信号ＭＣの上位２ビット
がシフタ制御信号として与えられるようになっている。
また、シフタ２のデータ出力端子は、ＡＬＵ(Alithmeti
c and Logical Operation Unit) ３のデータ入力端子に
接続されており、シフタ２は、３２ビットのマスクデー
タＭＤをＡＬＵ３に出力するようになっている。
【００１１】エッジビット生成回路４の制御入力端子に
は、外部から例えば２ビットのエッジビット制御信号が
与えられるようになっている。また、エッジビット生成
回路４のエッジビット出力端子は、マスクビット生成回
路１及びシフタ２のエッジビット入力端子に夫々接続さ
れており、エッジビット生成回路４は、２ビットのエッ
ジビット制御信号に対して論理積（ＡＮＤ）をとること
により、１ビットのエッジビットＥＢをマスクビット生
成回路１及びシフタ２に対して出力するようになってい
る。尚、以上がマスクデータ生成回路５を構成してい
る。
は、外部から例えば２ビットのエッジビット制御信号が
与えられるようになっている。また、エッジビット生成
回路４のエッジビット出力端子は、マスクビット生成回
路１及びシフタ２のエッジビット入力端子に夫々接続さ
れており、エッジビット生成回路４は、２ビットのエッ
ジビット制御信号に対して論理積（ＡＮＤ）をとること
により、１ビットのエッジビットＥＢをマスクビット生
成回路１及びシフタ２に対して出力するようになってい
る。尚、以上がマスクデータ生成回路５を構成してい
る。
【００１２】ＡＬＵ３の他のデータ入力端子には、外部
から３２ビットの被演算データが与えられるようになっ
ている。また、ＡＬＵ３の制御入力端子には、例えば２
ビットのＡＬＵ制御信号が与えられるようになってお
り、ＡＬＵ制御信号に対応して以下のように論理演算を
実行するようになっている。尚、以降では、２進数及び
１６進数データには、数字の後に“Ｂ”及び“Ｈ”を夫
々付加して表す。 ００Ｂ：ＡＮＤ ０１Ｂ：ＯＲ １０Ｂ：ＥＸＯＲ そして、ＡＬＵ３のデータ出力端子は、外部に対して３
２ビットの演算結果データを出力するようになってい
る。
から３２ビットの被演算データが与えられるようになっ
ている。また、ＡＬＵ３の制御入力端子には、例えば２
ビットのＡＬＵ制御信号が与えられるようになってお
り、ＡＬＵ制御信号に対応して以下のように論理演算を
実行するようになっている。尚、以降では、２進数及び
１６進数データには、数字の後に“Ｂ”及び“Ｈ”を夫
々付加して表す。 ００Ｂ：ＡＮＤ ０１Ｂ：ＯＲ １０Ｂ：ＥＸＯＲ そして、ＡＬＵ３のデータ出力端子は、外部に対して３
２ビットの演算結果データを出力するようになってい
る。
【００１３】尚、以上において、外部には命令制御用ユ
ニット（図示せず）が存在し、与えられたプログラムの
命令がこの命令制御用ユニットによって解読（デコー
ド）された結果に応じて、上記の各信号及びデータが夫
々与えられるものである。尚、マスクデータ生成回路５
にＡＬＵ３を加えたものが、ビットフィールド操作回路
６を構成している。
ニット（図示せず）が存在し、与えられたプログラムの
命令がこの命令制御用ユニットによって解読（デコー
ド）された結果に応じて、上記の各信号及びデータが夫
々与えられるものである。尚、マスクデータ生成回路５
にＡＬＵ３を加えたものが、ビットフィールド操作回路
６を構成している。
【００１４】図２は、マスクビット生成回路１及びシフ
タ２の詳細な回路構成を示すものである。図２で左側に
示すマスクビット生成回路１は、３２ビットのマスクビ
ットＭＢに対応して夫々３２個のＮＭＯＳＦＥＴからな
る４列のＦＥＴ列７乃至１０によって構成されている。
そして、ＦＥＴ列７の各ビット（各ＮＭＯＳＦＥＴ）の
ゲートには、４ビットのマスクビット制御信号ＭＣにお
ける第０ビットのデータ線ＭＣ０が共通に接続されてい
る。同様にして、ＦＥＴ列８，９及び１０の各ビットの
ゲートには、マスクビット制御信号ＭＣにおける第１，
第２及び第３ビットのデータ線ＭＣ１，ＭＣ２及びＭＣ
３が各々共通に接続されている。
タ２の詳細な回路構成を示すものである。図２で左側に
示すマスクビット生成回路１は、３２ビットのマスクビ
ットＭＢに対応して夫々３２個のＮＭＯＳＦＥＴからな
る４列のＦＥＴ列７乃至１０によって構成されている。
そして、ＦＥＴ列７の各ビット（各ＮＭＯＳＦＥＴ）の
ゲートには、４ビットのマスクビット制御信号ＭＣにお
ける第０ビットのデータ線ＭＣ０が共通に接続されてい
る。同様にして、ＦＥＴ列８，９及び１０の各ビットの
ゲートには、マスクビット制御信号ＭＣにおける第１，
第２及び第３ビットのデータ線ＭＣ１，ＭＣ２及びＭＣ
３が各々共通に接続されている。
【００１５】図２においては、下方がＬＳＢ側，上方が
ＭＳＢ側である。そのＦＥＴ列１０のＬＳＢ側から４つ
のビット（マスクビットＭＢの第０〜第３ビットに対
応）のドレインには、４ビットのマスクビットデータＭ
ＢＤにおける第０〜第３ビットのデータ線ＭＢ０〜ＭＢ
３が夫々接続されている。
ＭＳＢ側である。そのＦＥＴ列１０のＬＳＢ側から４つ
のビット（マスクビットＭＢの第０〜第３ビットに対
応）のドレインには、４ビットのマスクビットデータＭ
ＢＤにおける第０〜第３ビットのデータ線ＭＢ０〜ＭＢ
３が夫々接続されている。
【００１６】そして、ＦＥＴ列９の第４〜第７ビットの
ドレインにも、同様にデータ線ＭＢＤ０〜ＭＢＤ３が夫
々接続されている。同様に、ＦＥＴ列８の第８〜第１１
ビット及びＦＥＴ列７の第１２〜第１５ビットのドレイ
ンにも、データ線ＭＢＤ０〜ＭＢＤ３が夫々接続されて
いる。また、ＦＥＴ列７乃至１０の上記以外のビットの
ドレインには、全てエッジビットデータ線ＥＢが接続さ
れている。
ドレインにも、同様にデータ線ＭＢＤ０〜ＭＢＤ３が夫
々接続されている。同様に、ＦＥＴ列８の第８〜第１１
ビット及びＦＥＴ列７の第１２〜第１５ビットのドレイ
ンにも、データ線ＭＢＤ０〜ＭＢＤ３が夫々接続されて
いる。また、ＦＥＴ列７乃至１０の上記以外のビットの
ドレインには、全てエッジビットデータ線ＥＢが接続さ
れている。
【００１７】従って、データ線ＭＣ３〜ＭＣ０の何れか
１つがハイレベルとなることにより、入力データとして
与えられる４ビットのマスクビットデータＭＢＤは、３
２ビットのマスクビットＭＢの第１５〜第１２ビット，
第１１〜第８ビット，第７〜第４ビット，第３〜第０
（夫々第３〜第０ブロックとする）ビットの自然数ｍた
る「４」個のブロックの何れか１つに配置されるように
なっている。
１つがハイレベルとなることにより、入力データとして
与えられる４ビットのマスクビットデータＭＢＤは、３
２ビットのマスクビットＭＢの第１５〜第１２ビット，
第１１〜第８ビット，第７〜第４ビット，第３〜第０
（夫々第３〜第０ブロックとする）ビットの自然数ｍた
る「４」個のブロックの何れか１つに配置されるように
なっている。
【００１８】而して、これらのＦＥＴ列７乃至１０の、
３２ビット幅のマスクビットＭＢの各ビット位置に対応
する４つのソースは夫々共通に接続されており、これら
がマスクビット生成回路１のデータ出力端子となって、
図２で右側に示すシフタ２のデータ入力端子に接続され
ている。
３２ビット幅のマスクビットＭＢの各ビット位置に対応
する４つのソースは夫々共通に接続されており、これら
がマスクビット生成回路１のデータ出力端子となって、
図２で右側に示すシフタ２のデータ入力端子に接続され
ている。
【００１９】シフタ２は、マスクビット生成回路１と同
様に、３２ビットのマスクビットＭＢに対応して夫々３
２個のＮＭＯＳＦＥＴからなる２列のＦＥＴ列１１及び
１２で構成されており、これらのＦＥＴ列１１及び１２
の各ビットのゲートには、上位２ビットのマスクビット
位置制御信号ＭＣにおける第５及び第４ビット（シフタ
制御信号）のデータ線ＭＣ５及びＭＣ４が夫々接続され
ている。シフタ２のデータ入力端子は、ＦＥＴ列１１の
各ビットのドレインである。そして、ＦＥＴ列１１の各
ビットのソースは夫々ＦＥＴ列１２の対応する各ビット
のソースに接続されている。
様に、３２ビットのマスクビットＭＢに対応して夫々３
２個のＮＭＯＳＦＥＴからなる２列のＦＥＴ列１１及び
１２で構成されており、これらのＦＥＴ列１１及び１２
の各ビットのゲートには、上位２ビットのマスクビット
位置制御信号ＭＣにおける第５及び第４ビット（シフタ
制御信号）のデータ線ＭＣ５及びＭＣ４が夫々接続され
ている。シフタ２のデータ入力端子は、ＦＥＴ列１１の
各ビットのドレインである。そして、ＦＥＴ列１１の各
ビットのソースは夫々ＦＥＴ列１２の対応する各ビット
のソースに接続されている。
【００２０】また、ＦＥＴ列１２の上位１６ビットに対
応するビット（ＭＳＢ側から１６個）のドレインは、Ｆ
ＥＴ列１１の下位１６ビットに対応するビットのドレイ
ンに接続されており、ＦＥＴ列１２の下位１６ビットに
対応するビットのドレインには、エッジビットデータ線
ＥＢが接続されている。而して、ＦＥＴ列１２の各ビッ
トのソースは、シフタ２のデータ出力端子であり、ＡＬ
Ｕ３のデータ入力端子に接続されている。
応するビット（ＭＳＢ側から１６個）のドレインは、Ｆ
ＥＴ列１１の下位１６ビットに対応するビットのドレイ
ンに接続されており、ＦＥＴ列１２の下位１６ビットに
対応するビットのドレインには、エッジビットデータ線
ＥＢが接続されている。而して、ＦＥＴ列１２の各ビッ
トのソースは、シフタ２のデータ出力端子であり、ＡＬ
Ｕ３のデータ入力端子に接続されている。
【００２１】以上の構成によって、シフタ制御信号「０
１Ｂ」が与えられるとＦＥＴ列１２の各ビットがオンと
なって、入力データであるマスクビットＭＢの下位１６
ビットはＭＳＢ側に１６ビットシフトされてマスクデー
タＭＤとなり、シフタ制御信号「１０Ｂ」が与えられる
とＦＥＴ列１１の各ビットがオンとなって、入力データ
はシフトされずにそのままマスクデータＭＤとしてＡＬ
Ｕ３に出力されるようになっている（スルー）。尚、自
然数ｌは、ｌ＝（ｌｍｎ）／（ｍｎ）＝３２／（４・
４）＝２であり、１６ビットシフトの「１６」は、（ｌ
−１）ｍｎ＝（２−１）・４・４＝１６に対応してい
る。
１Ｂ」が与えられるとＦＥＴ列１２の各ビットがオンと
なって、入力データであるマスクビットＭＢの下位１６
ビットはＭＳＢ側に１６ビットシフトされてマスクデー
タＭＤとなり、シフタ制御信号「１０Ｂ」が与えられる
とＦＥＴ列１１の各ビットがオンとなって、入力データ
はシフトされずにそのままマスクデータＭＤとしてＡＬ
Ｕ３に出力されるようになっている（スルー）。尚、自
然数ｌは、ｌ＝（ｌｍｎ）／（ｍｎ）＝３２／（４・
４）＝２であり、１６ビットシフトの「１６」は、（ｌ
−１）ｍｎ＝（２−１）・４・４＝１６に対応してい
る。
【００２２】次に、本実施例の作用について、例えば、
３２ビットの被演算データ「１２３４５６７８Ｈ」の第
２３ビットを「１」にセットする場合を説明する。この
場合、以下のように制御信号及びデータが与えられる。 マスクビット位置制御信号：０１０１００Ｂ（シフト，第１ブロック指定） エッジビット制御信号： ００Ｂ（エッジビット「０」） マスクビットデータ： １０００Ｂ ＡＬＵ制御信号： ０１Ｂ（ＯＲ）
３２ビットの被演算データ「１２３４５６７８Ｈ」の第
２３ビットを「１」にセットする場合を説明する。この
場合、以下のように制御信号及びデータが与えられる。 マスクビット位置制御信号：０１０１００Ｂ（シフト，第１ブロック指定） エッジビット制御信号： ００Ｂ（エッジビット「０」） マスクビットデータ： １０００Ｂ ＡＬＵ制御信号： ０１Ｂ（ＯＲ）
【００２３】マスクビット生成回路１は、マスクビット
位置制御信号ＭＣの下位４ビットであるマスクビット制
御信号「０１００Ｂ」が与えられることにより、データ
線ＭＣ２がハイレベルとなってＦＥＴ列９の各ビットの
みがオンになる。ＦＥＴ列９の第７〜第４ビットのドレ
インにはマスクビットデータ「１０００Ｂ」が与えられ
ているので、この４つのビットのソースにはデータ「８
Ｈ」が出力される。エッジビット生成回路４からは、エ
ッジビット制御信号「００Ｂ」のＡＮＤがとられた結果
エッジビット「０」が出力されるので、ＦＥＴ列９の第
７〜第４ビット以外のビットのドレインには、すべてデ
ータ「０」が与えられる。従って、マスクビット生成回
路１の出力データたるマスクビットＭＢとしては、第１
ブロックに「８Ｈ」が与えられた「００００００８０
Ｈ」が出力され、シフタ２に与えられる。
位置制御信号ＭＣの下位４ビットであるマスクビット制
御信号「０１００Ｂ」が与えられることにより、データ
線ＭＣ２がハイレベルとなってＦＥＴ列９の各ビットの
みがオンになる。ＦＥＴ列９の第７〜第４ビットのドレ
インにはマスクビットデータ「１０００Ｂ」が与えられ
ているので、この４つのビットのソースにはデータ「８
Ｈ」が出力される。エッジビット生成回路４からは、エ
ッジビット制御信号「００Ｂ」のＡＮＤがとられた結果
エッジビット「０」が出力されるので、ＦＥＴ列９の第
７〜第４ビット以外のビットのドレインには、すべてデ
ータ「０」が与えられる。従って、マスクビット生成回
路１の出力データたるマスクビットＭＢとしては、第１
ブロックに「８Ｈ」が与えられた「００００００８０
Ｈ」が出力され、シフタ２に与えられる。
【００２４】シフタ２は、マスクビット位置制御信号Ｍ
Ｃの上位２ビットであるシフタ制御信号「０１Ｂ」が与
えられることにより、ＦＥＴ列１２の各ビットのゲート
がハイレベルとなって、各ビットがオンとなる。よっ
て、入力データ「００００００８０Ｈ」の下位１６ビッ
ト「００８０Ｈ」はＭＳＢ側に１６ビットシフトされて
出力され、シフト後の下位１６ビットデータには、エッ
ジビット「０」が出力される。従って、シフタ２の出力
データたるマスクデータＭＤは「００８０００００Ｈ」
となる。
Ｃの上位２ビットであるシフタ制御信号「０１Ｂ」が与
えられることにより、ＦＥＴ列１２の各ビットのゲート
がハイレベルとなって、各ビットがオンとなる。よっ
て、入力データ「００００００８０Ｈ」の下位１６ビッ
ト「００８０Ｈ」はＭＳＢ側に１６ビットシフトされて
出力され、シフト後の下位１６ビットデータには、エッ
ジビット「０」が出力される。従って、シフタ２の出力
データたるマスクデータＭＤは「００８０００００Ｈ」
となる。
【００２５】ＡＬＵ３は、ＡＬＵ制御信号「０１Ｂ」が
与えられることにより、 被演算データ：１２３４５６７８Ｈ マスクデータ：００８０００００Ｈ の両データのＯＲをとるので、被演算データの第２３ビ
ットに「１」がセットされた「１２Ｂ４５６７８Ｈ」が
出力データとなる。
与えられることにより、 被演算データ：１２３４５６７８Ｈ マスクデータ：００８０００００Ｈ の両データのＯＲをとるので、被演算データの第２３ビ
ットに「１」がセットされた「１２Ｂ４５６７８Ｈ」が
出力データとなる。
【００２６】同様にして、ある被演算データに対して例
えば以下のような制御信号及びデータを与えた場合は、 マスクビット位置制御信号：１０１０００Ｂ（スルー，第０ブロック指定） エッジビット制御信号： １１Ｂ（エッジビット「１」） マスクビットデータ： １１０１Ｂ ＡＬＵ制御信号： ００Ｂ（ＡＮＤ） マスクデータは「ＦＦＦＦＦＦＦＤＨ」となって、被演
算データの第１ビットをリセットすることができ、ま
た、以下のような制御信号及びデータを与えた場合は、 マスクビット位置制御信号：１０１０００Ｂ（スルー，第０ブロック指定） エッジビット制御信号： ００Ｂ（エッジビット「０」） マスクビットデータ： １１１１Ｂ ＡＬＵ制御信号： ００Ｂ（ＡＮＤ） マスクデータは「０００００００ＦＨ」となって、被演
算データの上位２４ビットをマスクすることができる。
えば以下のような制御信号及びデータを与えた場合は、 マスクビット位置制御信号：１０１０００Ｂ（スルー，第０ブロック指定） エッジビット制御信号： １１Ｂ（エッジビット「１」） マスクビットデータ： １１０１Ｂ ＡＬＵ制御信号： ００Ｂ（ＡＮＤ） マスクデータは「ＦＦＦＦＦＦＦＤＨ」となって、被演
算データの第１ビットをリセットすることができ、ま
た、以下のような制御信号及びデータを与えた場合は、 マスクビット位置制御信号：１０１０００Ｂ（スルー，第０ブロック指定） エッジビット制御信号： ００Ｂ（エッジビット「０」） マスクビットデータ： １１１１Ｂ ＡＬＵ制御信号： ００Ｂ（ＡＮＤ） マスクデータは「０００００００ＦＨ」となって、被演
算データの上位２４ビットをマスクすることができる。
【００２７】以上のように本実施例によれば、マスクビ
ット生成回路１は、４ビットのマスクビット制御信号Ｍ
Ｃに応じて、３２ビット列中で４ビット幅を有してＬＳ
Ｂ詰めで４箇所存在するブロックの内の１箇所に４ビッ
トのマスクビットデータＭＢＤを配置することにより３
２ビットのマスクビットＭＢを出力し、シフタ２は、２
ビットのシフタ制御信号ＭＣに応じて、３２ビットのマ
スクビットをそのままマスクデータＭＤとして出力する
か、または、ＭＳＢ方向に１６ビットシフトしてマスク
データＭＤとして出力し、ビットフィールド操作回路６
は、そのマスクデータＭＤを用いてビットフィールド操
作を行うようにした。
ット生成回路１は、４ビットのマスクビット制御信号Ｍ
Ｃに応じて、３２ビット列中で４ビット幅を有してＬＳ
Ｂ詰めで４箇所存在するブロックの内の１箇所に４ビッ
トのマスクビットデータＭＢＤを配置することにより３
２ビットのマスクビットＭＢを出力し、シフタ２は、２
ビットのシフタ制御信号ＭＣに応じて、３２ビットのマ
スクビットをそのままマスクデータＭＤとして出力する
か、または、ＭＳＢ方向に１６ビットシフトしてマスク
データＭＤとして出力し、ビットフィールド操作回路６
は、そのマスクデータＭＤを用いてビットフィールド操
作を行うようにした。
【００２８】従って、マスクビット生成回路１とシフタ
２とを直列に配置して処理することにより、４ビットの
マスクビットデータＭＢＤを、８箇所あるブロックの任
意の１か所に配置することができ、マスクデータ生成回
路５並びにビットフィールド操作回路６を少ない素子数
によって、小形且つ低価格で構成することができる。
２とを直列に配置して処理することにより、４ビットの
マスクビットデータＭＢＤを、８箇所あるブロックの任
意の１か所に配置することができ、マスクデータ生成回
路５並びにビットフィールド操作回路６を少ない素子数
によって、小形且つ低価格で構成することができる。
【００２９】また、本実施例によれば、２ビットのエッ
ジビット制御信号に応じて１ビットのエッジビットＥＢ
を生成して出力するエッジビット生成回路４を備え、マ
スクビット生成回路１は、４ビットのマスクビットデー
タＭＢＤを配置した以外の２８ビットのマスクビットＭ
Ｂに１ビットのエッジビットＥＢを出力するようにし
て、シフタ２は、１６ビットシフトを行なった場合は、
ビットシフト後の空きビットにエッジビットＥＢを出力
するように構成したので、マスクビットデータＭＢＤが
出力された以外のマスクビットＭＢのデータを一律に設
定することができる。
ジビット制御信号に応じて１ビットのエッジビットＥＢ
を生成して出力するエッジビット生成回路４を備え、マ
スクビット生成回路１は、４ビットのマスクビットデー
タＭＢＤを配置した以外の２８ビットのマスクビットＭ
Ｂに１ビットのエッジビットＥＢを出力するようにし
て、シフタ２は、１６ビットシフトを行なった場合は、
ビットシフト後の空きビットにエッジビットＥＢを出力
するように構成したので、マスクビットデータＭＢＤが
出力された以外のマスクビットＭＢのデータを一律に設
定することができる。
【００３０】本発明は上記しかつ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。処理データビット数ｌｍｎは「３
２」に限ること無く、適宜変更して良い。また、自然数
ｌ，ｍ，ｎも「２」，「４」，「４」に限ること無く、
ｌｍｎで与えられる処理データビット数に応じて適宜変
更して良い。エッジビット生成回路４を削除して、外部
の命令制御用ユニットがエッジビットＥＢを生成する命
令を解読することにより、直接エッジビットＥＢを与え
るようにしても良い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。処理データビット数ｌｍｎは「３
２」に限ること無く、適宜変更して良い。また、自然数
ｌ，ｍ，ｎも「２」，「４」，「４」に限ること無く、
ｌｍｎで与えられる処理データビット数に応じて適宜変
更して良い。エッジビット生成回路４を削除して、外部
の命令制御用ユニットがエッジビットＥＢを生成する命
令を解読することにより、直接エッジビットＥＢを与え
るようにしても良い。
【００３１】シフタ２は、ＭＳＢ側からＬＳＢ側にビッ
トシフトさせるように構成しても良い。マスクビット生
成回路１において、マスクビット制御信号ＭＣの第０〜
第３ビットと３２ビットのマスクビットＭＢの第１５〜
第１２ビット，第１１〜第８ビット，第７〜第４ビッ
ト，第３〜第０ビットの４つのブロックとの対応を逆に
して接続しても良い。ＮＭＯＳＦＥＴのソースとドレイ
ンを逆にして接続しても良い。
トシフトさせるように構成しても良い。マスクビット生
成回路１において、マスクビット制御信号ＭＣの第０〜
第３ビットと３２ビットのマスクビットＭＢの第１５〜
第１２ビット，第１１〜第８ビット，第７〜第４ビッ
ト，第３〜第０ビットの４つのブロックとの対応を逆に
して接続しても良い。ＮＭＯＳＦＥＴのソースとドレイ
ンを逆にして接続しても良い。
【図１】本発明の一実施例を示す電気的構成のブロック
図
図
【図２】マスクビット生成回路及びシフタの詳細な電気
的構成を示す図
的構成を示す図
１はマスクビット生成回路、２はシフタ、４はエッジビ
ット生成回路、５はマスクデータ生成回路、６はビット
フィールド操作回路を示す。
ット生成回路、５はマスクデータ生成回路、６はビット
フィールド操作回路を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−129425（ＪＰ，Ａ)
特開 平５−150942（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (4)
- 【請求項１】 任意ビットのマスクビット制御信号に応
じて、ｌｍｎ（ｌ，ｍ，ｎは自然数）ビット列中でｎビ
ット幅を有してＬＳＢ若しくはＭＳＢ詰めでｍ箇所存在
するブロックの内の１箇所にｎビットのマスクビットデ
ータを配置することにより、ｌｍｎビットのマスクビッ
トを出力するマスクビット生成回路と、 任意ビットの
シフタ制御信号に応じて、前記ｌｍｎビットのマスクビ
ットを、そのままマスクデータとして出力するか、若し
くは、ＭＳＢまたはＬＳＢ方向にｍｎ，２ｍｎ，３ｍ
ｎ，…，（ｌ−１）ｍｎビットシフトの何れかを行って
マスクデータとして出力するかの選択を行うシフタとを
具備したことを特徴とするマスクデータ生成回路。 - 【請求項２】 マスクビット生成回路は、ｎビットのマ
スクビットデータを配置した以外の（ｌｍｎ−ｎ）ビッ
トのマスクビットに１ビットのエッジビットを出力し、 シフタは、ビットシフトを行なった場合は、ビットシフ
ト後の空きビットに前記エッジビットを出力することを
特徴とする請求項１記載のマスクデータ生成回路。 - 【請求項３】 任意ビットのエッジビット制御信号に応
じて、１ビットのエッジビットを生成して出力するエッ
ジビット生成回路を備えたことを特徴とする請求項２記
載のマスクデータ生成回路。 - 【請求項４】 請求項１，２または３記載のマスクデー
タ生成回路を備え、 このマスクデータ生成回路が出力するマスクデータを用
いてビットフィールド操作を行うことを特徴とするビッ
トフィールド操作回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089495A JP3433588B2 (ja) | 1995-10-19 | 1995-10-19 | マスクデータ生成回路及びビットフィールド操作回路 |
| US08/733,734 US5729725A (en) | 1995-10-19 | 1996-10-17 | Mask data generator and bit field operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089495A JP3433588B2 (ja) | 1995-10-19 | 1995-10-19 | マスクデータ生成回路及びビットフィールド操作回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114639A JPH09114639A (ja) | 1997-05-02 |
| JP3433588B2 true JP3433588B2 (ja) | 2003-08-04 |
Family
ID=17492460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27089495A Expired - Fee Related JP3433588B2 (ja) | 1995-10-19 | 1995-10-19 | マスクデータ生成回路及びビットフィールド操作回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5729725A (ja) |
| JP (1) | JP3433588B2 (ja) |
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| US6148393A (en) * | 1997-03-10 | 2000-11-14 | Advanced Micro Devices, Inc. | Apparatus for generating a valid mask |
| GB2348350B (en) * | 1999-03-26 | 2004-02-18 | Mitel Corp | Echo cancelling/suppression for handsets |
| US6738792B1 (en) * | 2001-03-09 | 2004-05-18 | Advanced Micro Devices, Inc. | Parallel mask generator |
| JP4355705B2 (ja) | 2006-02-23 | 2009-11-04 | エヌイーシーコンピュータテクノ株式会社 | 乗算装置、及び演算装置 |
| JP4374363B2 (ja) * | 2006-09-26 | 2009-12-02 | Ｏｋｉセミコンダクタ株式会社 | ビットフィールド操作回路 |
| US9003170B2 (en) * | 2009-12-22 | 2015-04-07 | Intel Corporation | Bit range isolation instructions, methods, and apparatus |
| GB2485774A (en) | 2010-11-23 | 2012-05-30 | Advanced Risc Mach Ltd | Processor instruction to extract a bit field from one operand and insert it into another with an option to sign or zero extend the field |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4180861A (en) * | 1978-03-31 | 1979-12-25 | Ncr Corporation | Selectively operable mask generator |
| JPS58192078A (ja) * | 1982-05-06 | 1983-11-09 | 株式会社リコー | ビツト・イメ−ジ・メモリ処理方式 |
| JPS60221826A (ja) * | 1984-04-18 | 1985-11-06 | Mitsubishi Electric Corp | シフト回路 |
| JPS63278157A (ja) * | 1987-05-11 | 1988-11-15 | Fujitsu Ltd | ビットフィ−ルドマスク発生回路 |
| JPS642986A (en) * | 1987-06-25 | 1989-01-06 | Mitsubishi Electric Corp | Installation device for elevator |
| JP2613223B2 (ja) * | 1987-09-10 | 1997-05-21 | 株式会社日立製作所 | 演算装置 |
| JPH0239325A (ja) * | 1988-07-29 | 1990-02-08 | Nec Corp | マイクロ・シーケンス制御方式 |
| EP0408464B1 (en) * | 1989-07-13 | 1996-09-18 | Fujitsu Limited | Bit field logic operation unit and monolithic microprocessor comprising said unit |
| JPH0449415A (ja) * | 1990-06-19 | 1992-02-18 | Fujitsu Ltd | 切出しシフタ |
| JP3247724B2 (ja) * | 1991-05-08 | 2002-01-21 | 株式会社日立製作所 | ビットフィールド操作演算装置及びマイクロプロセッサ |
| KR100262438B1 (ko) * | 1991-05-08 | 2000-08-01 | 가나이 쓰도무 | 연산장치 및 이것을 사용한 비트필드조작 연산방법 |
| US5651121A (en) * | 1992-12-18 | 1997-07-22 | Xerox Corporation | Using mask operand obtained from composite operand to perform logic operation in parallel with composite operand |
-
1995
- 1995-10-19 JP JP27089495A patent/JP3433588B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-17 US US08/733,734 patent/US5729725A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5729725A (en) | 1998-03-17 |
| JPH09114639A (ja) | 1997-05-02 |
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