KR100241071B1 - 합과 합+1을 병렬로 생성하는 가산기 - Google Patents

합과 합+1을 병렬로 생성하는 가산기 Download PDF

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Abstract

본 발명은 두 수들(A,B)의 합과 합+1을 병렬로 생성하여 합+1값을 생성하는데 부가적으로 시간이 더 걸리는 것을 방지하는 회로를 제공한다. 상기 회로는 CLA트리부와 합산부를 포함하는 바, CLA트리부는 캐리 비트들과 논리관계 Ai
Figure kpo00001
Bi를 생성하여 비트위치(i)의 합산기로 인가한다. 상기 캐리비트들은 합산기의 합과 합+1출력에 대해 Ai
Figure kpo00002
Bi비트를 반전시키는지 반전시키지 않는지를 나타내는 정보를 포함한다. 상기 합비트와 합+1비트는 거의 동시에 생성된다.

Description

합과 합+1을 병렬로 생성하는 가산기
본 발명은 캐리 룩어헤드(carry look-ahead;CLA) 가산기에 관한 것으로, 특히 합(sum) 합+1(sum+1)을 병렬로 계산하는 CLA가산기에 관한 것이다.
도 1 에 버스(12,14)상의 두개의 이진수(A,B)를 합산하는 종래의 CLA가산기(10)를 나타내었다. CLA가산기(10)는 캐리트리(carry tree)부(16)과 합산기(summer)(18)로 구성된다. 캐리트리부(16)은 다양한 비트위치들에 대하여 캐리비트들을 병렬로 생성하고, 생성한 캐리비트들을 각각의 비트위치의 합산기(18)로 제공한다. 각각의 비트위치의 합산기는 아래의 식에 따라 비트위치(i)에 대하여 2개의 이진수(Ai,Bi)에 대한 합비트(Si)를 생성한다.
Si= (AiXOR Bi) XOR Ci-1--------------- (1)
여기서, Ci-1은 다음 최하위비트 위치로부터의 캐리비트이다.
CLA가산기는 최하위비트위치의 캐리와 상위비트위치의 캐리가 병렬로 생성되므로 매우 동작속도가 빠르다. 상기 합산기(18)의 출력은 이진수들(A,B)과 캐리비트의 합이 되며, 이 합은 버스(20)상으로 출력된다.
어떤 경우에 있어서, 상기 이진수들(A,B)의 합은 반올림하거나 당분야에서 통상의 지식을 가진자에게 잘 알려져 있는 플로팅포인트(floating point) 산술연산에 사용하기 위해 1씩 증가되어야 한다. 이러한 합+1 값의 생성은 일반적으로 버스(20)상으로 출력된 합을 버스(12)로 전달하고 버스(14)상에 1을 위치시킴으로써 얻어진다. 그런 다음, 상기 버스(20)상의 합과 버스(14)상의 1이 가산기(10)에 의해 더해져 합+1의 값이 생성된다. 따라서, 합+1의 생성은 합을 행성하는 것보다 약 2배의 시간이 걸리게 된다. 이에 따라 합과 합+1을 빠른 속도로 생성할 수 있는 기술이 요구된다.
본 발명은 두 수(A,B)의 합과 합+1을 병렬로 생성함으로써 합+1의 값을 생성하기 위해 부가적으로 시간이 소요되지 않도록 하는 회로를 제공한다. 이 회로는 CLA트리부과 합산기를 포함한다. 상기 CLA트리부은 캐리비트들을 생성하고, 또한 비트위치(i)의 합산기에 적용시키기 위한 논리관계 Ai
Figure kpo00003
Bi를 생성한다. 상기 캐리비트들은 합산기의 합과 합+1출력에 대해 Ai
Figure kpo00004
Bi비트를 반전시키거나 반전시키지 않도록 하는 정보를 포함한다. 상기 합비트와 합+1비트는 거의 동시에 생성된다.
본 발명의 바람직한 실시예에 있어서, CLA트리부는 반복되는 모듈들로 이루어짐으로써 합해지는 수들의 비트폭에 따라 용이하게 크기를 증가시키거나 감소키실 수 있다. 본 발명의 일실시예에 있어서, 가산기는 2개의 16비트 구역으로 구분되며, 제 1 구역의 합과 합+1에 대한 캐리비트들은 제 2 구역내의 각각의 합산기로 인가되어 제 2 구역내의 합산기들의 출력에 영향을 미친다.
도 1 은 종래의 CLA가산기를 나타낸 도면.
도 2 는 본 발명의 바람직한 실시예에 따른 두 수의 합과 합+1을 병렬로 생성하는 가산기의 블럭도.
도 3 은 본 발명의 바람직한 실시예에 따른 CLA가산기의 상세 블럭도.
도 4 는 본 발명의 바람직한 실시예에 따른 가산기의 제 1 단에 있어서의 각 비트위치의 합산기의 트랜지스터 레벨도.
도 5A 는 본 발명의 바람직한 실시예에 따른 가산기의 제 2 단에 있어서의 각 비트위치의 합산기의 논리도.
도 5B 는 도 5A 의 합산기의 트랜지스터 레벨도.
도 6A 내지 도 15 는 본 발명의 바람직한 실시예의 실제 구성도들로서,
도 6A 및 6B 는 본 발명에 따른 36비트 가산기의 구성도.
도 7 은 36비트 가산기에 사용되는 2비트 논리블럭을 나타낸 도면.
도 8 은 36비트 가산기에 사용되는 4비트 논리블럭을 나타낸 도면.
도 9 는 36비트 가산기에 사용되는 8비트 논리블럭을 나타낸 도면.
도 10A, 10B 및 10C 는 36비트 가산기의 최하위비트들에 대한 16비트 논리블럭을 나타낸 도면들.
도 11A, 11B 및 11C 는 36비트 가산기의 최상위비트들에 대한 16비트 논리블럭을 나타낸 도면들.
도 12 는 도 4 및 도 5 의 합산기를 사용하여 신호를 포맷으로 변환하기 위한 16비트 논리블럭의 특정 비트위치들에 대한 논리블럭을 나타낸 도면.
도 13 은 도 4 및 도 5 의 합산기를 사용하여 신호를 포맷으로 변환하기 위한 16비트 논리블럭의 특정 비트위치들에 대한 논리블럭을 나타낸 도면.
도 14 는 36비트 가산기를 위한 16비트 논리블럭에 사용되는 멀티플렉서를 나타낸 도면.
도 15 는 36비트 가산기를 위한 16비트 논리블럭에 사용되는 또 다른 멀티플렉서를 나타낸 도면.
본 발명의 바람직한 실시예에 의한 CLA가산기(24)를 도 2 에 나타내었다. CLA가산기(24)는 CLA트리부(26)와 합산부(28)로 이루어진다. CLA트리부(26)는 도 3 및 도 6A 내지 15 에 상세히 도시된 바와 같이 반복되는 모듈들(예컨대, 2개의 16비트 모듈(30,31))로 이루어진다. CLA트리부(26)는 이진수들(A,B)을 버스(32,34)상에 각각 입력받으며, 입력된 버스(32,34)상의 비트들을 논리적으로 조합하여 비트위치당 5개의 비트들을 생성하며, 생성된 비트들은 그 비트위치의 합산기(38 또는 39)로 제공된다. 합산기(38)는 도 4 에 상세히 나타내었고, 합산기(39)는 도 5A 및 5B 에 상세히 나타내었다.
CLA트리부(26)에서 합산부(28)내의 각 합산기(38,39)로 출력되는 비트들에는 도 4 내지 15 와 도 2 의 구성도들간의 관계를 보다 용이하게 이해하기 위하여 실제 디바이스의 구성도들(도 4 내지 15)에 사용된 것과 동일한 참조번호를 부여하였다. 각각의 비트위치에 대해 CLA트리부(26)로부터 출력되는 5개의 비트들은 c, cx(즉
Figure kpo00005
), p, px(즉
Figure kpo00006
) 및 10px로서 아래에서 상세히 설명될 것이다.
본 발명의 실시예에 있어서, 제 1의 16비트단에 대한 합산기(38)는 비트들(15c1,15c0) (즉,
Figure kpo00007
)이 인가되는 입력단을 구비함으로써 그 이전의 산술연산으로부터의 캐리비트가 있는지를 확인한다. 제 2의 16비트단에 대한 합산기(39)는 비트들(15c1,15c0)이 인가되는 입력단을 구비함으로써 그 앞의 16비트단에 의해 생성된 합으로부터의 캐리비트를 확인하며, 비트들(15c1a,15c0a)(즉,
Figure kpo00008
)이 인가되는 입력단을 구비함으로써 그 앞의 16비트단에 의해 생성된 ″합+1″로부터의 캐리비트를 확인한다. 제 1의 16비트단(30)의 입력단들(15c1 및 15c0)을 각각 논리 1과 0으로 연결되는 입력단(ccx1,ccx0)으로서 도 6B에 상세히 도시하였다. 제 2의 16비트단(31)의 입력단들(15c1,15c0,15c1a,15c0a)을 각각 논리회로와 제 1의 16비트단(30)으로 연결되는 입력단(ccx1,ccx0,ccx1a,ccx0a)으로서 도 6A 에 상세히 도시하였다. 이에 따라 가산기(24)는 인에이블되어 전단으로의 최소한의 연결로서 모듈화된다. 이러한 모듈 설계는 가산기(24)의 구성을 단순화시킨다. 본 발명의 바람직한 실시예에 있어서, 16비트단에 대한 각각의 합산기(38)는 동일하며, 16비트단에 대한 각각의 합산기(39)도 동일하다.
참조부호 10px의 비트는 Ai
Figure kpo00009
Bi로서, 여기서 Ai와 Bi는 버스(32,34)상에서 합산될 두 수의 비트위치(i)에서의 비트들을 나타낸다. 따라서, A또는 B가 1이면 10px는 0이 될 것이고, A와 B가 모두 0이거나 모두 1이면 1이 될 것이다. 합산기(38,39)는 합산기(38,39)로 인가되는 다른 비트들의 값에 따라 상기의 10px의 값을 반전시키거나 비반전시켜 합산기의 합출력단(40)과 합+1출력단(41)으로 제공한다.
합산기(38)에 대해서는 다음 관계식이 적용된다.
(cx AND px) OR (15c0 AND p) 이면, 합 =
Figure kpo00010
(c AND px) OR (15c1 AND p) 이면, 합 = 10px
(cx AND px) OR (15c1 AND p) 이면, 합+1 =
Figure kpo00011
(c AND px) OR (15c0 AND p) 이면, 합+1 = 10px
합산기(39)의 입력비트들과 합 및 ″합+1″출력비트들간의 논리적 관계는 도 5A를 참조하면 쉽게 이해될 수 있다. 합산기(39)는 전단으로부터 합+1 캐리비트를 고려할 경우 합산기(38)와는 다르다. 따라서, 특정한 비트위치에 대한 각각의 합산기(38,39)에는 그 비트위치에 대한 합이 1비트가 되는지 0비트가 되는지를 결정하고, 그 비트위치에 대한 합+1이 1비트가 되는지 0비트가 되는지를 결정하기 위해 필요한 모든 신호들이 인가된다.
각각의 합산기(38,39)의 합출력단(40)은 입력버스(32,34)로서 같은 갯수의 도전체를 구비한 합출력버스(42)내의 관련된 비트위치에 연결되고, 각각의 합산기(38,39)의 합+1출력단(41)은 합+1출력버스(44)내의 관련된 비트위치에 연결된다.
가산기(24)에 의해 단일 합산동작이 수행된 후, 버스(32,34)상의 두 수(A,B)의 합은 버스(42)로 제공되고, 두 수의 합+1은 버스(44)로 제공된다. 버스(42)와 버스(44)상의 어느 한 값 또는 두 값 모두는 데이타 처리를 위해 사용될 수 있다. 어떤 경우에 있어서, 합+1값은 당 분야의 통상의 지식을 가진자에 의해 이해될 수 있듯이 멀티미디어 응용에 있어서 반올림하는데 이용될 수 있다.
도면들에 도시된 실시예에 있어서, 두 모듈(30,31)의 각각이 16비트로 되어 있으나, 가산기(24)는 36비트 크기이며, 제1의 16비트 모듈(30)은 버스(32,34)상의 비트위치들(17:0)을 처리하고, 제2의 16비트 모듈(31)은 비트들(34:18)을 처리하며, 별도의 논리부분(45)(도 6A)은 비트위치(35)의 비트들을 처리한다. 그러나, 36비트를 처리하기 위한 가산기(24)의 융통성이 본 발명에 있어서 꼭 필요한 것은 아니며, 도 4 내지 15 에 상세히 도시된 실시예에 있어서의 특정회로는 실리콘영역을 줄이고, 동작속도를 증가시키고, 다른 워드크기들을 처리하며, 본 발명의 임의의 목적을 달성하기 위한 회로기술을 이용한다. 도 2 에 도시된 논리블럭(45,46)은 36비트 워드와 같이 2의 제곱이 아닌 워드 크기들을 위해 다른 워드크기를 처리하고 특정한 비트위치들을 처리하기 위한 가산기(24)의 동작변화와 관련된 특수 목적을 수행한다. 이 논리블럭(45,46)은 도 6, 10 및 11 에 상세히 도시되어 있다.
도 3 은 본 발명에 의한 바람직한 가산기(24)를 상세히 도시한 것이다. 도면들에 있어서, 동일한 참조부호가 부여된 요소들은 동일한 것으로 볼 수 있으며, 그들에 대한 중복 설명은 생략될 것이다. 본 발명의 바람직한 실시예에 의한 가산기(24)에 있어서, 입력버스(32,34)의 넓이는 36비트이며, 가산기(24)는 8,9,16,32 또는 36비트중의 어느 하나의 수들(A,B)을 합산할 수 있다. 가산기(24)는 두개의 16비트 모듈(30,31)로 나누어지며, 부가적인 4개의 비트 (36비트 워드크기에 대해)는 모듈(30,31)의 내부와 외부의 여분의 논리블럭(45,46)에 의해 처리된다. 도 3 에서 16비트 모듈(30,31)은 그 구조가 반복되므로 부분적으로만 도시하였다.
라인(48)상의 신호들은 워드크기가 8,9,16,32 또는 36비트중 어느 것인지를 나타내며, 이 신호들은 16비트 모듈(30,31)내의 비트들과 논리적으로 조합됨으로써 CLA트리부(26)가 버스(32,34)상의 정확한 워드크기에 기초한 논리연산을 수행하게 된다. 16비트 가산기(24)의 실시예의 논리레벨도를 도 6A 및 6B 에 도시하였다.
다시 도 3 을 참조하면, 16비트 모듈(30)은 각각이 버스(32,34)상의 2개의 비트위치에 연결되는 8개의 2비트 논리블럭(50)으로 이루어진다. 이 2비트 논리블럭(50)은 도 7 에 상세히 도시되어 있다. 각각의 2비트 논리블럭(50)은 5개의 신호를 생성한다. 비트위치들이 0과 1이라고 하면, 상기 5개의 신호들은
Figure kpo00012
Figure kpo00013
Figure kpo00014
Figure kpo00015
Figure kpo00016
이다.
그러므로, 합과 비트들(A1,B1)의 비트위치들과 관련된 캐리비트들을 생성하기 위해 각각의 2비트 논리블럭(50)으로부터 출력되는 신호는 각각의 비트위치의 비트들(A1,B1)간의 관계 및 4개의 비트들간의 관계를 나타낸다.
각각이 2개의 2비트 논리블럭(50)에 연결되는 4개의 4비트 논리블럭(60)은 2개의 2비트 논리블럭(50)의 출력에 대해 논리연산을 수행하는바, 각각의 4비트 논리블럭(60)은 이들 4개의 비트위치들에 대한 캐리들 및 가능한 캐리들에 관한 정보를 제공한다. 4비트 논리블럭(60)은 도 8 에 상세히 도시되어 있다. 도 3 의 멀티비트 논리블럭의 입력과 출력사이의 논리관계는 도면을 통해 용이하게 이해될 수 있는 것으로서, 그에 대한 설명은 불필요할 것이다.
2개의 8비트 논리블럭(66)은 2개의 4비트 논리블럭(60)에 연결되며, 버스(32,34)상의 8개의 비트위치들의 비트들간의 논리관계를 제공함으로써 이들 비트위치들과 관련된 캐리들 및 가능한 캐리들을 확인한다. 8비트 논리블럭(66)은 도 9에 상세히 도시되어 있다.
16개의 1비트 논리블럭(70,71,72)은 2개의 8비트 논리블럭(66)의 출력에 대한 부가적인 연산을 수행함으로써 각각이 1비트 논리블럭(70,71 또는 72)과 관련된 16개의 합산기(38)로 인가되는 논리신호들을 생성한다. 비트위치들(17:0)에 대한 논리블럭(70,71,72)과 합산기(38)를 포함하는 16비트단은 도 10A, 10B 및 10C 에 상세히 도시되어 있고, 비트위치들(35:18)에 대한 논리블럭(70,71,72)과 합산기(39)를 포함하는 16비트단은 도 11A, 11B 및 11C 에 상세히 도시되어 있다. 상기 1비트 논리블럭(70,71)은 도 12 및 13 에 각각 상세히 도시되어 있다.
도 6A 및 6B 의 실시예에 사용되는 부가적인 논리블럭은 도 14 및 15 에 나타내었다. 도 14 는 제어입력 및 데이타입력이 인가되는 멀티플렉서(80)를 상세히 도시한 것이고, 도 15 는 제어입력 및 데이타입력이 인가되는 멀티플렉서(84)의 상세구성도이다.
도 6A 내지 15 의 가산기(24)는 워드크기가 고정되어 2의 제곱일 경우에는 단순화될 수 있다. 가산기(24)는 또한 실리콘영역을 줄이고 속도를 증가시키기 위해 회로기술이 사용되지 않는다면 단순화될 수 있다. 이와 같이 가산기가 단순화되면 모듈의 논리블럭의 외부논리블럭은 필요없게 된다.
동일한 결과를 얻기 위하여 다른 많은 논리회로가 상술한 합산기 및 논리블럭에 사용될 수 있다. 이들 회로는 당분야의 통상의 지식을 가진자에 의해 이해될 수 있는 것이다. 예를 들면, 합산기 (38,39)로 인가하기 위해 각각의 비트위치에 대한 비트 10px(즉, Ai
Figure kpo00017
Bi)를 캐리트리부(26)에 의해 생성하는 대신에 각각의 합산기(38,39)가 그 비트위치에 대한 실제비트들(Ai,Bi)을 직접 인가받아 배타적 논리합(exclusive OR)연산을 행할 수 있다. 또한, 상술한 모든 비트들은 논리에 변화가 없는 동일한 결과를 얻을 수 있다면 반전될 수도 있다.
CLA가산기 트리들이 합과 합+1값에 대한 캐리와 관련된 신호를 생성하도록 하기 위해 본 발명의 내용을 벗어나지 않는 범위내에서 CLA가산기 트리들은 변경될 수 있다. 이러한 CLA가산기 트리의 예는 ISBN 1-55860-069-8, David A. Patterson과 John L. Hennessy의 ″Computer Architecture: A Quantitative Approach″, Appendix A에 기술되어 있다. 또한 CLA가산기트리의 예가 ISBN 0-471-05050-4, 1973, Arpad Barna등의 ″Integrated Circuitry in Digital Design″, pp. 236-248, 및 미국특허 5,283,755와 5,276,635에 기술되어 있다.
상술한 바와 같이 본 발명의 합산기(38 또는 39)와 도 1 의 종래의 CLA가산기(10)의 합산부(18) 사이에는 분명한 차이가 있는 바, 본 발명의 합산기(38,39)에는 CLA트리부(26)로부터 합산기에 의해 합산될 비트들(Ai,Bi)을 나타내는 신호 (또는 이들 비트들간의 Ai
Figure kpo00018
Bi와 같은 논리관계)가 인가될 뿐만 아니라, 합과 합+1출력에 대한 그 이전 비트로부터의 캐리를 나타내는 비트들도 인가된다.
본 발명의 바람직한 실시예에 있어서, 가산기(24)는 멀티미디어 프로세서를 위한 회로와 함께 집적회로내에 형성된다. 상기 멀티미디어 프로세서는 본 발명의 가산기(24)를 이용하여 8,9,16,32 또는 36비트의 워드를 처리할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
본 발명에 의하면, 두 수(A,B)의 합과 합+1을 병렬로 생성함으로써 합+1의 값을 생성하기 위해 부가적으로 시간이 소요되지 않도록 할 수 있다.

Claims (10)

  1. 두 이진수의 합과 합+1을 생성하는 회로에 있어서,
    상기 두 이진수에 대한 합비트를 특정 비트위치로 제공하는 제1출력단과, 상기 두 이진수에 대한 합+1비트를 상기 특정 비트위치로 제공하는 제2출력단을 구비한 합산기를 포함하는 바,
    상기 합산기가 상기 두 이진수의 합과 합+1에 대한 최하위비트위치로부터의 캐리를 나타내는 비트들이 인가되고, 상기 합산기과 관련된 상기 특정 비트위치의 상기 두 이진수내의 비트들과 관련된 1개 이상의 비트들이 인가되는 복수개의 입력단을 구비하고,
    상기 합산기가 상기 입력단으로 인가되는 비트들의 논리연산을 수행하여 상기 특정비트위치에 대한 합비트와 합+1비트를 생성하는 논리회로들을 구비하는 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  2. 제 1 항에 있어서,
    상기 특정 비트위치의 상기 두 이진수내의 비트들과 관련된 1개 이상의 비트들이 상기 특정 비트위치의 상기 제 1 이진수의 비트와, 상기 특정 비트위치의 상기 제 2 이진수의 비트의 배타적 논리합을 나타태는 비트를 포함하는 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  3. 제 1 항에 있어서,
    상기 두 이진수의 합과 합+1에 대한 최하위비트위치로부터의 캐리를 나타내는 상기 비트들을 생성하기 위한 캐리 룩어헤드 가산기트리와;
    제 1 이진수를 포함하는 제 1 버스; 및
    제 2 이진수를 포함하는 제 2 버스가 더 포함되며,
    상기 캐리 룩어헤드 가산기트리의 입력이 상기 제 1 및 제 2 버스에 연결되고, 그 출력이 상기 합산기의 입력단에 연결되는 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  4. 제 3 항에 있어서,
    각각이 합산될 상기 두 이진수의 비트위치와 관련된 복수개의 합산기가 더 포함되는바, 상기 복수개의 합산기의 입력단들이 상기 캐리 룩어헤드 가산기트리의 각각의 출력단에 연결되는 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  5. 제 4 항에 있어서,
    상기 회로는 2개의 8비트 워드들의 합와 합+1을 병렬로 생성하는 가산기인 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  6. 제 4 항에 있어서,
    상기 회로가 2개의 8비트 워드들의 합와 합+1을 병렬로 생성하는 가산기인 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  7. 제 4 항에 있어서,
    상기 회로가 2개의 16비트 워드들의 합와 합+1을 병렬로 생성하는 가산기인 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  8. 제 4 항에 있어서,
    상기 회로가 2개의 32비트 워드들의 합와 합+1을 병렬로 생성하는 가산기인 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  9. 제 4 항에 있어서,
    상기 회로가 2개의 36비트 워드들의 합와 합+1을 병렬로 생성하는 가산기인 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
  10. 제 4 항에 있어서,
    상기 제 1 입력버스와 제 2 입력버스상의 워드크기를 나타내는 신호를 입력받으며, 상기 캐리 룩어헤드 가산기트리가 상기 제 1 및 제 2 버스상의 워드크기에 따라 상기 각각의 합산기에 대해 비트들을 제공하도록 제어하는 논리회로가 더 포함되는 것을 특징으로 하는 두 이진수의 합과 합+1을 생성하는 회로.
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