JPH08161151A - 加算器 - Google Patents
加算器Info
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- JPH08161151A JPH08161151A JP6298460A JP29846094A JPH08161151A JP H08161151 A JPH08161151 A JP H08161151A JP 6298460 A JP6298460 A JP 6298460A JP 29846094 A JP29846094 A JP 29846094A JP H08161151 A JPH08161151 A JP H08161151A
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- adder
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- 230000001902 propagating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 23
- 238000004364 calculation method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 101100534673 Arabidopsis thaliana SUMO3 gene Proteins 0.000 description 1
- 101100116390 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ded1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
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Abstract
(57)【要約】
【目的】 キャリーセレクト方式に使用される１つの加
算器のハードウエア量および消費電力の低減を図ること
を目的としている。 【構成】 第１の排他的論理和素子からの出力結果と桁
上げ生成信号であるジェネレート信号Ｇｉ−１とを受け
取り、排他的論理演算を行い、その演算結果をＳｉ０と
して出力する第２の排他的論理和素子と、第２の排他的
論理和素子からの出力結果と桁上げ伝搬信号であるプロ
パゲート信号Ｐｉ−１とを受け取り、排他的論理和演算
を行い、その演算結果をＳｉ１とする第３の排他的論理
和素子とを備えたものである。
算器のハードウエア量および消費電力の低減を図ること
を目的としている。 【構成】 第１の排他的論理和素子からの出力結果と桁
上げ生成信号であるジェネレート信号Ｇｉ−１とを受け
取り、排他的論理演算を行い、その演算結果をＳｉ０と
して出力する第２の排他的論理和素子と、第２の排他的
論理和素子からの出力結果と桁上げ伝搬信号であるプロ
パゲート信号Ｐｉ−１とを受け取り、排他的論理和演算
を行い、その演算結果をＳｉ１とする第３の排他的論理
和素子とを備えたものである。
Description
【０００１】
【産業上の利用分野】この発明は、加算器に関し、特に
加算器のキャリーセレクト方式に関する。
加算器のキャリーセレクト方式に関する。
【０００２】
【従来の技術】従来の加算器として、リップルキャリー
方式と呼ばれるものがある。これは、加数および披加数
の各ビット毎の加算は、前段の加算回路からのキャリー
入力信号を待って実行されるという方式である。しか
し、この方式では、最上位ビットの加算を実行するまで
に、キャリー伝搬の遅延によるマイクロプロセッサ全体
の処理能力の低下が生じる。そこで、このキャリー伝搬
の遅延を無くすために、予め２つのキャリー入力による
加算を実行するキャリーセレクト方式というものがあ
る。
方式と呼ばれるものがある。これは、加数および披加数
の各ビット毎の加算は、前段の加算回路からのキャリー
入力信号を待って実行されるという方式である。しか
し、この方式では、最上位ビットの加算を実行するまで
に、キャリー伝搬の遅延によるマイクロプロセッサ全体
の処理能力の低下が生じる。そこで、このキャリー伝搬
の遅延を無くすために、予め２つのキャリー入力による
加算を実行するキャリーセレクト方式というものがあ
る。
【０００３】図９は、例えば、特開平５−６２６３号公
報に記載されているキャリーセレクト方式の加算器の構
成を示した図である。図において、１は論理積素子、２
〜４は排他的論理素子、５は論理和素子、６は桁上げ生
成信号回路、７は桁上げ伝搬信号回路である。この加算
器では、披加数Ａと加数Ｂの加算において、キャリー入
力値が「０」の場合の和（和Ｓ０）と「１」の場合の和
（和Ｓ１）とを１つの加算器内に設けられた論理和素子
５および排他的論理和素子３〜４により同時に計算させ
ている。
報に記載されているキャリーセレクト方式の加算器の構
成を示した図である。図において、１は論理積素子、２
〜４は排他的論理素子、５は論理和素子、６は桁上げ生
成信号回路、７は桁上げ伝搬信号回路である。この加算
器では、披加数Ａと加数Ｂの加算において、キャリー入
力値が「０」の場合の和（和Ｓ０）と「１」の場合の和
（和Ｓ１）とを１つの加算器内に設けられた論理和素子
５および排他的論理和素子３〜４により同時に計算させ
ている。
【０００４】図１０は、図９で示された加算器を使用し
た４ビットのキャリーセレクト方式の加算器の詳細な回
路図である。８〜１４は論理積素子、１５〜２６は排他
的論理素子、２７〜３０は論理和素子、３１〜３８は第
１セレクタ回路である。図９の桁上げ生成回路６、桁上
げ伝搬信号回路７は、図１０では、第１セレクタ回路３
１〜３３、論理積素子１２〜１４で構成されている。同
時に生成された２種類の和（和Ｓ０、和Ｓ１）のどちら
か一方が、キャリー入力値に基づいて、第２セレクタ３
４〜３８により選択され、ＳＵＭ０〜ＳＵＭ３、キャリ
ー出力として出力される。このように、キャリーセレク
ト方式を使用することにより、キャリー伝搬の遅延を無
くすようにしている。
た４ビットのキャリーセレクト方式の加算器の詳細な回
路図である。８〜１４は論理積素子、１５〜２６は排他
的論理素子、２７〜３０は論理和素子、３１〜３８は第
１セレクタ回路である。図９の桁上げ生成回路６、桁上
げ伝搬信号回路７は、図１０では、第１セレクタ回路３
１〜３３、論理積素子１２〜１４で構成されている。同
時に生成された２種類の和（和Ｓ０、和Ｓ１）のどちら
か一方が、キャリー入力値に基づいて、第２セレクタ３
４〜３８により選択され、ＳＵＭ０〜ＳＵＭ３、キャリ
ー出力として出力される。このように、キャリーセレク
ト方式を使用することにより、キャリー伝搬の遅延を無
くすようにしている。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
加算器は構成されていたので、次のような問題点があ
る。加算器の処理能力の向上は、その加算器が組み込ま
れているマイクロプロセッサの処理能力の向上につなが
る１つとしてあげることができる。一般的に、高速な加
算器を構成するためには、並列処理が有効であるが、並
列処理のためにハードウエア量が増大し、マイクロプロ
セッサ全体の面積の増大や既存のチップ面積上のレイア
ウトの困難さにつながるので、いかにハードウエア量を
少なくして設計するかが必要となってくる。上述したよ
うな従来の加算器では、１つの加算器において、キャリ
ー入力が「０」の場合と、「１」の場合における加算結
果を同時に計算させるために、排他的論理和素子と論理
和素子が使用されているので、１つの加算器を構成する
ハードウエア量が多く、ハードウエア量が多いために加
算器の消費電力も多くなるという問題点がある。今後、
ますますマイクロプロセッサのチップ面積および消費電
力の低減が要求されてくることを考えると、マイクロプ
ロセッサに組み込まれている計算処理の中枢である加算
器のハードウエア量や消費電力も更に低減されているこ
とが必要である。
加算器は構成されていたので、次のような問題点があ
る。加算器の処理能力の向上は、その加算器が組み込ま
れているマイクロプロセッサの処理能力の向上につなが
る１つとしてあげることができる。一般的に、高速な加
算器を構成するためには、並列処理が有効であるが、並
列処理のためにハードウエア量が増大し、マイクロプロ
セッサ全体の面積の増大や既存のチップ面積上のレイア
ウトの困難さにつながるので、いかにハードウエア量を
少なくして設計するかが必要となってくる。上述したよ
うな従来の加算器では、１つの加算器において、キャリ
ー入力が「０」の場合と、「１」の場合における加算結
果を同時に計算させるために、排他的論理和素子と論理
和素子が使用されているので、１つの加算器を構成する
ハードウエア量が多く、ハードウエア量が多いために加
算器の消費電力も多くなるという問題点がある。今後、
ますますマイクロプロセッサのチップ面積および消費電
力の低減が要求されてくることを考えると、マイクロプ
ロセッサに組み込まれている計算処理の中枢である加算
器のハードウエア量や消費電力も更に低減されているこ
とが必要である。
【０００６】この発明は、上記のような問題点を解決す
るためになされたものであり、キャリーセレクト方式に
使用される１つの加算器のハードウエア量および消費電
力の低減を図ることを目的としている。
るためになされたものであり、キャリーセレクト方式に
使用される１つの加算器のハードウエア量および消費電
力の低減を図ることを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る加算器
は、披加数Ａｉと加数Ｂｉの排他的論理和演算を行う第
１の排他的論理和素子と、第１の排他的論理和素子から
の出力結果と桁上げ生成信号であるジェネレート信号Ｇ
ｉ−１とを受け取り、排他的論理演算を行い、その演算
結果を和Ｓｉ０として出力する第２の排他的論理和素子
と、第２の排他的論理和素子からの出力結果と桁上げ伝
搬信号であるプロパゲート信号Ｐｉ−１とを受け取り、
排他的論理和演算を行い、その演算結果を和Ｓｉ１とす
る第３の排他的論理和素子とを備えたものである。
は、披加数Ａｉと加数Ｂｉの排他的論理和演算を行う第
１の排他的論理和素子と、第１の排他的論理和素子から
の出力結果と桁上げ生成信号であるジェネレート信号Ｇ
ｉ−１とを受け取り、排他的論理演算を行い、その演算
結果を和Ｓｉ０として出力する第２の排他的論理和素子
と、第２の排他的論理和素子からの出力結果と桁上げ伝
搬信号であるプロパゲート信号Ｐｉ−１とを受け取り、
排他的論理和演算を行い、その演算結果を和Ｓｉ１とす
る第３の排他的論理和素子とを備えたものである。
【０００８】
【作用】この発明に係る加算器においては、キャリー入
力値が「０」の場合と「１」の場合の２種類和が、２つ
の排他的論理和素子である第２の排他的論理和素子およ
び第３の排他的論理和素子を組み合わせることにより生
成される。
力値が「０」の場合と「１」の場合の２種類和が、２つ
の排他的論理和素子である第２の排他的論理和素子およ
び第３の排他的論理和素子を組み合わせることにより生
成される。
【０００９】
【実施例】図１は、この発明の加算器の構成を示した図
である。１〜７は、従来の加算器と同一あるいは相当す
る部分である。３９は排他的論理和素子であり、桁上げ
生成信号回路６と排他的論理和素子２とからの出力信号
を受け取り、和Ｓ０を出力するものである。３９は排他
的論理素子であり、桁上げ伝搬信号回路７と排他的論理
和素子３９とからの出力信号を受け取り、和Ｓ１を出力
するものである。ジェネレート信号（Ｇ）とプロパゲー
ト信号（Ｐ）は、一般的に次の式で表されている。
「・」は論理積、「＋」は論理和、「（＋）」は排他的
論理和を示す。
である。１〜７は、従来の加算器と同一あるいは相当す
る部分である。３９は排他的論理和素子であり、桁上げ
生成信号回路６と排他的論理和素子２とからの出力信号
を受け取り、和Ｓ０を出力するものである。３９は排他
的論理素子であり、桁上げ伝搬信号回路７と排他的論理
和素子３９とからの出力信号を受け取り、和Ｓ１を出力
するものである。ジェネレート信号（Ｇ）とプロパゲー
ト信号（Ｐ）は、一般的に次の式で表されている。
「・」は論理積、「＋」は論理和、「（＋）」は排他的
論理和を示す。
【００１０】Ｇi＝ｇi＋Ｇi-1・Ｘi ・・・（１） Ｐi＝Ｘi・Ｐi-1 ・・・（２） Ｇ0＝Ａ0・Ｂ0 ・・・（３） Ｐ0＝Ａ0（＋）Ｂ0 ・・・（４） （ｇi＝Ａi・Ｂi、Ｘi＝Ａi（＋）Ｂi）、iは１〜N(Nは
整数)
整数)
【００１１】加算器の分野では、ジェネレート信号（Ｇ
ｉ）が発生すれば無条件に桁上げ信号がｉビット目で発
生するということであり、プロパゲート信号（Ｐｉ）が
発生すれば前段からのキャリー入力が桁上げ信号として
伝搬するということである。また、ジェネレート信号
（Ｇi）とプロパゲート信号（Ｐi）は同時に発生するこ
とはない。
ｉ）が発生すれば無条件に桁上げ信号がｉビット目で発
生するということであり、プロパゲート信号（Ｐｉ）が
発生すれば前段からのキャリー入力が桁上げ信号として
伝搬するということである。また、ジェネレート信号
（Ｇi）とプロパゲート信号（Ｐi）は同時に発生するこ
とはない。
【００１２】上述した（１）〜（４）式に基づいた回路
を図２に示す。図２は、図１の桁上げ生成信号回路６お
よび桁上げ伝搬信号回路７の具体的な構成である。図３
は、図２の第１セレクタ回路の詳細な構成を示した図で
ある。第１セレクタ回路は、６個のトランジスタで構成
される。これらは、従来の加算器の構成と同一あるいは
相当する。４０〜４５は論理積素子、４６〜４８は排他
的論理和素子、４９〜５０は第１セレクタ回路である。
５１はインバータ回路、５２〜５３はトランスミッショ
ンゲートであり、Ａｉ（＋）Ｂｉの結果（端子ｂに入
力）に基づいて、Ａi・Ｂiの値（端子ａに入力）か、前
段からのジェネレート信号（端子ｃに入力）かのどちら
かを選択するものである。
を図２に示す。図２は、図１の桁上げ生成信号回路６お
よび桁上げ伝搬信号回路７の具体的な構成である。図３
は、図２の第１セレクタ回路の詳細な構成を示した図で
ある。第１セレクタ回路は、６個のトランジスタで構成
される。これらは、従来の加算器の構成と同一あるいは
相当する。４０〜４５は論理積素子、４６〜４８は排他
的論理和素子、４９〜５０は第１セレクタ回路である。
５１はインバータ回路、５２〜５３はトランスミッショ
ンゲートであり、Ａｉ（＋）Ｂｉの結果（端子ｂに入
力）に基づいて、Ａi・Ｂiの値（端子ａに入力）か、前
段からのジェネレート信号（端子ｃに入力）かのどちら
かを選択するものである。
【００１３】次に、この発明の特徴である和Ｓi0、Ｓi1
を求める回路を構成する上で導き出された式を示す。こ
の式は、ジェネレート信号（Ｇi-1）、プロパゲート信
号（Ｐi-1）、およびＡiとＢｉの排他的論理和Ｘiを使
用している。
を求める回路を構成する上で導き出された式を示す。こ
の式は、ジェネレート信号（Ｇi-1）、プロパゲート信
号（Ｐi-1）、およびＡiとＢｉの排他的論理和Ｘiを使
用している。
【００１４】 Ｓi0＝Ｘi（＋）Ｇi-1 ・・・（５） Ｓi1＝Ｘi（＋）（Ｇi-1＋Ｐi-1） Ｓi1の式を変形すると、 Ｓi1＝Ｘi（＋）（Ｇi-1＋Ｐi-1） ＝Ｘi（＋）｛Ｇi-1・（Ｐi-1＋バーＰi-1）＋（Ｇi-1＋バーＧi-1）・Ｐ i-1｝ （なお、Ｐi-1＋バーＰi-1＝１、Ｇi-1＋バーＧi-1＝１） ＝Ｘi（＋）｛Ｇi-1・バーＰi-1＋バーＧi-1・Ｐi-1＋Ｇi-1・Ｐi-1＋Ｇi -1・Ｐi-1｝ ＝Ｘi（＋）（Ｇi-1・バーＰi-1＋バーＧi-1・Ｐi-1） （なお、Ｇi-1・Ｐi-1＝０） ＝Ｘi（＋）（Ｇi-1（＋）Ｐi-1） ＝Ｘi（＋）Ｇi-1（＋）Ｐi-1 よって、 Ｓi1＝Ｘi（＋）Ｇi-1（＋）Ｐi-1 ・・・（６） （＝Ｓi0（＋）Ｐi-1） となり、Ｓi1を生成するのにＳi0が使用できる。また、 Ｓ00＝Ｘ0（＋）0 ＝Ｘ0 ・・・（７） Ｓ01＝Ｘ0（＋）1 ＝バーＸ0 ・・・（８） Ｓ01の式を変形すると Ｓ01＝Ｘ0（＋）1 ＝（Ｘ0（＋）1）（＋）0 ＝（Ｘ0（＋）0）（＋）1 ＝バーＸ0 （＝Ｓ00（＋）1） よって、Ｓ01を生成するのに、Ｓ00が使用できる。であ
る。（ｉは１〜ｎ）
る。（ｉは１〜ｎ）
【００１５】Ａ0とＢ0における和Ｓ0、Ｓ1は、前段から
のジェネレート信号（Ｇ）、プロパゲート信号（Ｐ）が
ないため、（７）（８）式のように定める。図４は、上
述した式（５）〜（８）に基づいた２種類の和を求める
ための回路を示した図である。５４〜５６は、排他的論
理和素子である。特に、排他的論理和素子５５、５６の
２つの論理素子を組み合わせることにより、Ｓi0、Ｓi1
を生成していることが特徴である。Ｓ00をＸ0としている
のは、キャリー入力が「０」の場合は、Ｘ0が反転され
ずにそのまま出力されるためであり、Ｓ01をバーＸ0と
しているのは、キャリー入力が「１」であるために、Ｘ
0が反転されるためである。
のジェネレート信号（Ｇ）、プロパゲート信号（Ｐ）が
ないため、（７）（８）式のように定める。図４は、上
述した式（５）〜（８）に基づいた２種類の和を求める
ための回路を示した図である。５４〜５６は、排他的論
理和素子である。特に、排他的論理和素子５５、５６の
２つの論理素子を組み合わせることにより、Ｓi0、Ｓi1
を生成していることが特徴である。Ｓ00をＸ0としている
のは、キャリー入力が「０」の場合は、Ｘ0が反転され
ずにそのまま出力されるためであり、Ｓ01をバーＸ0と
しているのは、キャリー入力が「１」であるために、Ｘ
0が反転されるためである。
【００１６】図５は、図４に示された回路構成と各信号
との関係を示した図である。排他的論理和素子は、一方
の入力値が「０」ならば他方の入力値が出力値となり、
一方の入力値が「１」ならば他方の入力値の反転が出力
値となる。Ｇi-1とＰi-1がともに「０」の場合（ の場
合）は、ジェネレート信号、プロパゲート信号のどちら
も発生していないので、ＳＵＭとしてはＸiの値（真の
ＳＵＭ）が得られることが考えられる。式（５）（６）
からＳi0とＳi1はＸiとなり、キャリー入力によりＳi
0、Ｓi1のどちらを選択しても、ＳＵＭはＸiとなり正し
い値が選択されていることがわかる。また、Ｇi-1が
「１」、Ｐi-1が「０」の場合（ の場合）は、ジェネ
レート信号が発生するので、ＳＵＭとしてはバーＸiの
値（真のＳＵＭ）が得られることが考えられる。式
（５）（６）からＳi0とＳi1はバーＸiとなり、キャリ
ー入力によりＳi0、Ｓi1のどちらを選択しても、ＳＵＭ
はバーＸとなり正しい値が選択されていることがわか
る。Ｇi-1が「０」、Ｐi-1が「１」の場合（ の場合）
は、前段からのプロパゲート信号を通すために、キャリ
ー入力が「０」の場合はＳＵＭはＸi、キャリー入力が
「１」の場合はＳＵＭはバーＸiが考えられる。式
（５）（６）からＳi0はＸi、Ｓi1はバーＸiとなり、キ
ャリー入力によりＸi、バーＸiをそれぞれ選択すること
により、正しい値が選択されたがわかる。
との関係を示した図である。排他的論理和素子は、一方
の入力値が「０」ならば他方の入力値が出力値となり、
一方の入力値が「１」ならば他方の入力値の反転が出力
値となる。Ｇi-1とＰi-1がともに「０」の場合（ の場
合）は、ジェネレート信号、プロパゲート信号のどちら
も発生していないので、ＳＵＭとしてはＸiの値（真の
ＳＵＭ）が得られることが考えられる。式（５）（６）
からＳi0とＳi1はＸiとなり、キャリー入力によりＳi
0、Ｓi1のどちらを選択しても、ＳＵＭはＸiとなり正し
い値が選択されていることがわかる。また、Ｇi-1が
「１」、Ｐi-1が「０」の場合（ の場合）は、ジェネ
レート信号が発生するので、ＳＵＭとしてはバーＸiの
値（真のＳＵＭ）が得られることが考えられる。式
（５）（６）からＳi0とＳi1はバーＸiとなり、キャリ
ー入力によりＳi0、Ｓi1のどちらを選択しても、ＳＵＭ
はバーＸとなり正しい値が選択されていることがわか
る。Ｇi-1が「０」、Ｐi-1が「１」の場合（ の場合）
は、前段からのプロパゲート信号を通すために、キャリ
ー入力が「０」の場合はＳＵＭはＸi、キャリー入力が
「１」の場合はＳＵＭはバーＸiが考えられる。式
（５）（６）からＳi0はＸi、Ｓi1はバーＸiとなり、キ
ャリー入力によりＸi、バーＸiをそれぞれ選択すること
により、正しい値が選択されたがわかる。
【００１７】図６は、図４の回路構成を用いて４ビット
のキャリーセレクト方式の加算器の詳細を示した図であ
る。５７〜６０は論理積素子であり、Ａｉ、Ｂｉの各ビ
ット毎の論理積演算を行い、各ビットにおいてジェネレ
ート信号（ｇi）が発生するかどうかを求める。６１〜
６３は論理積素子であり、前段からのプロパゲート信号
（Ｐi-1）を次段に伝搬させるかどうかを示す信号Ｘｉ
とを受け取り、プロパゲート信号（Ｐｉ）を生成する。
６４〜６７は、排他的論理和素子であり、上述した信号
Ｘiを生成する。６８〜７０は、第１セレクタ回路であ
り、端子ｂに入力された信号Ｘiに基づき、端子ａに入
力されるジェネレート信号（ｇi）と端子ｃに入力され
る前段からのジェネレート信号（Ｇi-1）とのどちらか
を選択し、選択した信号をジェネレート信号（Ｇi）と
して出力する。この第１セレクタ回路６８〜７０の詳細
な回路図は、図３に示している。７１〜７８は、排他的
論理和素子であり、これらの接続関係は、図４に示した
回路構成に基づいて構成されており、出力信号として２
種類和Ｓi0、Ｓi1が生成される。７９は第１セレクタ回
路であり、ジェネレート信号（Ｇｎ）とキャリー入力値
とのどちらかをプロパゲート信号（Ｐn）に基づいて選
択し、選択結果をキャリー出力値とするものである。
（この実施例では、ｎ＝３である）第１セレクタ回路７
９の詳細な回路図は、図３に示されている。８０〜８３
は、第２セレクタ回路であり、端子ｃに入力されたキャ
リー入力値に基づいて、端子ａ，ｂに入力された２種類
和Ｓi0、Ｓi1のどちらかを選択し、選択した結果をＳＵ
Ｍ１〜３として出力する。 図７は、第２セレクタ回路
８０〜８３の詳細な回路を示した図であり、インバータ
８４、トランスミッションゲート８５、８６で構成され
ている。この第２セレクタ回路は、６個のトランジスタ
で構成されている。ハ
のキャリーセレクト方式の加算器の詳細を示した図であ
る。５７〜６０は論理積素子であり、Ａｉ、Ｂｉの各ビ
ット毎の論理積演算を行い、各ビットにおいてジェネレ
ート信号（ｇi）が発生するかどうかを求める。６１〜
６３は論理積素子であり、前段からのプロパゲート信号
（Ｐi-1）を次段に伝搬させるかどうかを示す信号Ｘｉ
とを受け取り、プロパゲート信号（Ｐｉ）を生成する。
６４〜６７は、排他的論理和素子であり、上述した信号
Ｘiを生成する。６８〜７０は、第１セレクタ回路であ
り、端子ｂに入力された信号Ｘiに基づき、端子ａに入
力されるジェネレート信号（ｇi）と端子ｃに入力され
る前段からのジェネレート信号（Ｇi-1）とのどちらか
を選択し、選択した信号をジェネレート信号（Ｇi）と
して出力する。この第１セレクタ回路６８〜７０の詳細
な回路図は、図３に示している。７１〜７８は、排他的
論理和素子であり、これらの接続関係は、図４に示した
回路構成に基づいて構成されており、出力信号として２
種類和Ｓi0、Ｓi1が生成される。７９は第１セレクタ回
路であり、ジェネレート信号（Ｇｎ）とキャリー入力値
とのどちらかをプロパゲート信号（Ｐn）に基づいて選
択し、選択結果をキャリー出力値とするものである。
（この実施例では、ｎ＝３である）第１セレクタ回路７
９の詳細な回路図は、図３に示されている。８０〜８３
は、第２セレクタ回路であり、端子ｃに入力されたキャ
リー入力値に基づいて、端子ａ，ｂに入力された２種類
和Ｓi0、Ｓi1のどちらかを選択し、選択した結果をＳＵ
Ｍ１〜３として出力する。 図７は、第２セレクタ回路
８０〜８３の詳細な回路を示した図であり、インバータ
８４、トランスミッションゲート８５、８６で構成され
ている。この第２セレクタ回路は、６個のトランジスタ
で構成されている。ハ
【００１８】図６に示した加算器は、１つの加算器にお
いて、同時に２種類の和Ｓｉ０、Ｓi1を求め、そのどち
らかをキャリー入力値によって選択するように構成され
ている。従来からあるリップルキャリー方式の加算器に
Ｓi0、Ｓi1を同時に生成する部分の回路構成を追加して
キャリーセレクトを実行しているので、追加した回路の
分だけ面積、消費電力も大きくなる。そこで、ジェネレ
ート信号（Ｇi-1）、プロパゲート信号（Ｐi-1）および
ＡiとＢiの排他的論理和Ｘiの値を使用して、いかに１
つの加算器のハードウエア量および消費電力を低減させ
るかというところを工夫するために、上記の（５）〜
（８）式を導き出してキャリーセレクト方式を実現し
た。図１０で示された従来の加算器と図６で示されたこ
の発明の加算器を構成しているトランジスタ数をそれぞ
れ調べてみる。排他的論理和素子は８個のトランジス
タ、論理積素子、論理和素子は、４個のトランジスタで
構成されているとした場合（第１、第２セレクタ回路は
６個のトランジスタで構成）、従来の加算器の総トラン
ジスタ数は１８８個、この発明の総トランジスタ数は１
７２個となり、この発明の方が、従来に比べて約９％の
ハードウエア量を削減することができる。
いて、同時に２種類の和Ｓｉ０、Ｓi1を求め、そのどち
らかをキャリー入力値によって選択するように構成され
ている。従来からあるリップルキャリー方式の加算器に
Ｓi0、Ｓi1を同時に生成する部分の回路構成を追加して
キャリーセレクトを実行しているので、追加した回路の
分だけ面積、消費電力も大きくなる。そこで、ジェネレ
ート信号（Ｇi-1）、プロパゲート信号（Ｐi-1）および
ＡiとＢiの排他的論理和Ｘiの値を使用して、いかに１
つの加算器のハードウエア量および消費電力を低減させ
るかというところを工夫するために、上記の（５）〜
（８）式を導き出してキャリーセレクト方式を実現し
た。図１０で示された従来の加算器と図６で示されたこ
の発明の加算器を構成しているトランジスタ数をそれぞ
れ調べてみる。排他的論理和素子は８個のトランジス
タ、論理積素子、論理和素子は、４個のトランジスタで
構成されているとした場合（第１、第２セレクタ回路は
６個のトランジスタで構成）、従来の加算器の総トラン
ジスタ数は１８８個、この発明の総トランジスタ数は１
７２個となり、この発明の方が、従来に比べて約９％の
ハードウエア量を削減することができる。
【００１９】また、消費電力については、「ＳＰＩＣ
Ｅ」シミュレーションによると、シミュレーションの条
件として、０．５μｍＣＭＯＳプロセス、クロック周波
数２００ＭＨｚ、ゲート動作率５０％、室温として実行
した場合、図８のような結果が得られる。電源電圧３．
３Ｖで１．３３ｍＷ、従来が１．４９ｍＷとなり、約１
１％の消費電力を削減することができる。全体として、
この発明の方が消費電力が低いことがわかる。低電源電
圧のマイクロプロセッサが今後主流になってくるであろ
うことを考えると、マイクロプロセッサの計算機能を果
たす加算器は低消費電力であることが有効である。
Ｅ」シミュレーションによると、シミュレーションの条
件として、０．５μｍＣＭＯＳプロセス、クロック周波
数２００ＭＨｚ、ゲート動作率５０％、室温として実行
した場合、図８のような結果が得られる。電源電圧３．
３Ｖで１．３３ｍＷ、従来が１．４９ｍＷとなり、約１
１％の消費電力を削減することができる。全体として、
この発明の方が消費電力が低いことがわかる。低電源電
圧のマイクロプロセッサが今後主流になってくるであろ
うことを考えると、マイクロプロセッサの計算機能を果
たす加算器は低消費電力であることが有効である。
【００２０】
【発明の効果】以上のように、この発明によれば、特
に、第１の排他的論理和素子からの出力結果と桁上げ生
成信号であるジェネレート信号Ｇｉ−１とを受け取り、
排他的論理演算を行い、その演算結果をＳｉ０として出
力する第２の排他的論理和素子と、第２の排他的論理和
素子からの出力結果と桁上げ伝搬信号であるプロパゲー
ト信号Ｐｉ−１とを受け取り、排他的論理和演算を行
い、その演算結果をＳｉ１とする第３の排他的論理和素
子とを備えるようにしたので、キャリー入力値が「０」
の場合と「１」の場合の２種類の和の値が、２つの排他
的論理和素子である第２の排他的論理和素子および第３
の排他的論理和素子を組み合わせることにより生成され
るので、加算器のハードウエア量および消費電力の低減
を図れたという効果が得られる。
に、第１の排他的論理和素子からの出力結果と桁上げ生
成信号であるジェネレート信号Ｇｉ−１とを受け取り、
排他的論理演算を行い、その演算結果をＳｉ０として出
力する第２の排他的論理和素子と、第２の排他的論理和
素子からの出力結果と桁上げ伝搬信号であるプロパゲー
ト信号Ｐｉ−１とを受け取り、排他的論理和演算を行
い、その演算結果をＳｉ１とする第３の排他的論理和素
子とを備えるようにしたので、キャリー入力値が「０」
の場合と「１」の場合の２種類の和の値が、２つの排他
的論理和素子である第２の排他的論理和素子および第３
の排他的論理和素子を組み合わせることにより生成され
るので、加算器のハードウエア量および消費電力の低減
を図れたという効果が得られる。
【図１】 この発明の加算器の構成を示した図である。
【図２】 図１の桁上げ生成信号回路および桁上げ伝搬
信号回路の詳細な構成を示した図である。
信号回路の詳細な構成を示した図である。
【図３】 図２の第１セレクタ回路の詳細な構成を示し
た図である。
た図である。
【図４】 この発明における２種類の和を求めるための
回路を示した図である。
回路を示した図である。
【図５】 図４に示された回路構成と各信号との関係を
示した図である。
示した図である。
【図６】 図４の回路構成を用いた４ビットのキャリー
セレクト方式の加算器の詳細な構成を示した図である。
セレクト方式の加算器の詳細な構成を示した図である。
【図７】 第２セレクタ回路の詳細な構成を示した図で
ある。
ある。
【図８】 この発明と従来の加算器における消費電力の
差を示した図である。
差を示した図である。
【図９】 従来のキャリーセレクト方式の加算器の構成
を示した図である。
を示した図である。
【図１０】 図９で示された加算器を使用した４ビット
のキャリーセレクト方式の加算器の詳細な回路図であ
る。
のキャリーセレクト方式の加算器の詳細な回路図であ
る。
１、５７〜６３：論理積素子、２、３９〜４０、５４〜
５６、６４〜６７、７１〜７８：排他的論理和素子、
６：桁上げ生成信号回路、７：桁上げ伝搬信号回路、６
８〜７０、７９：第１セレクタ回路、８０〜８３：第２
セレクタ回路。
５６、６４〜６７、７１〜７８：排他的論理和素子、
６：桁上げ生成信号回路、７：桁上げ伝搬信号回路、６
８〜７０、７９：第１セレクタ回路、８０〜８３：第２
セレクタ回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来の加算器として、リップルキャリー
方式と呼ばれるものがある。これは、加数および被加数
の各ビット毎の加算は、前段の加算回路からのキャリー
入力信号を待って実行されるという方式である。しか
し、この方式では、最上位ビットの加算を実行するまで
に、キャリー伝搬の遅延によるマイクロプロセッサ全体
の処理能力の低下が生じる。そこで、このキャリー伝搬
の遅延を無くすために、予め２つのキャリー入力による
加算を実行するキャリーセレクト方式というものがあ
る。
方式と呼ばれるものがある。これは、加数および被加数
の各ビット毎の加算は、前段の加算回路からのキャリー
入力信号を待って実行されるという方式である。しか
し、この方式では、最上位ビットの加算を実行するまで
に、キャリー伝搬の遅延によるマイクロプロセッサ全体
の処理能力の低下が生じる。そこで、このキャリー伝搬
の遅延を無くすために、予め２つのキャリー入力による
加算を実行するキャリーセレクト方式というものがあ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図９は、例えば、特開平５−６２６３号公
報に記載されているキャリーセレクト方式の加算器の構
成を示した図である。図において、１は論理積素子、２
〜４は排他的論理素子、５は論理和素子、６は桁上げ生
成信号回路、７は桁上げ伝搬信号回路である。この加算
器では、被加数Ａと加数Ｂの加算において、キャリー入
力値が「０」の場合の和（和Ｓ０）と「１」の場合の和
（和Ｓ１）とを１つの加算器内に設けられた論理和素子
５および排他的論理和素子３〜４により同時に計算させ
ている。
報に記載されているキャリーセレクト方式の加算器の構
成を示した図である。図において、１は論理積素子、２
〜４は排他的論理素子、５は論理和素子、６は桁上げ生
成信号回路、７は桁上げ伝搬信号回路である。この加算
器では、被加数Ａと加数Ｂの加算において、キャリー入
力値が「０」の場合の和（和Ｓ０）と「１」の場合の和
（和Ｓ１）とを１つの加算器内に設けられた論理和素子
５および排他的論理和素子３〜４により同時に計算させ
ている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この発明に係る加算器
は、被加数Ａｉと加数Ｂｉの排他的論理和演算を行う第
１の排他的論理和素子と、第１の排他的論理和素子から
の出力結果と桁上げ生成信号であるジェネレート信号Ｇ
ｉ−１とを受け取り、排他的論理演算を行い、その演算
結果を和Ｓｉ０として出力する第２の排他的論理和素子
と、第２の排他的論理和素子からの出力結果と桁上げ伝
搬信号であるプロパゲート信号Ｐｉ−１とを受け取り、
排他的論理和演算を行い、その演算結果を和Ｓｉ１とす
る第３の排他的論理和素子とを備えたものである。
は、被加数Ａｉと加数Ｂｉの排他的論理和演算を行う第
１の排他的論理和素子と、第１の排他的論理和素子から
の出力結果と桁上げ生成信号であるジェネレート信号Ｇ
ｉ−１とを受け取り、排他的論理演算を行い、その演算
結果を和Ｓｉ０として出力する第２の排他的論理和素子
と、第２の排他的論理和素子からの出力結果と桁上げ伝
搬信号であるプロパゲート信号Ｐｉ−１とを受け取り、
排他的論理和演算を行い、その演算結果を和Ｓｉ１とす
る第３の排他的論理和素子とを備えたものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【実施例】図１は、この発明の加算器の構成を示した図
である。１〜７は、従来の加算器と同一あるいは相当す
る部分である。３９は排他的論理和素子であり、桁上げ
生成信号回路６と排他的論理和素子２とからの出力信号
を受け取り、和Ｓ０を出力するものである。４０は排他
的論理素子であり、桁上げ伝搬信号回路７と排他的論理
和素子３９とからの出力信号を受け取り、和Ｓ１を出力
するものである。ジェネレート信号（Ｇ）とプロパゲー
ト信号（Ｐ）は、一般的に次の式で表されている。
「・」は論理積、「＋」は論理和、「（＋）」は排他的
論理和を示す。
である。１〜７は、従来の加算器と同一あるいは相当す
る部分である。３９は排他的論理和素子であり、桁上げ
生成信号回路６と排他的論理和素子２とからの出力信号
を受け取り、和Ｓ０を出力するものである。４０は排他
的論理素子であり、桁上げ伝搬信号回路７と排他的論理
和素子３９とからの出力信号を受け取り、和Ｓ１を出力
するものである。ジェネレート信号（Ｇ）とプロパゲー
ト信号（Ｐ）は、一般的に次の式で表されている。
「・」は論理積、「＋」は論理和、「（＋）」は排他的
論理和を示す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】上述した（１）〜（４）式に基づいた回路
を図２に示す。図２は、図１の桁上げ生成信号回路６お
よび桁上げ伝搬信号回路７の具体的な構成である。図３
は、図２の第１セレクタ回路の詳細な構成を示した図で
ある。第１セレクタ回路は、６個のトランジスタで構成
される。これらは、従来の加算器の構成と同一あるいは
相当する。４１〜４５は論理積素子、４６〜４８は排他
的論理和素子、４９〜５０は第１セレクタ回路である。
５１はインバータ回路、５２〜５３はトランスミッショ
ンゲートであり、Ａｉ（＋）Ｂｉの結果（端子ｂに入
力）に基づいて、Ａｉ・Ｂｉの値（端子ａに入力）か、
前段からのジェネレート信号（端子ｃに入力）かのどち
らかを選択するものである。
を図２に示す。図２は、図１の桁上げ生成信号回路６お
よび桁上げ伝搬信号回路７の具体的な構成である。図３
は、図２の第１セレクタ回路の詳細な構成を示した図で
ある。第１セレクタ回路は、６個のトランジスタで構成
される。これらは、従来の加算器の構成と同一あるいは
相当する。４１〜４５は論理積素子、４６〜４８は排他
的論理和素子、４９〜５０は第１セレクタ回路である。
５１はインバータ回路、５２〜５３はトランスミッショ
ンゲートであり、Ａｉ（＋）Ｂｉの結果（端子ｂに入
力）に基づいて、Ａｉ・Ｂｉの値（端子ａに入力）か、
前段からのジェネレート信号（端子ｃに入力）かのどち
らかを選択するものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】図５は、図４に示された回路構成と各信号
との関係を示した図である。排他的論理和素子は、一方
の入力値が「０」ならば他方の入力値が出力値となり、
一方の入力値が「１」ならば他方の入力値の反転が出力
値となる。Ｇｉ−１とＰｉ−１がともに「０」の場合
（Ｉの場合）は、ジェネレート信号、プロパゲート信号
のどちらも発生していないので、ＳＵＭとしてはＸｉの
値（真のＳＵＭ）が得られることが考えられる。式
（５）（６）からＳｉ０とＳｉ１はＸｉとなり、キャリ
ー入力によりＳｉ０、Ｓｉ１のどちらを選択しても、Ｓ
ＵＭはＸｉとなり正しい値が選択されていることがわか
る。また、Ｇｉ−１が「１」、Ｐｉ−１が「０」の場合
（IIの場合）は、ジェネレート信号が発生するので、Ｓ
ＵＭとしてはバーＸｉの値（真のＳＵＭ）が得られるこ
とが考えられる。式（５）（６）からＳｉ０とＳｉ１は
バーＸｉとなり、キャリー入力によりＳｉ０、Ｓｉ１の
どちらかを選択しても、ＳＵＭはバーＸとなり正しい値
が選択されていることがわかる。Ｇｉ−１が「０」、Ｐ
ｉ−１が「１」の場合（III の場合）は、前段からのプ
ロパゲート信号を通すために、キャリー入力が「０」の
場合はＳＵＭはＸｉ、キャリー入力が「１」の場合はＳ
ＵＭはバーＸｉが考えられる。式（５）（６）からＳｉ
０はＸｉ、Ｓｉ１はバーＸｉとなり、キャリー入力によ
りＸｉ、バーＸｉをそれぞれ選択することにより、正し
い値が選択されたのがわかる。
との関係を示した図である。排他的論理和素子は、一方
の入力値が「０」ならば他方の入力値が出力値となり、
一方の入力値が「１」ならば他方の入力値の反転が出力
値となる。Ｇｉ−１とＰｉ−１がともに「０」の場合
（Ｉの場合）は、ジェネレート信号、プロパゲート信号
のどちらも発生していないので、ＳＵＭとしてはＸｉの
値（真のＳＵＭ）が得られることが考えられる。式
（５）（６）からＳｉ０とＳｉ１はＸｉとなり、キャリ
ー入力によりＳｉ０、Ｓｉ１のどちらを選択しても、Ｓ
ＵＭはＸｉとなり正しい値が選択されていることがわか
る。また、Ｇｉ−１が「１」、Ｐｉ−１が「０」の場合
（IIの場合）は、ジェネレート信号が発生するので、Ｓ
ＵＭとしてはバーＸｉの値（真のＳＵＭ）が得られるこ
とが考えられる。式（５）（６）からＳｉ０とＳｉ１は
バーＸｉとなり、キャリー入力によりＳｉ０、Ｓｉ１の
どちらかを選択しても、ＳＵＭはバーＸとなり正しい値
が選択されていることがわかる。Ｇｉ−１が「０」、Ｐ
ｉ−１が「１」の場合（III の場合）は、前段からのプ
ロパゲート信号を通すために、キャリー入力が「０」の
場合はＳＵＭはＸｉ、キャリー入力が「１」の場合はＳ
ＵＭはバーＸｉが考えられる。式（５）（６）からＳｉ
０はＸｉ、Ｓｉ１はバーＸｉとなり、キャリー入力によ
りＸｉ、バーＸｉをそれぞれ選択することにより、正し
い値が選択されたのがわかる。
Claims (2)
- 【請求項１】 披加数Ａｉ（ｉは１〜Ｎ：Ｎは整数）と
加数Ｂｉとを受け取り、各ビット毎にキャリー入力値が
「０」の場合の和Ｓｉ０およびキャリー入力値が「１」
の場合の和Ｓｉ１を生成し、上記２種類の和のどちらか
をキャリー入力値により選択するキャリーセレクト方式
の加算器において、 上記披加数Ａｉと上記加数Ｂｉの排他的論理和演算を行
う第１の排他的論理和素子と、上記第１の排他的論理和
素子からの出力結果と桁上げ生成信号であるジェネレー
ト信号Ｇｉ−１とを受け取り、排他的論理演算を行い、
その演算結果を上記和Ｓｉ０として出力する第２の排他
的論理和素子と、 上記第２の排他的論理和素子からの出力結果と桁上げ伝
搬信号であるプロパゲート信号Ｐｉ−１とを受け取り、
排他的論理和演算を行い、その演算結果を上記和Ｓｉ１
とする第３の排他的論理和素子とを備えたことを特徴と
する加算器。 - 【請求項２】 キャリー入力値が「０」の場合の最下位
ビットの和Ｓ００は、上記披加数の最下位ビットＡ０と
「０」の値との排他的論理和演算を行う第４の排他的論
理和素子により求められ、キャリー入力値が「１」の場
合の最下位ビットの和Ｓ０１は、上記第４の排他的論理
和素子からの出力結果と「１」の値との排他的論理和演
算を行う第５の排他的論理和素子により求められること
を特徴とする請求項第１項記載の加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298460A JPH08161151A (ja) | 1994-12-01 | 1994-12-01 | 加算器 |
| US08/461,011 US5631860A (en) | 1994-12-01 | 1995-06-05 | Carry Selecting system type adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298460A JPH08161151A (ja) | 1994-12-01 | 1994-12-01 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161151A true JPH08161151A (ja) | 1996-06-21 |
Family
ID=17859996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298460A Pending JPH08161151A (ja) | 1994-12-01 | 1994-12-01 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631860A (ja) |
| JP (1) | JPH08161151A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5875121A (en) * | 1996-08-06 | 1999-02-23 | Hewlett-Packard Company | Register selection system and method |
| US6076098A (en) * | 1996-10-18 | 2000-06-13 | Samsung Electronics Co., Ltd. | Adder for generating sum and sum plus one in parallel |
| US6055557A (en) * | 1997-01-08 | 2000-04-25 | International Business Machines Corp. | Adder circuit and method therefor |
| US5852568A (en) * | 1997-01-27 | 1998-12-22 | S3 Incorporated | System and method for a fast carry/sum select adder |
| US6134576A (en) * | 1998-04-30 | 2000-10-17 | Mentor Graphics Corporation | Parallel adder with independent odd and even sum bit generation cells |
| US6438572B1 (en) | 1998-09-21 | 2002-08-20 | Rn2R, L.L.C. | Adder having reduced number of internal layers and method of operation thereof |
| US6259275B1 (en) | 2000-05-01 | 2001-07-10 | Rn2R, L.L.C. | Logic gate having reduced power dissipation and method of operation thereof |
| US6748411B1 (en) | 2000-11-20 | 2004-06-08 | Agere Systems Inc. | Hierarchical carry-select multiple-input split adder |
| US6782406B2 (en) * | 2001-06-07 | 2004-08-24 | Koninklijke Philips Electronics N.V. | Fast CMOS adder with null-carry look-ahead |
| KR100866787B1 (ko) * | 2002-01-16 | 2008-11-04 | 삼성전자주식회사 | Ｘｏｒ에 기반한 캐리 생성기와 이를 이용한 조건 선택가산 장치 및 그 방법 |
| US6990509B2 (en) * | 2002-03-08 | 2006-01-24 | International Business Machines Corporation | Ultra low power adder with sum synchronization |
| JP3727301B2 (ja) * | 2002-11-22 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | 加算回路および加算回路を備えた半導体装置 |
| CN111384944B (zh) * | 2018-12-28 | 2022-08-09 | 上海寒武纪信息科技有限公司 | 全加器、半加器、数据处理方法、芯片及电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764888A (en) * | 1986-03-03 | 1988-08-16 | Motorola, Inc. | N-bit carry select adder circuit with double carry select generation |
| DE4306378A1 (de) * | 1993-03-02 | 1994-09-08 | Schlafhorst & Co W | Verfahren und Vorrichtung zur Positionserfassung eines einen Kops tragenden Kopsträgers |
-
1994
- 1994-12-01 JP JP6298460A patent/JPH08161151A/ja active Pending
-
1995
- 1995-06-05 US US08/461,011 patent/US5631860A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5631860A (en) | 1997-05-20 |
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