JPH0542012B2 - - Google Patents

Description

【発明の詳細な説明】

以下に従つて本発明を説明する。 Ａ 産業上の利用分野 Ｂ 従来技術 Ｃ 発明が解決しようとする問題点 Ｄ 問題点を解決するための手段 Ｅ 実施例 E1 全体の構成（第１図） E2 セツトアツプ論理回路１４の構成（第２
図） E3 セツト／マスク論理回路１８の構成（第
３図） E4 特別加算回路２０の構成（第４図〜第１
２図） E5 全体の動作（第１図） E6 セツトアツプ論理回路１４の動作（第２
図） E7 セツト／マスク論理回路１８の動作（第
３図） E8 特別加算回路２０の動作（第４図〜第１
２図） E9 理論的補足 Ｆ 発明の効果 Ａ 産業上の利用分野 本発明の主題は計算機システムに関し、さらに
詳細には、計算機システムで使用するための並列
構成の加算回路に関するものである。 Ｂ 従来技術 計算機システムは正則加算および減算を実行す
るための加算機構を含まなければならない。その
ような加算機構を設計するには、一般にまず加算
機構を実現するためのブール式を作成する。何ら
かの「最小化」手法を使つてこれらの式を適切に
修正しない限り、これらのブール式から得られる
加算機構は、正則加算および正則減算を実行する
際に、受け入れ難い遅延を生じることになる。さ
らに、そのような加算機構は、正則加算および正
則減算と同様にバイト加算およびバイト減算を実
行することができない。 加算機能の従来の公式は、カイ・フアング
（Kai Hwang）の著書“計算機演算の原理、ア
ーキテクチヤ、設計（Computer Arithmetic
Principles、Architecture、and Design）”、P.84
−91の第3.8節および第3.9節に記載されている。
この公式は、遅延に関して、２つの経路、すなわ
ち、(1)半和を発生する経路と、(2)桁上げを発生す
る経路に依存する。漸化式は次の通りである。 SUMi＝Hi Ｖ Ci＋１ Ci＝Gi＋TiCi＋１ この公式は、即時計算であるHiと、前の桁上
げ（Ci＋２）の計算に依存するCi＋１を必要とす
るので、非常に遅い。 やはり、上記のカイ・フアングの著書に記載さ
れている桁上げルツクアヘツド（CLA）手法を
使うと、同じ公式を用いてより優れた解決策を得
ることができる。しかし、この解決策は上記の従
来の公式に対する改善であるが、桁上げが依然と
してクリテイカル・パスになつている。和は明示
的にも暗示的にも計算することができる。和を暗
示的に計算するには、前のビツト・グループから
伝播する桁上げを発生させ、その桁上げを含む和
に対して公式を適用する。和を明示的に計算する
には、特定のビツト位置で桁上げを発生させ、排
他的ORを使つて和を発生させる。暗示的計算で
は、そのビツト・グループへの桁上げを発生させ
た後に１つの追加段階で和を発生させ、明示的計
算では、あるビツト・グループへの桁上げを発生
させた後の２つの段階で和を発生させる。遅延に
関するクリテイカル・パスは、桁上げの発生によ
るものである。暗示的計算でも明示的計算でも、
和を得るには、適当な桁上げの後で少なくとも１
つの段階が必要である。さらに、加算に対して、
たとえば、バイト加算またはバイト減算あるいは
その両方など他の要件が課されている場合は、前
記の公式を適切に変更しなければならない。そう
しなければならない場合、（任意のビツト・グル
ープについてでなく）バイト境界について桁上げ
を行なわなければならず、これは遅延に関して最
も好ましい選択とはならないことがある。すなわ
ち、桁上げをマスクまたはセツトするために必要
な条件を含むように桁上げ式を拡張しなければな
らず、必要とされる演算を考慮するために和の式
を変更する必要となるかもしれず、クリテイカ
ル・パスに一層の遅延が加わるおそれがある。和
を計算するのに必要な遅延を改善するには、桁上
げよりも少しの遅延しか必要としない臨界量を発
生させなければならず、従来の公式と同じかまた
はそれより少ない遅延で実施できるブール式を必
要とするような形で和を発生させなければならな
い。 Ｃ 発明が解決しようとする問題点 したがつて、本発明の主な目的は、計算機シス
テムで使用するための並列構成の加算回路の新し
い実施形態を提供することである。 本発明の他の目的は、正則加算および正則減算
だけでなくバイト加算およびバイト減算も最小の
遅延で実行することができる加算回路を提供する
ことである。 Ｄ 問題点を解決するための手段 本発明の上記およびその他の目的は、並列構成
手法を使つて、計算機システムで使用するための
加算回路を設計することにより実現される。本発
明の加算回路は、桁上げと等価でも等しくもない
擬似桁上げ（Si）と呼ばれる新しい量を作成する
ことにより、全体的遅延を改善する。さらに、バ
イト加算およびバイト減算をそれらの擬似量に組
み込む。桁上げの実施とは違つて、Siはその実施
に関して必要なハードウエアおよび遅延がより少
ない。補助関数、擬似桁上げ（Si）、および和を
表わすブール式を使つて、加算関数との等価性を
維持する新しい和の式を作成した。この新しい和
の式は、擬似桁上げの発生後に１段階の遅延で実
現することができる。この新しい和の公式は、正
則加算を含むだけでなく、バイト加算およびバイ
ト減算をも含む。新しい公式は遅延の点で、正則
加算に関する従来の公式よりもすぐれているの
で、バイト加算／バイト減算を考慮するときは、
はるかに大きな利点をもたらす。何故ならば、前
述のように、バイト加算は、従来の公式を使つて
設計された加算機構の能力を低下させるからであ
る。したがつて、この機能の新しい公式は従来の
公式に比べて実行時間が速く、加算に関する等価
性を保持する。この新しい公式はより多くの関数
を計算し、バイト加算を含ませた従来の公式に比
べて、遅延の点で能力が大幅に優れている。 この新しい加算回路の公式では、Ａオペランド
とＢオペランドを加算機構に入力する。加算機構
はオペランド自体の加算と減算の他にオペランド
の個々のバイトの加算と減算をも実行する。セツ
トアツプ論理回路が、計算機システムで実行中の
特定の命令に基づく特定の方式でＢオペランドを
処理する。セツト／マスク論理回路も特定の命令
に応じ、桁上げをマスク、またはセツトし、ある
いは桁上げに関して「どちらでもよい」状態を活
動化する。ＡオペランドおよびＢオペランドの特
定のバイトに関して、バイト加算／減算を実行す
るとき、その特定バイトの加算または減算から生
じる桁上げを、加算／減算を施されているＡオペ
ランド／Ｂオペランドの次のバイトに関連する加
算／減算演算からマスクし、または、加算／減算
を施されているＡオペランド／Ｂオペランドの次
のバイトに関連する加算／減算演算に挿入（セツ
ト）することができる。セツト／マスク論理回路
はそのような桁上げに関する「どちらでもよい」
状態を活動化することができる。この状態では、
特定バイトのバイト加算／バイト減算から生じる
桁上げが、関連するオペランドの特定バイトに対
する演算に応じてそのような桁上げが自然に生じ
るに従つて、Ａオペランドまたは処理済みＢオペ
ランドの次のバイトと関連するバイト加算／バイ
ト減算に繰り越されたり、繰り越されなかつたり
する。特別な加算回路が、Ａオペランド、セツト
アツプ論理回路の出力、およびセツト／マスク論
理回路の出力に応じて、加算／減算を施されてい
るＡオペランドおよび処理済みＢオペランドに関
連する特定のバイトのビツト０−５に対する演算
を実行し、Ａオペランドおよび処理済みＢオペラ
ンドの特定のバイトのビツト６に対する演算を実
行し、Ａオペランドおよび処理済みＢオペランド
の特定のバイトのビツト７に対する演算を実行
し、Ａオペランドおよび処理済みＢオペランドの
特定バイトのビツト０−５、ビツト６およびビツ
ト７に関連する演算の結果を連結する。連結され
た結果は、Ａオペランドおよび処理済みＢオペラ
ンドに関連する特定バイトの和または差を表わ
す。 Ｅ 実施例 E1 全体の構成 第１図を参照すると、本発明の並列加算機構
のダイアグラムが示されている。 第１図で、Ａオペランド１０は特別加算回路
２０に入力される。Ｂオペランド（B0−Bn）
１２はセツトアツプ論理回路１４に入力され
る。セツトアツプ論理回路１４はさらに、修正
されたＢオペランド（B0＃ −Bn＃ ）１２を含
むレジスタ１６に入力され、セツトアツプ論理
回路１４は特定の命令制御に応答する。レジス
タ１６中の修正されたＢオペランドは特別加算
回路２０に入力される。セツト／マスク論理回
路１８は命令制御および正則減算制御に応答す
る。セツト／マスク論理回路１８はマスク出力
信号、セツト出力信号、桁上げ（Cin）出力信
号を発生し、これらの信号はそれぞれ特別加算
回路２０に入力される。特別加算回路２０は、
Ａオペランド、修正されたＢオペランド、マス
ク出力信号およびセツト出力信号に応答する補
助関数回路２０ａと、Ａオペランド、修正され
たＢオペランド、マスク出力信号、セツト出力
信号および桁上げ（Cin）出力信号に応答する
擬似桁上げ回路２０ｂを備えている。和回路２
０ｃは補助関数回路２０ａ、擬似桁上げ回路２
０ｂおよびセツト信号に応答して、マスク出力
信号、セツト出力信号およびCin信号に応じ
て、Ａオペランドと修正されたＢオペランドの
和をもたらす。和回路２０ｃは、Ａオペランド
および修正されたＢオペランドと関連するビツ
ト０−５の和を表わす第１の和を決定し、Ａオ
ペランドおよび修正されたＢオペランドと関連
するビツト６の和を表わす第２の和を決定し、
Ａオペランドおよび修正されたＢオペランドと
関連するビツト７の和を表わす第３の和を決定
し、第１の和と第２の和を連結して結果を発生
し、この結果と第３の和を連結して最終結果を
出力信号として発生する。この最終結果はＡオ
ペランドとＢオペランドの和であり、この加算
は命令制御および正則減算制御に基づいて実行
される。 E2 セツトアツプ論理回路１４の構成 第２図には、セツトアツプ論理回路１４の構
成が示されている。第２図で、セツトアツプ論
理回路１４は、第１図に示すようにＢオペラン
ドおよび命令制御を受け取る。命令制御には、
バイト（０）加算、バイト（０）減算、バイト
(1)加算、バイト(1)減算、…、バイト(b)加算、バ
イト(b)減算、…、バイト(n)加算、バイト(n)減算
が含まれる。ＢオペランドにはB0、B1、…、
Bb、…、およびBnが含まれる。第２図の命令
制御は第１のORゲート・グループ１４ａ，１
４ｂ，１４ｃ，１４ｄと、第１の排他的OR
（XOR）ゲート・グループ１４ｅないし１４ｈ
を活動化する。第１のORゲート・グループ１
４ａないし１４ｄの出力はNORゲート・グル
ープ１４ｉないし１４Ｌの入力を活動化する。
NORゲート・グループ１４ｉないし１４ｌの
出力は第１のANDゲート・グループ１４ｍ，
１４ｎ，１４ｐ，１４ｑの入力を活動化する。
ANDゲート１４ｍ，１４ｎ，１４ｐ，１４ｑ
の出力はXORゲート１４ｅないし１４ｈの入
力を活動化する。最後に、ＢオペランドB0−
Bnは第１のANDゲート・グループ１４ｍ，１
４ｎ，１４ｐ，１４ｑのそれぞれの入力を活動
化する。XORゲート１４ｅないし１４ｈの出
力は修正されたＢオペランドB0＃ −Bn＃ であ
る。 動作時には、第２図のセツトアツプ論理回路
１４はＢオペランドB0−Bnおよび命令制御に
応答し、命令制御に応じてＢオペランドB0−
Bnを修正して、修正されたＢオペランドB0＃
−Bn＃ を発生する働きをする。 E3 セツト／マスク論理回路１８の構成 第３図には、セツト／マスク論理回路１８の
構成が示されている。第１図に示すように、セ
ツト／マスク論理回路は命令制御および正則減
算制御を受け取つて、マスク出力信号、セツト
出力信号および桁上げ（Cin）出力信号を発生
する。第３図は、命令制御はORゲート１８(1)
ないし１８(n)に入力される。これらのORゲー
ト１８(1)ないし１８(n)の出力はセツト出力信号
およびマスク出力信号、セツト０、マスク０、
セツト１、マスクｂ−１、セツトｂ、マスクｎ
−１である。桁上げ出力信号（Cin）はORゲ
ート１８(n)から出力される。 動作時には、セツト／マスク論理回路１８
は、対応する２つの先行データ・バイトが算術
演算を施されているときに、先行バイトから次
のバイトに桁上げを繰り越させ、または桁上げ
の繰越しを禁止し、または、桁上げの繰越しに
関連して「どちらでもよい」状態を活動化す
る。たとえば、２組の２進データB0−B3と
B0′−B3′を含む以下の加算演算を考えてみる。 B0 B1 B2 B3 B0′ B1′ B2′ B3′ セツト(2)＝１かつマスク(2)＝０の場合（ただ
し、２は第１および第２の組の２進データB2
とB2′の第３データ・バイトを表わす）、演算
B3＋B3′を実行するとき、この演算から桁上げ
「１」が正常に生じるなら、セツト(2)＝１によ
る演算の本来の順序がどうであれ、桁上げ
「１」は次のデータ・バイトB2およびB2′に強
制的に繰り越される。この桁上げの強制では、
B2／B2′演算でそのような桁上げが必要かどう
かにかかわらず、演算B2＋B2′で「１」を考慮
する必要がある。しかし、セツト(2)＝０かつマ
スク(2)＝１の場合は、次のデータ・バイトB2
およびB2′に桁上げ「１」を繰り越すことが禁
止される。この桁上げの禁止により、演算B2
＋B2′で「１」を考慮することが完全に妨げら
れる。セツト(2)＝０かつマスク(2)＝０の場合
は、桁上げ「１」は、演算の本来の順序に応じ
て次のバイトに桁上げされたり、桁上げされな
かつたりする。すなわち、桁上げが生じる場合
は次のバイトに繰り越されるが、桁上げが生じ
なかつた場合は次のバイトに繰り越されない。 E4 特別加算回路２０の構成 次に第４図には、特別加算回路２０の構成が
示されている。第４図は、補助関数回路２０
ａ、擬似桁上げ回路２０ｂおよび和回路２０ｃ
の構成は、それぞれブール式を使つて記述する
ことができる。 補助関数回路２０ａは以下のブール式で記述
される。 ｍ＝（ｂ×８）−１ ただし、ｂはバイトの数に対応する。 Ji−１＝Mi−1T（ｉ＋１，ｍ）（Tm＋１＋
SETb） Ki−１＝Mi−1G＃ （ｉ，ｍ） ＋Hi−１（Ｔ（ｉ＋１，ｍ） （Tm＋１＋SETb））′Ｇ＃ （ｉ，ｍ）′ Yi−１＝Hi−1G＃ （ｉ，ｍ）′；and Ei−１＝Mi−１（Ｇ＃ （ｉ，ｍ）＋
Ti′MASKb） 擬似桁上げ回路２０ｂは以下のブール式で記
述される。 ブール式： Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ）＋MASKb′T
（ｍ＋２，ｚ＋１） Ｓ（ｚ＋１，ｋ）＋SETb 和回路２０ｃは以下のブール式で記述され
る。 (1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ml＋１，ｚ）′ ただし、Ji−１、Ki−１、Ｓ（ｍ＋１，ｚ）、
Yi−１、Ei−１およびＳ（ｍ＋１，ｚ）′は、
上記の擬似桁上げ回路２０ｂおよび補助関数回
路２０ａを表わす式で定義されている。上記の
ブール式(1)は、加算を施されている２つの各デ
ータ・バイトに関連する最初の６ビツト（０−
５）の和を表わす。 (2) SUMi＋６ ＝（Hi6′Gi＋7SETb′＋Hi＋6Ti＋7′ ＋Hi＋6′Ti＋7SETb＋Hi＋6′Ti＋7Ti ＋８＋Hi＋6Gi−7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15）＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′ 加算を施されている２つの各データ・バイト
に関連するビツト６、すなわち、ビツト６、
14、22等については、上記ブール式(2)を使用す
る（ただし、ｉ＝０，８，16，…）。 (3) SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti ＋８＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi ＋7S（ｉ＋８，ｉ＋15）′ 加算を施されている２つの各データ・バイト
に関連するビツト７、すなわち、ビツト７、
15、23等については、上記ブール式(3)を使用す
る。ただし、ｉ＝０、８、16…である。 Hi、Ti、Gi等、上記で定義されていない他
の変数は、本明細書の付録１に記載された式(1)
ないし(3)の証明で完全に定義されている。 第４図で、補助関数回路２０ａは以下の回
路、すなわちTi−１回路２０ａ１、Gi−１回
路２０ａ２、Hi−１回路２０ａ３、Mi−１回
路２０ａ４、Ｇ＃ （ｉ，ｍ）回路２０ａ５、Ｔ
（ｉ，ｍ）回路２０ａ６、Ji−１回路２０ａ７、
Ki−１回路２０ａ８、Yi−１回路２０ａ９、
およびEi−１回路２０ａ１０を含んでいる。
Ti−１回路２０ａ１、Gi−１回路２０ａ２、
Hi−１回路２０ａ３およびMi−１回路２０ａ
４は、それぞれＡオペランド・バイト（Ai）
および修正されたＢオペランド・バイト（Bi）
に応答する（すなわち、直接接続されている）。
Ｇ＃ （ｉ，ｍ）回路２０ａ５は、Ti−１回路
２０ａ１とGi−１回路２０ａ２に応答する。
Ｔ（ｉ，ｍ）回路２０ａ６は、Ti−１回路２０
ａ１のみに応答する。Ji−１回路２０ａ７は、
Ｔ（ｉ，ｍ）回路２０ａ６、Ti−１回路２０ａ
１、Mi−１回路２０ａ４、およびセツト／マ
スク論理回路１８からのセツト出力信号に応答
する。Ki−１回路２０ａ８は、Ｇ＃ （ｉ，ｍ）
回路２０ａ５、Ｔ（ｉ，ｍ）回路２０ａ６、Hi
−１回路２０ａ３、Mi−１回路２０ａ４、Ti
−１回路２０ａ１、およびセツト／マスク論理
回路１８からのセツト出力信号に応答する。
Yi−１回路２０ａ９は、Ｇ＃ （ｉ，ｍ）回路
２０ａ５とHi−１回路２０ａ３に応答する。
最後に、Ei−１回路２０ａ１０は、Mi−１回
路２０ａ４、Ｇ＃ （ｉ，ｍ）回路２０ａ５、
Ti−１回路２０ａ１、およびセツト／マスク
論理回路１８からのマスク出力信号に応答す
る。 第４図で、擬似桁上げ回路２０ｂは、Ｔ（ｉ，
ｍ）回路２０ａ６、Ｇ＃ （ｉ，ｍ）回路２０ａ
５、セツト／マスク論理回路１８からのセツト
出力信号およびマスク出力信号に応答するＳ
（ｍ＋１，ｚ）回路２０ｂ１から成る。 第４図で、和回路２０ｃは、バイト（０）に
ついての和、バイト(1)についての和…、バイト
(b)についての和、…、およびバイト(n)について
の和の各部分に分割される。したがつて、Ａオ
ペランドおよび修正されたＢオペランドを構成
する個々のバイトが加算／減算またはバイト加
算／減算を施されていることが理解できる。 第５図には、第４図のTi−１回路２０ａ１、
Gi−１回路２０ａ２、Hi−１回路２０ａ３お
よびMi−１回路２０ａ４の各々を表わす単一
構成が示されている。Ti−１回路はTi−１信
号を発生し、Gi−１回路はGi−１信号を発生
し、Hi−１回路はHi−１信号を発生し、Mi−
１回路はMi−１信号を発生する。第５図で、
ANDゲート２０ａ(1)、ORゲート２０ａ(2)、排
他的OR（XOR）ゲート２０ａ(3)はそれぞれ前
のＡオペランドAi−１および前の修正された
ＢオペランドBi−１を受け取る。これらの各
ゲートの出力は、それぞれGi−１信号、Ti−
１信号、およびHi−１信号を発生する。XOR
ゲート２０ａ(3)の出力はXORゲート２０ａ(4)
の入力に接続され、XORゲート２０ａ(4)の他
方の入力はORゲート２０ａ(5)の出力に接続さ
れている。ORゲート２０ａ(5)の入力は、それ
ぞれ現在のＡオペランドAiおよび修正された
ＢオペランドBiを受け取る。XORゲート２０
ａ(4)の出力はMi−１信号である。 第６図には、第４図のＧ＃ （ｉ，ｍ）回路２
０ａ５およびＴ（ｉ，ｍ）回路２０ａ６の各々
を表わす単一構成が示されている。Ｇ＃ （ｉ，
ｍ）回路２０ａ５およびＴ（ｉ，ｍ）回路２０
ａ６は、Ti−１回路２０ａ１およびGi−１回
路２０ａ２の出力を受け取る。Ti−１回路２
０ａ１の出力は、信号発生の対象となる考慮中
のビツト位置に応じてTi−１信号、Ti信号、
Ti＋１信号、Ti＋２信号等になる。Gi−１回
路２０ａ２についても同じことが当てはまる。
第６図で、Gi信号およびGi＋１信号は、ORゲ
ート２０ａ(6)に直接入力される。Ti＋１信号
およびTi＋２信号はANDゲート２０ａ(7)に入
力され、その出力がORゲート２０ａ(6)に入力
される。Ti＋１信号およびTi＋２信号はAND
ゲート２０ａ(8)に入力され、その出力がGi＋
３信号と共にANDゲート２０ａ(9)に入力され、
ANDゲート２０ａ(9)の出力はORゲート２０ａ
(6)に入力される。Ti＋１信号、Ti＋２信号、
Ti＋３信号は、ANDゲート２０ａ(10)でAND
演算されて合成Ti信号を発生し、合成Ti信号
はさらにANDゲート２０ａ(11)で対応するGi＋
４信号とAND演算され、その出力がORゲート
２０ａ(6)に入力される。以下、自明のように進
行する。すなわちTi信号はAND演算されて合
成Ti信号を発生し、合成Ti信号は対応するGi
信号とAND演算され、その出力がORゲート２
０ａ(6)に入力される。ORゲート２０ａ(6)の出
力はＧ＃ （ｉ，ｍ）であり、これは第４図のＧ
＃ （ｉ，ｍ）回路２０ａ５の出力である。さら
に、Ti、Ti＋１、Ti＋２、Ti＋３、…、Tm
−１、Tm等のすべてのTi信号がANDゲート
２０ａ(12)に入力される。ANDゲート２０ａ(12)
の出力はＴ（ｉ，ｍ）であり、これは第４図の
Ｔ（ｉ，ｍ）回路２０ａ６の出力である。 第７図には、第４図のJi−１回路２０ａ７、
Yi−１回路２０ａ９およびEi−１回路２０ａ
１０の各々を表わす単一構成が示されている。
第４図で、Ji−１回路、Yi−１回路およびEi−
１回路はすべて以下の信号、すなわちＴ（ｉ，
ｍ）回路２０ａ６からのＴ（ｉ，ｍ）信号、Ti
−１回路２０ａ１からのTi信号、Mi−１回路
２０ａ４からのMi信号、セツト／マスク回路
１８からのセツト出力信号、Ｇ＃ （ｉ，ｍ）回
路２０ａ５からのＧ＃ （ｉ，ｍ）信号、Hi−
１回路２０ａ３からのHi信号、およびセツ
ト／マスク回路１８からのマスク出力信号に応
答する。第７図で、Mi信号はMi−１、Ｔ（ｉ，
ｍ）信号はＴ（ｉ＋１，ｍ）、Ti信号はTiおよ
びTm＋１、Hi信号はHi−１である。第７図
の出力は信号Ji−１、Yi−１およびEi−１であ
る。第７図の回路は、ORゲートａ７(1)、AND
ゲートａ７(2)、インバータａ７(3)、ANDゲー
トａ７(4)、インバータａ７(5)、ANDゲートａ
７(6)、ORゲートａ７(7)およびANDゲートａ７
(8)を含んでいる。 第８図には、第４図のKi−１回路２０ａ８
の構成が示されている。第８図で、Ki−１回
路２０ａ８は以下の信号、すなわちＴ（ｉ，ｍ）
回路２０ａ６（Ｔ（ｉ＋１，ｍ））からのＴ（ｉ，
ｍ）信号、Ti−１回路２０ａ１（Tm＋１）か
らのTi信号、Mi−１回路２０ａ４（Mi−１）
からのMi信号、セツト／マスク回路１８から
のセツト出力信号、Ｇ＃ （ｉ，ｍ）回路２０ａ
５（Ｇ＃ （ｉ，ｍ））からのＧ＃ （ｉ，ｍ）信
号、およびHi−１回路２０ａ３（Hi−１）か
らのHi信号に応答する。第８図からの出力は
Ki−１信号である。第８図のKi−１回路２０
ａ８は、ORゲートａ８(1)、NANDゲートａ８
(2)、ANDゲートａ８(3)、ORゲートａ８(4)、イ
ンバータａ８(5)およびANDゲートａ８(6)を含
んでいる。 第９図には、第１図および第４図の擬似桁上
げ回路２０ｂに関連するＳ（ｍ＋１，ｚ）回路
２０ｂ１の構成が示されている。第９図で、Ｓ
（ｍ＋１，ｚ）回路２０ｂ１は以下の信号、す
なわちCin、第１図のセツト／マスク論理回路
１８からのセツト出力信号およびマスク出力信
号、第４図のＧ＃ （ｉ，ｍ）回路２０ａ５から
の出力信号、および第４図のＴ（ｉ，ｍ）回路
２０ａ６からの出力信号に応答する。第９図
で、Ｇ＃ （ｉ，ｍ）信号は信号Ｇ＃ （ｍ＋１，
ｚ）として現われ、Ｇ＃ （ｚ＋１，ｎ）信号お
よびＴ（ｉ，ｍ）信号は信号Ｔ（ｍ＋２，ｚ＋
１）、Ｔ（ｚ＋２，ｎ）として現われる。第９図
のＳ（ｍ＋１，ｚ）回路２０ｂ１の出力はＳ（ｍ
＋１，ｚ）である。第９図のＳ（ｍ＋１，ｚ）
回路２０ｂ１は、インバータｂ１(1)、ANDゲ
ートｂ１(2)、ANDゲートｂ１(3)、ORゲートｂ
１(4)、ANDゲートｂ１(5)およびORゲートｂ１
(6)を含んでいる。 第１０図、第１１図および第１２図には、第
４図の和回路２０ｃの構成が示されている。第
４図で、和回路２０ｃは補助関数回路２０ａお
よび擬似桁上げ回路２０ｂから出力信号を受け
取り、それに応答して、ＡオペランドおよびＢ
オペランドの加算の「結果」を発生することに
留意されたい。「結果」は、上述し、かつ以下
に繰り返す和の式によつて定義される。SUMi
−１は第１０図の出力信号であり、下記の式(1)
に現われ、SUMi＋６は第１１図の出力信号で
あり、下式(2)に現われ、SUMi＋７は第１２図
の出力信号であり、下式(3)に現われる。 (1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ただし、Ji−１、Ki−１、Ｓ（ｍ＋１，ｚ）、
Yi−１、Ei−１およびＳ（ｍ＋１，ｚ）′は、
上記で擬似桁上げ回路２０ｂおよび補助関数回
路２０ａを表わす式によつて定義されている。
上記のブール式(1)は、加算を施されている２つ
の各データ・バイトと関連する最初の６ビツト
（０−５）の和を表わす。 (2)SUMi＋６＝ （Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi＋6′Ti＋7SETb＋Hi＋6′Ti ＋7Ti＋８＋Hi＋6Gi＋7′Ti ＋8′SETb′）Ｓ（ｉ＋８，ｉ＋15）＋（Hi＋
6′Gi ＋７＋Hi＋6Gi＋7′）Ｓ（ｉ＋８，ｉ＋
15）′ 加算を施されている２つの各データ・バイト
に関連するビツト６、すなわち、ビツト６、
14、22等については、上記のブール式(2)を使用
する（ただし、ｉ＝０，８，16，…）。 (3) SUMi＋７ ＝（Hi＋7Ti＋8′SETb′ ＋Hi＋7′Ti＋８＋Hi＋7′SETb）Ｓ（ｉ ＋８，ｉ＋15）＋Hi＋7S（ｉ＋８，ｉ＋
15）′ 加算を施されている２つの各データ・バイト
と関連するビツト７、すなわち、ビツト７、
15、23等については、上記のブール式(3)を使用
する。（ただし、ｉ＝０，８，16，…）。 第１０図では、ORゲートｃ１、ANDゲート
ｃ２、ORゲートｃ３、ORゲートｃ４、イン
バータｃ５およびANDゲートｃ６を含む回路
から、結果SUMi−１が生成される。ORゲー
トｃ１は第７図および第８図の回路からそれぞ
れJi−１信号およびKi−１信号を受け取り、
ANDゲートｃ２およびインバータｃ５は第９
図の擬似桁上げ回路２０ｂからＳ（ｍ＋１，ｚ）
信号を受け取る。ORゲートｃ４は第７図の回
路からYi−１信号およびEi−１信号を受け取
る。ANDゲートｃ２およびｃ６はORゲートｃ
３に供給され、ORゲートｃ３はSUMi−１出
力信号を発生する。 第１１図では、インバータｃ７ないしｃ１
２、ANDゲートｃ１３ないしｃ１９、ORゲー
トｃ２０と２１、ANDゲートｃ２２と２３、
および出力和信号SUMi＋６を発生するORゲ
ートｃ２４を含む回路から、結果SUMi＋６が
生成される。インバータｃ７はセツト出力信号
を受け取り、インバータｃ８ないしｃ１１は第
４図のTi−１回路２０ａ１、Gi−１回路２０
ａ２、Hi−１回路２０ａ３からそれぞれTi、
Gi、Hi出力信号を受け取る。インバータｃ１
２は第９図の擬似桁上げ回路２０ｂ１からＳ
（ｉ＋８，ｉ＋15）出力信号を受け取る。 第１２図では、インバータｃ２４ないしｃ２
７、ANDゲートｃ２８ないしｃ３０、ORゲー
トｃ３１、ANDゲートｃ３２とｃ３３、およ
び出力和信号SUMi＋７を発生するORゲート
ｃ３４を含む回路から、結果SUMi＋７が生成
される。インバータｃ２４はセツト／マスク論
理回路１８からセツト出力信号を受け取り、イ
ンバータｃ２５とｃ２８は第４図のTi−１回
路２０ａ１およびHi−１回路２０ａ３からそ
れぞれTiおよびHi出力信号を受け取る。イン
バータｃ２７は第４図および第９図の擬似桁上
げ回路２０ｂ１からＳ（ｉ＋８，ｉ＋15）出力
信号を受け取る。 E5 全体の動作 次に、図面の第１図を参照しながら、本発明
の並列加算機構の演算の機能的説明を行なう。 第１図には、本発明の並列加算機構が示され
ている。第１図の並列「バイト」加算機構によ
り下記の４種類の演算が実行される。 １ 正則加算 ２ 正則減算 ３ バイト加算 ４ バイト減算 この考察では、２つのオペランドＡおよびＢ
を想定する。各オペランドは長さ32ビツトであ
るが、32ビツトのオペランドに関して以下で引
き出されるどのような結論も、他の任意の幅の
オペランドに関しても引き出すことができる。
オペランドＡおよびＢは以下のように表わされ
る。 Ａ＝（A0 A1 A2…A29 A30 A31） Ｂ＝（B0 B1 B2…B29 B30 B31） 第１図で、32ビツトの「Ａ」オペランドおよ
び32ビツトの「Ｂ」オペランドについて以下の
演算が実行される。 １ 正則加算 Ａ＋Ｂ＝（A0 A1 A2…A29 A30 A31） ＋（B0 B1 B2…B29 B30 B31） ただし、「＋」は加算を示す。 ２ 正則減算 Ａ−Ｂ＝（A0 A1 A2…A29 A30 A31） −（B0 B1 B2…B29 B30 B31） ただし、「−」は減算を示す。 ３ バイト加算“［Ａ＋Ｂ］バイト１” ＡオペランドおよびＢオペランドはそれぞ
れ複数のバイトを含む。Ａオペランドおよび
Ｂオペランドは幅32ビツトなので、Ａオペラ
ンドに４バイト、Ｂオペランドに４バイト、
すなわち、バイト０、１、２、３がある。バ
イト０は最上位バイトであり、バイト３は最
下位バイトである。以下の考察では、記号
「｜｜」は「と連結される」という意味を有
するものとする。バイト１（第２のバイト）
に関してバイト加算が実行される場合、以下
の演算が実行される。 ［Ａ＋Ｂ］byte1＝［A0 A1…A7］ ｜｜［A8 A9…A15］ ＋［B8 B9…B15］｜｜［A16 A17…A31］ この演算では、Ａの第１バイトが、Ａの第
３バイトおよび第４バイトと連結されたＡお
よびＢの第２バイトの加算と連結される。他
の任意のバイトについても同じ演算を実行す
ることができる。 ４ バイト減算“［Ａ−Ｂ］バイト１” 上記３のバイト加算と同様、バイト１、す
なわち、２番目のバイトについてバイト減算
が実行されるものとする。 ［Ａ−Ｂ］byte1＝［A0 A1…A7］ ｜｜［A8 A9…A15］ −［B8 B9…B15］｜｜ ［A16 A17…A31］ この演算では、Ａの第１バイトが、Ａの第
３および第４バイトと連結されたＡの第２バ
イトからのＢの第２バイトの減算と連結され
る。同様に、他の任意のバイトについても同
じ演算を実行することができる。 第１図で、並列加算機構は上記４種類の演算
の各々を実行する。Ａオペランドはレジスタ１
０に記憶され、Ｂオペランドはレジスタ１２に
記憶される。ＡオペランドおよびＢオペランド
は、命令制御および正則減算制御を含む一組の
命令と共に、本発明の並列加算機構に入力され
る。セツトアツプ論理回路１４はＢオペランド
を受け取り、Ｂオペランドを修正し、修正され
たＢオペランドＢ＃ を発生し、修正されたＢオ
ペランドＢ＃ はレジスタ１６に記憶される。Ｂ
オペランドは、実行される特定の演算に特有の
方式でセツトアツプ論理回路１４によつて修正
される。たとえば、バイト加算演算が実行され
る場合は、Ｂオペランドはバイト加算演算に特
有の第１の方式で修正され、一方、バイト減算
が実行される場合は、Ｂオペランドはバイト減
算演算に特有の第２の方式で修正される。した
がつて、Ａオペランドおよび修正されたＢオペ
ランドＢ＃ が特別加算回路２０に入力される。
セツトアツプ論理回路１４の詳細な機能につい
ては後で説明する。セツトｂ／マスクｂ論理回
路１８はセツト出力信号SETb；マスク出出力
信号MASKbおよび桁上げ出力信号Cinを発生
する。これらは、上記４種類の演算を実行する
ため特別加算回路２０で必要とされる情報であ
る。セツト出力信号SETbおよびマスク出力信
号MASKbを使つて、先行バイトから生じる桁
上げを、処理を受ける次のバイトに繰り越さ
せ、先行バイトから生じる桁上げが次のバイト
に繰り越されるのを禁止し、または、演算の本
来の順序に応じてそのような桁上げを強制した
り禁止したりする。減算演算（Ａ−Ｂ）が実行
されているときは、桁上げ出力信号「Cin」は
「１」にセツトされる。減算演算はＡ＋B′＋１
という演算を実行することにより実行される。
ただし、「B′」はＢの逆数であり、「１」は桁
上げ出力信号「Cin」である。差Ａ−Ｂはこの
演算の結果から最初の最上位の２進ビツトを取
り去つたものである（たとえば、1001が結果で
ある場合、差は001になり、最初の「１」は無
視される）。次に図面の第３図を参照して、セ
ツト／マスク論理回路１８の詳細な機能につい
て説明する。特別加算回路２０はＡオペランド
および修正されたＢオペランドの各バイトを一
度に１バイトずつ処理する。特別加算回路２０
はＡオペランド、修正されたＢオペランドＢ
＃ 、マスク出力信号、セツト出力信号および桁
上げCin出力信号に応答して上記４種類の演算
の１つを実行し、処理された結果をもたらす。
下記でセツトアツプ論理回路に関して述べる第
１の方式でＢオペランドが修正される場合、処
理された結果はバイト加算演算を反映し、下記
でセツトアツプ論理回路に関して述べる第２の
方式でＢオペランドが修正される場合は、処理
された結果はバイト減算演算を反映する。 E6 セツトアツプ論理回路１４の動作 次に図面の第２図を参照して、セツトアツプ
論理回路１４の機能的動作について説明する。 セツトアツプ論理回路１４はＢオペランドＢ
から修正されたＢオペランドＢ＃ を発生し、Ｂ
＃ は特別加算回路２０に入力される。Ｂ＃ の正
確な形式は、上記４種類の演算のどれが実行さ
れるかによつて変わる。したがつて、セツトア
ツプ論理回路１４は、機能上の視点から、上記
４種類の演算の各々についてオペランドＢから
オペランドＢ＃ を以下のように発生する。 １ 正則加算 ＢオペランドＢを使つて正則加算を実行する
場合、Ｂ＃ ＝Ｂである。修正されたＢオペラン
ドＢ＃ を発生するとき、Ｂオペランドは全く変
更されない。 ２ 正則減算 ＢオペランドＢを使つて正則減算を実行する
場合、Ｂ＃ ＝B′である。ただし、B′はＢのビ
ツトごとの反転である。 ３ バイト加算 Ｂオペランドの特定のバイトについてバイト
加算を実行する場合、加算演算に関係するＢの
特定バイトを除くＢのすべてのバイトを０にす
ることにより、Ｂ＃ がＢから生成される。たと
えば、32ビツトのＢオペランド、Ｂ＝［B0，
B1…B31］の場合、バイト０、１、２、３の
２番目のバイトであるバイト１が加算を施され
るとき、Ｂ＃ は次のようになる。 Ｂ＃ ＝［00000000］｜｜ ［B8 B9…B15］｜｜［000…０］ この例では、ＢからＢ＃ を発生するために
は、Ｂの最初のバイトを０にし、Ｂ＃ の２番目
のバイトはＢの２番目のバイトに等しく、Ｂの
３番目および４番目のバイトを０にする。同様
に、他の任意のバイトについても同じ演算を行
なうことができる。 ４ バイト減算 ＢオペランドＢの特定のバイトについてバイ
ト減算を実行する場合、減算演算に関係するＢ
の特定バイトを除くＢのすべてのバイトを０に
することにより、Ｂ＃ がＢから生成される。さ
らに、Ｂのその特定バイトはビツト毎の反転操
作を施される。たとえば、32ビツトのＢオペラ
ンドの場合、Ｂ＝［B0，B1…B31］である。バ
イト０、１、２、３の２番目のバイトであるバ
イト１が減算を施されるとき、Ｂ＃ は次のよう
になる。 Ｂ＃ ＝［00000000］｜｜ ［B8′ B9′…B15′］｜｜［000…０］ ただし、B′はＢの反転である。 この例では、ＢからＢ＃ を発生するため、Ｂ
の最初のバイトを０にし、Ｂの２番目のバイト
を反転し、Ｂの３番目および４番目のバイトを
０にする。同様に、他の任意のバイトに関して
も同じ演算を行なうことができる。 第１図の「命令制御」がセツトアツプ論理回
路１４に入力される。「命令制御」は特定の命
令を含み、この特定命令は、セツトアツプ論理
回路１４に上記４種類の演算の１つを実行する
よう指示する。セツトアツプ論理回路１４にど
んな命令が入力されるかに応じて、セツトアツ
プ論理回路１４は、上記４種類の関数演算の１
つを使つて、ＢからＢ＃ を計算する。 E7 セツト／マスク論理回路１８の動作 次に図面の第３図を参照しながら、セツト／マ
スク論理回路１８の関数演算について説明する。 セツト／マスク論理回路の出力信号はSETb出
力信号、MASKb出力信号および桁上げ「Cin」
出力信号である。Ａオペランドおよび修正された
Ｂオペランドの各バイト（最下位バイトを除く）
毎に、セツトSETb出力信号およびマスク
MASKb出力信号が存在する。この例では、バイ
トはバイト０、１、２、３である。バイト０ない
し２に対しては、SETbおよびMASKbを供給し
なければならず、バイト３に対しては、「Cin」
桁上げ出力信号を供給しなければならない。第３
図では、SETb、MASKbおよびCinは次のよう
に計算される。 １ 正則加算の場合は、すべてのｂに対して
MASKb＝SETb＝Cin＝０である。 ２ 正則減算の場合は、すべてのｂに対して
MASKb＝SETb＝０であり、Cin＝１であ
る。 ３ バイト１についてのバイト加算の場合、
Cin＝０、MASK0＝１、MASK2＝０、
SET0＝０、SET1＝０、かつｂに対して
SETb＝０である。他の任意のバイトについ
ても同様である。 ４ バイト１についてのバイト減算の場合、
Cin＝０、MASKO＝１、MASK1＝０、
MASK2＝０、SET0＝０、SET1＝１、
SET2＝０である。バイト０および２の場合
も同様である。バイト３の場合は、Cin＝
１、MASK2＝１であり、他のすべては０で
ある。 機能上の見地から、SET、MASKおよび
Cin出力信号が上記のように計算されるのは
以下の理由による。 ａ 正則加算の場合、演算に応じて桁上げが
自然に生じることによる桁上げの伝播が行
なわれるように、すべてのマスクおよびセ
ツトおよびCinを０に等しくしなければな
らない。 ｂ 正則減算の場合、演算に応じて桁上げが
自然に生じることによる桁上げの伝播が行
なわれるように、すべてのマスクおよびセ
ツトを０に等しくしなければならない。
Cinは１に等しくなければならない。修正
されたＢオペランド（この場合は、Ｂの１
の補数）に１（Cin＝１）を加算すると、
Ｂ＃ は−Ｂに等しくなる。したがつて、正
則減算は（Ａ＋（−Ｂ））になる。たとえ
ば、Ａ＝110、Ｂ＝101で、Ａ−Ｂが演算で
あると仮定する。したがつて、Ａ−Ｂ＝
001である。すなわち、110（Ａ）＋010（B′）
＋１（Cin）＝1001となり、最初の「１」を
無視すると、「001」が残る。 ｃ バイト加算の場合、加算に関係するバイ
トの桁上げは、上位バイトに影響を及ぼさ
ないように、禁止しなければならない。そ
うするには、上位バイトのマスク
（MASK0）を１に等しくする。 ｄ バイト減算の場合、減算に関係するバイ
トへの桁上げは、そのバイトに対するセツ
ト（SET1）を１に等しくすることにより
セツトしなければならない。Ｂオペランド
の関係バイトの１の補数が修正されたＢオ
ペランド中に提示されるので、次にバイト
減算が実行される。また、関係バイトの桁
上げは、上位バイトに影響を及ぼさないよ
うに、禁止しなければならない。そうする
には、上位バイトのマスク（MASK0）を
１に等しくする。 E8 特別加算回路２０の動作 次に第４図ないし第１２図を参照して、特別
加算回路２０の関数演算について説明する。 補助関数回路２０ａは、Ａオペランド「Ａ」、
修正されたオペランド「Ｂ＃ 」、SETb、およ
びMASKbを受け取り、Ａ、Ｂ＃ 、SETbおよ
びMASKbに応答して以下の出力信号を発生す
るための以下の回路を含んでいる。すなわち、
それぞれTi−１出力信号、Gi−１出力信号お
よびHi−１出力信号を発生するためのTi−１、
Gi−１およびHi−１回路、それぞれJi−１出
力信号、Ki−１出力信号、Yi−１出力信号お
よびEi−１出力信号を発生するためのJi−１、
Ki−１、Yi−１およびEi−１回路を含んでい
る。これらの出力信号は和回路２０ｃが受け取
る。 第１図、第４図および第９図の擬似桁上げ回
路２０ｂ，２０ｂ１は、セツト／マスク論理回
路１８のセツト出力信号およびマスク出力信号
に応じて、かつ第４図のGi(m)回路２０ａ５お
よびTi(m)回路２０ａ６の出力信号（それぞれ
Ａオペランドおよび修正されたＢオペランドの
関数である）に応じて、セツト／マスク論理回
路１８の桁上げ（Cin）出力信号（第９図）を
変更し、その変更を表わすＳ（ｍ＋１，ｚ）出
力信号を発生する。 和回路２０ｃは、セツト／マスク論理回路１
８からSETb出力信号、擬似桁上げ回路２０ｂ
からＳ（ｍ＋１，ｚ）出力信号、補助関数回路
２０ａから出力信号を受け取り、補助関数回路
２０ａからの出力信号、擬似桁上げ回路２０ｂ
からの出力信号、およびセツト／マスク論理回
路１８からのセツト出力信号に示された「変
数」を使つて、加算または減算を施されている
Ａオペランドおよび修正されたＢオペランドの
特定のバイトの和を表わす結果を発生する。結
果は以下の和の式に従つて生成される。 (1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ただし、Ji−１、Ki−１、Ｓ（ｍ＋１，１）、
Yi−１、Ei−１およびＳ（ｍ＋１，ｚ）′は、
擬似桁上げ回路２０ｂおよび補助関数回路２０
ａを表わす式によつて定義される。上記ブール
式は、加算を施されている２つの各データ・バ
イトに関連する最初の６ビツト（０−５）の和
を表わす。 (2) SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi＋6′Ti＋7SETb＋Hi＋6′Ti ＋7Ti＋８＋Hi＋6Gi＋7′Ti ＋8′SETb′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6Gi ＋７＋Hi＋6Gi＋7′）Ｓ（ｉ＋８，ｉ ＋15）′ 加算を施されている２つの各データ・バイト
に関連するビツト６、すなわち、ビツト６、
14、22等については、上記のブール式(2)を使用
しなければならない（ただし、ｉ＝０，８，
16，…）。 (3) SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti ＋８＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ 加算を施されている２つの各データ・バイト
に関連するビツト７、すなわち、ビツト７、
15、23等については、上記のブール式(3)を使用
しなければならない（ただし、ｉ＝０，８，
16，…）。 動作時には、特別加算回路２０は、Ａオペラ
ンド、セツトアツプ論理回路１４の出力および
セツト／マスク論理回路１８の出力に応答し
て、加算または減算を施されるＡオペランドお
よび修正されたＢオペランドに関連する特定バ
イトのビツト０−５に対して演算を実行し、Ａ
オペランドおよび修正されたＢオペランドの特
定バイトのビツト６に対して演算を実行し、Ａ
オペランドおよび修正されたＢオペランドの特
定バイトのビツト７に対して演算を実行し、Ａ
オペランドおよび修正されたＢオペランドの特
定バイトのビツト０−５、ビツト６およびビツ
ト７に関連する演算の結果を連結する。連結さ
れた結果は、Ａオペランドおよび修正されたＢ
オペランドに関連する特定バイトの和または差
を表わす。 前述の演算は、補助関数および擬似桁上げに
よつて実現され、適当な和の式に収斂する。こ
の擬似桁上げは、従来技術で記述された桁上げ
と等価でもなく、また等しくもない。この擬似
桁上げは、桁上げについての従来の記述と比較
すると、項が少なくなり、したがつて、実施す
る際のハードウエアおよび遅延がより少なくな
る。さらに、擬似桁上げは、従来の桁上げと比
較して、余分な項を追加することなく、従来の
桁上げよりも多くの関数を計算する。関数に対
する遅延を均衡させるため、補助関数は擬似桁
上げをビツト内に発生せず、すなわち、擬似桁
上げ発生のちようど１段階後に和を発生する。
和の式が擬似桁上げおよび補助関数を使用する
ものとすると、和の式は従来の公式とは異なる
が、付録１で証明するように必要とされる関数
に対する等価性を保持する。前述した加算／減
算、バイト加算／減算の公式は実行時間が一層
速く、並列方式で実行され、従来の和の形式よ
りも多くの関数を計算する。和の式はパラメー
タ方程式であり、これらの式がオペランドの特
定の長さによつて制限されないこと、すなわ
ち、擬似桁上げ回路２０ｂから出力される擬似
桁上げが、バイト加算およびバイト減算の特別
関数に必要とされるバイト境界に対して生成さ
れる場合には、和の式を任意の長さのオペラン
ドと共に使用できることを意味する。さらに、
技術に依存せず、したがつて新しい公式が、何
らの制限もなく任意の技術で実現できることが
暗示される。 E9 理論的な補足 1.0 表記法 １ Ｖ＝排他的OR ２ B′＝Ｂの１の補数 ３ SUMi−１＝ビツト位置ｉ−１における
和 2.00 序論 考察を容易にするため、32ビツトの加算回路を
想定する。定義により、バイト加算を含む32ビツ
トの加算回路は、32ビツトの加数中の４バイトの
１つを、32ビツトの被加数中のそれと対応するバ
イトに加算することができるものである。加数の
他のバイトは０であり、加算に関係しない被加数
のバイトは変更を加えないで和の出力に移さなけ
ればならない。 したがつて、和に移すべき被加数の未変更のバ
イトについては、加算に関係するバイトからの桁
上げを禁止しなければならないことになる。ま
た、減算が行なわれる場合は、関係するバイトへ
の桁上げを「１」の状態にセツトしなければなら
ない。ｍビツト加算回路という一般的な場合につ
いても、同様の考察が適用できる。 3.0 基礎知識 (3) Ｇ＃ （ｉ，ｍ） ＝Gi＋Gi＋１＋Ti＋1Gi＋２ ＋Ti＋1Ti＋2Gi ＋３＋……＋Ti＋1Ti＋2Ti＋３…… Tm−1Gm (3.0) Ｔ（ｉ，ｍ）＝TiTi＋1Ti＋２…… Tm−1Tm Ti＝Ai＋Bi，Gi＝AiBiの場合、 (3.1) Hi＝AiVBi；かつ (3.2) Mi＝HiVTi＋１ 上記のように仮定すると、適当な代入によ
り、下記の一組の式が加算と等価であることが
証明できる。 (3.3) SUMi−１ ＝Mi−1G＃ （ｉ，ｍ）＋Mi−1T（ｉ ＋１，ｍ＋１）Ｓ（ｍ＋１，ｚ）＋Hi −1T（ｉ＋１，ｍ＋１）′Ｇ＃ （ｉ，ｍ）′ ＋Hi−1G＃ （ｉ，ｍ）′Ｓ（ｍ＋１，ｚ）′ (3.4) Ｓ（ｍ＋１，ｚ） ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ＋２，ｚ＋１） Ｓ（ｚ＋１，ｋ） 4.0 桁上げのマスキング マスキングの場合は、バイトへの桁上げは、
強制的に「０」の状態にされるものと考えられ
る。加算に関係するバイトに隣接する上位のバ
イトへの桁上げは、和にもたらされる値に影響
を及ぼさないようにマスクしなければならな
い。 和の式（3.3）は以下の形に書くことができ
る。 （3.3）＝＞SUMi−１＝Zi−１ ＋Mi−1T(i+1,m+1)Ｓ(m+1,z) ＋Hi−1G＃ (i,m)′Ｓ(m+1,z)′ ただし、 Zi−１＝Mi−1G＃ （ｉ，ｍ） ＋Hi−1T(i+1,m+1)′Ｇ＃ (i,m)′ ＝Mi−1G＃ (i,m)＋Di−1G＃ (i,m)′ ただし、 Di−１＝Hi−1T(i+1,m+1)′ さらに、 SUMi−１＝Zi−１＋Wi −1S(m+1,z)＋Yi−1S(m+1,z)′ ただし、 Wi−１＝Mi−1T(i+1,m+1) Yi−１＝Hi−1G＃ （ｉ，ｍ）′ 最後に、 (4.1) SUMi−１ ＝(Wi-1+Zi-1)Ｓ(m+1,z) ＋(Yi-1+Zi-1)Ｓ(m+1,z)′ ただし、 Yi−１＋Zi−１＝Hi−1G＃ （ｉ，ｍ）′ ＋Mi−1G＃ (i,m)＋Di−1G＃ (i,m)′ ＝Hi−1G＃ (i,m)′＋Mi−1G＃ (i,m) ＋Hi−1T(i+1,m+1)′Ｇ＃ (i,m)′ ＝Hi−1G＃ （ｉ，ｍ）′＋Mi−1G＃ （ｉ，ｍ） ＝Yi−１＋Mi−1G＃ （ｉ，ｍ） バイトの考察が重要であるとすれば、すべての
バイトについてＳ（ｍ＋１，ｚ）が生成されると
想定しなければならない。この考察全体を通じて
の仮定は、Ｓまたは変更されたＳがバイトの境界
上に生成されることである。形式的に言うと、ｍ
＝（ｂ×８）−１に対して、ｂがバイトの列に対応
するような（すなわち、ｎバイト加算回路の場合
は、ｂ＝０，１，２…ｎ−１）Ｓ（ｍ＋１，ｚ）
が生成される。 桁上げをマスクするときは、擬似桁上げもマス
クしなければならないという要件が式（4.1）に
課される場合、擬似桁上げは強制的に「０」の状
態にされるので、以下の結果になる。 （4.1）＝＞SUMi−１＝Yi−１＋Zi−１ しかし、これだけでは桁上げをマスクするには
十分でない。桁上げが０に等しい和と等価になる
ように、和の式を変更しなければならない。以下
の結果が得られる。 定理１：和（SUM）は、 SUMi−１ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ただし、 Ei−１＝Mi−１（Ｇ＃ （ｉ，ｍ）＋Ti′MASKb） で計算され、加算または桁上げが強制的に「０」
にされる加算と等価である。MASKbは当該のバ
イトに対するマスク状態である（ｂはバイト番
号）。 証明 事例１： MASKb＝‘1'かつＳ（ｍ＋１，ｚ）＝‘0'、すな
わち、桁上げをマスクする場合。 SUMi−１ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ＝Yi−１＋Ei−１ ＝Hi−1G＃ （ｉ，ｍ）′＋Mi −１（Ｇ＃ （ｉ，ｍ）＋Ti′） ＝Hi−1G＃ （ｉ，ｍ）′＋Hi −1Ti′（Ｇ＃ （ｉ，ｍ）＋Ti′） ＋Hi−1′Ti（Ｇ＃ （ｉ，ｍ）＋Ti′） ＝Hi−1G＃ （ｉ，ｍ）′＋Hi−1Ti′ ＋Hi−1′TiG＃ （ｉ，ｍ） ＝Hi−１（Ｇ＃ （ｉ，ｍ）′＋Ti′） ＋Hi−1′TiG＃ （ｉ，ｍ） ＝Hi−１（Ｇ＃ （ｉ，ｍ）Ti）′ ＋Hi−1′G（ｉ，ｍ） ＝Hi−1G（ｉ，ｍ）′＋Hi−1′G（ｉ，ｍ） ＝Hi−1VG（ｉ，ｍ） これは、桁上げ＝‘0'のときの加算と等価であ
る。 事例２： MASKb＝‘0'、すなわち、正則加算の場合。 SUMi−１ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Mi−1G＃ (i,m)）Ｓ(m+1,z)′ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）ｓ（ｍ＋１，ｚ）′ これは、和（SUM）と等価である。 したがつて、グループへの桁上げをマスクさせ
る和の式は次の通りである。 (4.2)SUMi−１ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ 擬似桁上げをマスクして、上記要件を満たすに
は、MASKbを擬似桁上げの式にも適用しなけれ
ばならない。それは次のようになる。 定理２：擬似桁上げは、 （3.4）＝＞ (4.3) Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋
１，ｋ） で計算され、定理１で要求されるようにＳ
をマスクする。 証明 事例１： MASKb＝‘1'、すなわち、桁上げをマスクす
る場合、 Ｓ（ｍ＋１，ｚ）＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T(m+2,z+1)Ｓ(z+1,k) ＝０＋０ ＝０ これは、桁上げをマスクするために必要とさ
れる状態である。 事例２： MASKb＝‘0'、すなわち、正則加算の場合。 Ｓ(m+1,z)＝MASKb′G＃ (m+1,z) ＋MASKb′T(m+2,z+1)Ｓ(z+1,k) ＝Ｇ＃ (m+1,z) ＋Ｔ(m+2,z+1)Ｓ(z+1,k) これが、正則加算の場合の擬似桁上げであ
る。 5.0 桁上げのセツテイング バイト減算の場合は、減算に関係するバイト
への桁上げを「オン」状態にセツトしなければ
ならない。次に、減数の１の補数が加算回路の
入力に与えられる限り、減算が実行される。た
だし、補数を取るのは、減算に関係する減数の
バイトだけである。減数の他のバイトはすべて
０のままでなければならない。 さらに、減算に関係するバイトに隣接する上
位のバイトへの桁上げは、和にもたらされる値
に影響を及ぼさないようにし、マスクしなけれ
ばならない。 ここでは桁上げのセツテイングのみを扱う。
桁上げのマスキングは、前節で考察したものと
同じである。詳しくは、前節を参照されたい。 桁上げをセツトするときは、擬似桁上げもセ
ツトしなければならないという要件が式（4.1）
に課される場合、擬似桁上げは強制的に「１」
の状態にされるので、以下の結果になる。 （4.1）＝＞SUMi−１＝Wi−１＋Zi−１ しかし、これだけでは、桁上げをセツトする
には十分でない。桁上げが０に等しい和と等価
になるように、和の式をやはり少し変更しなけ
ればならない。以下の結果が得られる。 定理３：和の式は、 SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ ただし、 Ji−１＝Mi−1T（ｉ＋１，ｍ）（Tm＋１＋
SETb） Ki−１＝Mi−1G＃ （ｉ，ｍ）＋Hi −１（Ｔ（ｉ＋１，ｍ）（Tm＋１ ＋SETb））′Ｇ＃ （ｉ，ｍ）′ で計算され、桁上げが強制的に「０」にされる
加算と等価である。SETbは当該のバイトに対
するセツト状態である（ｂはバイト番号であ
る）。 証明 事例１： SETb＝‘1'かつＳ（ｍ＋１，ｚ）＝‘1'の場合。 SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ ＝Ji−１＋Ki−１ ＝Mi−1T（ｉ＋１，ｍ）＋Mi−1G＃ （ｉ，ｍ） ＋Hi−1T（ｉ＋１，ｍ）′Ｇ＃ （ｉ，ｍ）′ ＝Mi−１（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＋Hi−1T（ｉ＋１，ｍ）′Ｇ＃ （ｉ，ｍ）′ ＝Hi−1Ti′（Ｔ（ｉ，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＋Hi−1′Ti（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＋Hi−1T（ｉ＋１，ｍ）′Ｇ＃ （ｉ，ｍ）′ ＝Hi−1Ti′＋Hi−1T（ｉ ＋１，ｍ）′Ｇ＃ （ｉ，ｍ）′ ＋Hi−1′Ti（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＝Hi−１（Ti′＋Ｔ（ｉ＋１，ｍ）′Ｇ＃ （ｉ，
ｍ）′） ＋Hi−1′Ti（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＝Hi−１（Ti（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，
ｍ））′ ＋Hi−1′Ti（Ｔ（ｉ＋１，ｍ）＋Ｇ＃ （ｉ，ｍ）） ＝Hi−１（Ｔ（ｉ，ｍ）＋Ｇ（ｉ，ｍ）′ ＋Hi−1′（Ｔ（ｉ＋１，ｍ）＋Ｇ（ｉ，ｍ）） ＝Hi−1V（Ｔ（ｉ，ｍ）＋Ｇ（ｉ，ｍ）） これは、桁上げ＝‘1'のときの加算と等価で
ある。 事例２： SETb＝‘0'、すなわち、正則加算の場合。 SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ ＝（Mi−1T（ｉ＋１，ｍ＋１） ＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ ＝（Wi−１＋Mi−1G＃ （ｉ，ｍ） ＋Hi−1T（ｉ＋１，ｍ ＋１）′Ｇ＃ （ｉ，ｍ）′）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ これは、加算と等価である。 したがつて、グループへの桁上げをセツトさ
せる和の式は次の通りである。 (5.1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ 擬似桁上げをセツトして、上記要件を満たす
には、SETbを擬似桁上げの式にも適用しなけ
ればならない。 定理４：擬似桁上げは式（3.4）で計算され、 (5.2) Ｓ（ｍ＋１，ｚ） ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ＋２，ｚ＋
１）Ｓ（ｚ＋１，ｋ） ＋SETb を生じ、定理３で要求されるようにＳをセ
ツトする。 証明 事例１： SETb＝‘1'、すなわち、桁上げをセツトする
場合。 Ｓ（ｍ＋１，ｚ）＝Ｇ＃ （ｍ＋１，ｚ）Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋SETb ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋１ ＝１ これが、桁上げをセツトするために必要とさ
れる状態である。 事例２： SETb＝‘0'、すなわち、正則加算の場合。 Ｓ（ｍ＋１，ｚ）＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋SETb ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋０ ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ） これが、正則加算の場合の擬似桁上げであ
る。 6.0 和の式 桁上げをセツトおよびマスクする組み合わせ
関数を同じ一組の加算式に適用するには、
MASKbおよびSETが（同じバイトに対して）
互いに排他的であることが必要である。すなわ
ち、MASK0が「オン」の場合は、SET0は
「オン」でなければならず、逆も同様である。

【表】 したがつて、バイト加算の場合は、加数のバ
イト１を被加数のバイト１に加算する場合に、
MASK0を「オン」にしなければならない。
MASK0は、バイト０の和の式に適用すると
き、バイト１からのいかなる桁上げの伝播もバ
イト０に影響を及ぼさないようにする。 さらに、バイト減算の場合は、（前節で述べ
たマスキングおよび桁上げに加えて）減数のバ
イト１を被減数のバイト１から減算する場合
に、SET1を「オン」にしなければならない。
これにより、バイト１への桁上げが強制され、
したがつて、適切な減算が可能になる。 以下の一組の式が得られる。 定理５：一組の式 (6.1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ (6.2) Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ）＋SETb ただし、 ｍ＝（ｂ×８）−１であり、ｂはバイトの列に対
応する。 Ji−１＝Mi−1T（ｉ＋１，ｍ）（Tm＋１，
SETb） Ki−１＝Mi−1G＃ （ｉ，ｍ）＋Hi−１（Ｔ（ｉ ＋１，ｍ）（Tm合１＋SETb））′Ｇ＃ （ｉ，
ｍ）′ Yi−１＝Hi−1G＃ （ｉ，ｍ）′ Ei−１＝Mi−１（Ｇ＃ （ｉ，ｍ）＋
Ti′MASKb） は加算、バイト加算またはバイト減算のいずれ
かと等価である。 証明 事例１：すべてのバイトについての正則加算。 SETb＝‘0'かつMASKb＝‘0'の場合。 Ｓ（ｍ＋１，ｚ）＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ） ＋SETb＝Ｇ＃ （ｍ＋１，ｚ） ＋Ｔ（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ） これは、加算の場合の擬似桁上げと等価であ
る。 かつ SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ＝（Ｍ：−1T（ｉ＋１，ｍ＋１） ＋Mi−1G＃ （ｉ，ｍ） ＋Hi−1T（ｉ＋１，ｍ ＋１）′Ｇ＃ （ｉ，ｍ）′）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Mi−1G＃ （ｉ，ｍ））Ｓ（ｍ＋
１，ｚ）′ ＝（Wi−１＋Zi−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Zi−１）Ｓ（ｍ＋１，ｚ）′ これは、加算と等価である。 事例２：バイト減算またはバイト加算 その１：桁上げのマスキング SETb＝‘0'かつMASKb＝‘1'の場合、 Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ (m+1,z)＋MASKb′T（ｍ ＋２，ｚ＋１）Ｓ（Ｚ＋１，ｋ）＋SETb＝０ かつ SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ＝Yi−１＋Ei−１ これは、グループへの桁上げ＝‘0'のときの
和と等価であることが第4.0節で証明された。 その２：桁上げのセツテイング SETb＝‘1'かつMASKb＝‘0'の場合、 Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ） ＋SETb＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ＋２，ｚ ＋１）Ｓ（ｚ＋１，ｋ）＋１＝１ かつ SUMi−１＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，
ｚ） ＋（Yi−１＋Ei−１）Ｓ（ｍ＋１，ｚ）′ ＝Ji−１＋Ki−１ これは、グループへの桁上げ＝‘1'のときの
和と等価であることが第5.0節で証明された。 バイトｂについてバイト加算を実行しなけれ
ばならない場合は、バイトｂ−１への桁上げを
マスクしなければならない。バイトｂ−１を除
くすべてのバイトに対しては、SET＝MASK
＝０であり、バイトｂ−１に対して、SETb−
１＝０およびMASKb−１であることが暗示さ
れる。 バイトｂについてバイト減算を実行しなけれ
ばならない場合は、バイトｂへの桁上げをセツ
トし、バイトｂ−１への桁上げをマスクしなけ
ればならない。このことは、バイトｂおよびｂ
−１を除くすべてのバイトに対してSET＝
MASK＝０を強制することと等価である。バ
イトｂに対してはMASKb＝０およびSETb＝
１であり、バイトｂ−１に対しては、MASKb
−１＝１およびSETb−１＝０である。 7.0 境界条件 式（6.1）および（6.2）の実施を試みる場
合、ｉ−１≧ｍ−１のとき問題が発生すること
が理解できる。ｊ＞ｋのときＴ（ｊ，ｋ）およ
びＧ＃ （ｊ，ｋ）に対する定義はないので（第
３節の定義１および２参照）、これらの式は適
用されない。したがつて、バイトのビツト６お
よび７に対して生じるｉ−１≧ｍ−１のときの
SUMi−１に対して、新しい加算の式を追加し
なければならない。 7.1 ビツト６、14、22等に対する和の式 ビツトｉ＋６（ｉ＝０，８，16等）に対する
和の式を得るため、式（3.3）を出発点として
使う。SETb＝１、MSKb＝１、または両方が
０であるとき、適当な部分が得られるように、
セツトおよびマスクを適用したときの結果を
SETbおよびMASKbと共に式に加える。 （3.3）＝＞ (7.1) SUMi＋６ ＝Mi＋6Gi＋７＋Mi ＋6Ti＋8S（ｉ＋８，ｉ＋15） ＋Hi＋6Gi＋7′Ti＋8′＋Hi＋6Gi ＋7′S（ｉ＋８，ｉ＋15）′ ＝（Mi＋6Gi＋７＋Mi＋6Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′）Ｓ（ｉ＋８，ｉ＋15） ＋（Mi＋6Gi＋７＋Hi＋6Gi＋7′Ti＋8′ ＋Hi＋6Gi＋7′）Ｓ（ｉ＋８，ｉ＋15）′ ＝（Hi＋6Ti＋7′Gi＋７ ＋Hi＋6′Ti＋7Gi＋７ ＋Hi＋6Ti＋7′Ti＋８ ＋Hi＋6′Ti＋7Ti＋８＋Hi＋6Gi＋7′Ti ＋8′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6Ti＋7′Gi＋７ ＋Hi＋6′Ti＋7Gi＋７ ＋Ｈ＋6Gi＋7′）Ｓ（ｉ＋８，ｉ＋15）′ ＝（Hi＋6′Gi＋７＋Hi＋6Ti＋7′Ti＋８＋Hi ＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′ ＝（Hi＋6′Gi＋７＋Hi＋6Ti ＋7′＋Hi＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′ SETb＝１（すなわち、CIN＝１）のとき、
次のような式が得られることが望まれる。 通常の加算式から、 SUMi＋６＝Hi＋６ Ｖ Ci＋７ ＝Hi＋６ Ｖ （Gi＋７＋Ti＋7CIN） ＝Hi＋６ Ｖ （Gi＋７＋Ti＋７） ＝Hi＋６ Ｖ Ti＋７ ＝Hi＋6Ti＋7′＋Hi＋6′Ti＋７ したがつて、SETb＝１かつＳ（ｉ＋18，ｉ
＋15）＝１のとき、SUMi＋６はMi＋６に等し
くなければならない。以下の結果が得られる。 定理６：和は、 (7.2) SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti＋7′ ＋Hi＋6′Ti＋7SETb ＋Hi＋6′Ti＋7Ti＋8SETb′ ＋Hi＋6Gi＋7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15）′＋（Hi＋6′Gi ＋７＋Hi＋6Gi＋7′）Ｓ（ｉ ＋８，ｉ＋15）′ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi ＋6′Ti＋7SETb ＋Hi＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15）＋（Hi＋6′Gi＋７＋Hi ＋6Gi＋7′）Ｓ（ｉ＋８，ｉ＋15）′ で計算され、バイトの７番目のビツトに対する
加算、バイト加算またはバイト減算のいずれか
と等価である。 MASKb＝１（すなわち、CIN＝０）のとき
は、次の式が得られることが望まれる。 通常の加算式から、 SUMi＋６＝Hi＋６ Ｖ Ci＋７ ＝Hi＋６ Ｖ （Gi＋７＋Ti＋7CIN） ＝Hi＋６ Ｖ Gi＋７ ＝Hi＋6Gi＋7′＋Hi＋6′Gi＋７ MASKb＝１かつＳ（ｉ＋８，ｉ＋15）＝０の
とき、結果はすでに、CIN＝０に対して望まし
いものであることが式（7.2）から理解できる。
したがつて、和の式のそれ以上の処理は必要で
ない。 証明 事例１： SETb＝‘0'かつMASKb＝‘0'、すなわち、
正則加算の場合。 Ｓ（ｍ＋１，ｚ）＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ）＋SETb ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ） これは、加算の場合の疑似桁上げと等価であ
る。 かつ SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi＋6′Ti＋7SETb ＋Hi＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15） ＋（Hi＋6′Gi＋７＋Hi ＋6Gi＋7′）Ｓ（ｉ＋８，ｉ＋15）′ ＝（Hi＋6′Gi＋７＋Hi＋6Ti＋7′ ＋Hi＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′ これは、ビツトｉ＋６に対する加算と等価で
あり、上記の式（7.1）の最終変形と見なすこ
とができる。 事例２： SETb＝‘0'かつMASKb＝‘1'、すなわち、
桁上げをマスクする場合。 Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋SETb ＝０ かつ SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti＋7′ ＋Hi＋6′Ti＋7SETb＋Hi＋6′Ti＋7Ti ＋８＋Hi＋6Gi＋7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15）＋（Hi＋6′Gi ＋７＋Hi＋6Gi＋7′）Ｓ（ｉ ＋８，ｉ＋15）′ ＝Hi＋6′Gi＋７＋Hi＋6Gi＋7′ これは、グループへの桁上げ＝‘0'のときの
SUMi＋６と等価である。 事例３： SETb＝‘1'かつMASKb＝‘0'、すなわち、
桁上げをセツトする場合。 Ｓ（ｍ＋１，ｚ）＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ） ＋SETb ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ＋２，ｚ＋１）
Ｓ（ｚ＋１，ｋ）＋１ ＝１ かつ SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi＋6′Ti＋7SETb ＋Hi＋6′Ti＋7Ti＋８＋Hi＋6Gi＋7′Ti ＋8′SETb′）Ｓ（ｉ＋８，ｉ＋15） ＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′＝Hi＋6Ti＋7′ ＋Hi＋6′Ti＋７＋Hi＋6′Ti＋7Ti＋８ ＝Hi＋6Ti＋7′＋Hi＋6′Ti＋７ これは、グループへの桁上げ＝‘1'のときの
SUMi＋６と等価である。 定理５と同様の考察により、バイトの７番目
のビツトについてバイト加算、加算および減算
が実行されると結論することができる。 7.2 ビツト７、15、23等に対する和の式 ビツトｉ＋７（ｉ＝０、８、16等）に対する
和の式を得るため、式（3.1）を出発点として
使う。次に、SETb＝１、MASKb＝１、また
は両方が０であるとき、適当な部分が得られる
ように、セツトおよびマスクを適用したときの
結果をSETbおよびMASKbと共に式に加える。 （3.1）＝＞ (7.3) SUMi＋７＝Mi＋7S（ｉ ＋８，ｉ＋15）＋Hi＋7S（ｉ＋８，ｉ＋
15）′ SETb＝１（すなわち、CIN＝１）のとき、
次の式が得られることが望まれる。 通常の加算式から、 SUMi＋７＝Hi＋７ Ｖ Ci＋８ ＝Hi＋７ Ｖ CIN ＝Hi＋7′ したがつて、SETb＝１かつＳ（ｉ＋８，ｉ
＋15）＝１のとき、SUMi＋７はHi＋7′に等し
くなければならない。下の結果が得られる。 定理７：和は、 (7.4) SUMi＋７ ＝（Mi＋7SETb′＋Hi＋7′SETb）Ｓ（ｉ ＋８，ｉ＋15）＋Hi＋7S（ｉ＋８，ｉ＋
15）′ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti ＋8SETb′＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ ＋15）＋Hi＋7S（ｉ＋８，ｉ＋15）′ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti＋８ ＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ で計算され、バイトの８番目のビツト位置に対
する加算、バイト加算またはビツト減算と等価
である。 MASKb＝１（すなわち、CIN＝０）のとき、
次の式が得られることが望まれる。 通常の加算式から、 SUMi＋７＝Hi＋７ Ｖ Ci＋８ ＝Hi＋７ Ｖ CIN ＝Hi＋７ MASKb＝１かつＳ（ｉ＋８，ｉ＋15）＝０の
とき、結果はすでに、CIN＝０に対して望まし
いものであることが式（7.2）から理解できる。
したがつて、和の式のそれ以上の処理は必要で
ない。 証明 事例１： SETb＝‘0'かつMASKb＝‘0'、すなわち、
正則加算の場合。 Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ）＋SETb＝Ｇ
＃ （ｍ＋１，ｚ） ＋Ｔ（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，ｋ） これは、加算の場合の擬似桁上げと等価であ
る。 かつ SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti＋８ ＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ ＝（Hi＋7Ti＋8′＋Hi＋7′Ti＋８）Ｓ（ｉ ＋８，ｉ＋15）＋Hi＋7S（ｉ＋８，ｉ＋15）′ ＝Mi＋7S（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ これは、ビツトｉ＋７に対する加算と等価で
ある。 事例２： SETb＝‘0'かつMASKb＝‘1'、すなわち、
桁上げをマスクする場合。 Ｓ（ｍ＋１，ｚ）＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ） ＋SETb＝０ かつ SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti＋８ ＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ ＝Hi＋７ これは、グループへの桁上げ＝‘0'のときの
SUMi＋７と等価である。 事例３： SETb＝‘1'かつMASKb＝‘0'、すなわち、
桁上げをセツトする場合。 Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ）＋SETb ＝Ｇ＃ （ｍ＋１，ｚ）＋Ｔ（ｍ＋２，ｚ＋１）
Ｓ（ｚ ＋１，ｋ）＋１＝１ かつ SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti＋８ ＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ ＝Hi＋7′Ti＋８＋Hi＋7′ ＝Hi＋7′ これは、グループへの桁上げ＝‘1'のときの
SUMi＋７と等価である。 定理５と同様な考察により、バイトの８番目
のビツトについてバイト加算、加算および減算
が実行されると結論することができる。 8.0 最終の式 第6.0節で述べたバイト加算および減算を含
む一般の和の式を下記の式（8.1）および
（8.2）としてここに再度示す。 (8.1) SUMi−１ ＝（Ji−１＋Ki−１）Ｓ（ｍ＋１，ｚ） ＋（Yi−１＋Ei−１）ｓ（ｍ＋１，ｚ）′ (8.2) Ｓ（ｍ＋１，ｚ） ＝MASKb′G＃ （ｍ＋１，ｚ） ＋MASKb′T（ｍ＋２，ｚ＋１）Ｓ（ｚ＋１，
ｋ）＋SETb ただし、 ｍ＝（ｂ×８）−１であり、ｂはバイトの列に
対応する。 Ji−１＝Mi−1T（ｉ＋１，ｍ） （Tm＋１＋SETb） Ki−１＝Mi−1G＃ （ｉ，ｍ）＋Hi−１（Ｔ（ｉ ＋１，ｍ）（Tm＋１＋SETb））′Ｇ＃ （ｉ，
ｍ）′ Yi−１＝Hi−1G＃ （ｉ，ｍ）′ Ei−１＝Mi−１（Ｇ＃ （ｉ，ｍ）＋
Ti′MASKb） 各バイトのビツト６、すなわち、ビツト６、
14、22等に対して、以下の式（8.3）を使用し
なければならない。（ｉ＝０、８、16…）。 (8.3) SUMi＋６ ＝（Hi＋6′Gi＋7SETb′＋Hi＋6Ti ＋7′＋Hi ＋6′Ti＋7SETb ＋Hi＋6′Ti＋7Ti＋８ ＋Hi＋6Gi＋7′Ti＋8′SETb′）Ｓ（ｉ ＋８，ｉ＋15）＋（Hi＋6′Gi＋７＋Hi＋6Gi ＋7′）Ｓ（ｉ＋８，ｉ＋15）′ 各バイトのビツト７、すなわち、ビツト７、
15、23等に対して、以下の式（8.4）を使用し
なければならない（ｉ＝０、８、16…）。 (8.4) SUMi＋７ ＝（Hi＋7Ti＋8′SETb′＋Hi＋7′Ti＋８ ＋Hi＋7′SETb）Ｓ（ｉ＋８，ｉ＋15） ＋Hi＋7S（ｉ＋８，ｉ＋15）′ Ｆ 発明の効果 以上説明したようにこの発明によれば並列構
成の加算回路が実現される。この加算回路は、
桁上げと等価でも等しくもない擬似桁上げ
（Si）と呼ばれる新しい量を作成することによ
り、全体的遅延を改善する。さらに、バイト加
算およびバイト減算をそれらの擬似量に組み込
む。桁上げの実施とは違つて、Siはその実施に
関して必要なハードウエアおよび遅延がより少
ない。補助関数、擬似桁上げ（Si）、および和
を表わすブール式を使つて、加算関数との等価
性を維持する新しい和の式が作成され、この新
しい和の式は、擬似桁上げの発生後に１段階の
遅延で実現することができる。この新しい和の
公式は、正則加算を含むだけでなく、バイト加
算およびバイト減算をも含む。新しい公式は遅
延の点で、正則加算に関する従来の公式よりも
優れているので、バイト加算／バイト減算を考
慮するときは、はるかに大きな利点をもたら
す。何故ならば、前述のように、バイト演算
は、従来の公式を使つて設計された加算機構の
能力を低下させるからである。したがつて、こ
の機能の新しい公式は従来の公式に比べて実行
時間が速く、加算に関する等価性を保持する。
この新しい公式はより多くの関数を計算し、バ
イト演算を含ませた従来の公式に比べて、遅延
の点で能力が大幅に優れている。

【図面の簡単な説明】

第１図は、セツトアツプ論理回路、セツト／マ
スク論理回路、およびセツトアツプ論理回路とセ
ツト／マスク論理回路に応答する特別加算回路を
含む、本発明の加算回路を表わす演算機構の構成
図である。第２図は、第１図のセツトアツプ論理
回路の構成図である。第３図は、第１図のセツ
ト／マスク論理回路の構成図である。第４図は、
補助関数回路、擬似桁上げ回路およびバイト和
（SUMb）回路を含む、第１図の特別加算回路の
構成図である。第５図ないし第８図は、第４図の
補助関数回路の各種の部分の構成図である。第９
図は第４図の擬似桁上げ回路の構成図である。第
１０図ないし第１２図は第４図のSUMバイト(b)
回路の構成図である。 １４……セツトアツプ論理回路、１６……レジ
スタ、１８……セツト／マスク論理回路、２０…
…特別加算回路、２０ａ……補助関数回路、２０
ｂ……擬似桁上げ回路、２０ｃ……和回路。

Claims (1)

1. 【特許請求の範囲】 １ 命令に従つて複数のバイトを有する第１のマ
   ルチ・バイト・オペランドＡと複数のバイトを有
   する第２のマルチ・バイト・オペランドＢで演算
   を行なう算術演算装置において、 命令制御により前記第２のオペランドを修正
   し、実行される各演算方式に対応する修正された
   オペランドＢ＃ を生成するセツトアツプ論理回路
   と、 命令制御および正則減算制御に応答して、前記
   各演算方式に対応するマスク出力信号、セツト出
   力信号および桁上げ出力信号をそれぞれ生成する
   セツト／マスク論理回路と、 前記第１のオペランドＡ、前記修正されたオペ
   ランドＢ＃ 、前記マスク出力信号および前記セツ
   ト出力信号により任意の関数を生成する補助関数
   回路、前記セツト出力信号と前記マスク出力信号
   および前記第１のオペランドＡ並びに前記修正さ
   れたオペランドＢ＃ に応じて前記桁上げ出力信号
   を変更する信号を発生する擬似桁上げ回路、前記
   第１のオペランドＡおよび前記修正されたオペラ
   ンドＢ＃ の特定バイトの各ビツト０−５を演算し
   た結果得られた第１の演算結果、前記特定バイト
   の各ビツト６を演算した結果得られた第２の演算
   結果および前記特定バイトの各ビツト７を演算し
   た結果得られた第３の演算結果を結合する和回路
   からなる特別加算回路とを備えていることを特徴
   とする算術演算装置。