JPH0628158A - 桁上げ先見加算方法とその装置 - Google Patents

Abstract

(57)【要約】 【目的】加減算の演算経路において、ゲート数及びゲー
ト段数を削減し、遅延時間及び消費電力を減少させる。 【構成】２入力ａ、ｂがｐｇ生成部６０に入力され、桁
上げ生成項及び桁上げ伝播項が８対生成される。更に−
１ビット目の桁上げ生成項と見なした桁上げ入力ｃｉｎ
を加え、合計９対の桁上げ生成項、桁上げ伝播項を桁上
げ生成部６３へ入力する。ただし、この時−１ビット目
の桁上げ伝播項は０である。桁上げ生成部６３から出力
された桁上げは、各ビットの桁上げ伝播項と共に和生成
部６１に入力され、和が生成される。桁上げ生成部６３
は桁上げ入力の無い９ビットの加算をおこなう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は桁上げ先見加算方法とそ
の装置に関し、特にディジタル計算機の加減算における
桁上げ先見加算方法とその装置に関する。

【０００２】

【従来の技術】従来、２数の加減算処理には、主として
桁上げ先見型の加算方法が用いられている。

【０００３】加算する２数をそれぞれＡ，Ｂとし、ビッ
ト長をｎ（正整数）として、Ａ，Ｂの各ビットの値を、
ａ（ｎ−１），ａ（ｎ−２），…，ａ１，ａ０及び、ｂ
（ｎ−１），ｂ（ｎ−２），…，ｂ１，ｂ０とする。こ
のとき桁上げ生成項ｇ（ｎ−１），ｇ（ｎ−２），…，
ｇ１，ｇ０と桁上げ伝播項ｐ（ｎ−１），ｐ（ｎ−
２），…，ｐ１，ｐ０は以下の（１）式及び（２）式で
表される。

【０００４】 ｐｉ＝ａｉ（＋）ｂｉ （１） ｇｉ＝ａｉ・ｂｉ （２） ただし、（＋）は排他的論理和を表す。次に和及び桁上
げをｓ（ｎ−１），ｓ（ｎ−２），…，ｓ１，ｓ０及
び、ｃ（ｎ−１），ｃ（ｎ−２），…，ｃ１，ｃ０と
し、これらをｇｉ，ｐｉを用いて表すと（３）式及び
（４）式のように表される。

【０００５】 ｃｉ＝ｇｉ＋ｐｉ・ｃ（ｉ−１） （３） ｓｉ＝ｐｉ（＋）ｃ（ｉ−１） （４） （３）式及び（４）式より、各ビットにおける桁上げを
並列に求めれば、和もまた並列に求められる。通常、実
際の加算器では（１）式及び（２）式を実現する桁上げ
生成項・桁上げ伝播項生成部（以下ｐｇ生成部）と、
（３）式を実現する桁上げ生成部と、（４）式を実現す
る和生成部の３つから構成されている。

【０００６】次に実際用いられている従来の加算方式と
してＢＬＣ（Ｂｉｎａｒｙ Ｌｏｏｋ−ａｈｅａｄ Ｃ
ａｒｒｙ）加算方式と、ＢＣＬＡ（Ｂｌｏｃｋ Ｃａｒ
ｒｙＬｏｏｋ Ａｈｅａｄ）加算方式について詳細に述
べる。

【０００７】最初にＢＬＣ加算方式について述べる。桁
上げ入力をｃｉｎとして（３）式を各ビットに適用する
と、次の（５）式となる。

【０００８】 ｃ０＝ ｇ０＋ｐ０・ｃｉｎ ｃ１＝ ｇ１＋ｐ１・ｃ０ ＝ ｇ１＋ｐ１・ｇ０＋ｐ１・ｐ０・ｃｉｎ …… ｃｉ＝ ｇｉ ＋ｐｉ・ｃ（ｉ−１） ＝ ｇｉ ＋ｐｉ・ｇ（ｉ−１） ＋ｐｉ・ｐ（ｉ−１）・ｃ（ｉ−２） ＝…… ＝ ｇｉ ＋ｐｉ・ｇ（ｉ−１） ＋ｐｉ・ｐ（ｉ−１）・ｃ（ｉ−２） ＋…… ＋ｐｉ・ｐ（ｉ−１）・ｐ（ｉ−２）…ｐ１・ｐ０・ｃｉｎ （５） ここで、ブロック桁上げ生成項とブロック桁上げ伝播項
の概念を導入する。ｎビット長の加算を行う場合、これ
に含まれる連続した任意ビット長のブロック内で桁上げ
か生成されるかどうかを示すものがブロック桁上げ生成
項である。また、このブロックに下位のブロックから桁
上げが入力された場合にこれが上位のブロックに伝播さ
れるかどうかを示すものがブロック桁上げ伝播項であ
る。ｉ（ｉ≦ｎ）ビット目に注目し、ｉビット目から最
下位ビットまでを一つのブロックとすると、ブロック桁
上げ生成項（Ｇｉ）と、ブロック桁上げ伝播項（Ｐｉ）
とは次式で表される。

【０００９】 Ｇｉ＝ ｇｉ ＋ｐｉ・ｇ（ｉ−１） ＋…… ＋ｐｉ・ｐ（ｉ−１）…ｐ２・ｇ１ ＋ｐｉ・ｐ（ｉ−１）…ｐ２・ｐ１・ｇ０ Ｐｉ＝ ｐｉ・ｐ（ｉ−１）…ｐ１・ｐ０ （６） 従って各ビットにおける桁上げは（７）式のように求め
られる。

【００１０】 ｃｉ＝Ｇｉ＋Ｐｉ・ｃｉｎ （７） ここで次式で示されるような演算子（・）を定義する。

【００１１】 （ｇ０，ｐ０）（・）（ｇ１，ｐ１） ＝（ｇ０＋（ｐ０・ｇ１），ｐ０・ｐ１） （８） この演算子（・）は結合的であるので、これを用いて
（６）式を書き換えると、 ｉ＝１の場合、 （Ｇｉ，Ｐｉ）＝（ｇ１，ｐ１） ２≦ｉの場合、 （Ｇｉ，Ｐｉ）＝（ｇｉ，ｐｉ）（・）（Ｇ（ｉ−１），Ｐ（ｉ−１）） ＝（ｇｉ，ｐｉ）（・）…（・）（ｇ１，ｐ１） （９） ＢＬＣ加算方式は、演算子（・）を実現する論理ゲート
を二進木の形に配置し、（６）式で表されるビット毎の
ブロック桁上げ生成項（Ｇｉ）とブロック桁上げ伝播項
（Ｐｉ）とを各ビット並列に求める加算方式である。

【００１２】図７は、従来の加算方式による８ビットの
ＢＬＣ加算器である桁上げ先見加算装置の構成の第１の
例を示すブロック図である。従来のＢＬＣ加算器は、図
３に示すように、（１），（２）式を実現し桁上げ生成
項と桁上げ伝播項とを生成するｐｇ生成部６０と、
（４）式を実現する和生成部６１と、（３）式を実現す
る桁上げ生成部６２とを備えて構成されている。桁上げ
生成部６２は、８個の桁上げ生成セル６７から成る桁上
げ演算部６５と、演算子（・）を実現する論理ゲートで
あるＢＬＣセル６６と、バッファセル６８とを備えて構
成されている。ＢＬＣセル６６は、図３に示すように、
２個のＡＮＤゲートと、１個のＯＲゲートとから成る。
桁上げ生成セル６７は、（７）式を実現するものであ
り、図４に示すように、１個のＡＮＤゲートと、１個の
ＯＲゲートとから成る。バッファセル６８は２個のバッ
ファから成る。

【００１３】次に、演算の流れについて説明する。ま
ず、ｐｇ生成部６０により、各ビットの桁上げ生成項ｇ
ｉと桁上げ伝播項ｐｉが生成され、これらが桁上げ生成
部６２に入力される。ここで、各ビットと、最下位ビッ
トとを一つのブロックとするブロック桁上げ生成項Ｇｉ
とブロック桁上げ伝播項Ｐｉとが生成され、これらが桁
上げ入力ｃｉｎと共に桁上げ演算部６５に入力され、ｃ
ｉが生成される。これらは、ｐｇ生成部６０により生成
された桁上げ伝播項ｐｉと共に和生成部６１に入力さ
れ、和が生成される。

【００１４】次に、ＢＣＬＡ加算方式について説明す
る。

【００１５】ＢＣＬＡ加算方式は次のような手順で加算
を行う加算方式である。まず入力した２数を数ビット長
のブロックに分割し（例えば、３２ビットであれば通常
４ビットづつ８ブロック程度）、このブロック毎にブロ
ック桁上げ生成項及びブロック桁上げ伝播項を求める。
次に、出力された上記ブロック桁上げ生成項及びブロッ
ク桁下伝播項を、また数ビット長のブロックに分割しこ
のブロック毎にブロック桁上げ生成項とブロック桁上げ
伝播項を求めるという作業を、出力される上記ブロック
桁上げ生成項及びブロック桁上げ伝播項が２から４ビッ
ト程度になるまで繰り返す。最後に、桁上げ入力と最終
的に出力された上記ブロック桁上げ生成項及びブロック
桁上げ伝播項とから各ビットの桁上げを生成する。

【００１６】図５は、４ビット長のブロックに対応する
従来のＢＣＬＡユニットの回路図を示す。これは３ビッ
ト分の桁上げ先見回路（以下ＣＬＡ：Ｃａｒｒｙ Ｌｏ
ｏｋＡｈｅａｄ）及び、ブロック桁上げ生成項（Ｐ）及
びブロック桁上げ伝播項（Ｇ）の生成回路（以下ＢＰ
Ｇ）とから構成される。このＰ，Ｇは以下の式で表され
る。

【００１７】 ｐ＝ｐ３・ｐ２・ｐ１・ｐ０ Ｇ＝ｇ３＋ｐ３・ｇ２＋ｐ３・ｐ２・ｇ１＋ｐ３・ｐ２・ｐ１・ｇ０（１０） すなわちＧはこの４ビットのブロックにおいて桁上げが
発生するかどうかを示し、Ｐはこの４ビットのブロック
に対して桁上げ入力があった場合、これが上位のブロッ
クへ伝達されるかどうかを示している。この回路は一般
にはＢＣＬＡ（Ｂｌｏｃｋ Ｃａｒｒｙ Ｌｏｏｋ Ａ
ｈｅａｄ）ユニットと呼ばれる。

【００１８】図８は、上記ＢＣＬＡユニットを用いた従
来の加算方式による３２ビットのＢＬＣＡ加算器である
桁上げ先見加算装置の構成の第２の例を示すブロック図
である。ただし、説明の便宜上、図８ではそれぞれのＢ
ＬＣＡユニットを演算の流れにしたがい、４ビットのＢ
ＰＧユニットと、３ビットのＣＬＡユニットとに分割し
て示している。従来の桁上げ先見加算装置は、図８に示
すように、３２ビットのｐｇ生成部１０と、桁上げ生成
部１２と、和生成部１１とを備えて構成されている。桁
上げ生成部１２は、４ビットのＢＰＧ２０１〜２０８，
３０１，３０２と、２ビットのＣＬＡ４０１，４０２
と、３ビットのＣＬＡ２１１〜２１８，３１１，３１２
とを備えて構成されている。ＣＬＡ４０１は、図６に示
すように、３個のＡＮＤゲートと、２個のＯＲゲートと
から成る。

【００１９】次に、演算の流れについて説明する。

【００２０】まず最初に、それぞれのビットの桁上げ伝
播項ｐｉ、桁上げ生成項ｇｉが桁上げ生成項及び桁上げ
伝播項生成部（以下、ｐｇ生成部と略する）１０により
生成され、桁上げ生成部１２に入力される。入力された
各ビットの桁上げ生成項及び桁上げ伝播項は８つの４ビ
ットのブロックに分割される。これが８つの４ビットの
ＢＰＧ２０１〜２０８へ入力されブロック桁上げ生成項
及びブロック桁上げ伝播項が８組生成される。これらも
また４ビットのブロック２つに分割されて、次の段の４
ビットのＢＰＧ３０１，３０２に入力され、新たにブロ
ック桁上げ生成項及びブロック桁上げ伝播項が２組生成
される。この２組のブロック桁上げ生成項及びブロック
桁上げ伝播項が次の段の２ビットのＣＬＡ４０１に入力
され、ここで桁上げ出力ｃｏｕｔ及び１５ビット目から
の桁上げｃ１５が生成される。

【００２１】このｃ１５及び桁下入力ｃｉｎが３ビット
のＣＬＡ３１１，３１２に入力され、今度は桁上げｃ
３，ｃ７，ｃ１１がＣＬＡ３１１で、桁上げｃ１９，ｃ
２３，ｃ２７がＣＬＡ３１２でそれぞれ生成される。更
に桁上げｃｉｎ，ｃ３，ｃ７，ｃ１１，ｃ１５，ｃ１
９，ｃ２３，ｃ２７がそれぞれ３ビットのＣＬＡ２１１
〜２１８に入力され、残ったビットの桁上げを生成す
る。これら桁上げはｐｇ生成部１０で生成された各ビッ
トの桁上げ伝播項ｐｉと共に和生成部１１に入力され、
和が出力される。ここで述べたＢＣＬＡ加算方式では、
４ビットＢＣＬＡ×８−４ビットＢＣＬＡ×２−２ビッ
トＣＬＡと分割されていたが、他にも４ビットＢＣＬＡ
×８−８ビットＣＬＡ等の分割方法も存在する。しかし
基本的な考え方は全て同じであり、種々の分割方法で実
現可能である。

【００２２】このような従来の桁上げ先見加算方法は、
「Ｋ・ワン、コンピュータの高速演算方式、１９８０
年、近代科学社、ｐ８５〜９２」等に詳細に記述されて
いる。

【００２３】

【発明が解決しようとする課題】上述した従来の桁上げ
先見加算方法とその装置は、ブロック桁上げ生成項及び
ブロック桁上げ伝播項を算出し、これらと桁上げ入力と
から各ビットの桁上げを生成していく構成であることに
より、桁上げ入力を他の入力ビットとは別の経路で演算
フローに供給しているため、ゲート段数及びゲート数が
増加するので遅延時間の増大や消費電力の増加等といっ
た欠点があった。

【００２４】本発明の目的は、桁上げ入力を最下位ビッ
トの１ビット下の桁上げ生成項と見なすことで桁上げ生
成部の構成を簡略化し、遅延時間及び消費電力を削減で
きる桁上げ先見加算方法とその装置を提供することにあ
る。

【００２５】

【課題を解決するための手段】第１の発明の桁上げ先見
加算方法は、桁上げ入力とｎ（正の整数）ビット長の桁
上げ生成項と桁上げ伝播項とを入力とし、前記桁上げ入
力を最下位ビットより１ビット下位である−１ビット目
の前記桁上げ生成項とし、前記−１ビット目の前記桁上
げ伝播項を０とし、桁上げ入力が無いｎ＋１ビットの加
算として演算を行ない、ｎ＋１ビット長の桁上げを生成
することを特徴とするものである。

【００２６】また、第２の発明の桁上げ先見加算装置
は、２数を入力し、ビット毎の桁上げ生成項及び桁上げ
伝播項を生成する桁上げ生成項及び伝播項生成手段と、
前記桁上げ生成項と桁上げ伝播項と桁上げ入力とからビ
ット毎の桁上げを生成する桁上げ生成手段と、前記ビッ
ト毎の桁上げ伝播項と前記ビット毎の桁上げとからビッ
ト毎の和を生成する和生成手段とを備える桁上げ先見加
算装置において、第一の発明の桁上げ先見加算方法によ
り桁上げを生成する桁上げ生成手段を備えることにより
構成されている。

【００２７】

【作用】本発明の桁上げ先見加算方法とその装置では、
ｎ（正整数）ビットの加減算を行う場合桁上げ生成部に
おいて、桁上げ入力を最下位ビットの１ビット下の桁上
げ生成項と見なし、桁上げ入力無しのｎ＋１ビットの加
算処理として行う。この場合、−１ビット目（桁上げ入
力）を含むブロックのブロック桁上げ生成項とブロック
桁上げ伝播項とを求める場合、ブロック桁上げ生成項が
そのまま桁上げとなるためブロック桁上げ伝播項を求め
る回路が不要となり、ブロック桁上げ生成項のみを求め
ればよいため、必要とされる論理ゲート数が削減でき
る。また、ブロック桁上げ生成項とブロック桁上げ伝播
項及び桁上げ入力とから桁上げを生成する論理ブロック
も、同様の理由から削除することができる。

【００２８】以上の２点より、ゲート段数の削減から遅
延時間の短縮が、論理ゲート数の削減から消費電力の削
減が、それぞれ実現できる。

【００２９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３０】図１は本発明の桁上げ先見加算方法とその
装置の第１の実施例を示すブロック図である。これは、
従来例と同様、８ビットのＢＬＣ加算方式に本発明を適
用したものである。

【００３１】本実施例の桁上げ先見加算方法とその装置
は、図１に示すように、従来例と同様のｐｇ生成部６０
と、和生成部６１とに加えて、従来例の桁上げ生成部６
２に代る桁上げ生成部６３とを備えて構成されている。
桁上げ生成部６３は、演算子（・）を実現する論理ゲー
トであるＢＬＣセル６６と、（７）式を実現する桁上げ
生成セル６７と、バッファ６９とを備えて構成されてい
る。ＢＬＣセル６６は、図３に示すように、２個のＡＮ
Ｄゲートと、１個のＯＲゲートとから成る。桁上げ生成
セル６７は、図４に示すように、１個のＡＮＤゲート
と、１個のＯＲゲートとから成る。

【００３２】次に、本実施例の動作について説明する。

【００３３】本実施例の桁上げ先見加算方法では、桁上
げ生成部において桁上げ入力を最下位ビットの１ビット
下の−１ビット目の桁上げ生成項と見なし、−１ビット
目の桁上げ伝播項を０とし、入力がｎビット長であるの
に対して、桁上げ生成部においてｎ＋１ビット長の加算
として演算を行うようにしている。

【００３４】本実施例の加算方法では、ｎを任意長の生
成数とし、ｎビット長の２数を入力とし、ビット毎の桁
上げ生成信号と桁上げ伝播信号を生成する手段を有し、
桁上げ入力を最下位ビットの１ビット下の桁上げ生成項
と見なし、これと対になる桁上げ伝播項は０として、結
果としてｎ＋１対の桁上げ生成項と桁上げ伝播項とを生
成し、これらを用いてｎ＋１ビットの桁上げ入力無しの
演算を行う。従って、桁上げ入力から最下位ビットの１
ビット下、すなわち−１ビット目の桁上げ生成項ｇ（−
１）と桁上げ伝播項ｐ（−１）は次式のようになる。

【００３５】 ｇ（−１）＝ｃｉｎ ｐ（−１）＝０ （１１） 従来、各ビットから最下位ビットまでのブロック桁上げ
生成項とブロック桁上げ伝播項は（６）式のように表さ
れるが、本発明の加算方式を用いた場合、（１１）式よ
り、以下のように変形できる。

【００３６】 ｐｉ＝ ｐｉ・ｐ（ｉ−１）……ｐ１・ｐ０・ｐ（−１） ＝ ０ Ｇｉ＝ ｇｉ ＋Ｐｉ・ｇ（ｉ−１） ＋…… ＋ｐｉ・ｐ（ｉ−１）…ｐ２・ｇ１ ＋ｐｉ・ｐ（ｉ−１）…ｐ２・ｐ１・ｇ０ ＋ｐｉ・ｐ（ｉ−１）…ｐ２・ｐ１・ｐ０・ｇ（−１） （１２） 従って各ビットの桁上げは（７）式より、次式のように
表される。

【００３７】 ｃｉ＝Ｇｉ＋Ｐｉ・ｃｉｎ ＝Ｇｉ （１３） したがって、各ビットに対する桁上げを求めるために
は、上記各ビットのブロック桁上げ生成項を求めればよ
いということになる。このため、桁上げ生成部６３にお
いてビット毎のブロック桁上げ伝播項生成のための論理
ゲートを削減できることになる。

【００３８】次に、図１と従来方式を示した図７を比較
しながら説明を行う。ｐｇ生成部６０により８ビット対
の桁上げ生成項及び桁上げ伝播項が生成されるのは両方
式とも同じである。しかし、この出力に接続される桁上
げ生成部が従来方式では８ビット長の桁上げ生成部６２
であるのに対して、本実施例の場合−１ビット目を拡張
した桁上げ生成部６３となり、増えた−１ビット目には
桁上げ入力ｃｉｎが入力されている。ＢＬＣブロック内
部では２ビットづつのブロック下を２進木上のＢＬＣセ
ル６６を用いて行うが、ｃｉｎを含むブロックでは前述
のようにブロック桁上げ伝播項は０となるので計算の必
要がなく、ＢＬＣセル６６を桁上げ生成セル６７に置き
換えることができ、ＡＮＤゲート１個分だけゲート数の
削減が可能である。またブロック桁上げ生成項が直接桁
上げとなるため、従来方式の桁上げ生成部６２に含まれ
ていたブロック桁上げ生成項とブロック桁上げ伝播項と
桁上げ入力とから各ビットの桁上げを算出する桁上げ演
算部６５が必要なく、この分だけゲート段数が削減され
る。

【００３９】次に本発明の第２の実施例について説明す
る。

【００４０】図２は本発明の桁上げ先見加算方式の第２
の実施例を示すブロック図である。第１の実施例がＢＬ
Ｃ加算方式に本発明を適用したものであるのに対し、図
２に示す第２の実施例がＢＣＬＡ（Ｂｌｏｃｋ Ｃａｒ
ｒｙ Ｌｏｏｋ Ａｈｅａｄ）加算方式に本発明を適用
したものである。ＢＬＣ加算方式とＢＣＬＡ加算方式
は、桁上げ生成部において異なって構成を採用している
ことが相違点である。

【００４１】本実施例の桁上げ先見加算装置は、図２に
示すように、前述の従来例と同様の３２ビットのｐｇ生
成部１０と、和生成部１１とに加えて、従来の桁上げ生
成部１２に代る桁上げ生成部１３とを備えて構成されて
いる。桁上げ生成部１３は、４ビットのブロック桁上げ
生成部（ＢＧ）５０１，５０２と、４ビットのＢＰＧ２
０２〜２０７，３０２と、５ビットのＢＰＧ６０１と、
１ビットのＣＬＡ７０１と、２ビットのＣＬＡ５１１，
５７２と、３ビットのＣＬＡ２１２〜２１７，３１２
と、４ビットのＣＬＡ６１１とを備えて構成されてい
る。

【００４２】次に、図２に示した本実施例の桁上げ先見
加算方法とその装置と図８とを比較しながら説明を行
う。まず、ｐｇ生成部１０及び和生成部１１は共通であ
る。しかし、本実施例の方法の場合−１ビット目が存在
するためブロック化及び桁上げ生成を３２ビットでなく
３３ビットで行う必要があるので、最上位ビットから２
７ビット目までの５ビットを第一のブロックとし、２６
ビットから−１ビット目までを４ビットづつ７ブロック
に分割する。この計８ブロックを次段のブロック桁上げ
生成項及びブロック桁上げ伝播項生成部に入力する。こ
こで、−１ビット目を含むブロックの場合ブロック桁上
げ伝播項は、前述のように０と分かっているのでこれは
算出する必要がなく、４ビットＢＧ生成部５０１により
ブロック桁上げ生成項のみを算出するが、これは前述の
ように桁上げと見なしてよいので、２ビット目からの桁
上げｃ２が生成される。他の７ブロックについては従来
方法と同じように、第１のブロックは５ビットＢＰＧ６
０１で、他の６つのブロックは４ビットＢＰＧ２０２か
ら２０７でブロック桁上げ生成項及びブロック桁上げ伝
播項を算出する。次段でも同じように桁上げｃ２を含む
４ビットのブロック桁上げ伝播項は算出せず、ＢＧ５０
２で桁上げｃ１４が直接導かれる。従来方式の場合、こ
の次に２ビットのＣＬＡ４０１が位置してｃｏｕｔ及び
下位１６ビットブロックからの桁上げｃ１５を算出する
が、本方法の場合下位１６ビットからの桁上げ下位１６
ビットからの桁上げ（ｃ１４）は既に算出されているの
で、ここではｃｏｕｔのみが算出される。これにより下
位１６ビット→上位１７ビットへの桁上げ伝播経路にお
いてゲート段数が２ビットのＣＬＡの分だけ削減でき
る。これ以降の経路はブロック化のビット長の違いこそ
あれ、従来方式と本発明の方式には本質的な差はない。

【００４３】

【発明の効果】以上説明したように、本発明の桁上げ先
見加算方法とその装置では桁上げ生成部において桁上げ
入力を−１ビット目の桁上げ生成項と見なし、ｎビット
の加算を桁上げ入力無しのｎ＋１ビットの加算であると
考え、ブロック桁上げ伝播項を０、桁上げをブロック桁
上げ生成項とすることで回路を簡略化して、ハードウェ
ア量の低減を実現しているので、遅延時間、消費電力の
削減が可能であるという効果がある。

【図面の簡単な説明】

【図１】本発明の桁上げ先見加算方法とその装置の第１
の実施例を示すブロック図である。

【図２】本発明の桁上げ先見加算方法とその装置の第２
の実施例を示すブロック図である。

【図３】ＢＬＣ加算器で用いられるＢＬＣセルの一例を
示す回路図である。

【図４】ＢＬＣ加算器で用いられる桁上げ生成セルの一
例を示す回路図である。

【図５】４ビットブロック桁上げ先見回路（ＢＣＬＡ）
の一例を示す回路図である。

【図６】２ビット桁上げ先見回路（ＣＬＡ）の一例を示
す回路図である。

【図７】従来の桁上げ先見加算方法とその装置の第１の
例を示すブロック図である。

【図８】従来の桁上げ先見加算方法とその装置の第２の
例を示すブロック図である。

【符号の説明】

１０，６０ ｐｇ生成部 １１ 和生成部 １２，１３，６２，６３ 桁上げ生成部 ６５ 桁上げ演算部 ６６ ＢＬＣセル ６７ 桁上げ生成セル ６８ バッファセル ６９ バッファ ２０１〜２０８，３０１，３０２，６０１ ＢＰＧ ２１１〜２１８，３１１，３１２，４０１，７０１，５
１１，６１１ ＣＬＡ ５０１，５０２ ＢＧ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 桁上げ入力とｎ（正の整数）ビット長の
   桁上げ生成項と桁上げ伝播項とを入力とし、 前記桁上げ入力を最下位ビットより１ビット下位である
   −１ビット目の前記桁上げ生成項とし、 前記−１ビット目の前記桁上げ伝播項を０とし、 桁上げ入力が無いｎ＋１ビットの加算として演算を行な
   い、 ｎ＋１ビット長の桁上げを生成することを特徴とする桁
   上げ先見加算方法。
2. 【請求項２】 ２数を入力とし、ビット毎の桁上げ生成
   項及び桁上げ伝播項を生成する桁上げ生成項及び伝播項
   生成手段と、前記桁上げ生成項と桁上げ伝播項と桁上げ
   入力とからビット毎の桁上げを生成する桁上げ生成手段
   と、前記ビット毎の桁上げ伝播項と前記ビット毎の桁上
   げとからビット毎の和を生成する和生成手段とを備える
   桁上げ先見加算装置において、 請求項１記載の桁上げ先見加算方法により桁上げを生成
   する桁上げ生成手段を備えることを特徴とする桁上げ先
   見加算装置。