JPH0445857B2 - - Google Patents

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JPH0445857B2
JPH0445857B2 JP1035176A JP3517689A JPH0445857B2 JP H0445857 B2 JPH0445857 B2 JP H0445857B2 JP 1035176 A JP1035176 A JP 1035176A JP 3517689 A JP3517689 A JP 3517689A JP H0445857 B2 JPH0445857 B2 JP H0445857B2
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JP
Japan
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logic
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double
generate
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Suchiiun Fuwan Inseotsuku
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AT&T Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
    • G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits

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  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えば、加算器に使用される改良さ
れた桁上げ予見技術に関する。
（従来の技術） 桁上げ予見（carry look−ahead、CLA）は、
マイクロプロセツサ、デジタル信号プロセツサ、
及び他の集積回路において使用される高性能加算
器のための主流技術である。桁上げ予見加算器理
論の概説が、J.J.F.キヤバナ（J.J.F.Cavanagh）
による著書「デジタル コンピユータ演算
（Digital Computer Arithmetic）」、マグローヒ
ル（1984年）、107頁−117頁においてなされてい
る。計算時間を節約するために、CLAは全ての
ビツト加算器段への桁上げ入力をパラレルに（つ
まり、同時に）計算する。この目的のために、２
つの補助信号、つまり、“ジエネレート
（generate）”及び“プロパゲート（propagate）”
が生成される。ジエネレート(G)信号は、任意の段
において桁上げ信号が生成されているときは論理
“１”（そうでないときは、“０”）であり、プロパ
ゲード（Ｐ）信号は、任意の段がその入り桁上げ
信号を次に高い段にパスするとき論理“１”（そ
うでないときには、“０”）となる。このＧ及びＰ
信号が次に論理回路内で結合され、ビツト桁上げ
信号が生成される。例えば、64ビツト数を加算す
るとき、理論的には、64個のＧ信号及び64個のＰ
信号を結合して、同一論理レベルにおいて、64ビ
ツト桁上げ信号を生成することが可能である。た
だし、殆んどの集積回路技術のフアン イン制約
（fan−in limitations）のために、桁上げ生成回
路は64個のＧ信号及び64個のＰ信号の全てを同時
に受信することは困難である。殆んどの技術にお
いては、その回路の最適フアン イン制約のため
に、任意の回路内で４ペア以上の項を結合するこ
とは困難である。従つて、これらＧ及びＰ信号は
４つ（あるいはそれ以下）のグループとして結合
される。そしてこれらグループ出力が次に高いレ
ベルにおいて結合され、最終的なビツト桁上げ信
号が与えられる。
このように段の総数をグループに分割すること
は、“区画（partitioning）”と呼ばれる。最大の
回路速度を達成するためには、ビツト桁上げ信号
を生成するために使用される論理レベルの数を削
減することが必要である。このため、個々のグル
ープがフアン イン制約を越えることなく可能な
かぎり多くの数の入力を受信することが要求され
る。こうすることによつて、ビツト桁上げ信号を
生成するために要求される論理レベルの数に比例
する遅延時間が削減される。例えば、２つの64ビ
ツト数を加算する場合、典型的な区画スキームに
おいては、セクシヨンあたり４つの“グループ”
をもち、グループあたり４ビツトをもつ４つの
“セクシヨン”を準備する。この区画スキームは、
このため、“１ビツト／４ビツト／16ビツト”区
画と呼ばれる。第１のレベルにおいては、個々の
ビツト位置に対してＧ及びＰ項が生成される。第
２のレベルにおいては、４個のＧ及び４個のＰ項
が結合されて４つのグループ、ジエネレート
（GG）及び４つのグループ プロパゲート（GP）
項が生成される。第３のレベルにおいては、４つ
のGG及び４つのGP項が結合されて３つのセクシ
ヨン桁上げ項（SC）及び１つのキヤリー アウ
ト（carry−out）項が生成される。このキヤリー
イン（carry−in）項と３つのSC項はGG項及び
GP項と結合されてグループ桁上げ（GC）項を生
成する。このGC項はＧ及びＰ項と結合してビツ
ト桁上げ信号を生成する。つまり、従来の区画ス
キームにおいては、４の整数乗（例えば、64＝
43）のデータ パス幅をもつ桁上げ予見加算器に
対して、個々のレベルにおいて項を生成するため
に４ビツトを結合することがわかる。
しかし、４のべき数でないデータ パス幅（例
えば、32ビツト幅のデータ パス）をもつ加算器
に対して、先行技術による区画スキームが保持さ
れている。つまり、32ビツト データ パスを使
用するマイクロプロセツサ及び他のタイプのIC
は、もともと16あるいは64ビツト データ パス
を使用するコンピユータ メイン フレーム技術
に対して開発された上に上述した区画スキームを
使用している。
（発明の要約） 本発明は、区画スキームが２ビツト／８ビツト
である桁上げ予見技術を提供する。つまり、本発
明の方法においては、第１のレベルにおいて、２
ビツト幅のジエネレート及びプロパゲート項を表
わす“ダブル ジエネレート（double
generate、DG）”及び“ダブル プロパゲード
（double propagete、DP）”項が生成される。第
２のレベルにおいては、４つのDG項と４つのDP
項が結合され、“ダブル グループ ジエネレー
ト（double group generate、DGG）”及び“ダ
ブル グループ プロパゲート（double group
propagate.DGP）”項が生成される。好ましい実
施態様においては、これは多重機能を実現し、ゲ
ートあたり複数の出力をもつ論理回路を使用して
達成される。
（実施例） 以下の詳細な説明は改良された編成の32ビツト
桁上げ予見加算器に関する。本発明は従来の区画
スキームと比較してゲート遅延の数を削減できる
区画スキームを提供する。第１図において、ユニ
ツト１０１…１１３はそれらの機能に従つて頭文
字にて呼ばれ、小文字は入力及び出力項を示す。
この実施態様においては、データ入力ビツト（a0
…a31及びb0…b31）及びこれらの補数が、４つか
らなるグループにて８つのユニツト１０１…１０
８からなる“Ｇ／DG／Ｐ／DP／Ｓ”ユニツトに
供給される。これらユニツト各々はジエネレート
（generate.G）項gi及びプロパゲート
（propagate.P）項piを生成する。これら項は前述
の如く、従来の加算器内においても生成される。
（ここで、ｉ＝０、１、２…31である。）これに加
えて、これらユニツトは、２つの“ダブル ジエ
ネレート（double generate、DG）”項dgi+1及び
２つの“ダブル プロパゲート（double
propagate.DP）”項dpi+1を生成する。ここで、
ｉ＝０、２、４…30である。本技術が先行技術と
異なるのはこれらダブル項である。Ｇ／DG／
Ｐ／DP／Ｓユニツト各々は、以下に説明するが、
次に高いユニツト１０９…１１２から４つのキヤ
リーイン項（c0…c31）を受信する。これに加え
て、８個のＧ／DG／Ｐ／DP／Ｓユニツト各々は
４つの合計（Ｓ）ビツト（s0…s31）を生成する。
第２図には、各Ｇ／DG／Ｐ／DP／Ｓユニツト
の詳細なブロツク図が示される。より具体的に
は、２つの“Ｇ／DG”ユニツトが含まれるが、
これらは“ジエネレート”及び“ダブル ジエネ
レート”項（それぞれgi及びdgi+1）を生成する。
これら項を実現するのに好ましい回路が第４図に
示される。データ入力ビツトai、ai+1及びbi、bi+1
（及びこれら補数）は示される如くｎ−チヤネル
論理トランジスタのゲートに送られる。ｐ−チヤ
ネル プリチヤージ トランジスタ４１及び４２
はクロツク信号“ck”が低値であるとき通電し、
ｎ−チヤネル デイスチヤージ トランジスタ４
３は、クロツク信号（ck）が高値である評価期
間（evaluation period）において通電する。出
力gi及びdgi+1は両方とも（出力インバータ４６及
び４７を通じて）シングル論理ゲートから得られ
ることに注意する。つまり、最も上の論理ストリ
ング（ノード４５）及び中間ノード４４は両方共
この２つの出力項を生成するために使用される。
このタイプの論理回路はここでは“多重出力動的
論理”（multiple output dynamic logic、
MODL）と呼ばれる。（このタイプの論理回路の
より詳細な用途は、本出願人による別の米国特許
出願第131872号「多重出力電界効果形トランジス
タ論理（Multiple Output Field Effect
Transistor Logic）」において説明されている。）
第４図からわかるように、この回路は、ai及びbi
の両方が論理１であるとき（にのみ）真の“ジエ
ネレート”項（gi論理“１”）を生成する。この
回路はまた以下の条件のいずれかが真の場合、真
の“ダブル ジエネレート”項（dgi+1は論理
“１”）を生成する。
(1) ai+1及びbi+1の両方が論理“１”（つまり、
真）である、または (2) ai及びbiの両方とも論理“１”であり、ai+1
あるいはbi+1のいずれか（片方のみ）が論理
“１”である。
第２図に再び戻り、２つの“Ｐ／DP”ユニツ
トが示されるが、これらは“プロパゲート”及び
“ダブル プロパゲート”項を生成する。これら
項を生成するMODL回路が第５図に示されるが、
これらは第４図に対して説明されたのと似たよう
に入力に関して動作する。この回路は、aiあるい
はbiのいずれか（片方のみ）が論理“１”のとき
真の“プロパゲート”項（pi論理“１”）を生成
する。この回路は以下の条件の両方が真であると
き、論理“１”（つまり、真の）dpi+1出力を生成
する。
(1) ai+1あるいはbi+1のいずれか（片方のみが）
論理“１”であり、そして (2) aiあるいはbiのいずれか（片方のみが）論理
“１”である。
第２図は、また示される入力項に関して動作す
る４つの“排他的OR”（XOR）機能を示すが、
これらは先行技術において知られている回路に従
つて実現できる。最後に、“ジエネレート”(G)及
び“プロパゲード”(P)機能も示されるが、これら
も従来の回路技術に従つて実現でき、ここで、gi
＝aiANDbi、そしてpi＝aiXORbiである。
第３図には“GG／DGG／GP／DGP／Ｃ”ユ
ニツトの詳細なブロツク図が示される。“３−ビ
ツト桁上げ生成（３−BIT CARRY
GENERATOR）”ユニツト３１は“グループ桁
上げ”項gci、並びに“ジエネレート”gi及び“プ
ロパゲート”pi項を入力として受信する。ここ
で、ｉ＝０、８、16及び24である。これはビツト
桁上げ項ciを出力として生成する。この機能を実
現するために適当なMODL回路が第８図に示さ
れる。ここで、以下の入力及び出力項が以下のよ
うに示される一般化入力及び出力記号に代つて置
換される。
c0＝gci g0＝gi gi＝gi+1 g2＝gi+2 p0＝pi p1＝pi+1 p2＝pi+2 c1＝ci+1 c2＝ci+2 c3＝ci+3 p3及びg3入力、c4出力（及び関連するトランジ
スタ）はユニツト３１の回路実現においては使用
されていないことに注意する。さらに、gci入力
は変更を受けずにユニツト３１を通過し、ci出力
が生成される。ここで、ｉ＝０、８、16及び24で
ある。
第３図の“GG／DGG”ユニツト３２は、“グ
ループ ジエネレート”（ggi+3）及び“ダブル
グループ ジエネレート”（dggi+7）項を実現す
るための第６図に示されるMODL回路を用いて
実現できる。この回路に対する入力は、示される
“ダブル ジエネレート”項及び“ダブル プロ
パゲート”項であることに注意する。第６図の回
路は以下の２つの機能を実現する。
ggi+3＝dgi+3＋dpi+3 dgi+1 dggi+7 ＝dgi+7dpi+7（dgi+5＋dpi+5（ggi+3）） ＝dgi+7＋dpi+7（dgi+5＋dpi+5 （dgi+3＋dpi+3dgi+1）） 第３図の“GP／DGP”ユニツト３３は“グル
ープ プロパゲート”（gpi+3）及び“ダブル グ
ループ プロパゲート”（dgpi+7）項を生成する
ための第７図に示されるMODL回路を用いて実
現できる。第７図の回路は、以下の２つの機能を
実現する。
gpi+3＝dpi+3dpi+1 dgpi+7＝dpi+7dpi+5gpi+3 ＝dpi+7dpi+5dpi+3dpi+1 第３図には“４−ビツト桁上げ生成（４−BIT
CARRY GENERATOR）”ユニツト３４も示さ
れる。これは第８図のMODL回路を用い、示さ
れる標準入力及び出力記号に対して以下の置換を
行なうことによつて実現できる。
c0＝gci g0＝ggi+3 g1＝gi+4 g2＝gi+5 g3＝gi+6 p0＝gpi+3 p1＝pi+4 p2＝pi+5 p3＝pi+6 c1＝ci+4 c2＝ci+5 c3＝ci+6 c4＝ci+7 第１図に再び戻り、“GG／DGG／GP／DGP／
Ｃ”ユニツト１０９…１１２は“ダブル グルー
プ ジエネレート”項dggi+7及び“ダブル グル
ープ プロパゲート”項dgpi+7（ここで、ｉ＝０、
８、16及び24）を４−ビツト桁上げ生成ユニツト
１１３に３つのグループ桁上げ項gci（ここで、ｉ
＝８、16及び24）、及びキヤリー アウト項を生
成するために供給する。第８図に示される４出力
MODL回路はこの目的に使用でき、ここで、以
下の置換が示される一般入力及び出力記号に対し
て行なわれる。
c0＝gc0＝carry−in g0＝dgg7 g1＝dgg15 g2＝dgg23 g3＝dgg31 p0＝dgp7 p1＝dgp15 p2＝dgp23 p3＝dgp31 c1＝gc8 c2＝gc16 c3＝gc24 c4＝gc32＝carry−out このキヤリー インもパスされgc0になること
に注意する。
本発明による加算器はｐ−チヤネル及びｎ−チ
ヤネル トランジスタの両方に対して0.75ミクロ
ン有効チヤネル長をもつCMOS2−レベルメタル
技術にて製造され、上述のようにMODLゲート
が使用される。25℃において3.1ナノ秒以下の32
−ビツト加算時間がVDD＝5.0ボルトにて確認され
た。この高い速度は、一部、論理クリテイカル、
パスに沿つての論理レベルの削減に起因する。つ
まり、典型的な先行技術による32−ビツトCLA
加算器は７個の論理ゲート遅延をもつが、本発明
の場合は、クリテイカル パスに沿つて５つの論
理ゲート遅延のみをもつ。
このMODL回路の使用は高性能化及び集積回
路チツプ面積の効率的な使用に非常に有利である
が、本発明の実現のために他の回路技術を用いる
ことも可能である。例えば、標準の“ドミノ”
CMOS、“ジツパー”CMOS及びバイポーラ技術
も可能であり、また、−Ｖ族材料（例えば、ガ
リウム ひ素）に基づく技術を用いることも可能
である。
本発明による桁上げ予見技術は上述においては
加算器実施態様を用いて説明されたが、演算ユニ
ツト及び演算論理ユニツトを含む他のタイプの回
路に応用することも可能である。これらユニツト
は減算及び他の演算及び論理機能を遂行するため
に基本加算器回路を利用する。本発明による技術
は32の倍数であるデータ パス幅を持つ回路に対
して有利であることは明白である。例えば、128
ビツト幅の回路は、本発明の目的においては、４
つの32−ビツト回路とみなすことができる。
【図面の簡単な説明】
第１図は本発明による32ビツト桁上げ予見加算
器編成のブロツク図を示す。第２図は第１図の
“Ｇ／DG／Ｐ／DP／Ｓ”ユニツトを詳細に示す。
第３図は第１図の“GG／DGG／GP／DGP／Ｃ”
ユニツトを詳細に示す。第４図は“ジエネレー
ト”（gi）及び“ダブルジエネレート”（dgi+1）項
を生成するためのMODLゲートを示す。第５図
は“プロパゲート”（pi）及び“ダブルプロパゲ
ート”（dpi+1）項を生成するためのMODLゲート
を示す。第６図は“グループ ジエネレート”
（ggi+3）及び“ダブル グループ ジエネレー
ト”（dggi+7）項を生成するためのMODLゲート
を示す。第７図は“グループ プロパゲート
（gpi+3）及び“ダブル グループ プロパゲー
ト”（dgpi+7）項を生成するためのMODLゲート
を示す。第８図は第１及び第３図の３−ビツト及
び４−ビツト桁上げ生成器を実現するために適当
なMODLゲートを示す。 （主要部分の符号の説明）、１０１…１１３…
…ユニツト、３１……３−ビツト桁上げ生成ユニ
ツト、３２……GG／DGGユニツト、３３……
GP／DGPユニツト、３４……４−ビツト桁上げ
生成ユニツト。

Claims (1)

  1. 【特許請求の範囲】 １ ビツト桁上げ項（C0…C31）を生成する手段
    を含む第１の語（a0…a31）及び第２の語（b0…
    b31）に対するデータ入力から構成される、32ビ
    ツト桁上げ予見手段を含む回路において、該回路
    が、 シングル ビツト ジエネレート項（gi）及び
    シングル ビツト プロパゲート項（pi）を生成
    する手段（ここで、ｉ＝０、１、２……31）と、 ダブル ビツト ジエネレート項（dgi+1）及
    びダブル ビツト プロパゲート項（dpi+1）を
    生成する手段（101…108）（ここで、ｉ＝０、２、
    ４…30）と、 グループ ジエネレート項（ggi+3）及びグル
    ープ プロパゲート項（gpi+3）を生成する手段
    （ここで、ｉ＝０、８、16、及び24）と、 ダブル グループ ジエネレート項（dggi+7）
    及びダブル グループ、プロパゲート項
    （dgpi+7）を生成する手段（109…112）（ここで、
    ｉ＝０、８、16及び24）とからなることを特徴と
    する回路。 ２ 該ダブル項を生成する手段が多重機能を実現
    し、ゲートあたり複数の出力をもつ論理回路を具
    備することを特徴とする請求項１記載の桁上げ予
    見手段を含む回路。 ３ 該ダブル ビツト ジエネレート項を生成す
    るための手段が以下の条件のいずれかが真である
    とき、つまり、 (1) ai+1及びbi+1の両方が論理“１”である、又
    は (2) ai及びbiの両方が論理“１”であり、そして
    ai+1あるいはbi+1のいずれか（片方のみが）論
    理“１”である場合に、論理“１”のdgi+1出
    力を生成することを特徴とする請求項２記載の
    桁上げ予見手段を含む回路。 ４ 該ダブル ビツト プロパゲート項を生成す
    るための手段が以下の両方の条件が真であると
    き、つまり、 (1) ai+1あるいはbi+1のいずれか（片方のみ）が
    論理“１”であり、そして (2) aiあるいはbiのいずれか（片方のみ）が論理
    “１”であるときに、論理“１”のdpi+1出力を
    生成することを特徴とする請求項２記載の桁上
    げ予見手段を含む回路。
JP1035176A 1988-02-16 1989-02-16 桁上げ予見手段を含む回路 Granted JPH01246919A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/157,187 US4858168A (en) 1988-02-16 1988-02-16 Carry look-ahead technique having a reduced number of logic levels
US157,187 1988-02-16

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Publication Number Publication Date
JPH01246919A JPH01246919A (ja) 1989-10-02
JPH0445857B2 true JPH0445857B2 (ja) 1992-07-28

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JPH01246919A (ja) 1989-10-02
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