JPH01246919A - 桁上げ予見手段を含む回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えば、加算器に使用される改良された桁上
げ予見技術に関する。

（従来の技術） 桁上げ予見（ｃａｒｒｙ　１ｏｏｋ−ａｈｅａｄ、　Ｃ
Ｌ　Ａ）は、マイクロプロセッサ、デジタル信号プロセ
ッサ、及び他の集積回路において使用される高性能加算
器のための主流技術である。桁上げ予見加算器理論の概
説が、Ｊ、Ｊ、Ｆ、キャバナ（Ｊ、Ｊ、Ｐ。

Ｃａｖａｎａｇｈ）による著書［デジタル　コンピュー
タ演算（Ｄｉｇｉｔａｌ　Ｃｏｍｐｕｔｅｒ　Ａｒｉｔ
ｈｍｅｔｉｃ）Ｊ　、マグロ−ヒル（１９８４年）、１
０７頁−１１７頁においてなされている。計算時間を節
約するために、ＣＬＡは全てのビット加算器段への桁上
げ入力をパラレルに（つまり、同時に）計算する。この
目的のために、２つの補助信号、つまり、“ジェネレー
）　（ｇｅｎｅｒａｔｅ）　”及び１プロパゲート（ｐ
ｒｏｐａｇａｔｅ）　　”が生成される。ジェネレート
（Ｇ）信号は、任意の段において桁上げ信号が生成され
ているときは論理“１”　（そうでないときは、“０”
）であり、ブロパゲ−１−（Ｐ）信号は、任意の段がそ
の入り桁上げ信号を次に高い段にパスするとき論理１１
″　（そうでないときは、“Ｏ”）となる。このＧ及び
Ｐ信号が次に論理回路内で結合され、ビット桁上げ信号
が生成される。例えば、６４ビツト数を加算するとき、
理論的には、６４個のＧ信号及び６４個のＰ信号を結合
して、同−論理レベルにおいて、６４ビット桁上げ信号
を生成することが可能である。ただし、殆んどの集積回
路技術のファンイン制約（ｆａｎ−ｉｎ　１１ｍ１ｔａ
ｔｉｏｎｓ）のために、桁上げ生成回路は６４個のＧ信
号及び６４個のＰ信号の全てを同時に受信することは困
難である。殆んどの技術においては、その回路の最適フ
ァン　イン制約のために、任意の回路内で４ペア以上の
項を結合することは困難である。従って、これらＧ及び
Ｐ信号は４つ（あるいはそれ以下）のグループとして結
合される。そしてこれらグループ出力が次に高いレベル
において結合され、最終的なビット桁上げ信号が与えら
れる。

このように段の総数をグループに分割することは、“区
画（ｐａｒ　ｔ　ｉ　ｔ　ｉｏｎ　ｉｎｇ）　　”と呼
ばれる。最大の回路速度を達成するためには、ビット桁
上げ信号を生成するために使用される論理レベルの数を
削減することが必要である。このため、個々のグループ
がファン　イン制約を越えることなく可能なかぎり多く
の数の入力を受信することが要求される。こうすること
によって、ビット桁上げ信号を生成するために要求され
る論理レベルの数に比例する遅延時間が削減される。例
えば、２つの６４ビツト数を加算する場合、典型的な区
画スキームにおいては、セクションあたり４つの“グル
ープ”をもち、グループあたり４ビツトをもつ４つの“
セクション”を準備する。この区画スキームは、このた
め、１１ビツト／４ビツト／１６ビツト”区画と呼ばれ
る。第１のレベルにおいては、個々のビット位置に対し
てＧ及びＰ項が生成される。

第２のレベルにおいては、４個のＧ及び４個のＰ項が結
合されて４つのグループ　ジェネレート（ＧＧ）及び４
つのグループ　プロパゲート（ＧＰ）項が生成される。

第３のレベルにおいては、４つのＧＧ及び４つのＧＰ項
が結合されて３つのセクション桁上げ項（ＳＣ）及び１
つのキャリー　アウト（ｃａｒｒｙ−ｏｕｔ）項が生成
される。このキャリーイン（ｃａｒｒｙ−ｉｎ）項と３
つのＳＣ項は００項及びＧＰ項と結合されてグループ桁
上げ（Ｇ　Ｃ）項を生成する。このＧＧ項はＧ及びＰ項
と結合してビット桁上げ信号を生成する。つまり、従来
の区画スキームにおいては、４の整数乗（例えば、６４
＝４’）のデータ　バス幅をもつ桁上げ予見加算器に対
して、個々のレベルにおいて項を生成するために４ビツ
トを結合することがわかる。

しかし、４のべき数でないデータ　バス幅（例えば、３
２ビツト幅のデータ　バス）をもつ加算器に対して、先
行技術による区画スキームが保持されている。つまり、
３２ビット　データ　バスを使用するマイクロプロセ・
ノサ及び他のタイプのＩＣは、もともと１６あるいは６
４ビツト　データ　バスを使用するコンピュータ　メイ
ン　フレーム技術に対して開発された上に上述した区画
スキームを使用している。

（発明の要約） 本発明は、区画スキームが２ビツト７８ビツトである桁
上げ予見技術を提供する。つまり、本発明の方法におい
ては、第１のレベル′において、２ビツト幅のジェネレ
ート及びプロパゲート項を表わす“ダブル　ジェネレー
ト（ｄｏｕｂｌｅ　ｇｅｎｅｒａｔｅ　。

ＤＣ）”及び“ダブル　プロパゲート（ｄｏｕｂｌｅｐ
ｒｏｐａｇａｔｅ　−、ＤＰ）　　”項が生成される。

第２のレベルにおいては、４つのＤＣ項と４つのＤＰ項
が結合され、′ダブル　グループ　ジェネレート（ｄｏ
ｕｂｌｅ　ｇｒｏｕｐ　ｇｅｎｅｒａｔｅ　ＳＤ　ＧＧ
）　”及び“ダブル　グループ　プロパゲート（ｄｏｕ
ｂｌｅ　ｇｒｏｕｐｐｒｏｐａｇａｔｅ　％　ＤＧＰ）
　　”項が生成される。好ましい実施態様においては、
これは多重機能を実現し、ゲートあたり複数の出力をも
つ論理回路を使用して達成される。

（実施例） 以下の詳細な説明は改良された編成の３２ビット桁上げ
予見加算器に関する。本発明は従来の区画スキームと比
較してゲート遅延の数を削減できる区画スキームを提供
する。第１図において、ユニット１０１…１１３はそれ
らの機能に従って頭文字にて呼ばれ、小文字は入力及び
出力項を示す。この実施態様においては、データ入力ビ
ット（ａｏ…ａｚ＋及びｂｏ…ｂ３．）及びこれらの補
数が、４つからなるグループにて８つのユニット１０１
…１０８からなる“Ｇ／ＤＧ／Ｐ／ＤＰ／Ｓ”ユニット
に供給される。これらユニット各々はジェネレート（ｇ
ｅｎｅｒａｔｅ、　Ｇ　）項ｇ１及びプロパゲート（ｐ
ｒｏｐａｇａｔｅ　、　Ｐ）項ρ、を生成する。これら
項は桶述の如く、従来の加算器内においても生成される
。（ここで、ｉ＝０．１．２…３１である。）これに加
えて、これらユニットは、２つの“ダブル　ジェネレー
ト（ｄｏｕｂｌｅｇｅｎｅｒａｔｅ、　Ｄ　Ｃ）　”項
ｄｇｉ、Ｉ及び２つの“ダブルプロパゲート　（ｄｏｕ
ｂｌｅ　ｐｒｏｐａｇａｔｅ、　Ｄ　Ｐ）項ｄｐ、、、
を生成する。ここで、ｉ＝ｏ、２．４…３０である。本
技術が先行技術と異なるのはこれらダブル項である。Ｇ
／ＤＧ／Ｐ／ＤＰ／Ｓユニット各々は、以下に説明する
が、次に高いユニット（１０９…１１２）から４つのキ
ャリーイン環（ｃｏ…ｃ３υを受信する。これに加えて
、 ８個のＧ／ＤＣ／Ｐ／ＤＰ／Ｓユニット各々は４つの合
計（Ｓ）′ピッ）　（ｓｏ…ｓ、１）を生成する。

第２図には、各Ｇ／ＤＧ／Ｐ／ＤＰ／Ｓユニットの詳細
なブロック図が示される。より具体的には、２つの″Ｇ
／ＤＧ″ユニットが含まれるが、これらは“ジェネレー
ト”及び“ダブル　ジェネレート”項（それぞれｇｉ及
びｄｇｉ−υを生成する。

これら項を実現するのに好ましい回路が第４図に示され
る。データ入力ビットａｉｓａｉ＋１及びｂ！、ｂ、。

１（及びこれら補数）は示される如くｎ−チャネル論理
トランジスタのゲートに送られる。ｐ−チャネル　プリ
チャージ　トランジスタ４１及び４２はクロック信号“
ｃｋ”が低値であるとき通電し、ｎ−チャネル　ディス
チャージ　トランジスタ４３は、クロック信号（ｃｋ）
が高値である評価期間（ｅｖａｌｕａｔｉｏｎ　ｐｅｒ
ｉｏｄ）において通電する。出力ｇ、及びｄｇｉ−＋は
両方とも（出力インバータ４６及び４７を通じて）シン
グル論理ゲートから得られることに注意する。つまり、
最も上の論理ストリング（ノード４５）及び中間ノード
（４４）は両方共この２つの出力項を生成す為ために使
用される。このタイプの論理回路はここでは“多重出力
動的論理（ｎ＋ｕｌｔｉｐｌｅ　ｏｕｔｐｕｔ　ｄｙｎ
ａｍｉｃ　ｌｏｇｉｃ　５Ｍ０ＤＬ）と呼ばれる。（こ
のタイプの論理回路のより詳細な用途は、本出願人によ
る別の米国特許出願第１３１．８７２号「多重出力電界
効果形トランジスタ論理（Ｍｕｌｔｉｐｌｅ　０ｕｔｐ
ｕｔ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ
　Ｌｏｇｉｃ）　Ｊにおいて説明されている。）第４図
かられかるように、この回路は、ａｉ及びす。

の両方が論理１であるとき（にのみ）真の“ジェネレー
ト”項（ｇｔ論理“１”）を生成する。この回路はまた
以下の条件のいずれかが真の場合、真の“ダブル　ジェ
ネレート”項（ｄｐｉ−ｔは論理“１”）を生成する。

（１）　　ａｉ＋ｌ及びｂｉ＋１の両方が論理“１”　
（つまり、真）である、または （２）　　ａｉ及びす、が両方とも論理“１”であり、
ａ　ｌ　＊　１あるいはｂｉ＋１のいずれか（片方のみ
）が論理“１”である。

第２図に再び戻り、２つの“Ｐ／ＤＰ”ユニットが示さ
れるが、これらは“プロパゲート”及び“ダブル　プロ
パゲート１項を生成する。これら項を生成するＭＯＤＬ
回路が第５図に示されるが、これらは第４図に対して説
明されたのと似たように入力に関して動作する。この回
路は、ａｉあるいはす、のいずれか（片方のみ）が論理
“１”のとき真の“プロパゲート”項（ｐ＝論理“１”
）を生成する。この回路は以下の条件の両方が真である
とき、論理“１”　（つまり、真の）　ｄＰｉ＊＋出力
を生成する。

（ｔ）　　ａ　＝　＋ｌ　１あるいはｂｉ。１のいずれ
か（片方のみが）論理“１”であり、そして （２）ａｉあるいはｂｌのいずれか（片方のみが）論理
“１″である。

第２図は、また示される入力項に関して動作する４つの
“排他的ＯＲ”　（ＸＯＲ）機能を示すが、これらは先
行技術において知られている回路に従って実現できる。

最後に、１ジエネレート”　（Ｇ）及び“プロパゲート
”　（Ｐ）機能も示されるが、これらも従来の回路技術
に従って実現でき、ここで、ｇｔ−ａｉ　Ａ　Ｎ　Ｄ　
ｂｉ　％そして９ｉ＝ａｉＸＯＲｂ籠である。

第３図には“ＣＧ／ＤＧＧ／ＣＰ／ＤＧＰ／Ｃ”ユニッ
トの詳細なブロック図が示される。“３−ビット桁上げ
生成（３−ＢＩＴ　ＣＡＲＲＹ　ＧＥＮＥＲＡＴＯＲ）
″ユニッ）（３１）は“グループ桁上げ”項ｇｃ工、並
びに“ジェネレート”ｇｉ及び“プロパゲート”９４項
を入力として受信する。ここで、ｉ＝０．８．１６及び
２４である。これはビット桁上げ項Ｃ，を出力として生
成する。この機能を実現するために　　□適当なＭＯＤ
Ｌ回路が第８図に示される。ここで、以下の入力及び出
力項が以下のように示される−　　１般化入力及び出力
記号に代って置換される。

Ｃｏ　＝　ｇｃｉ　　　　　　　　ｇｏ　＝　ｇｉＬ”
＝ｇム”ｌ　　　　　　　ｇｚ＝ｇｔ＋ｚｐｏ“ｐ直　
　　　　　　ｐ＋−ｐｔ＋１Ｐ２＝ｐｉ＊ｚ　　　　　
　Ｃｌ＝Ｃ４＊＋Ｃ，＝Ｃ４◆ｔ　　　　　　Ｃ３＝Ｃ
４＋３ｐ３及びｇ、入力、ｃ４出力（及び関連するトラ
ンジスタ）ハユニット３１の回路実現においては使用さ
れてないことに注意する。さらに、ｇｃｉ入力は変更を
受けずにユニット３１を通過し、Ｃｉ出力が生成される
。ここで、ｉ＝Ｑ、８．１６及び２４である。

第３図の“ＣＧ／ＤＧＧ″ユニット（３２）は、“グル
ープ　ジェネレート”　（ｇｇｉ＋ｓ）及び“ダブル　
グループ　ジェネレート”　（ｄｇｇｌや、）項を実現
するための第６図に示されるＭＯＤＬ回路を用いて実現
できる。この回路に対する入力は、示される“ダブル　
ジェネレート”項及び“ダブルプロパゲート”項である
ことに注意する。第６図の回路は以下の２つの機能を実
現する。

ｇｇｚ今！””ｄｇｉ◆３＋ｄｌ）ｉ◆３ｄｇｔ＋＋Ｉ
ｇｇｉ　＋ｑ　＝　ｄｇｉ　＋？　＋　ｄｐｉ　＋ｔ（
ｄｇｉ　＋ｊｌ　＋　ｄｐｉ　＋３　（ｇｇｉ　＋３）
）冨ｄｇ盈・フ＋ｄｐｉ・ｔ（ｄｇＨ’、５＋ｄｐ五・
ｓ＜ｄｐｉ・ｓ＋ｄＪ・３　ｄｐｉ・Ｉ））第３図の“
ＧＰ／ＤＧＰ″ユニット（３３）は“グループ　プロパ
ゲート”（ｇｐｔ−ｚ）及び“ダブル　グループ　プロ
パゲート”（ｄｇｐｔ、、７）項を生成するための第７
図に示されるＭＯＤＬ回路を用いて実現できる。第７図
の回路は、以下の２つの機能を実現する。

ｇｐ＋＋３＝ｄｐ＝＋３　ａｐ＋＋直 ｄｇｐｉ÷７＝ｄｐｉ◆フ　ｄｐ＝、ｓ　　ｇｌ）ｉ◆
３＝ｄｐ亀◆７　　ｄｐｉ＋ｓ　　ｄｉ）ｉ◆３　　ｄ
ｐ五◆１第３図には“４−ビット桁上げ生成（４−ＢＩ
ＴＣＡＲＲＹ　ＧＥＮＥＲＡＴＯＲ）　”ユニット　（
３４）も示される。

これは第８図のＭＯＤＬ回路を用い、示される標準入力
及び出力記号に対して以下の置換を行なうことによって
実現できる。

Ｃｏ＝ｇＣｉ ｇｏ”ｇｇ東φｚ　　　　　ｇｒ＝ｇ息４４８２°ｇｉ
◆％　　　　　　ｇ　３　＝　ｇ　ｉ令６ｐｏ＝ｇＰｉ
＋３　　　　ｐ＋　＝ｌ）ｉ＋４ｐｚ　＝　ｐｉ中Ｓ　
　　　　ｐ３°ｐ　ｉ　＋　６Ｃ＋　”Ｃ４＋４　　　
　　　Ｃ２＝Ｃ４＋５Ｃ，＝Ｃ４◆６　　　　　　Ｃ４
＝Ｃ１◆７第１図に再び戻り、”ＣＧ／ＤＧＧ／ＣＰ／
ＤＧＰ／Ｃ”ユニット１０９…１１２は“ダブル　グル
ープ　ジェネレート”項ｄｇｇｉ−ｗ及び“ダブル　グ
ループ　プロパゲート”項ｄｇｌ）７　、７（ここで、
ｉ＝Ｑ、８．１６及び２４）を４−ビット桁上げ生成ユ
ニット（１１３）に３つのグループ桁上げ項ｇｃｉ　（
ここで、ｉ＝８．１６及び２４）、及びキャリー　アウ
ト項を生成するために供給する。第８図に示される４出
力ＭＯＤＬ回路はこの目的に使用でき、ここで、以下の
置換が示される一般化入力及び出力を８号に対して行な
われる。

。０８ｇ。。＝　ｃａｒｒｙ−ｉｎ ｇｏ＝ｄｇｇｒ　　　　　ｇｌ　＝ｄｇｇ＋ｓｇｚ＝ｄ
ｇｇｚ＋　　　　　ｇｉ＝ｄｇｇ３＋１１１ｏ＝ｄｇｌ
）ｖ　　　　　ｐＩ＝ｄｇｌ）ｔｓｐｚ＝ｄｇｐｚ＊　
　　　　Ｉ）３＝ｄｇＰ＋ｔＣｔ　＝ｇＣａ　　　　　
　　　Ｃｚ　＝ｇＣｒｂ。ｓ：ｇｃｔａ　　・　　　Ｃ
ａ＝ｇＣｚ□＝ｃａｒｒｙ−ｏｕｔこのキャリー　イン
もバスされｇＣｏになることに注意する。

本発明による加算器はｐ−チャネル及びｎ−チャネル　
トランジスタの両方に対して０．７５ミクロン有効チャ
ネル長をもつ０ＭＯ３２−レベルメタル技術にて製造さ
れ、上述のようにＭＯＤＬゲートが使用される。２５°
Ｃにおいて３．１ナノ秒以下の３２−ビ・ノド加算時間
が、ＶＯＯ＝　５．　ｏボルトにて確認された。この高
い速度は、一部、論理クリティカル　バスに沿っての論
理レヘルの削減に起因する。つまり、典型的な先行技術
による３２−ピッ）ＣＬＡ加算器は７個の論理ゲート遅
延をもつが、本発明の場合は、クリティカル　バスに沿
って５つの論理ゲート遅延のみをもつ。

このＭＯＤＬ回路の使用は高性能化及び集積回路チップ
面積の効率的な使用に非常に有利であるが、本発明の実
現のために他の回路技術を用いることも可能である。例
えば、標準の“ドミノ”０ＭＯ３、“ジッパ−”０ＭＯ
３及びバイポーラ技術も可能であり、また、■−■族材
料（例えば、ガリウム　ひ素）に基づく技術を用いるこ
とも可能である。

本発明による桁上げ予見技術は上述においては加算器実
施態様を用いて説明されたが、演算ユニット及び演算論
理ユニットを含む他のタイプの回路に応用することも可
能である。これらユニットは減算及び他の演算及び論理
機能を遂行するために基本加算器回路を利用する。本発
゛明による技術は３２０倍数であるデータ　バス幅を持
つ回路に対して有利であることは明白である。例えば、
１２８ビット幅の回路は、本発明の目的においては、４
つの３２−ビット回路とみなすことができる。

【図面の簡単な説明】

第１図は本発明による３２ピッＨ？ｉ上げ予見加算器編
成のブロック図を示す。 第２図は第１図のＧ／ＤＧ／Ｐ／ＤＰ／Ｓ”ユニットを
詳細に示す。 第３図は第１図の“ＧＧ／ＤＧＧ／ＣＰ／ＤＧＰ／Ｃ”
ユニットを詳細に示す。 第４図は“ジェネレート”　（ｇ８）及び“ダブルジェ
ネレート″　（ｄｇｚ＋＋）項を生成するためのＭＯＤ
Ｌゲートを示す。 第５図は“プロパゲート″　（ｐｉ）及び“ダブルプロ
パゲート”　（ｄｐ４−１）項を生成するためのＭＯＯ
Ｌゲートを示す。 第６図は“グループ　ジェネレート”　（ｇｇム。３）
及び“ダブル　グループ　ジェネレート”（ｄｇｇｔ、
？）項を生成するためのＭＯＤＬゲートを示す。 第７図は“グループ　プロパゲート”　（ｇｐｚや、）
及び“ダブル　グループ　プロパゲート”（ｄｇｐｌ。 ７）項を生成するためのＭＯＤＬゲートを示す。 第８図は第１及び第３図の３−ビット及び４−ビット桁
上げ生成器を実現するために適当なＭＯＯＬゲートを示
す。 （主要部分の符号の説明） １０１…１１３　　　ユニット ３１　　３−ビット桁上げ生成ユニー／　ト３２　　　
ＣＧ／ＤＧＧユニット ３３　　　ＧＰ／ＤＧＰユニット ３４　４−ビット桁上げ生成ユニット Ｆｌ（３，１ ｃ４Ｐ／’Ｊ’−ρυ［−ＣＪ２ ＼ｒ ｃＬ　　　　　　　　　　＋＋ １ｃＬ。 Ｕ） Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
歳ｉｏｏ−

Claims (1)

1. 【特許請求の範囲】 １、ビット桁上げ項（ｃ＿ｏ…ｃ＿３＿１）を生成する
   手段を含む第１の語（α＿ｏ…ａ＿３＿１）及び第２の
   語（ｂ＿ｏ…ｂ＿３＿１）に対するデータ入力から構成
   される３２ビット桁上げ予見手段を含む回路において、
   該回路が、 シングルビットジェネレート項（ｇ＿ｉ）及びシングル
   ビットプロパゲート項（ｐ＿ｉ）を生成する手段（ここ
   で、ｉ＝０、１、２…３１）と、 ダブルビットジェネレート項（ｄｇ＿ｉ＿＋＿１）及び
   ダブルビットプロパゲート項（ｄｐ＿ｉ＿＋＿１）を生
   成する手段（ここで、ｉ＝０、２、４…３０）と、 グループジェネレート項（ｇｇ＿ｉ＿＋＿３）及びグル
   ーププロパゲート（ｇｐ＿ｉ＿＋＿３）を生成する手段
   （ここで、ｉ＝０、８、１６、及び２４）と、ダブルグ
   ループジェネレート項（ｄｇｇ＿ｉ＿＋＿７）及びダブ
   ルグループプロパゲート項（ｄｇｐ＿ｉ＿＋＿７）を生
   成する手段（ここで、ｉ＝０、８、１６及び２４）とを
   含むことを特徴とする回路。 ２、該ダブル項を生成する手段が多重機能を実現し、ゲ
   ートあたり複数の出力をもつ論理回路からなることを特
   徴とする請求項１記載の桁上げ予見手段を含む回路。 ３、該ダブルビットジェネレート項を生成するための手
   段が以下の条件のいずれかが真であるとき、つまり、 １）ａ＿ｉ＿＋＿１及びｂ＿ｉ＿＋＿１の両方が論理“
   １”である、または （２）ａ＿１及びｂ＿１の両方が論理“１”であり、そ
   してａ＿ｉ＋＿１あるいはｂ＿ｉ＿＋＿１のいずれか（
   片方のみが）論理“１”である場合に、論理“１”のｄ
   ｇ＿ｉ＿＋＿１出力を生成することを特徴とする請求項
   ２記載の桁上げ予見手段を含む回路。 ４、該ダブルビットプロパゲート項を生成するための手
   段が以下の両方の条件が真であるとき、つまり、 （１）ａ＿ｉ＿＋＿１あるいはｂ＿ｉ＿＋＿１のいずれ
   か（片方のみが）論理“１”であり、そして （２）ａ＿ｉあるいはｂ＿ｉのいずれか（片方のみが）
   論理“１”であるとき論理“１”のｄｐ＿ｉ＿＋＿１出
   力を生成することを特徴とする請求項２記載の桁上げ予
   見手段を含む回路。