JP2000089937A - ファンアウトの減少したア―キテクチャを備える桁上げ先見加算器 - Google Patents

Abstract

(57)【要約】 【課題】桁上げ先見加算器を実施するのに必要なシリコン領
域に関して、効率よく実現される、内部フ゛ロックファンアウトの
減少した桁上げ先見加算器を提供すること。 【解決手段】本発明の桁上げ先見加算器(100)は、修正
された2分木構造と、最大内部フ゛ロックファンアウトが少なくとも
16ヒ゛ット幅の加算器の場合に加算器幅／8に等しくなるよ
うに配置された桁上げ生成／伝搬信号オヘ゜レータ(21,31,35,
41,44,48,51,23,25,33，37,42,46,75〜82，51〜54,83〜
86,55,57,59,63,56,58,61,64)を備える。16ヒ゛ット未満の
幅を有する加算器の内部フ゛ロックファンアウトは2である。冗長な
オーハ゛ラッフ゜する桁上げ／伝搬演算の実施のために経路指定
の複雑さを増すことで、加算器の内部フ゛ロックファンアウトが減
少する。しかし、経路指定の複雑さは、加算器の各段に
おける最小のX×Y領域内で増すことができる。従って、
本発明の桁上げ先見加算器(100)の総合性能を最適にし
ながら最小領域の必要条件を満たすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、桁上げ先見加算器
に関するものであり、とりわけ、伝搬遅延を短縮し、且
つ領域を犠牲とすることなく実施可能な内部ブロックフ
ァンアウトの減少したアーキテクチャを備える桁上げ先
見加算器に関するものである。

【０００２】

【従来の技術】既知のタイプの桁上げ先見加算器アーキ
テクチャの１つは、内部ブロックファンアウトが加算器
幅／２であることと、単一対をなす桁上げ生成／伝搬信
号の経路指定の複雑さを特徴としている。このタイプの
アーキテクチャの欠点の１つは、性能の制限が加算器の
過剰な内部ブロックファンアウトのために生じるという
点である。図１には、このタイプの桁上げ先見加算器ア
ーキテクチャが示されている。図１の「Ｏ」は、それぞ
れ、論理回路を表しており、各論理回路は１つ以上の論
理ゲートから構成されている。ビット０、及びビット９
〜１５は、それぞれ、内部ブロックファンアウトが１で
あり、ビット１、２、及び４〜７は、それぞれ、内部ブ
ロックファンアウトが２であり、ビット３は、内部ブロ
ックファンアウトが５であり、ビット８は、内部ブロッ
クファンアウトが８である。

【０００３】従って、図１に示す桁上げ先見加算器の最
大内部ブロックファンアウトは８であり、これは、極め
て多い。桁上げ先見加算器の内部ブロックファンアウト
が多い結果として生じる伝搬遅延によって、その性能が
大きく制限されることになる。しかし、経路指定の複雑
さは、比較的単純であり、これは、桁上げ先見加算器に
必要なシリコン領域に関するこのタイプのアーキテクチ
ャの利点である。

【０００４】不図示の第２の既知タイプの桁上げ先見加
算器アーキテクチャは、内部ブロックファンアウトが１
で、経路指定の複雑さが加算器幅／２であることを特徴
としている。この第２のタイプのアーキテクチャの欠点
の１つは、単一内部ブロックファンアウトによって、伝
搬遅延が短縮されるが、経路指定の複雑さのために、非
現実的なシリコン領域の犠牲が生じるという点である。
経路指定の複雑さを単純化すれば、内部ブロックファン
アウトが急激に増大し、その結果、多大の伝搬遅延に関
連した性能の制限が生じることになる。

【０００５】

【発明が解決しようとする課題】従って、過剰な内部ブ
ロックファンアウトによって生じる性能を制限する問題
を取り除き、加算器の経路指定の複雑さに適応するのに
必要なシリコン領域に関して効率の良い、桁上げ先見加
算器アーキテクチャの必要性がある。

【０００６】

【課題を解決するための手段】本発明によれば、桁上げ
先見加算器を実施するのに必要なシリコン領域に関し
て、効率良く実現される、内部ブロックファンアウトの
減少した桁上げ先見加算器が提供される。本発明の桁上
げ先見加算器は、修正された「２分木」構造と、最大内
部ブロックファンアウトが、少なくとも１６ビット幅の
加算器の場合、加算器幅／８に等しくなるように配置さ
れた、冗長なオーバラップする桁上げ生成／伝搬信号オ
ペレータを備えることを特徴としている。１６ビット未
満の幅を有する加算器の場合、内部ブロックファンアウ
トは２である。冗長なオーバラップする桁上げの生成／
伝搬オペレータの結果として、領域を犠牲にすることな
く、内部ブロックファンアウトが減少する。経路選択の
複雑さが、桁上げの生成／伝搬オペレータの冗長なオー
バラップによって増すので、本発明の桁上げ先見加算器
を実施するために、領域を増大させる必要はない。

【０００７】本発明によれば、経路指定の複雑さは、加
算器の各段における最小のＸ×Ｙ領域内において増すこ
とが可能である。桁上げ先見加算器の各段毎に、その段
の最小Ｘ寸法は、加算器によって合計されるビットの数
によって決まる。各段の最小Ｙ寸法は、桁上げの生成／
伝搬演算を実施するため、その段において実施される、
本明細書において桁上げの伝搬／生成オペレータとも呼
ばれる、論理回路によって決まる。従って、各段の最小
領域は、今後は最小Ｘ×Ｙ領域と呼ばれる、最小Ｘ寸法
×最小Ｙ寸法によって決まる。

【０００８】既存の桁上げ先見加算器アーキテクチャの
場合、経路指定の複雑さを増すことによって、加算器の
内部ブロックファンアウトを減少させようとすると、こ
れは、最小Ｘ×Ｙ領域内では実現しなかった。それどこ
ろか、加算器の全領域が、追加の経路指定に適応するの
に必要とされる加算器の１つ以上の段における領域の拡
大のために、拡大されることになった。本発明によれ
ば、各段毎の全ての経路指定は、その段の最小Ｘ×Ｙ領
域内で実施する必要はないが、そうすることが可能であ
る。従って、本発明の桁上げ先見加算器の総合性能を最
適化し、同時に、最小領域の必要条件を満たすことが可
能になる。

【０００９】本発明の他の特徴及び利点については、下
記の説明、図面、及び特許請求の範囲から明らかになる
であろう。

【００１０】

【発明の実施の形態】上述のように、図１は、内部ブロ
ックファンアウトが加算器幅／２に等しく、単一の対を
なす桁上げの生成／伝搬信号の経路指定の複雑さを備え
た、既存の桁上げ先見加算器アーキテクチャを示した図
である。図１の大きい「Ｏ」は、本明細書において桁上
げの生成／伝搬オペレータとも呼ばれる論理回路に、比
較的大きい論理ゲートが含まれていることを表してお
り、一方、小さい「Ｏ」は、論理回路に、比較的小さい
論理ゲートが含まれていることを表している。図解を容
易にするため、図１には、加算器と、その間の接続によ
って構成される桁上げの生成／伝搬オペレータの全てが
示されているわけではない。点線は、入力段におけるビ
ット０から出力段におけるビット１５まで、ビットに施
さなければならない加算器を通る経路指定の最長距離に
相当する、加算器を通る信号のクリティカルパスを表し
ている。図１には、クリティカルパスを構成する桁上げ
の生成／伝搬オペレータだけが示されている。

【００１１】ビット１に対応するコア入力に属する論理
回路１は、桁上げ先見加算器の段１によって構成され
る。それぞれ、ビット２及び３に対応するコア入力に属
する論理回路３及び４は、桁上げ先見加算器の段２によ
って構成される。それぞれ、ビット４〜８に対応するコ
ア入力に属する論理回路６〜１０は、桁上げ先見加算器
の段３によって構成される。それぞれ、ビット９〜１５
に対応するコア入力に属する論理回路１２〜１８は、桁
上げ先見加算器の段４によって構成される。

【００１２】大きい「Ｏ」によって表示された桁上げの
生成／伝搬オペレータの比較的大きい論理ゲートは、後
続段の複数のゲート及び／または比較的長い経路指定の
経路を介した信号を駆動することが可能である。段１に
関して、ビット１に関するコア入力に属する論理回路１
は、段２における２つの桁上げの生成／伝搬オペレー
タ、すなわち、それぞれ、ビット２及び３に関するコア
入力に属する桁上げの生成／伝搬オペレータ３及び４を
駆動するため、内部ブロックファンアウトが２である。
ビット３に関するコア入力に属する桁上げの生成／伝搬
オペレータ４は、段３における５つの桁上げの生成／伝
搬オペレータ、すなわち、それぞれ、ビット４〜８に関
するコア入力に属する桁上げの生成／伝搬オペレータ６
〜１０を駆動するため、内部ブロックファンアウトが５
である。ビット８に関するコア入力に属する桁上げの生
成／伝搬オペレータ１０は、それぞれ、ビット９〜１５
に関するコア入力に属する桁上げの生成／伝搬オペレー
タ１２〜１８を駆動するため、内部ブロックファンアウ
トが８である。

【００１３】図１に示す加算器によって実施される経路
指定方式は、比較的単純である。これは、クリティカル
パスに沿って、ただ１つの桁上げの生成／伝搬オペレー
タの出力だけが、後続段において、しかも、直後の段に
おいてのみ利用されるという事実から明らかである。段
２では、桁上げの生成／伝搬オペレータ４の出力だけ
が、後続段において、しかも、直後の段、すなわち、段
３においてのみ利用される。同様に、段３では、桁上げ
の生成／伝搬オペレータ１０の出力だけが、段４におい
て利用される。

【００１４】しかし、図１に機能が示された桁上げ先見
加算器の経路指定の複雑さは、比較的単純であるが、内
部ブロックファンアウトは、比較的多い。従って、加算
器の性能は、多大な伝搬遅延のために制限されることに
なる。

【００１５】図２には、図１に示す桁上げ先見加算器の
２分木構造が示されている。この構造は、加算器の後続
段が、それぞれ、直前の段で実施される桁上げの生成／
伝搬演算の半数を実施するやり方であるため、２分木と
呼ばれる。

【００１６】図３には、好適な実施態様による本発明の
修正された２分木構造が示されている。図３から容易に
明らかになるように、本発明の修正された２分木構造
は、図２によって表される構造よりもかなり多くの桁上
げの伝搬／生成演算を実施する。本発明によれば、冗長
なオーバラップする桁上げの伝搬／生成演算が実施され
る。加算器の第１のコア段である段１では、実施される
桁上げの生成／伝搬演算の数が、加算器幅マイナス１、
すなわち、８ビット加算器の場合、７に等しい。加算器
の第２のコア段である段２では、実施される桁上げの生
成／伝搬演算の数が、加算器幅マイナス２、すなわち、
８ビット加算器の場合、６に等しい。加算器の第３のコ
ア段である段３では、実施される桁上げの生成／伝搬演
算の数が、加算器幅割る２、すなわち、８ビット加算器
の場合、４に等しい。加算器の後続コア段については、
実施される桁上げの生成／伝搬演算の数が、やはり、加
算器幅割る２、すなわち、８ビット加算器の場合、４に
等しい。

【００１７】従って、本発明によれば、さらに詳細に後
述するように、桁上げ先見加算器の経路指定の複雑さが
増し、内部ブロックファンアウトが減少する。しかし、
この経路指定の複雑さの増大は、図３に示すように桁上
げの生成／伝搬演算の冗長なオーバラップを利用して実
現されるので、桁上げ先見加算器の実施に必要な領域の
量的増大は、不要である。

【００１８】図４には、本発明に従って設計され、実施
された８ビット桁上げ先見加算器の機能が示されてい
る。図４から明らかなように、桁上げ先見加算器は、図
３に示す修正された２分木構造を実施する。図４には、
クリティカルパスを構成するものだけではなくて、段
１、２、及び３の桁上げの生成／伝搬オペレータの全て
が示されているので、本発明の加算器の経路指定の複雑
さを明瞭に示すことができる。図４に示すように、ビッ
ト０は、段１に経路指定され、桁上げの生成／伝搬オペ
レータ２１によって演算される。ビット０は、段２にも
経路指定され、桁上げの生成／伝搬オペレータ２３によ
って演算される。ビット０は、段３にも経路指定され、
桁上げの生成／伝搬オペレータ２４によって演算され
る。次に、段１において桁上げの生成／伝搬オペレータ
２１によって実施された演算の結果は、段２において桁
上げの生成／伝搬オペレータ２５によって利用される。
桁上げの生成／伝搬オペレータ２３によって実施された
演算の結果は、段３に経路指定され、桁上げの生成／伝
搬オペレータ２６によって演算される。段２において桁
上げの生成／伝搬オペレータ２５によって実施された演
算の結果は、段３に経路指定され、桁上げの生成／伝搬
オペレータ２８によって演算される。

【００１９】一般に、図４に示す桁上げの生成／伝搬オ
ペレータのそれぞれは、それぞれ、伝搬信号Ｐ及び生成
信号Ｇを生じる。しかし、ビット０のコア入力によって
表された加算器入力段の桁上げの生成／伝搬オペレータ
の出力は、桁上げの生成／伝搬オペレータ２１、２３、
及び２４によって演算される、生成信号Ｇだけである。
ビット１のコア入力によって表された加算器入力段の桁
上げの生成／伝搬オペレータは、１対となる生成信号及
び伝搬信号を生成する。その１対となる生成信号及び伝
搬信号は、ビット０のコア入力によって表された加算器
入力段の桁上げの生成／伝搬オペレータによって生じた
生成信号と共に、段１において桁上げの生成／伝搬オペ
レータ２１によって演算される。ビット１のコア入力に
よって表された加算器入力段の桁上げの生成／伝搬オペ
レータに対応する伝搬信号及び生成信号は、やはり、ビ
ット１のコア入力によって表された加算器入力段の桁上
げの生成／伝搬オペレータによって生じた伝搬信号及び
生成信号と共に、段１の桁上げの生成／伝搬オペレータ
３１によって利用される。次に、桁上げの生成／伝搬オ
ペレータ３１は、ビット０のコア入力によって表された
加算器入力段の桁上げの生成／伝搬オペレータによって
生じた生成信号と共に、段２の桁上げの生成／伝搬オペ
レータ２３によって利用される、１対の伝搬信号及び生
成信号を生成する。

【００２０】桁上げの生成／伝搬オペレータ２３によっ
て生じた伝搬信号及び生成信号は、段２の桁上げの生成
／伝搬オペレータ４２によって生じた伝搬信号及び生成
信号と共に、段３の桁上げの生成／伝搬オペレータ２６
によって利用される。段１の桁上げの生成／伝搬オペレ
ータ３１によって生じた伝搬信号及び生成信号は、やは
り、段２の桁上げの生成／伝搬オペレータ３３によって
利用される。桁上げの生成／伝搬オペレータ３３は、段
３の桁上げの生成／伝搬オペレータ２４によって利用さ
れる１対の伝搬信号及び生成信号を生成する。

【００２１】本発明の８ビット加算器の経路指定の複雑
さは、実線と点線で図４に明確に示されているので、簡
略化のため、伝搬信号及び生成信号の全てに関する経路
指定、及びそれに対して実施される演算に関する詳細な
説明は、本明細書では行わない。

【００２２】図４に示す加算器のコア出力は、ビット０
のコア入力によって表された加算器入力段によって生じ
た生成信号と、段１の桁上げの生成／伝搬オペレータ２
１、段２の桁上げの生成／伝搬オペレータ２３及び２
５、及び段３の桁上げの生成／伝搬オペレータ２４、３
８、２６、及び２８によって生じた生成信号である。し
かし、簡略化のため、図４に示されていないが加算器の
出力段は、これらの生成信号を演算して、加算器の最終
出力が得られるようにする。この出力段については、図
６に関連して詳細に後述する。

【００２３】上述のように、本発明によれば、桁上げ先
見加算器の最大内部ブロックファンアウトは、幅が少な
くとも１６ビットの加算器の場合、加算器幅／２であ
る。図４に示す８ビットの加算器の場合、最大内部ブロ
ックファンアウトは、加算器幅／８に等しくなくても、
２である。

【００２４】図５は、本発明による１６ビット加算器の
機能を示した図である。図４に示す桁上げ先見加算器の
場合と同様、図５の桁上げ先見加算器も、やはり、図３
に示す修正された２分木構造を実施する。伝搬信号及び
生成信号の経路指定は、図４に関連して上述の経路指定
と極めてよく似ている。段１及び２において、ビット０
〜７に関する桁上げの生成／伝搬オペレータは、図４に
関連して上述のものと同一である。しかし、ビット４〜
７に関する段３の桁上げの生成／伝搬オペレータについ
ては、論理ゲートは、より大きく、従って、いくつかの
ＦＥＴブロックを越えて、段４の桁上げの生成／伝搬オ
ペレータに至るさらに遠い経路指定を行わなければなら
ないことによって生じる追加の経路指定負荷に適応する
ため、より大きい駆動能力を備える。例えば、段３の桁
上げの生成／伝搬オペレータ５１によって生じた伝搬信
号及び生成信号は、桁上げの生成／伝搬オペレータ５５
及び５６に供給される。従って、１対の伝搬信号及び生
成信号に対して、ビット５〜７に対応する段４のＦＥＴ
ブロックを越えて、桁上げの生成／伝搬オペレータ５５
に至る経路指定を施さなければならない。同じ１対の伝
搬信号及び生成信号に対して、ビット５〜１１に対応す
る段４のＦＥＴブロックを越えて、桁上げの生成／伝搬
オペレータ５６に至る経路指定を施さなければならな
い。従って、このより長い経路指定距離には、より大き
い論理ゲートが必要になる。

【００２５】しかし、留意すべきは、必要な性能目標を
維持するために、より大きいゲートが必要になるが、対
応する各桁上げの生成／伝搬オペレータの領域は、依然
として、他のタイプの桁上げ先見加算器アーキテクチャ
によって必要とされる同等のＦＥＴブロック領域におい
て実施される。例えば、図１に示す加算器は、やはり、
増大するファンアウトに適応するため、段３におけるコ
ア桁上げの生成／伝搬オペレータ１０のためにより大き
いゲートを備えることが必要になる。従って、全ての必
要な経路指定の経路及び接続を含む、本発明の桁上げ先
見加算器は、最小シリコン領域の必要条件に従って実施
する必要はないが、そうすることが可能である。

【００２６】図５の桁上げ先見加算器の段１及び２にお
けるビット０〜７に関する桁上げの生成／伝搬オペレー
タは、図４の桁上げ先見加算器に関して上述の演算と同
じであるので、図５の加算器については、段１及び２に
おけるビットの経路指定に関する説明を控えることにす
る。

【００２７】段３におけるビット４〜７に関して、桁上
げの生成／伝搬オペレータ５１は、ビット０に対応する
生成信号と、段２における桁上げの生成／伝搬オペレー
タ３７によって生じた伝搬信号及び生成信号を受信す
る。桁上げの生成／伝搬オペレータ５１は、これらの信
号を利用して、段４の桁上げの生成／伝搬オペレータ５
５及び５６によって利用される１対の生成信号及び伝搬
信号を生成する。段３の桁上げの生成／伝搬オペレータ
５２は、段１の桁上げの生成／伝搬オペレータ２１によ
って生じた伝搬信号及び生成信号、並びに、段２の桁上
げの生成／伝搬オペレータ３７によって生じた伝搬信号
及び生成信号を利用する。桁上げの生成／伝搬オペレー
タ５２は、段４の桁上げの生成／伝搬オペレータ５７及
び５８において利用される１対の伝搬信号及び生成信号
を生成する。段３の桁上げの生成／伝搬オペレータ５３
は、段２の桁上げの生成／伝搬オペレータ２３によって
生じた伝搬信号及び生成信号、並びに、段２の桁上げの
生成／伝搬オペレータ４２によって生じた伝搬信号及び
生成信号を利用して、段４の桁上げの生成／伝搬オペレ
ータ５９及び６１によって利用される１対の伝搬信号及
び生成信号を生成する。段３の桁上げの生成／伝搬オペ
レータ５４は、段２の桁上げの生成／伝搬オペレータ２
５によって生じた伝搬信号及び生成信号、並びに、段２
の桁上げの生成／伝搬オペレータ４６によって生じた伝
搬信号及び生成信号を利用して、段４の桁上げの生成／
伝搬オペレータ６３及び６４によって利用される１対の
伝搬信号及び生成信号を生成する。

【００２８】段１には、ビット８〜１５に関するコア入
力に対応する伝搬信号及び生成信号対を受信する、桁上
げの生成／伝搬オペレータ６６〜７３も含まれている。
桁上げの生成／伝搬オペレータ６６は、ビット７及び８
に関する伝搬信号及び生成信号対を受信し、桁上げの生
成／伝搬オペレータ７５及び７７に供給される１対の生
成信号及び伝搬信号を生成する。桁上げの生成／伝搬オ
ペレータ７５は、段４の桁上げの生成／伝搬オペレータ
５５と段３の桁上げの生成／伝搬オペレータ８３によっ
て利用される伝搬信号及び生成信号を生成する。段３の
桁上げの生成／伝搬オペレータ８３は、段４の桁上げの
生成／伝搬オペレータ５６によって利用される１対の伝
搬信号及び生成信号を生成する。

【００２９】段１の桁上げの生成／伝搬オペレータ６７
は、コア入力のビット８及び９に関する伝搬信号及び生
成信号を受信し、段２の桁上げの生成／伝搬オペレータ
７６及び７８に供給される１対の生成信号及び伝搬信号
を生成する。段２の桁上げの生成／伝搬オペレータ７６
は、段４の桁上げの生成／伝搬オペレータ５７及び段３
の桁上げの生成／伝搬オペレータ８４に供給される１対
の伝搬信号及び生成信号を生成する。桁上げの生成／伝
搬オペレータ８４は、段４の桁上げの生成／伝搬オペレ
ータ５８によって利用される１対の伝搬信号及び生成信
号を生成する。段２の桁上げの生成／伝搬オペレータ７
８は、段４の桁上げの生成／伝搬オペレータ６３及び段
３の桁上げの生成／伝搬オペレータ８６によって利用さ
れる１対の伝搬信号及び生成信号を生成する。

【００３０】桁上げの生成／伝搬オペレータ８６は、段
４の桁上げの生成／伝搬オペレータ６４によって利用さ
れる１対の伝搬信号及び生成信号を生成する。段１の桁
上げの生成／伝搬オペレータ６８は、ビット９及び１０
に対応するコア入力に関する伝搬信号及び生成信号を受
信して、段２の桁上げの生成／伝搬オペレータ７７及び
７９に供給される１対の伝搬信号及び生成信号を生成す
る。桁上げの生成／伝搬オペレータ７７は、段４の桁上
げの生成／伝搬オペレータ５９及び段３の桁上げの生成
／伝搬オペレータ８５に供給される１対の伝搬信号及び
生成信号を生成する。段３の桁上げの生成／伝搬オペレ
ータ８５は、段４の桁上げの生成／伝搬オペレータ６１
によって利用される１対の伝搬信号及び生成信号を生成
する。

【００３１】段１の桁上げの生成／伝搬オペレータ６９
は、ビット１０及び１１に対応するコア入力に関する伝
搬信号及び生成信号を受信して、段２の桁上げの生成／
伝搬オペレータ７８及び桁上げの生成／伝搬オペレータ
８０に供給される１対の伝搬信号及び生成信号を生成す
る。桁上げの生成／伝搬オペレータ７８は、段４の桁上
げの生成／伝搬オペレータ６３及び段３の桁上げの生成
／伝搬オペレータ８６に供給される１対の伝搬信号及び
生成信号を生成する。段３の桁上げの生成／伝搬オペレ
ータ８６は、段４の桁上げの生成／伝搬オペレータ６４
に供給される１対の伝搬信号及び生成信号を生成する。
桁上げの生成／伝搬オペレータ７０は、ビット１１及び
１２に対応するコア入力に関する伝搬信号及び生成信号
を受信して、段２の桁上げの生成／伝搬オペレータ７９
及び桁上げの生成／伝搬オペレータ８１に供給される１
対の伝搬信号及び生成信号を生成する。桁上げの生成／
伝搬オペレータ７９は、段３の桁上げの生成／伝搬オペ
レータ８３によって利用される１対の伝搬信号及び生成
信号を生成する。桁上げの生成／伝搬オペレータ８１
は、段３の桁上げの生成／伝搬オペレータ８５によって
利用される１対の伝搬信号及び生成信号を生成する。

【００３２】桁上げの生成／伝搬オペレータ８５は、段
４の桁上げの生成／伝搬オペレータ６１によって利用さ
れる１対の伝搬信号及び生成信号を生成する。段１の桁
上げの生成／伝搬オペレータ７１は、ビット１２及び１
３に対応するコア入力に関する伝搬信号及び生成信号を
受信して、段２の桁上げの生成／伝搬オペレータ８０及
び８２に供給される１対の伝搬信号及び生成信号を生成
する。桁上げの生成／伝搬オペレータ８０は、段３の桁
上げの生成／伝搬オペレータ８４に供給される１対の伝
搬信号及び生成信号を生成する。

【００３３】段２の桁上げの生成／伝搬オペレータ８２
は、段３の桁上げの生成／伝搬オペレータ８６によって
利用される１対の伝搬信号及び生成信号を生成する。段
１の桁上げの生成／伝搬オペレータ７２は、ビット１３
及び１４に対応するコア入力に関する伝搬信号及び生成
信号を利用して、段２の桁上げの生成／伝搬オペレータ
８１に供給される１対の伝搬信号及び生成信号を生成す
る。段１の桁上げの生成／伝搬オペレータ７３は、段１
におけるビット１４及び１５に対応するコア入力に関す
る伝搬信号及び生成信号を利用して、段２の桁上げの生
成／伝搬オペレータ８２によって利用される１対の伝搬
信号及び生成信号を生成する。

【００３４】図４の桁上げ先見加算器の場合と同様、図
５の桁上げ先見加算器に関する最大内部ブロックファン
アウトは、加算器幅／８、すなわち、２である。図５の
桁上げ先見加算器のビット０〜１５に対する出力は、ビ
ット０に関する生成信号、及び、それぞれ、桁上げの生
成／伝搬オペレータ２１、２３、２５、５１、５２、５
３、５４、５５、５７、５９、６３、５６、５８、６
１、及び６４によって生じる生成信号に相当する。しか
し、これらの信号は、図解を容易にするため、図５には
示されていない、加算器の出力段によってさらに演算さ
れる。この出力段については、図６に関連してさらに詳
細に後述する。

【００３５】本発明の桁上げ先見加算器におけるビット
の経路指定をより明確に示すため、図６には、本発明に
よる８ビット加算器の機能概略図が示されている。図解
を容易にするため、図６に示すインバータ１９、２２、
及び２７が、図４には示されていないという点を除け
ば、図６に示す桁上げの生成／伝搬オペレータには、図
４の桁上げの生成／伝搬オペレータに対応するように、
番号が付けられている。符号１０１〜１０８で表示され
た図６における最上部ブロックの列は、加算器１００の
入力段に対応する。ブロック１０２〜１０８のそれぞれ
によって構成される論理回路は、図７に示す略ブロック
図によって示されている。ブロック１０１によって構成
される論理回路は示されていないが、生成信号を生じさ
せるため、入力Ａ（被加数）及びＢ（加数）に関連し
て、キャリーイン信号が利用されるという点を除けば、
図７に示すものとほぼ同一である。ブロック１０１〜１
０８は、それぞれ、ビット０〜７に対応する。

【００３６】ブロック１０９〜１１６は、加算器１００
の段１に対応する。ブロック１０９には、図示のように
インバータ１９が含まれている。ブロック１１０〜１１
６には、それぞれ、図１２に示す桁上げの生成／伝搬オ
ペレータが含まれている。ブロック１１８〜１２５は、
加算器１００の段２に対応する。ブロック１１８には、
インバータ２２が含まれている。ブロック１１９には、
図１１に示す桁上げの生成／伝搬オペレータが含まれて
いる。ブロック１２０〜１２５のそれぞれには、図９に
示す桁上げの生成／伝搬オペレータが含まれている。ブ
ロック１２６〜１３３は、加算器１００の段３に対応す
る。ブロック１２６〜１２９には、桁上げの生成／伝搬
オペレータが含まれておらず、先行段からのビットは、
これらのブロックをただ単に通るように経路指定される
だけである。ブロック１３０〜１３３には、段１に関し
て図８に示すものと同じ桁上げの生成／伝搬オペレータ
が含まれている。ブロック１４０〜１４７は、加算器１
００の出力段に対応する。ブロック１４０及び１４５〜
１４７には、図１０に示す桁上げの生成／伝搬オペレー
タが含まれている。ブロック１４１〜１４４には、それ
ぞれ、図１２に示す桁上げの生成／伝搬オペレータが含
まれている。

【００３７】留意すべきは、加算器１００を通る生成信
号及び伝搬信号の経路指定に関する考察を単純化するた
め、図４及び図５に関して、桁上げ先見加算器１００の
入力段及び出力段の説明は行わなかったという点であ
る。上述のように、入力段１０１〜１０８のそれぞれの
ブロックには、図７に示す桁上げの生成／伝搬オペレー
タが含まれている。図７において、加算すべきビット
は、文字「Ａ」及び「Ｂ」で表されている。被加数は、
文字「Ａ」で表され、一方、加数は、文字「Ｂ」で表さ
れている。図７に示すように、ビットＡ及びＢの否定論
理和をとることによって、反転伝搬信号ＮＰを生成す
る。ビットＡ及びＢの否定論理積をとることによって、
反転生成信号ＮＧを生成する。また、反転生成信号ＮＧ
を反転して、非反転生成信号Ｇを生成する。次に、Ｇ信
号を用いてＮＰ信号との否定論理和をとると、ＸＯＲと
呼ばれる信号を生成する。

【００３８】ブロック１０１によって、ブロック１０９
に入力される図７に示す生成信号が生じる。ブロック１
０１からの信号ＮＧが、ブロック１１０において、図８
に機能が示されている桁上げの生成／伝搬オペレータ２
１によって利用される。桁上げの生成／伝搬オペレータ
２１は、ブロック１０２の桁上げの生成／伝搬オペレー
タによって生じたＮＧ及びＮＰ信号も利用する（ＸＯＲ
信号は、該ブロックに通されるだけである）。ブロック
１０１からの生成信号は、ＮＧ０に対応し、ＮＰ０は、
ＶＤＤに結合される。図８のＮＧ及びＮＰ信号は、ブロ
ック１０２における桁上げの生成／伝搬オペレータによ
って生じた生成信号及び伝搬信号に対応する。

【００３９】段１の桁上げの生成／伝搬オペレータ３
１、３５、４１、４４、４８、及び５１は、それぞれ、
入力段における先行ビットに対応する桁上げの生成／伝
搬オペレータから反転伝搬信号ＮＰ０及び反転生成信号
ＮＧ０を受信し、入力段におけるそのすぐ上の桁上げの
生成／伝搬オペレータから反転伝搬信号ＮＰ及び反転生
成信号ＮＧを受信する。桁上げの生成／伝搬オペレータ
２１、３１、３５、４１、４４、４８、及び５１は、そ
れぞれ、さらに詳細に後述するように、加算器１００の
後続段によって利用されることになる生成信号及び伝搬
信号を生成する。

【００４０】加算器１００の段２に関する桁上げの生成
／伝搬オペレータ２３、２５、３３、３７、４２、及び
４６は、それぞれ、図９のブロック図によって示された
論理回路から構成される。段２の各桁上げの生成／伝搬
オペレータは、それぞれ、段１の先行ビットに対応する
桁上げの生成／伝搬オペレータから伝搬信号Ｐ０及び生
成信号Ｇ０を受信する。段２における桁上げの生成／伝
搬オペレータの各々は、それぞれ、段１におけるそのす
ぐ上の桁上げの生成／伝搬オペレータから伝搬信号Ｐ及
び生成信号Ｇも受信する。段２の桁上げの生成／伝搬オ
ペレータは、これらの信号を利用して、さらに詳細に後
述するように、加算器１００の後続段における桁上げの
生成／伝搬オペレータによって利用される、図９に示す
反転伝搬信号ＮＰ及び反転生成信号ＮＧを生成する。

【００４１】加算器１００の段３における桁上げの生成
／伝搬オペレータ２４、３８、２６、及び２８には、そ
れぞれ、やはり、既述の段１において用いられる桁上げ
の生成／伝搬オペレータに対応する、図８に示す桁上げ
の生成／伝搬オペレータが含まれている。図８における
反転伝搬信号ＮＰ０及び反転生成信号ＮＧ０は、それぞ
れ、先行段の桁上げの生成／伝搬オペレータによって生
成された伝搬信号及び生成信号に対応する。図８におけ
る反転伝搬信号ＮＰ及び反転生成信号ＮＧは、段２にお
けるすぐ上の桁上げの生成／伝搬オペレータから、段３
における桁上げの生成／伝搬オペレータのそれぞれが受
信する伝搬信号及び生成信号に対応する。段３の桁上げ
の生成／伝搬オペレータ２４は、段２のブロック１１８
におけるインバータ２２、並びに、段２における桁上げ
の生成／伝搬オペレータ３３によって生じた伝搬回路及
び生成回路から出力される伝搬信号及び生成信号を受信
する。これは、やはり、図４において、段２におけるビ
ット０から段３の桁上げの生成／伝搬オペレータ２４ま
で延びる点線と、段２の桁上げの生成／伝搬オペレータ
３３から段３の桁上げの生成／伝搬オペレータ２４まで
延びる実線によって示されている。

【００４２】段２におけるインバータ２７の出力は、ブ
ロック１２７、１２８、１２９、及び１３０を横切るよ
うに経路指定され、さらに、段３の桁上げの生成／伝搬
オペレータ３８に入力されて、段２の桁上げの生成／伝
搬オペレータ３７から出力された反転伝搬信号ＮＰ及び
反転生成信号ＮＧと共に利用される。段２の桁上げの生
成／伝搬オペレータ２３の出力は、ブロック１２８、１
２９、１３０、及び１３１を横切るように経路指定さ
れ、さらに、段３の桁上げの生成／伝搬オペレータ２６
に入力されて、段２の桁上げの生成／伝搬オペレータ４
２によって生じ、且つそれから出力される反転伝搬信号
ＮＰ及び反転生成信号ＮＧと共に、桁上げの生成／伝搬
オペレータ２６に利用される。

【００４３】段２の桁上げの生成／伝搬オペレータ２５
から出力される反転伝搬信号ＮＰ及び反転生成信号ＮＧ
は、ブロック１２９、１３０、１３１、及び１３２を越
えて経路指定され、さらに、段３の桁上げの生成／伝搬
オペレータ２８に入力されて、段２の桁上げの生成／伝
搬オペレータ４６によって生じ、且つそれから出力され
る反転伝搬信号ＮＰ及び反転生成信号ＮＧと共に利用さ
れる。段２の桁上げの生成／伝搬オペレータから段３の
桁上げの生成／伝搬オペレータへの反転伝搬信号ＮＰ及
び反転生成信号ＮＧの経路指定については、やはり、図
４の点線と実線による表示から明らかになる。

【００４４】上述のように、加算器１００の出力段のブ
ロック１４０及び１４５〜１４７には、それぞれ、図１
０に示す桁上げの生成／伝搬オペレータが含まれてい
る。図１０におけるビットＡ及びＢは、それぞれ、段３
におけるブロックからの生成信号（ブロック１４０の生
成信号は除く。ビットＡは、加算器１００に入力される
キャリーイン信号である）、及び入力段から出力段のブ
ロックへとそれぞれ下方に経路指定されるＸＯＲ信号に
対応する。ブロック１４１〜１４４には、それぞれ、図
１２に示す桁上げの生成／伝搬オペレータが含まれてい
る。図１２において、ビットＡは、先行ビットの最終段
における桁上げの生成／伝搬オペレータから出力される
生成信号に対応し、ビットＢは、入力段から出力段へと
下方に経路指定されたＸＯＲ信号の出力に対応する。出
力段のブロック１４０〜１４７からの出力は、図１０及
び図１２に示す「Ｑ」である。

【００４５】図６には、８ビット桁上げ先見加算器が示
されているが、当該技術者には、図３〜図１２に関して
上述の本発明の概念を利用して、より幅の広い、また
は、より幅の狭い桁上げ先見加算器を実施することが可
能な態様が明らかであろう。一般に、本発明による３２
ビット桁上げ先見加算器は、図５に機能が示された１６
ビット桁上げ先見加算器を２つ組み合わせることによっ
て実現可能である。同様に、６４ビット桁上げ先見加算
器は、本発明に従って２つの３２ビット桁上げ先見加算
器を組み合わせることによって実現可能である。桁上げ
先見加算器の最小幅は４である。当該技術者には、前述
の考察にかんがみて、これを実施することが可能な態様
が明らかになるであろう。従って、簡略化のため、及
び、より幅の広い加算器に関して、図６に示す方法で伝
搬信号及び生成信号の経路指定を図解するのが困難であ
るため、こうした考察は行わない。また、こうした考察
は、図３〜図１２に関して上述の考察を考慮すると、冗
長かつ不要であろうと思われる。

【００４６】上述のように、図３〜図６の図面によって
示された本発明の桁上げ先見加算器の最大内部ブロック
ファンアウトは２である。本発明によれば、桁上げ先見
加算器の回路のコアは、総段数が、加算器の幅の対数を
２の対数で割った商に等しくなるように実施される。桁
上げの生成／伝搬オペレータは、最大ファンアウトが加
算器幅／８になるように配置される。従って、例えば、
１６ビット加算器の場合、コア段数（すなわち、入力及
び出力段を含まない）は、次のように計算される。 コア段＝Ｌｏｇ１６／Ｌｏｇ２＝1.204／0.301＝４ （式１） 式１は、一般に、全ての桁上げ先見加算器に当てはま
る。本発明の加算器に関する生成／伝搬演算は、下記の
ように定義される。 桁上げ生成：ｇＩＮ（ｉ）＝ａ（ｉ）ｂ（ｉ） （式２） ここで、 ａ（ｉ）、ｂ（ｉ）＝加算器の入力 桁上げ伝搬：ｐＩＮ（ｉ）＝ａ（ｉ）＋ｂ（ｉ） （式３） 桁上げ：Ｃ（ｉ）＝Ｇ（ｉ） （式４） ここで、（以下の式を（式５）とする） ［Ｇ（ｉ），Ｐ（ｉ）］＝ ｎ＝１の場合、［ｇＩＮ（１），ｐＩＮ（１）］ ｎ≧ｉ＞１の場合、［ｇＩＮ（ｉ），ｐＩＮ（ｉ）］ｏ［Ｇ（ｉ−１），Ｐ （ｉ−１）］ オペレータ「ｏ」によって実施される論理機能について
は、下記の式から明らかになる、 ［ｇ（ｌ），ｐ（ｌ）］ｏ［ｇ（ｒ），ｐ（ｒ）］＝［ｇ（ｌ）＋ｐ（ｌ）ｇ （ｒ），ｐ（ｌ）ｐ（ｒ）］ （式６） これらの式において、「ｉ」は、現在のビットを表し、
「ｎ」は、加算器のビット総数を表している。変数「ｇ
ＩＮ」及び「ｐＩＮ」は、それぞれ、加算器の段のうち
の１つの桁上げの生成／伝搬オペレータに受信され、入
力される生成信号及び伝搬信号を表しており、一方、変
数「Ｇ（ｉ）」及び「Ｐ（ｉ）」は、それぞれ、加算器
の同じ桁上げの生成／伝搬オペレータから出力される生
成信号及び伝搬信号を表している。信号「Ｇ（ｉ）」
は、桁上げも表している。式６の変数「ｌ」及び「ｒ」
は、ただ単に、それぞれ、その式の左側と右側を表して
いるだけである。

【００４７】本発明に従って設計及び／または実施され
る桁上げ先見加算器の生成／伝搬演算を定義する式２〜
６は、桁上げ先見加算器の幅に関係なく、当てはまる。
当該技術者には、図３〜図１２及び式２〜６に関する上
述の説明にかんがみて、本発明に従って、任意の幅の桁
上げ先見加算器を設計し、実施することの可能な態様が
明らかになるであろう。

【００４８】上述のように、本発明の桁上げ先見加算器
の内部ブロックファンアウトは、追加の経路指定を利用
して最適化される。一方、追加の経路指定を実施し、同
時に、桁上げ先見加算器において利用される冗長なオー
バラップする桁上げの伝搬／生成演算のため、加算器の
領域の必要条件を最小限に抑えることが可能である。従
って、総合性能がファンアウトの減少に関して改善さ
れ、且つこれを実施し、同時に、本発明の桁上げ先見加
算器アーキテクチャの実施に必要な最小領域だけを利用
することが可能である。さらに、この関係は、本発明の
桁上げ先見加算器の製作に利用されるプロセスに関係な
く当てはまる、すなわち、その関係はプロセスと無関係
である。

【００４９】企業が異なれば、桁上げ先見加算器の製作
に利用されるプロセスも異なる場合が多い。例えば、あ
る企業では、集積回路における金属導体の幅を定義する
ある規格を備えており、一方、別の企業では、集積回路
における導体に関して異なる金属幅を定義する異なる規
格を備えている可能性がある。利用されるプロセスに関
係なく、経路指定の複雑な領域は、最適な性能が得られ
るように、ＦＥＴ領域に合わせてスケーリングを施すこ
とが可能である。

【００５０】留意すべきは、本発明は、本発明を説明す
るための特定の実施態様に関して説明してきたが、これ
らの実施態様に制限されるものではないという点であ
る。例えば、桁上げ先見加算器は、一般に、シリコンで
製造されるので、本発明の説明は、いくつかの事例にお
いて、加算器の実施に必要なシリコン領域に関して行っ
てきたが、当該技術者には明らかなように、本発明はシ
リコン以外の材料にも同様に適用される。やはり、当該
技術者には明らかなように、本発明に従って、図７〜図
１２に示されているものとは異なるが、論理的には、そ
れらの回路と同等である、桁上げの生成／伝搬オペレー
タを利用することが可能である。例えば、ＮＡＮＤ及び
ＮＯＲゲートの組み合わせを、ＡＮＤ及びＯＲゲートの
組み合わせに置き換えることは、周知のところである。
当該技術者には、図３〜図１２に関して明示的に論じら
れていなかったとしても、本発明の範囲内にある上述の
本発明に対する他の修正を加えることが可能であること
は明らかであろう。

【００５１】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００５２】１．桁上げの生成／伝搬演算の冗長なオー
バラップを利用した桁上げ先見加算器（１００）であっ
て、少なくとも第１（１０１）、第２（１０２）、及び
第３（１０３）の桁上げの生成／伝搬オペレータを含む
入力段（図６、入力段）であって、前記第２の桁上げの
生成／伝搬オペレータ（１０２）が、前記第１（１０
１）及び第３（１０３）の桁上げの生成／伝搬オペレー
タと隣接しており、入力段の桁上げの生成／伝搬オペレ
ータのそれぞれが入力と出力を備え、各桁上げの生成／
伝搬オペレータがその入力において、前記桁上げ先見加
算器（１００）によって加算される２ビットを受信す
る、入力段（図６、入力段）と、少なくとも第１（２
１）及び第２（３１）の桁上げの生成／伝搬オペレータ
を含む第１のコア段であって、前記第１のコア段の前記
第１（２１）及び第２（３１）の桁上げの生成／伝搬オ
ペレータが互いに隣接し、前記第１のコア段の桁上げの
生成／伝搬オペレータのそれぞれが入力と出力を備えて
いる、第１のコア段（図６、段１）と、及び前記入力段
の前記第１（１０１）及び第２（１０２）の桁上げの生
成／伝搬オペレータの前記出力を前記第１のコア段の前
記第１の桁上げの生成／伝搬オペレータ（２１）の前記
入力に相互接続し、前記入力段の前記第２（１０２）及
び第３（１０３）の桁上げの生成／伝搬オペレータの前
記出力を前記第１のコア段の前記第２の桁上げの生成／
伝搬オペレータ（３１）の前記入力に相互接続すること
によって、桁上げの生成／伝搬演算の冗長なオーバラッ
プが実現される、経路指定回路要素とが含まれている、
桁上げ先見加算器。

【００５３】２．さらに、第２のコア段（図６、段２）
が含まれ、該第２のコア段に、少なくとも、第１（２
３）の桁上げの生成／伝搬オペレータが含まれ、前記経
路指定回路要素によって、前記第１のコア段の前記第１
（２１）及び第２（３１）の桁上げの生成／伝搬オペレ
ータのそれぞれの前記出力が、前記第２のコア段の前記
第１（２３）の桁上げの生成／伝搬オペレータの前記入
力と相互接続される、上記１の桁上げ先見加算器（１０
０）。

【００５４】３．前記桁上げ先見加算器（１００）の最
大内部ブロックファンアウトが２である、上記１の桁上
げ先見加算器（１００）。

【００５５】４．前記桁上げ先見加算器（１００）の最
大内部ブロックファンアウトが２である、上記２の桁上
げ先見加算器（１００）。

【００５６】５．桁上げ先見加算器（１００）であっ
て、少なくともＮ個の入力段の桁上げの生成／伝搬オペ
レータ（１０１〜１０８）を含み、入力段の桁上げの生
成／伝搬オペレータ（１０１〜１０８）のそれぞれが入
力と出力を備え、各桁上げの生成／伝搬オペレータ（１
０１〜１０８）がその入力において、前記桁上げの生成
／伝搬オペレータが演算する２つのビットを受信する、
入力段（図６、入力段）と、Ｎ−１個の桁上げの生成／
伝搬オペレータ（１０９〜１１６）を含む、第１のコア
段（図６、段１）であって、前記第１のコア段の桁上げ
の生成／伝搬オペレータのそれぞれが入力と出力を備え
る、第１のコア段（図６、段１）と、及び前記入力段の
桁上げの生成／伝搬オペレータの隣接対の各々（（１０
１、１０２）、（１０２、１０３）、（１０３、１０
４）、（１０４、１０５）、（１０５、１０６）、（１
０６、１０７）、（１０７、１０８））の出力を前記第
１のコア段のそれぞれの単一の桁上げの生成／伝搬オペ
レータ（２１、３１、３５、４１、４４、４８、５１）
の入力に相互接続することにより、桁上げの生成／伝搬
演算の冗長なオーバラップを実現する経路指定回路要素
とが含まれている、桁上げ先見加算器（１００）。

【００５７】６．さらに、第２のコア段（図６、段２）
が含まれ、該第２のコア段に、Ｎ−２個の桁上げの生成
／伝搬オペレータ（２３、２５、３３、３７、４２、４
６）が含まれ、前記経路指定回路要素によって、前記第
１のコア段の桁上げの生成／伝搬オペレータの隣接対の
各々（（２１、３１）、（３１、３５）（３５、４
１）、（４１、４４）、（４４、４８）、（４８、５
１））の出力が、前記第２のコア段のそれぞれの単一の
桁上げの生成／伝搬オペレータ（２３、２５、３３、３
７、４２、４６）の入力と相互接続される、上記５の桁
上げ先見加算器（１００）。

【００５８】７．前記桁上げ先見加算器（１００）の最
大内部ブロックファンアウトが、Ｎが１６以上の場合に
は、加算器幅／８に等しく、Ｎが１６未満の場合には、
２に等しい、上記６の桁上げ先見加算器（１００）。

【００５９】８．桁上げ先見加算器において、桁上げ先
見加算の演算を実施するための方法であって、少なくと
も第１、第２、及び第３の桁上げの生成／伝搬オペレー
タを含み、前記第２の桁上げの生成／伝搬オペレータ
が、前記第１及び第３の桁上げの生成／伝搬オペレータ
と隣接しており、各桁上げの生成／伝搬オペレータがビ
ットの２つを受信して、そのビットを演算するようにな
っている、前記桁上げ先見加算器の入力段において、前
記桁上げ先見加算器によって加算される複数のビットを
受信するステップと、第１のコア段の第１の桁上げの生
成／伝搬オペレータの入力において、前記入力段の前記
第１と第２の桁上げの生成／伝搬オペレータによって実
施された演算の結果を受信するステップと、前記第１の
コア段の第２の桁上げの生成／伝搬オペレータの入力に
おいて、前記入力段の前記第２と第３の桁上げの生成／
伝搬オペレータによって実施された演算の結果を受信す
るステップと、及び前記入力段の桁上げの生成／伝搬オ
ペレータから受信した結果を利用して、前記第１のコア
段の各桁上げの生成／伝搬オペレータにおいて桁上げの
生成／伝搬演算を実施し、出力を生成するステップとが
含まれている、方法。

【００６０】９．さらに、第４、第５、及び第６の桁上
げの生成／伝搬オペレータを含み、前記第４の桁上げの
生成／伝搬オペレータが、前記第３及び第５の桁上げの
生成／伝搬オペレータと隣接し、前記第５の桁上げの生
成／伝搬オペレータが、前記第４及び第６の桁上げの生
成／伝搬オペレータと隣接しており、各桁上げの生成／
伝搬オペレータがビットの２つを受信して、そのビット
を演算するようになっている、前記桁上げ先見加算器の
入力段において、前記桁上げ先見加算器によって加算さ
れる複数のビットを受信するステップと、前記第１のコ
ア段の第３の桁上げの生成／伝搬オペレータの入力にお
いて、前記入力段の前記第３と第４の桁上げの生成／伝
搬オペレータによって実施された演算の結果を受信する
ステップと、前記第１のコア段の第４の桁上げの生成／
伝搬オペレータの入力において、前記入力段の前記第４
と第５の桁上げの生成／伝搬オペレータによって実施さ
れた演算の結果を受信するステップと、前記第１のコア
段の第５の桁上げの生成／伝搬オペレータの入力におい
て、前記入力段の前記第５と第６の桁上げの生成／伝搬
オペレータによって実施された演算の結果を受信するス
テップと、及び前記入力段の桁上げの生成／伝搬オペレ
ータから受信した結果を利用して、前記第１のコア段の
各桁上げの生成／伝搬オペレータにおいて桁上げの生成
／伝搬演算を実施し、出力を生成するステップとがさら
に含まれている、上記８の方法。

【００６１】１０．第２のコア段の第１の桁上げの生成
／伝搬オペレータの入力において、前記第１のコア段の
前記第１と第２の桁上げの生成／伝搬オペレータによっ
て実施された演算の結果を受信するステップと、前記第
２のコア段の第２の桁上げの生成／伝搬オペレータの入
力において、前記第１のコア段の前記第２と第３の桁上
げの生成／伝搬オペレータによって実施された演算の結
果を受信するステップと、前記第２のコア段の第３の桁
上げの生成／伝搬オペレータの入力において、前記第１
のコア段の前記第３と第４の桁上げの生成／伝搬オペレ
ータによって実施された演算の結果を受信するステップ
と、及び前記第１のコア段の桁上げの生成／伝搬オペレ
ータから受信した結果を利用して、前記第２のコア段の
各桁上げの生成／伝搬オペレータにおいて桁上げの生成
／伝搬演算を実施し、出力を生成するステップとがさら
に含まれている、上記９の方法。

【００６２】

【発明の効果】本発明により、過剰な内部ブロックファ
ンアウトによって生じる性能を制限する問題が取り除か
れ、加算器の経路指定の複雑さに適応するのに必要なシ
リコン領域に関して効率の良い、桁上げ先見加算器アー
キテクチャが提供される。

【図面の簡単な説明】

【図１】内部ブロックファンアウトが加算器幅／２に等
しく、単一対をなす桁上げ生成／伝搬信号の経路指定の
複雑さを備えた、既存の桁上げ先見加算器アーキテクチ
ャの機能を示す図である。

【図２】既存の桁上げ先見加算器によって利用される典
型的な２分木構造を示す図である。

【図３】本発明の桁上げ先見加算器の修正された２分木
構造を示す図である。

【図４】図３に示す修正された２分木構造に従って設計
され、実施された８ビット桁上げ先見加算器の機能を示
す図である。

【図５】図３に示す修正された２分木構造に従って設計
され、実施された１６ビット桁上げ先見加算器の機能を
示す図である。

【図６】図３に示す修正された２分木構造に従って実施
された、本発明による８ビット桁上げ先見加算器の機能
概略図である。

【図７】図６に示す桁上げ先見加算器の個々の段で実施
される、論理回路すなわち桁上げの生成／伝搬オペレー
タの機能ブロック図である。

【図８】図６に示す桁上げ先見加算器の個々の段で実施
される、論理回路すなわち桁上げの生成／伝搬オペレー
タの機能ブロック図である。

【図９】図６に示す桁上げ先見加算器の個々の段で実施
される、論理回路すなわち桁上げの生成／伝搬オペレー
タの機能ブロック図である。

【図１０】図６に示す桁上げ先見加算器の個々の段で実
施される、論理回路すなわち桁上げの生成／伝搬オペレ
ータの機能ブロック図である。

【図１１】図６に示す桁上げ先見加算器の個々の段で実
施される、論理回路すなわち桁上げの生成／伝搬オペレ
ータの機能ブロック図である。

【図１２】図６に示す桁上げ先見加算器の個々の段で実
施される、論理回路すなわち桁上げの生成／伝搬オペレ
ータの機能ブロック図である。

【符号の説明】 21,31,35,41,44,48,51 段１の桁上げの生成／伝搬オペ
レータ 23,25,33,37,42,46 段２の桁上げの生成／伝搬オペ
レータ 100 桁上げ先見加算器 101〜108 ブロック 109〜116 ブロック

フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ロバート・ジェイ・マーティン アメリカ合衆国コロラド州80547−0095, ティムナス，フォース・アベニュー・5300 (72)発明者 リンダ・エル・リン アメリカ合衆国コロラド州80521，フォー ト・コリンズ，アパートメント・ビー106, ウエスト・プラム・ストリート・1113

Claims (1)

【特許請求の範囲】
1. 【請求項１】桁上げの生成／伝搬演算の冗長なオーバラ
   ップを利用した桁上げ先見加算器（１００）であって、 少なくとも第１（１０１）、第２（１０２）、及び第３
   （１０３）の桁上げの生成／伝搬オペレータを含む入力
   段（図６、入力段）であって、前記第２の桁上げの生成
   ／伝搬オペレータ（１０２）が、前記第１（１０１）及
   び第３（１０３）の桁上げの生成／伝搬オペレータと隣
   接しており、入力段の桁上げの生成／伝搬オペレータの
   それぞれが入力と出力を備え、各桁上げの生成／伝搬オ
   ペレータがその入力において、前記桁上げ先見加算器
   （１００）によって加算される２ビットを受信する、入
   力段（図６、入力段）と、 少なくとも第１（２１）及び第２（３１）の桁上げの生
   成／伝搬オペレータを含む第１のコア段であって、前記
   第１のコア段の前記第１（２１）及び第２（３１）の桁
   上げの生成／伝搬オペレータが互いに隣接し、前記第１
   のコア段の桁上げの生成／伝搬オペレータのそれぞれが
   入力と出力を備えている、第１のコア段（図６、段１）
   と、及び前記入力段の前記第１（１０１）及び第２（１
   ０２）の桁上げの生成／伝搬オペレータの前記出力を前
   記第１のコア段の前記第１の桁上げの生成／伝搬オペレ
   ータ（２１）の前記入力に相互接続し、前記入力段の前
   記第２（１０２）及び第３（１０３）の桁上げの生成／
   伝搬オペレータの前記出力を前記第１のコア段の前記第
   ２の桁上げの生成／伝搬オペレータ（３１）の前記入力
   に相互接続することによって、桁上げの生成／伝搬演算
   の冗長なオーバラップが実現される、経路指定回路要素
   とが含まれている、桁上げ先見加算器。