JPH01174011A - 集積回路 - Google Patents
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- 230000003068 static effect Effects 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 3
- 230000003252 repetitive effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Abstract
め要約のデータは記録されません。
Description
)論理回路を有する集積回路に関する。
いずれかである。相補型回路では、ある論理機能は二つ
の方法で動作する。一つの方法は一対の相補型入力信号
が同一導電型の論理トランジスタを駆動し、他の方法は
、入力信号は逆の導電型(例えば、nチャンネルFET
とpチャンネルFET)の2個のトランジスタを駆動す
る。非相補型回路においては、論理入力信号は論理ゲー
トの1つの導電型のトランジスタだけを駆動する。
ナミック型」のいずれかに分類される。スタティック回
路はいつでも論理入力の変化に応答できる複数の入力論
理ゲートを有している。その理由はクロックプルアップ
またはプルダウン・トランジスタがないためである。非
相補型スタティック回路においては、スタテック電流は
常に一方向に流れ、これはゲートが反対方向にプルダウ
ンしようとしているのもかかわらずである。ダイナミッ
ク論理回路はクロックプリチャージ素子を有し、第1ク
ロツク相の間(クロック評価トランジスタはオフである
が)、論理トランジスタの列をあらかじめチャージし、
第2クロツク相の間、論理トランジスタは論理的入力を
分解し、プリチャージトランジスタをオフに、評価トラ
ンジスタをオンにするような論理的出力を生成する。論
理ゲートの出力はその後、複数の他の論理ゲートに供給
され、それによって必要な機能を実行する論理回路を形
成する。
。現在のNMO8とCMO8回路技術の概観は、アール
、エイチ、クランベック他によるrcMOsによる高速
コンパクト回路」 (アイトリプルイーの固体回路雑誌
5C−17巻、3号614〜619ページ(19g2)
’)に記載されている。ここに記載されるように、ダ
イナミック論理回路の1つはいわゆる「ドミノCMOS
J論理と呼ばれている。第9図に示されるように、クロ
ック信号を用いて、複数の論理入力(例えば、■1〜I
5)を有する複数の論理ゲート(01〜G3)を同時に
駆動する。この入力は論理「ツリー」のトランジスタの
ゲート電極に接続され、このツリーは論理ゲートのプリ
チャージ素子(例えば、Tl)とクロック接地トランジ
スタ(例えば、Tl1)の間に接続されるトランジスタ
の1個またはそれ以上の論理「列」を有する。この論理
ゲートは例えばゲートG1の2つの列を形成するトラン
ジスタ列T6〜T8とT9.TIOである。ゲートの論
理出力(例えば01)は論理ツリーの「上部」より取ら
れる。このノードはプリチャージ素子(例えばTl)に
接続され、そしてスタティックインバータ(例えば、T
12−713)の入力に供給される。
以上の他の論理ゲートに接続される。このようにして回
路の安定性が確保される。ある場合には、追加のプリチ
ャージ素子(例えば、T4と75)が論理ツリーの中間
ノードに接続されて、チャージ分担の影響を減らす。F
ETは単一ドレインが一般的であるが、複ドレインMO
S素子も推奨できる。rcMO3複ドレイノドレイン論
理ね環ドレイン論理の解析と設計」 (チェン ニー他
アイトリプルイー固体回路ジャーナル、5C−22巻
、第1号、47〜56頁(19J17) )を参照のこ
と。この技術は、複ドレインMOS素子はソース電極が
互いに接続されている2個(またはそれ以上)の単一ド
レインMOSトランジスタを含んでいる。
と共に、その大きさや消費電力を減らすことである。特
に既に確立された素子技術を用いてそのような改良する
場合は向夏である。単一の(または、より少ない)集積
回路上でこれを実行すると、複雑な論理回路機能が可能
になる。直接的な性能向上または経済性はそのようにし
て、確保され、回路基板の面積や、キャパシタンスの内
部接続や、電力供給、冷却の要件のような間接的な点も
改善される。
は論理回路が繰り返して用いられる。従来技術において
は、複数の論理段を用いて、繰り返しの関係を有する複
数の論理機能を実行する。この繰り返し論理は、先見け
た上げ加算機(carry−1ook−aheadad
der) 以下、CLAAと称する)と掛算器、割算
器などが実行できる。他の応用は「ランダム」論理回路
を用い、これはいくつかの重複度を含み、ここでは入力
信号は2個(しかし全てではない)以上の段に現われる
。
理入力に接続されるFETの少なくとも1つの列と、複
数の出力を有し、複数の論理機能を実行して他の論理ゲ
ートに供給する。出力は列の上部からと少なくとも中間
ノードからも取り出せる。この技術はMOS技術で実行
されると有利であるが、他の技術でも可能である。この
技術は特に繰り返し論理機能(例えば、先見けた上げを
用いた足算、掛算、割算)を実行するのに特に便利であ
る。
単一論理ゲートは複数の出力信号を生成するのに単一ド
レインFETを用いている。本発明の技術を用いたCL
AAの例が記載されている。
ートは単一の出力信号のみを生成していた。
ートを用いて各出力信号を生成していた。
相補型の回路構造を有する他の論理回路にも当てはまる
。例えば、疑似NMO3は、pチャンネルトランジスタ
はnチャンネルトランジスタの論理列のスタテックプル
アップ素子として機能する。
路の繰り返しをなくしている。これは複数の出力を有す
る論理回路を用いて達成でき、以下の実施例では複数出
力ダイナミック論理(以下、MODLと称する)と称す
る。しかし、本発明の技術はダイナミック回路に限定さ
れるものではなく、非相補型スタテック回路(例えばN
MOSと疑似NMO3)も含まれる。従来の論理に比較
して、素子数の全体の削減は論理機能で実行される繰り
返しの程度に依存する。例えば、高度に繰り返す論理(
例えば、先見けた上げ回路)の場合には、用いられる素
子の数は標準ドミノCMOSのそれの半分以下である。
は単一ドレーンと単一ソース間の電流路を制御する)を
用いて実行される。本発明の技術は疑似NMO8や他の
グイナミック駆動回路にも応用可能である。
れるMODLゲートの5個の実施例を示す。
O8回路のそれに類似するが、但し、プリチャージと評
価は複数の出力ノードで行なわれる。
0から、出力“dg、 =はノード11からl+1 得られる。これは従来からの出力インバーター3と付加
インバーター2を用いて行なわれる。同様に第2図にお
いて、出力“p、”は中間点20から付加インバータ2
2を介して得られ、同様に通常出力“dp、 ”はイ
ンバータ23を介してノード211+1 から得られる。3個以上の出力は2個以上の中間ノード
を用いて得られる。これは第5図に示した通りである。
ゲートのビット伝搬回路に用いられている。これはその
ように構成しないと、次に続くゲートの論理ツリー中の
より下部にあるダイナミック出力ノードの“偽”出力が
、論理ツリー中のより上部にあるダイナミックノードが
プルダウンされた時に、発生し得るからである。
で、入力dp 7、dpi+5.6g1+7■÷ が全て高レベルであると、トランジスタT31. Ta
2、 Ta2がオンになり、これらのトランジスタを通
してノード33に偶発出力を与え、これはTa2とT3
Bのトランジスタ(あるいは、トランジスタT37)を
含む予定の論理列を通して“下方”へ出力巳ないからで
ある。したがって、この現象を避けるために、入力dp
7とdg1+7は互いに排他l+ 的ORであることが要求される。この問題を避けるため
のもう一つの技術は、プール単純化定理を第3図に適用
することである。これで同等の論理が得られるが、別の
トランジスタが必要となり、偶発出力路中の逆電流を阻
止しなければならない。
が、第3図と第5図の回路は、AND−OR機能を実行
する。種々の論理機能を実行するより複雑な回路が、同
様な方法で実行される。32ビツト複CLAAの例は第
6図に示すように構成され、3つの基本ユニットを含ん
でいる。第1のユニットは、4ビツト幅で、1ビツトと
2ビツトの生成項と伝搬項をデータ入力から発生し、和
ビットも計算する。この回路のより詳細な実施例は第7
図に示される。第2のユニットは8ビツト幅で、4ビツ
トと8ビツトのグループ生成項と伝搬項を2ビツト生成
項と伝搬項から生成し、ビットけた上げを計算する。こ
のユニットの詳細は第8図に示される。最後のユニット
は全ての8ビツトグループ生成項と伝搬項を4ビツトゲ
ート(第5図)に集め、4グループのけた上げ(g c
o 、 g ca 。
図に示されたMODLゲートの5つの型以外に、この加
算器はさらに4つの型のゲートを使う。すなわち、スタ
ティックXOR,ドミノCMOSゲート(付属の1ビッ
ト生成信号と伝搬信号を生成する)、3ビツトのMOD
Lゲートである。このように、組み合わせる事によって
、MODLと同等の物が、CMOS論理群でもってでき
る。上記の構成の重要な特徴は、2ビツト生成項と伝搬
項から得られる8ビツトグループ生成項と伝搬項の効率
的な利用である。これは、グループ生成ゲートと伝搬ゲ
ートのファンイン(fan−In)を増加させることな
しに行なえる。このようにすることにより、ビットOデ
ータ入力から、ビット31和出力への最悪のケースパス
でも、5ゲート遅延であるが、一方、従来の32ビツト
CLAAの構成は、同一のファンイン制限で、7ゲート
遅延が通常必要である。
Aに比較して、1,7倍の高性能と、1.5倍の面積縮
小が得られる。シリコン面積の縮小は、あきらかである
が、性能の向上、消費電力の減少は、素子数と、ワイヤ
ー長さ、従って、ある段の出力負荷の減少に基因するも
のである。さらに重要な事は、論理ツリーの内部ノード
は、ノードからの出力信号を提供するという機能的理由
の為に、予めチャージされている。したがって、共通の
ダイナミック回路障害(チャージ分担のような)は、特
別な配慮なしに、減少する。かくして、MODLを頑強
な物とし、高性能な論理動作の回路を製造することがで
きる。本発明の技術を、ドミノCMO5の代替手段とし
て記載したが、相補型スタティックインバータを用いて
、論理ツリー出力ノードを次段の入力から切り放すこと
ができる。しかし、本発明の技術は、他の論理回路、例
えば、“ジッパ−” (zipper)論理の代替手段
として用いることも出来る。この論理では、nチャンネ
ル論理ツリーは、その出力をpチャンネル論理ツリーの
入力に供給し、またその逆もおこなう。この場合におい
ては、本発明の技術はインバータの挿入なしに用いられ
る。それらは、その場合に、除外される物ではないが、
他の動作において、本発明の技術は、スタティック(非
クロック)プルアップトランジスタを、クロックプリチ
ャージトランジスタの代りに負荷素子として用いること
ができる。このプルアップトランジスタは、論理列のト
ランジスタと同一または逆の導電型でもよく、これは、
それぞれスタティックNMO3と疑似NMO3論理の場
合に相当する。さらに他の動作が可能である。
D Lゲートの図、 第2図は、1ビツトと2ビツト伝搬項を生成するMOD
Lゲートの図、 第3図は、4ビツトと8ビツトグループ生成項を生成す
るMODLゲートの図、 第4図は、4ビツトと8ビツトグループ伝搬項を生成す
るMODLゲートの図、 第5図は、グループ桁上げキャリーアウトを生成する4
ビット複先見桁上げM OD Lゲートの図、第6図は
、本発明による論理ゲートを用いた32ビツト複CLA
Aの構成図、 第7図は、第6図のG/DG/P/DP/Sユニットの
詳細図、 第8図は、第6図のGG/DGG/GP/DGP/Cユ
ニットの詳細図、 第9図は、ドミノCMO3を用いた従来技術に係るダイ
ナミック論理ゲートで1個の出力信号が得られる図であ
る。 出 願 人:アメリカン テレフォン アンド(、iQ ト ・ ゝN
Claims (9)
- (1)第1出力ノード(例えば11)と、 前記出力ノードを第1論理レベルにする第1負荷手段(
例えばT11)と、 前記出力ノードを第2論理レベルにする単一ドレイン電
界効果型トランジスタ(例えばT11からT14)との
列とを含む少なくとも1つの論理ゲートを有する集積回
路において、 前記論理ゲートは、さらに、 前記列の中間点に接続される少なくとも1つの第2出力
ノード(例えば10)と、 前記第2出力ノードを第1論理レベルにする第2負荷手
段(例えばT15)と、 第2出力ノードを少なくとも1つの他の論理ゲートに接
続する手段とを有することを特徴とする集積回路。 - (2)第1出力ノードと第2出力ノードは、インバータ
の入力に接続されていることを特徴とする請求項1記載
の集積回路。 - (3)前記インバータはトランジスタの相補対を含むス
タティックインバータであることを特徴とする請求項2
記載の集積回路。 - (4)前記列のトランジスタは第1導電型であり、前記
出力ノードは、第2導電型トランジスタから成る他の論
理列のトランジスタのゲート電極に接続されることを特
徴とする請求項1記載の集積回路。 - (5)前記第1、第2負荷手段は、前記第1、第2出力
ノードを前記第1論理レベルに予め設定しておくクロッ
ク負荷トランジスタであることを特徴とする請求項1記
載の集積回路。 - (6)前記第1、第2負荷手段は非クロック負荷トラン
ジスタであることを特徴とする請求項1記載の集積回路
。 - (7)前記第1、第2負荷トランジスタは前記論理列の
トランジスタと同一導電型であることを特徴とする請求
項6記載の集積回路。 - (8)前記第1、第2負荷トランジスタは前記論理列の
トランジスタと逆の導電型であることを特徴とする請求
項6記載の集積回路。 - (9)互いに排他的OR関係にある出力を有する第1、
第2論理ゲートと、この出力がOR論理機能を有する第
3の論理ゲートの入力に接合される集積回路において、 前記第3の論理ゲートは、 第1出力ノードと、 前記第1出力ノードを第1論理レベルにする第1負荷手
段と、 第1出力ノードを第2論理レベルにする単一ドレイン電
界効果型トランジスタの列と、 前記列の中間点に接続される第2出力ノードと、第2出
力ノードを第1論理レベルにする第2負荷手段と、 前記第2出力ノードを他の論理ゲートの入力に接続する
手段とを含むことを特徴とする集積回路。
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Family
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Country | Link |
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JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | N−nary論理回路のための方法および装置 |
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Publication number | Publication date |
---|---|
EP0320111A3 (en) | 1989-10-11 |
JPH0761002B2 (ja) | 1995-06-28 |
US4851714A (en) | 1989-07-25 |
EP0320111A2 (en) | 1989-06-14 |
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