JPH01174011A - 集積回路 - Google Patents
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- JPH01174011A JPH01174011A JP63306209A JP30620988A JPH01174011A JP H01174011 A JPH01174011 A JP H01174011A JP 63306209 A JP63306209 A JP 63306209A JP 30620988 A JP30620988 A JP 30620988A JP H01174011 A JPH01174011 A JP H01174011A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電界効果型トランジスタ（以下ＦＥＴと称する
）論理回路を有する集積回路に関する。
）論理回路を有する集積回路に関する。
［従来技術の説明コ
集積論理ゲートの回路構造は相補型あるいは非相補型の
いずれかである。相補型回路では、ある論理機能は二つ
の方法で動作する。一つの方法は一対の相補型入力信号
が同一導電型の論理トランジスタを駆動し、他の方法は
、入力信号は逆の導電型（例えば、ｎチャンネルＦＥＴ
とｐチャンネルＦＥＴ）の２個のトランジスタを駆動す
る。非相補型回路においては、論理入力信号は論理ゲー
トの１つの導電型のトランジスタだけを駆動する。
いずれかである。相補型回路では、ある論理機能は二つ
の方法で動作する。一つの方法は一対の相補型入力信号
が同一導電型の論理トランジスタを駆動し、他の方法は
、入力信号は逆の導電型（例えば、ｎチャンネルＦＥＴ
とｐチャンネルＦＥＴ）の２個のトランジスタを駆動す
る。非相補型回路においては、論理入力信号は論理ゲー
トの１つの導電型のトランジスタだけを駆動する。
この非相補型回路はさらに「スタティック型」、「ダイ
ナミック型」のいずれかに分類される。スタティック回
路はいつでも論理入力の変化に応答できる複数の入力論
理ゲートを有している。その理由はクロックプルアップ
またはプルダウン・トランジスタがないためである。非
相補型スタティック回路においては、スタテック電流は
常に一方向に流れ、これはゲートが反対方向にプルダウ
ンしようとしているのもかかわらずである。ダイナミッ
ク論理回路はクロックプリチャージ素子を有し、第１ク
ロツク相の間（クロック評価トランジスタはオフである
が）、論理トランジスタの列をあらかじめチャージし、
第２クロツク相の間、論理トランジスタは論理的入力を
分解し、プリチャージトランジスタをオフに、評価トラ
ンジスタをオンにするような論理的出力を生成する。論
理ゲートの出力はその後、複数の他の論理ゲートに供給
され、それによって必要な機能を実行する論理回路を形
成する。
ナミック型」のいずれかに分類される。スタティック回
路はいつでも論理入力の変化に応答できる複数の入力論
理ゲートを有している。その理由はクロックプルアップ
またはプルダウン・トランジスタがないためである。非
相補型スタティック回路においては、スタテック電流は
常に一方向に流れ、これはゲートが反対方向にプルダウ
ンしようとしているのもかかわらずである。ダイナミッ
ク論理回路はクロックプリチャージ素子を有し、第１ク
ロツク相の間（クロック評価トランジスタはオフである
が）、論理トランジスタの列をあらかじめチャージし、
第２クロツク相の間、論理トランジスタは論理的入力を
分解し、プリチャージトランジスタをオフに、評価トラ
ンジスタをオンにするような論理的出力を生成する。論
理ゲートの出力はその後、複数の他の論理ゲートに供給
され、それによって必要な機能を実行する論理回路を形
成する。
種々のＦＥＴ論理回路がこの技術分野では知られている
。現在のＮＭＯ８とＣＭＯ８回路技術の概観は、アール
、エイチ、クランベック他によるｒｃＭＯｓによる高速
コンパクト回路」 （アイトリプルイーの固体回路雑誌
５Ｃ−１７巻、３号６１４〜６１９ページ（１９ｇ２）
’）に記載されている。ここに記載されるように、ダ
イナミック論理回路の１つはいわゆる「ドミノＣＭＯＳ
Ｊ論理と呼ばれている。第９図に示されるように、クロ
ック信号を用いて、複数の論理入力（例えば、■１〜Ｉ
５）を有する複数の論理ゲート（０１〜Ｇ３）を同時に
駆動する。この入力は論理「ツリー」のトランジスタの
ゲート電極に接続され、このツリーは論理ゲートのプリ
チャージ素子（例えば、Ｔｌ）とクロック接地トランジ
スタ（例えば、Ｔｌ１）の間に接続されるトランジスタ
の１個またはそれ以上の論理「列」を有する。この論理
ゲートは例えばゲートＧ１の２つの列を形成するトラン
ジスタ列Ｔ６〜Ｔ８とＴ９．ＴＩＯである。ゲートの論
理出力（例えば０１）は論理ツリーの「上部」より取ら
れる。このノードはプリチャージ素子（例えばＴｌ）に
接続され、そしてスタティックインバータ（例えば、Ｔ
１２−７１３）の入力に供給される。
。現在のＮＭＯ８とＣＭＯ８回路技術の概観は、アール
、エイチ、クランベック他によるｒｃＭＯｓによる高速
コンパクト回路」 （アイトリプルイーの固体回路雑誌
５Ｃ−１７巻、３号６１４〜６１９ページ（１９ｇ２）
’）に記載されている。ここに記載されるように、ダ
イナミック論理回路の１つはいわゆる「ドミノＣＭＯＳ
Ｊ論理と呼ばれている。第９図に示されるように、クロ
ック信号を用いて、複数の論理入力（例えば、■１〜Ｉ
５）を有する複数の論理ゲート（０１〜Ｇ３）を同時に
駆動する。この入力は論理「ツリー」のトランジスタの
ゲート電極に接続され、このツリーは論理ゲートのプリ
チャージ素子（例えば、Ｔｌ）とクロック接地トランジ
スタ（例えば、Ｔｌ１）の間に接続されるトランジスタ
の１個またはそれ以上の論理「列」を有する。この論理
ゲートは例えばゲートＧ１の２つの列を形成するトラン
ジスタ列Ｔ６〜Ｔ８とＴ９．ＴＩＯである。ゲートの論
理出力（例えば０１）は論理ツリーの「上部」より取ら
れる。このノードはプリチャージ素子（例えばＴｌ）に
接続され、そしてスタティックインバータ（例えば、Ｔ
１２−７１３）の入力に供給される。
インバータの出力（例えば０ＵＴＩ）は１個またはそれ
以上の他の論理ゲートに接続される。このようにして回
路の安定性が確保される。ある場合には、追加のプリチ
ャージ素子（例えば、Ｔ４と７５）が論理ツリーの中間
ノードに接続されて、チャージ分担の影響を減らす。Ｆ
ＥＴは単一ドレインが一般的であるが、複ドレインＭＯ
Ｓ素子も推奨できる。ｒｃＭＯ３複ドレイノドレイン論
理ね環ドレイン論理の解析と設計」 （チェン ニー他
アイトリプルイー固体回路ジャーナル、５Ｃ−２２巻
、第１号、４７〜５６頁（１９Ｊ１７） ）を参照のこ
と。この技術は、複ドレインＭＯＳ素子はソース電極が
互いに接続されている２個（またはそれ以上）の単一ド
レインＭＯＳトランジスタを含んでいる。
以上の他の論理ゲートに接続される。このようにして回
路の安定性が確保される。ある場合には、追加のプリチ
ャージ素子（例えば、Ｔ４と７５）が論理ツリーの中間
ノードに接続されて、チャージ分担の影響を減らす。Ｆ
ＥＴは単一ドレインが一般的であるが、複ドレインＭＯ
Ｓ素子も推奨できる。ｒｃＭＯ３複ドレイノドレイン論
理ね環ドレイン論理の解析と設計」 （チェン ニー他
アイトリプルイー固体回路ジャーナル、５Ｃ−２２巻
、第１号、４７〜５６頁（１９Ｊ１７） ）を参照のこ
と。この技術は、複ドレインＭＯＳ素子はソース電極が
互いに接続されている２個（またはそれ以上）の単一ド
レインＭＯＳトランジスタを含んでいる。
一般的に望ましいことは、論理回路のスピードを上げる
と共に、その大きさや消費電力を減らすことである。特
に既に確立された素子技術を用いてそのような改良する
場合は向夏である。単一の（または、より少ない）集積
回路上でこれを実行すると、複雑な論理回路機能が可能
になる。直接的な性能向上または経済性はそのようにし
て、確保され、回路基板の面積や、キャパシタンスの内
部接続や、電力供給、冷却の要件のような間接的な点も
改善される。
と共に、その大きさや消費電力を減らすことである。特
に既に確立された素子技術を用いてそのような改良する
場合は向夏である。単一の（または、より少ない）集積
回路上でこれを実行すると、複雑な論理回路機能が可能
になる。直接的な性能向上または経済性はそのようにし
て、確保され、回路基板の面積や、キャパシタンスの内
部接続や、電力供給、冷却の要件のような間接的な点も
改善される。
論理回路のあるものは「繰返し論理」を実行し、そこで
は論理回路が繰り返して用いられる。従来技術において
は、複数の論理段を用いて、繰り返しの関係を有する複
数の論理機能を実行する。この繰り返し論理は、先見け
た上げ加算機（ｃａｒｒｙ−１ｏｏｋ−ａｈｅａｄａｄ
ｄｅｒ） 以下、ＣＬＡＡと称する）と掛算器、割算
器などが実行できる。他の応用は「ランダム」論理回路
を用い、これはいくつかの重複度を含み、ここでは入力
信号は２個（しかし全てではない）以上の段に現われる
。
は論理回路が繰り返して用いられる。従来技術において
は、複数の論理段を用いて、繰り返しの関係を有する複
数の論理機能を実行する。この繰り返し論理は、先見け
た上げ加算機（ｃａｒｒｙ−１ｏｏｋ−ａｈｅａｄａｄ
ｄｅｒ） 以下、ＣＬＡＡと称する）と掛算器、割算
器などが実行できる。他の応用は「ランダム」論理回路
を用い、これはいくつかの重複度を含み、ここでは入力
信号は２個（しかし全てではない）以上の段に現われる
。
（発明の概要）
本発明は集積論理回路の技術で、論理ゲートは複数の論
理入力に接続されるＦＥＴの少なくとも１つの列と、複
数の出力を有し、複数の論理機能を実行して他の論理ゲ
ートに供給する。出力は列の上部からと少なくとも中間
ノードからも取り出せる。この技術はＭＯＳ技術で実行
されると有利であるが、他の技術でも可能である。この
技術は特に繰り返し論理機能（例えば、先見けた上げを
用いた足算、掛算、割算）を実行するのに特に便利であ
る。
理入力に接続されるＦＥＴの少なくとも１つの列と、複
数の出力を有し、複数の論理機能を実行して他の論理ゲ
ートに供給する。出力は列の上部からと少なくとも中間
ノードからも取り出せる。この技術はＭＯＳ技術で実行
されると有利であるが、他の技術でも可能である。この
技術は特に繰り返し論理機能（例えば、先見けた上げを
用いた足算、掛算、割算）を実行するのに特に便利であ
る。
（実施例の説明）
以下の詳細な説明は論理回路技術に関し、この技術では
単一論理ゲートは複数の出力信号を生成するのに単一ド
レインＦＥＴを用いている。本発明の技術を用いたＣＬ
ＡＡの例が記載されている。
単一論理ゲートは複数の出力信号を生成するのに単一ド
レインＦＥＴを用いている。本発明の技術を用いたＣＬ
ＡＡの例が記載されている。
従来技術（例えば、第９図）においては、単一の論理ゲ
ートは単一の出力信号のみを生成していた。
ートは単一の出力信号のみを生成していた。
それゆえに繰り返し論理を実行するときは、分離したゲ
ートを用いて各出力信号を生成していた。
ートを用いて各出力信号を生成していた。
これはドミノＣＭＯＳの場合（第９図）のみならず、非
相補型の回路構造を有する他の論理回路にも当てはまる
。例えば、疑似ＮＭＯ３は、ｐチャンネルトランジスタ
はｎチャンネルトランジスタの論理列のスタテックプル
アップ素子として機能する。
相補型の回路構造を有する他の論理回路にも当てはまる
。例えば、疑似ＮＭＯ３は、ｐチャンネルトランジスタ
はｎチャンネルトランジスタの論理列のスタテックプル
アップ素子として機能する。
本発明は論理ツリー内の中間機能を用いるようにして回
路の繰り返しをなくしている。これは複数の出力を有す
る論理回路を用いて達成でき、以下の実施例では複数出
力ダイナミック論理（以下、ＭＯＤＬと称する）と称す
る。しかし、本発明の技術はダイナミック回路に限定さ
れるものではなく、非相補型スタテック回路（例えばＮ
ＭＯＳと疑似ＮＭＯ３）も含まれる。従来の論理に比較
して、素子数の全体の削減は論理機能で実行される繰り
返しの程度に依存する。例えば、高度に繰り返す論理（
例えば、先見けた上げ回路）の場合には、用いられる素
子の数は標準ドミノＣＭＯＳのそれの半分以下である。
路の繰り返しをなくしている。これは複数の出力を有す
る論理回路を用いて達成でき、以下の実施例では複数出
力ダイナミック論理（以下、ＭＯＤＬと称する）と称す
る。しかし、本発明の技術はダイナミック回路に限定さ
れるものではなく、非相補型スタテック回路（例えばＮ
ＭＯＳと疑似ＮＭＯ３）も含まれる。従来の論理に比較
して、素子数の全体の削減は論理機能で実行される繰り
返しの程度に依存する。例えば、高度に繰り返す論理（
例えば、先見けた上げ回路）の場合には、用いられる素
子の数は標準ドミノＣＭＯＳのそれの半分以下である。
ＭＯＤＬは単一ドレインＦＥＴ（すなわち、ゲート電極
は単一ドレーンと単一ソース間の電流路を制御する）を
用いて実行される。本発明の技術は疑似ＮＭＯ８や他の
グイナミック駆動回路にも応用可能である。
は単一ドレーンと単一ソース間の電流路を制御する）を
用いて実行される。本発明の技術は疑似ＮＭＯ８や他の
グイナミック駆動回路にも応用可能である。
第１から第５図は３２ビツトＣＬＡＡに典型例に用いら
れるＭＯＤＬゲートの５個の実施例を示す。
れるＭＯＤＬゲートの５個の実施例を示す。
これらのゲートの動作は基本的には、従来のドミノＣＭ
Ｏ８回路のそれに類似するが、但し、プリチャージと評
価は複数の出力ノードで行なわれる。
Ｏ８回路のそれに類似するが、但し、プリチャージと評
価は複数の出力ノードで行なわれる。
例えば、第１図において、出力“ｇ、″は中間ノ−ド１
０から、出力“ｄｇ、 ＝はノード１１からｌ＋１ 得られる。これは従来からの出力インバーター３と付加
インバーター２を用いて行なわれる。同様に第２図にお
いて、出力“ｐ、”は中間点２０から付加インバータ２
２を介して得られ、同様に通常出力“ｄｐ、 ”はイ
ンバータ２３を介してノード２１１＋１ から得られる。３個以上の出力は２個以上の中間ノード
を用いて得られる。これは第５図に示した通りである。
０から、出力“ｄｇ、 ＝はノード１１からｌ＋１ 得られる。これは従来からの出力インバーター３と付加
インバーター２を用いて行なわれる。同様に第２図にお
いて、出力“ｐ、”は中間点２０から付加インバータ２
２を介して得られ、同様に通常出力“ｄｐ、 ”はイ
ンバータ２３を介してノード２１１＋１ から得られる。３個以上の出力は２個以上の中間ノード
を用いて得られる。これは第５図に示した通りである。
ＯＲ機能ではなく、排他的ＯＲ機能が第１図と第２図の
ゲートのビット伝搬回路に用いられている。これはその
ように構成しないと、次に続くゲートの論理ツリー中の
より下部にあるダイナミック出力ノードの“偽”出力が
、論理ツリー中のより上部にあるダイナミックノードが
プルダウンされた時に、発生し得るからである。
ゲートのビット伝搬回路に用いられている。これはその
ように構成しないと、次に続くゲートの論理ツリー中の
より下部にあるダイナミック出力ノードの“偽”出力が
、論理ツリー中のより上部にあるダイナミックノードが
プルダウンされた時に、発生し得るからである。
すなわち、第３図のゲートは、ＯＲ論理を含んでいるの
で、入力ｄｐ ７、ｄｐｉ＋５．６ｇ１＋７■÷ が全て高レベルであると、トランジスタＴ３１． Ｔａ
２、 Ｔａ２がオンになり、これらのトランジスタを通
してノード３３に偶発出力を与え、これはＴａ２とＴ３
Ｂのトランジスタ（あるいは、トランジスタＴ３７）を
含む予定の論理列を通して“下方”へ出力巳ないからで
ある。したがって、この現象を避けるために、入力ｄｐ
７とｄｇ１＋７は互いに排他ｌ＋ 的ＯＲであることが要求される。この問題を避けるため
のもう一つの技術は、プール単純化定理を第３図に適用
することである。これで同等の論理が得られるが、別の
トランジスタが必要となり、偶発出力路中の逆電流を阻
止しなければならない。
で、入力ｄｐ ７、ｄｐｉ＋５．６ｇ１＋７■÷ が全て高レベルであると、トランジスタＴ３１． Ｔａ
２、 Ｔａ２がオンになり、これらのトランジスタを通
してノード３３に偶発出力を与え、これはＴａ２とＴ３
Ｂのトランジスタ（あるいは、トランジスタＴ３７）を
含む予定の論理列を通して“下方”へ出力巳ないからで
ある。したがって、この現象を避けるために、入力ｄｐ
７とｄｇ１＋７は互いに排他ｌ＋ 的ＯＲであることが要求される。この問題を避けるため
のもう一つの技術は、プール単純化定理を第３図に適用
することである。これで同等の論理が得られるが、別の
トランジスタが必要となり、偶発出力路中の逆電流を阻
止しなければならない。
第４図の回路は、単純ＡＮＤ機能を実行するものである
が、第３図と第５図の回路は、ＡＮＤ−ＯＲ機能を実行
する。種々の論理機能を実行するより複雑な回路が、同
様な方法で実行される。３２ビツト複ＣＬＡＡの例は第
６図に示すように構成され、３つの基本ユニットを含ん
でいる。第１のユニットは、４ビツト幅で、１ビツトと
２ビツトの生成項と伝搬項をデータ入力から発生し、和
ビットも計算する。この回路のより詳細な実施例は第７
図に示される。第２のユニットは８ビツト幅で、４ビツ
トと８ビツトのグループ生成項と伝搬項を２ビツト生成
項と伝搬項から生成し、ビットけた上げを計算する。こ
のユニットの詳細は第８図に示される。最後のユニット
は全ての８ビツトグループ生成項と伝搬項を４ビツトゲ
ート（第５図）に集め、４グループのけた上げ（ｇ ｃ
ｏ 、 ｇ ｃａ 。
が、第３図と第５図の回路は、ＡＮＤ−ＯＲ機能を実行
する。種々の論理機能を実行するより複雑な回路が、同
様な方法で実行される。３２ビツト複ＣＬＡＡの例は第
６図に示すように構成され、３つの基本ユニットを含ん
でいる。第１のユニットは、４ビツト幅で、１ビツトと
２ビツトの生成項と伝搬項をデータ入力から発生し、和
ビットも計算する。この回路のより詳細な実施例は第７
図に示される。第２のユニットは８ビツト幅で、４ビツ
トと８ビツトのグループ生成項と伝搬項を２ビツト生成
項と伝搬項から生成し、ビットけた上げを計算する。こ
のユニットの詳細は第８図に示される。最後のユニット
は全ての８ビツトグループ生成項と伝搬項を４ビツトゲ
ート（第５図）に集め、４グループのけた上げ（ｇ ｃ
ｏ 、 ｇ ｃａ 。
ｇＣ１Ｂ’ ｇＣ２４）を生成する。第１図から第５
図に示されたＭＯＤＬゲートの５つの型以外に、この加
算器はさらに４つの型のゲートを使う。すなわち、スタ
ティックＸＯＲ，ドミノＣＭＯＳゲート（付属の１ビッ
ト生成信号と伝搬信号を生成する）、３ビツトのＭＯＤ
Ｌゲートである。このように、組み合わせる事によって
、ＭＯＤＬと同等の物が、ＣＭＯＳ論理群でもってでき
る。上記の構成の重要な特徴は、２ビツト生成項と伝搬
項から得られる８ビツトグループ生成項と伝搬項の効率
的な利用である。これは、グループ生成ゲートと伝搬ゲ
ートのファンイン（ｆａｎ−Ｉｎ）を増加させることな
しに行なえる。このようにすることにより、ビットＯデ
ータ入力から、ビット３１和出力への最悪のケースパス
でも、５ゲート遅延であるが、一方、従来の３２ビツト
ＣＬＡＡの構成は、同一のファンイン制限で、７ゲート
遅延が通常必要である。
図に示されたＭＯＤＬゲートの５つの型以外に、この加
算器はさらに４つの型のゲートを使う。すなわち、スタ
ティックＸＯＲ，ドミノＣＭＯＳゲート（付属の１ビッ
ト生成信号と伝搬信号を生成する）、３ビツトのＭＯＤ
Ｌゲートである。このように、組み合わせる事によって
、ＭＯＤＬと同等の物が、ＣＭＯＳ論理群でもってでき
る。上記の構成の重要な特徴は、２ビツト生成項と伝搬
項から得られる８ビツトグループ生成項と伝搬項の効率
的な利用である。これは、グループ生成ゲートと伝搬ゲ
ートのファンイン（ｆａｎ−Ｉｎ）を増加させることな
しに行なえる。このようにすることにより、ビットＯデ
ータ入力から、ビット３１和出力への最悪のケースパス
でも、５ゲート遅延であるが、一方、従来の３２ビツト
ＣＬＡＡの構成は、同一のファンイン制限で、７ゲート
遅延が通常必要である。
上述の加算器の設計は、従来のドミノＣＭＯ５・ＣＬＡ
Ａに比較して、１，７倍の高性能と、１．５倍の面積縮
小が得られる。シリコン面積の縮小は、あきらかである
が、性能の向上、消費電力の減少は、素子数と、ワイヤ
ー長さ、従って、ある段の出力負荷の減少に基因するも
のである。さらに重要な事は、論理ツリーの内部ノード
は、ノードからの出力信号を提供するという機能的理由
の為に、予めチャージされている。したがって、共通の
ダイナミック回路障害（チャージ分担のような）は、特
別な配慮なしに、減少する。かくして、ＭＯＤＬを頑強
な物とし、高性能な論理動作の回路を製造することがで
きる。本発明の技術を、ドミノＣＭＯ５の代替手段とし
て記載したが、相補型スタティックインバータを用いて
、論理ツリー出力ノードを次段の入力から切り放すこと
ができる。しかし、本発明の技術は、他の論理回路、例
えば、“ジッパ−” （ｚｉｐｐｅｒ）論理の代替手段
として用いることも出来る。この論理では、ｎチャンネ
ル論理ツリーは、その出力をｐチャンネル論理ツリーの
入力に供給し、またその逆もおこなう。この場合におい
ては、本発明の技術はインバータの挿入なしに用いられ
る。それらは、その場合に、除外される物ではないが、
他の動作において、本発明の技術は、スタティック（非
クロック）プルアップトランジスタを、クロックプリチ
ャージトランジスタの代りに負荷素子として用いること
ができる。このプルアップトランジスタは、論理列のト
ランジスタと同一または逆の導電型でもよく、これは、
それぞれスタティックＮＭＯ３と疑似ＮＭＯ３論理の場
合に相当する。さらに他の動作が可能である。
Ａに比較して、１，７倍の高性能と、１．５倍の面積縮
小が得られる。シリコン面積の縮小は、あきらかである
が、性能の向上、消費電力の減少は、素子数と、ワイヤ
ー長さ、従って、ある段の出力負荷の減少に基因するも
のである。さらに重要な事は、論理ツリーの内部ノード
は、ノードからの出力信号を提供するという機能的理由
の為に、予めチャージされている。したがって、共通の
ダイナミック回路障害（チャージ分担のような）は、特
別な配慮なしに、減少する。かくして、ＭＯＤＬを頑強
な物とし、高性能な論理動作の回路を製造することがで
きる。本発明の技術を、ドミノＣＭＯ５の代替手段とし
て記載したが、相補型スタティックインバータを用いて
、論理ツリー出力ノードを次段の入力から切り放すこと
ができる。しかし、本発明の技術は、他の論理回路、例
えば、“ジッパ−” （ｚｉｐｐｅｒ）論理の代替手段
として用いることも出来る。この論理では、ｎチャンネ
ル論理ツリーは、その出力をｐチャンネル論理ツリーの
入力に供給し、またその逆もおこなう。この場合におい
ては、本発明の技術はインバータの挿入なしに用いられ
る。それらは、その場合に、除外される物ではないが、
他の動作において、本発明の技術は、スタティック（非
クロック）プルアップトランジスタを、クロックプリチ
ャージトランジスタの代りに負荷素子として用いること
ができる。このプルアップトランジスタは、論理列のト
ランジスタと同一または逆の導電型でもよく、これは、
それぞれスタティックＮＭＯ３と疑似ＮＭＯ３論理の場
合に相当する。さらに他の動作が可能である。
第１図は、１ビツトと２ビツト生成項を生成するＭ Ｏ
Ｄ Ｌゲートの図、 第２図は、１ビツトと２ビツト伝搬項を生成するＭＯＤ
Ｌゲートの図、 第３図は、４ビツトと８ビツトグループ生成項を生成す
るＭＯＤＬゲートの図、 第４図は、４ビツトと８ビツトグループ伝搬項を生成す
るＭＯＤＬゲートの図、 第５図は、グループ桁上げキャリーアウトを生成する４
ビット複先見桁上げＭ ＯＤ Ｌゲートの図、第６図は
、本発明による論理ゲートを用いた３２ビツト複ＣＬＡ
Ａの構成図、 第７図は、第６図のＧ／ＤＧ／Ｐ／ＤＰ／Ｓユニットの
詳細図、 第８図は、第６図のＧＧ／ＤＧＧ／ＧＰ／ＤＧＰ／Ｃユ
ニットの詳細図、 第９図は、ドミノＣＭＯ３を用いた従来技術に係るダイ
ナミック論理ゲートで１個の出力信号が得られる図であ
る。 出 願 人：アメリカン テレフォン アンド（、ｉＱ ト ・ ゝＮ
Ｄ Ｌゲートの図、 第２図は、１ビツトと２ビツト伝搬項を生成するＭＯＤ
Ｌゲートの図、 第３図は、４ビツトと８ビツトグループ生成項を生成す
るＭＯＤＬゲートの図、 第４図は、４ビツトと８ビツトグループ伝搬項を生成す
るＭＯＤＬゲートの図、 第５図は、グループ桁上げキャリーアウトを生成する４
ビット複先見桁上げＭ ＯＤ Ｌゲートの図、第６図は
、本発明による論理ゲートを用いた３２ビツト複ＣＬＡ
Ａの構成図、 第７図は、第６図のＧ／ＤＧ／Ｐ／ＤＰ／Ｓユニットの
詳細図、 第８図は、第６図のＧＧ／ＤＧＧ／ＧＰ／ＤＧＰ／Ｃユ
ニットの詳細図、 第９図は、ドミノＣＭＯ３を用いた従来技術に係るダイ
ナミック論理ゲートで１個の出力信号が得られる図であ
る。 出 願 人：アメリカン テレフォン アンド（、ｉＱ ト ・ ゝＮ
Claims (9)
- （１）第１出力ノード（例えば１１）と、 前記出力ノードを第１論理レベルにする第１負荷手段（
例えばＴ１１）と、 前記出力ノードを第２論理レベルにする単一ドレイン電
界効果型トランジスタ（例えばＴ１１からＴ１４）との
列とを含む少なくとも１つの論理ゲートを有する集積回
路において、 前記論理ゲートは、さらに、 前記列の中間点に接続される少なくとも１つの第２出力
ノード（例えば１０）と、 前記第２出力ノードを第１論理レベルにする第２負荷手
段（例えばＴ１５）と、 第２出力ノードを少なくとも１つの他の論理ゲートに接
続する手段とを有することを特徴とする集積回路。 - （２）第１出力ノードと第２出力ノードは、インバータ
の入力に接続されていることを特徴とする請求項１記載
の集積回路。 - （３）前記インバータはトランジスタの相補対を含むス
タティックインバータであることを特徴とする請求項２
記載の集積回路。 - （４）前記列のトランジスタは第１導電型であり、前記
出力ノードは、第２導電型トランジスタから成る他の論
理列のトランジスタのゲート電極に接続されることを特
徴とする請求項１記載の集積回路。 - （５）前記第１、第２負荷手段は、前記第１、第２出力
ノードを前記第１論理レベルに予め設定しておくクロッ
ク負荷トランジスタであることを特徴とする請求項１記
載の集積回路。 - （６）前記第１、第２負荷手段は非クロック負荷トラン
ジスタであることを特徴とする請求項１記載の集積回路
。 - （７）前記第１、第２負荷トランジスタは前記論理列の
トランジスタと同一導電型であることを特徴とする請求
項６記載の集積回路。 - （８）前記第１、第２負荷トランジスタは前記論理列の
トランジスタと逆の導電型であることを特徴とする請求
項６記載の集積回路。 - （９）互いに排他的ＯＲ関係にある出力を有する第１、
第２論理ゲートと、この出力がＯＲ論理機能を有する第
３の論理ゲートの入力に接合される集積回路において、 前記第３の論理ゲートは、 第１出力ノードと、 前記第１出力ノードを第１論理レベルにする第１負荷手
段と、 第１出力ノードを第２論理レベルにする単一ドレイン電
界効果型トランジスタの列と、 前記列の中間点に接続される第２出力ノードと、第２出
力ノードを第１論理レベルにする第２負荷手段と、 前記第２出力ノードを他の論理ゲートの入力に接続する
手段とを含むことを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/131,872 US4851714A (en) | 1987-12-11 | 1987-12-11 | Multiple output field effect transistor logic |
| US131872 | 1987-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174011A true JPH01174011A (ja) | 1989-07-10 |
| JPH0761002B2 JPH0761002B2 (ja) | 1995-06-28 |
Family
ID=22451384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306209A Expired - Lifetime JPH0761002B2 (ja) | 1987-12-11 | 1988-12-05 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4851714A (ja) |
| EP (1) | EP0320111A3 (ja) |
| JP (1) | JPH0761002B2 (ja) |
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- 1987-12-11 US US07/131,872 patent/US4851714A/en not_active Expired - Lifetime
-
1988
- 1988-11-03 EP EP88310342A patent/EP0320111A3/en not_active Withdrawn
- 1988-12-05 JP JP63306209A patent/JPH0761002B2/ja not_active Expired - Lifetime
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|---|---|
| EP0320111A3 (en) | 1989-10-11 |
| JPH0761002B2 (ja) | 1995-06-28 |
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