JP4766813B2 - N−nary論理回路のための方法および装置 - Google Patents
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Description
発明の技術分野
本発明は、半導体デバイスに関する。より詳細には、本発明は、機能的に完全な論理ファミリーに関する。
【0002】
発明の背景技術
大多数のプロセッサ設計は、CMOS(相補型金属酸化物半導体)として知られる論理回路ファミリー(logic circuit family)を用いる。従来のCMOS論理ゲートは、一対の相補型トランジスタ対から成り、そこでは、1つのトランジスタは、Pチャネル電界効果トランジスタ(PFETまたはPチャネル装置)であり、他方のトランジスタは、Nチャネル電界効果トランジスタ(NFETまたはNチャネル装置)である。CMOS以前の論理回路ファミリーは、バイポーラトランジスタか2種類のFETのいずれかから成っていた。CMOSの大きい利点は、CMOSの電消費力がFETの切り換え中だけ発生するので、低電力消費の論理ファミリーを構成できるということであった。CMOS技術を用いて初期に作られたほとんどの半導体デバイスが今日のスタンダード(標準)より切り替え速度が遅かったので、CMOS装置の電力消費は驚くほど少なかった。CMOSは、そのノイズ許容度に加え、構成が容易でしかもシンプルな設計ルールのために、急速に普及した。広く普及した結果、ここ数年のほとんどの製造キャパシティと設計研究投資がCMOSに当てられた。結局、CMOSは、ほとんどあらゆるカテゴリの他のタイプの論理回路ファミリーを追い越した。今日、ほとんどの人は、CMOSを、明らかな勝者として、そして事実上どの半導体論理設計タスクに対する好ましい選択であると考えている。
【0003】
CMOSの利点、すなわち、FETが切り替わるときだけ電力を消費することは、主要な欠点でもある。より速いクロック速度での駆動は、従来ほとんど電力を使用しなかった同様のCMOS回路が今では絶えず電力増加を必要とすることを意味する。典型的なCMOSプロセッサ設計は、今日、約50ワット以上の電力を消費する。そのような電力需要(および関連する放熱問題)は、コンピュータシステムの設計を非常に困難なものとする。
【0004】
現在のCMOS設計の大電力消費は、多くの設計者に他のタイプの論理ファミリーを検討することを強いている。非常に高クロック速度に向いている一つの論理ファミリーは、非反転ダイナミックロジック(マウストラップロジック、ドミノロジック、あるいは非対称CMOSとも呼ばれる)である。非反転ダイナミックロジックは、ダイナミックロジックが通常反転信号を許さないので、すべての情報が、真値と相補形式の両方で利用可能であることを必要とする。残念ながら、反転信号を許さないことは、類似の従来のCMOS設計に比べ、2倍の配線またはデータパス(データ経路)を要求する。1本の配線(またはデータパス)は、信号の真値用であり、1本の配線(またはデータパス)は、信号の虚値用である。二重レール非反転ダイナミック論理では、真値データパスのhighは、従来のCMOSのhigh(ハイ)と同じであり、虚値データパスのhighは、従来のCMOSのlow(ロー)と同じである。例えば、従来のCMOSの2入力ANDゲートは、各ビットが真または虚(ハイまたはロー)のいずれかであり得るので、ちょうど2つの入力を有する。しかしながら、非反転ダイナミック論理では、2ビットANDゲートは、データ要求の冗長表現のために、4つの入力を必要とする。残念ながら、二重レール非反転ダイナミック論理用のデータの冗長表現と増やされた切り換え要因の両方のために、この設計方式を用いた論理回路は電力消費が増大する。これは、より多くの評価のための評価パス(経路)とより多くの切り換えるトランジスタ(全体として)があるためである。Yetter et al.の米国特許第5208490号やMillerの米国特許第5640108号のようなダイナミック論理に関する先行技術は、ダイナミック論理回路のスピードおよび/または正確さ(誤作動のない(de-glitching))を改善する方法に関心が向けられる傾向にあった。しかしながら、ダイナミック論理の先行技術には、論理ファミリーの電力消費を改善する方法あるいは技術に関するものはなかった。
【0005】
電源ピンからグランドピンに直接に、あるいは(当該回路内の)コンデンサを充電しまたは放電するときのいずれかで電流を流すときに、論理回路は電力を消費する。しかしながら、回路内で消費されるほとんどの電力は、コンデンサの充/放電に由来する。論理回路におけるキャパシタンスは、回路自身の内部にある(すなわち、トランジスタの内部にある)金属配線とトランジスタ間の配線を含む回路の内在しあるいは固有の物理的特性のために生じる。金属配線は、その寸法断面と隣接する配線との近接の関数であるキャパシタンスを有し、一方、トランジスタのキャパシタンスは、それらのサイズの関数である。換言すれば、論理回路がより大きなトランジスタを含み、および/またはより多くの配線またはより長い配線を含むならば、その回路は、より多くの電力を消費するであろう。そのため、二重レール非反転ダイナミック論理を実行するのに必要な配線およびトランジスタの数が増加するので、この論理ファミリーは、その速度の利益(speed advantage)が失われるほど多くの電力を消費する。
【0006】
本発明は、論理ファミリーの使用に通常伴う電力消費を増加することなく、ダイナミック論理の速度の利益を持つ論理ファミリーを作ることによって、二重レールダイナミック論理の上述の電力制限を克服する。
【0007】
発明を実施するベストモードとその概要
本発明は、複数の1of4信号を用いる2ビット論理回路のための方法および装置である。そこでは、4つの論理パスの1つ(ただ1つ)が評価サイクル中アクティブである。本発明は、複数の入力論理パスの第1のセットと、複数の入力論理パスの第2のセットと、複数の出力論理パスのセットとに接続する論理トリー回路を備える。これらはすべて1of4信号を用いる。論理トリー回路は、例えば、AND/NAND機能(関数)、OR/NOR機能(関数)、またはXOR/Equivalence(同値の機能または関数)を含む所定の機能(関数)を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを有する1つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続されている。最後に、クロック信号がプレチャージ回路と評価回路に接続されている。
【0008】
本発明は、複数の1ofN信号を用いるN−NARY論理回路のための方法および装置をさらに含み、複数のN個の論理パスの1つの論理パスは、評価サイクル中予め決められた論理状態を有する。本発明は、第1の複数の入力論理パスと、第2の複数の入力論理パスと、複数の出力論理パスとに接続される論理トリー回路を備え、各複数の論理パスは、1つ以上の1ofN信号を用いる。論理トリー回路は、例えば、AND/NAND機能(関数)、OR/NOR機能(関数)、またはXOR/Equivalence機能(同値の関数)を含む所定の機能(関数)を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを有する1つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続されている。最後に、クロック信号は、プレチャージ回路と評価回路に接続されている。
【0009】
また、本発明は、回路の電力消費と回路の線間有効キャパシタンスの両方を減らすために、複数の1ofN信号を用いる集積回路(IC)のための方法および装置を含む。本発明は、第1の1ofN入力信号と、第2の1ofN入力信号と、1ofN出力信号とに接続される論理トリー回路を備え、これらの1ofN信号は、装置の電力消費および線間キャパシタンスの両方を減らす。本発明の他の実施形態は、1of2信号、1of3信号、1of4信号および1of8信号の使用を含む。ここで、信号の複数の配線のうちの1本(ただ1本だけ)がアクティブである。
【0010】
さらに、本発明は、1of4信号を用いる半導体デバイス内のデータパスで、2ビットの情報をルーティングするための方法および装置を含む。本発明は、半導体デバイス内で1of4信号をルーティングするための、第1、第2、第3、および第4の配線を備える。本発明の他の実施形態は、複数の1of2信号、複数の1of3信号、複数の1of4信号、および複数の1of8信号をルーティングすることを含む。第1、第2、第3、または第4の配線の1本(ただ1本だけ)が評価サイクル中アクティブであり、各アクティブな配線は、2ビットに値する情報を表す。さらに、第1、第2、第3、または第4の配線の1本(ただ1本だけ)がプレチャージサイクル中アクティブである。データパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号をルーティングする能力を含む。
【0011】
好ましい実施の形態の詳細な記述
本発明は、複数の1ofN信号を用いるN−NARY論理回路のための方法および装置である。この開示は、本発明の完全な理解を提供するために、特定の符号化(encodings)、構造、回路、および論理機能を含む多くの特定の詳細を記述する。例えば、本発明は、AND/NAND、OR/NOR、およびXOR/Equivalence論理機能を持つ回路を記述する。しかしながら、本発明の実施は、加算器、移動器(shifters)、あるいはマルチプレクサのような前述のもの以外の論理機能(論理関数)を含む。当業者は、これらの特定の詳細な記述がなくても本発明を実施できることを認識するであろう。さらに、この開示は、本発明を不明確にしないために、トランジスタ、FET、ドミノ回路、およびダイナミック回路のような周知の構造を詳細に記述していない。
【0012】
本発明は、新しい論理ファミリー、すなわち、「N−NARY」論理ファミリー(logic family)の基本的な構成要素を記述する。この論理ファミリーを用いる設計方式は、非常に多くの新しい概念を導入する。その一つは、厳格な意味での二値回路を放棄したことである。二値信号がこの設計方式にも存在するが、それらは例外的である。その代わりに、3値およびそれ以上の信号が加算器、移動器、ブールのユニット、および同等の全体データパスを支配する。実際には、本発明の最も普通の信号タイプは、4値、すなわち4つの値から成る。そのために、我々は、4値信号によって表される情報に値する2ビット(または二重ビット)を示すために、用語「ディット(dit)」を導入する。論理ファミリーが4値以外の多くの異なる信号タイプをサポートするので、我々はその設計方式を「N−NARY」と称する。
【0013】
N−NARY論理ファミリーは、1ofN形式で種々の信号の符号化をサポートする。ここで、Nは、2以上のあらゆる整数である。本発明の好適実施形態は、4つの可能値の一つを示すために4本の配線を用いる1of4符号化(1 of 4 encoding)を用いる。N−NARY設計では、1of4信号(または1ofN信号)は、内部セルルート(inter-cell route)を通じて一緒に保持される複数の配線の一束である。それは、プレチャージ中か評価中のいずれかで1本の配線だけがアサートされることを要求する。それとの比較で、従来の設計は、4値を示すために2本の配線だけを用いていた(すなわち、2本の配線のいずれもアサートされないか、いずれか1本だけがアサートされるか、あるいは2本の配線が同時にアサートされるかで、4値を表していた)。追加の配線の数は、N−NARY論理方式の一つの相違を表し、見掛け上、マイクロプロセッサの設計用には受け入れられないように見える。複数の1ofN信号は、少なくとも2倍の配線数が必要なので、従来の信号よりも情報効率が少ない。しかし、N−NARY信号は、信号有効情報(signal validation information)を含むことができるという利点がある。これは従来の信号では不可能である。Pチャネル論理と従来の設計で要求される連続同期発生要素のすべてを排除するのを間接的に可能にするのがこの追加情報である(この追加情報により、いずれの配線もアサートされていない場合、その結果がまだ知られていないという事実を表す)。
【0014】
N−NARY論理ファミリーのもう一つの利点は、N−NARY信号が真値情報と虚値情報を含むことである。それは、インバータが必要ないことを意味する。これは、2つの点で重要である。第1に、N−NARY論理ができるのと同様に、静的設計は、論理反転を避けることができる。1of2符号化以外のあらゆる信号符号化で明らかではないけれども、N−NARY論理は、いつでも各ゲートで論理反転を作り出す。静的設計は、しばしば信号の判定を要求し、そのため信号の送信先の近くにインバータを配置する。
【0015】
N−NARY論理ファミリーのもう一つの利点は、それが、設計者が一つのタイプのトランジスタ、例えば、Nチャネルだけの論理またはPチャネルだけの論理を用いて論理評価を実行することを可能にすることである。本発明の好適実施形態は、Nチャネルだけの装置を用いるが、他の実施形態は、Pチャネルだけの装置を提供してもよい。好適実施形態で、従来の静的(スタティック)ゲートと比較して、Nチャネルだけの評価ゲートにいくつかの利点がある。第1の利点は、入力信号におけるPチャネル装置を除去できることであり、第2の利点は、Pチャネル装置内の相補的機能を構築する必要がないことであり、第3の利点は、多数の出力間でNチャネル評価「スタック」を共有する能力である。多数の出力間で評価「スタック」の部分を共有することは、静的(スタティック)CMOSゲートでは不可能である。これは、PチャネルスタックとNチャネルスタックの両方で複数の共有装置から各出力の機能および相補関係を得ることができないからである。MODLまたは多出力ダイナミック論理のような他のダイナミック論理ファミリーは、サブ機能がダイナミック評価スタック内で利用できる事実を利用することによって、多数の出力を作り出すことができる。N−NARY設計方式は、多数の出力を作り出すために、評価スタック内のサブ機能を使用しない。その代わりに、N−NARY設計方式は、多数の出力を直接作り出すために、分離した複数の評価スタックを使用する。N−NARY設計方式は、トランジスタの数を減らすという能力においてMODLに類似するが、速い電力効率回路を作る能力においてそれより優れている。スタティックCMOSゲートに比較して、(消費電力の)節減は劇的である。
【0016】
N−NARY論理方式のもう一つの特徴は、ゲートの切換スピードである。N−NARY設計方式のいくつかの実施形態は、設計者が評価パスにおける「スタック高さ」やトランジスタの数を制限するのを可能にする。例えば、本発明の一実施形態は、(プレチャージ回路と評価回路の間の)1つの評価パスにおいてわずか2つのトランジスタを用いるが、本発明のもう一つの実施形態は、1つの評価パスにおいてわずか3つのトランジスタを用いる。本発明の他の実施形態は、当該評価パスのより大きいスタック高さを可能にする。
【0017】
N−NARY論理ファミリーを理解するのを助けるために、まず従来の論理ファミリーおよび設計方式を考察しなければならない。図1は、1ビット入力のための典型的な従来の二重レールダイナミック論理回路(dual rail dynamic logic circuit)を示す。この論理回路は非反転ダイナミック論理であるので、回路内に導入する入力配線は、入力データ信号の真値形式とその相補形式の両方を有する情報を含む。信号Aは、ハイのとき信号の真値形式を含み、信号ANは、ハイのとき信号の虚値形式を含む。信号AおよびANのための入力配線または論理パスは、出力配線上に出力信号Oを作り出すために、選択された論理機能を実行する論理トリー回路14に接続されている。出力信号Oのための出力配線または論理パスは、信号を反転したり追加の論理回路を駆動するのを助けるバッファ18を有してもよい。クロック信号CKは、論理トリー回路14の評価を制御し、一方、反転クロック信号CKN(CKの反転あるいは別の信号でもよい)は、論理トリー回路14内のダイナミック論理のプレチャージを制御する。いくつかの設計では、CKは、プレチャージ装置12と評価装置16の両方のために用いられる。プレチャージ装置がPチャネル装置であり、評価装置がNチャネル装置であるという事実は、区別できる位相(distinct phases)を作り出す。図1において、論理トリー回路14の機能が反転を実行したならば、当該機能の真理値表は、次のようになるだろう:
【表1】
上記表において、aは、ブールの入力信号(Boolean input signal)を表し、oは、ブールの出力信号(Boolean output signal)を表す。表1にリストされない他の状態は、AとANが同時に両方ともハイになっている状態であるが、二重レール非反転ダイナミック論理のための定義によってaがAまたはANのいずれかでなければならないので、そのような状態にはなり得ない(それは無効状態である)。
【0018】
図2は、入力信号AおよびBとそれらの相補入力信号ANおよびBNを持つ2ビット入力(aおよびb)のための典型的な従来の二重レールダイナミック論理回路20を示す。入力信号のための入力配線は、出力信号Oのための1ビット出力(o)を作るために選択された論理機能を実行する論理トリー回路19に接続されている。出力信号Oのための出力配線は、信号を反転したり追加の論理回路を駆動するのを助ける、その配線に接続されたバッファ18を有してもよい。Yetter et alの米国特許第5208490号やMillerの米国特許第5640108号のような先行技術のダイナミック回路あるいは同等のMODL装置は、出力Oの相補形式のための追加の出力信号を含んでいた。しかしながら、Yetterのようなこれらの従来の回路は、出力のサブ機能または出力信号の相補形式を生成するために、典型的に、別の論理トリー回路、および/または別の評価装置を用いていた。図2において、クロック信号CKは、論理トリー回路19の評価を制御し、一方、反転クロック信号CKNは、論理トリー回路19内のダイナミック論理のプレチャージを制御する。論理トリー回路19の機能がOR機能を実行したならば、その機能のための真理値表は、次のようになるだろう:
【表2】
Yetterのような従来のダイナミック論理回路は、真理値表において、論理回路へのある入力を無効状態あるいはdo not care状態として定義している。上記表は、これらの無効状態(または入力)あるいはdo not care 状態(または入力)を記号zで表している。表2にリストされない他の状態は、すべての信号A、AN、B、およびBNが同時にハイ(またはアサートされない状態)となる場合である。二重レール非反転ダイナミック論理の定義は、aがAまたはANのいずれかであり、bがBまたはBNのいずれかであることを要求するので、この状態にはなり得ない(それは無効の状態である)。
【0019】
従来のダイナミック論理回路の不利益の1つは、それらの電力消費である。前述のように、導電性経路が電力ピンとグランドピンの間で開放しているか、あるいは回路のコンデンサを充/放電しているときに、電力消費がその回路内のFETの切り換え中に発生する。
【0020】
電力は、移動した電荷量と反対へ移動した電位に比例する。コンデンサが放電するとき、電荷量は次式で与えられる:
Q=CV (1)
ここで、Qは電荷量、Cはキャパシタンス(静電容量)、Vは電圧である。
【0021】
したがって、コンデンサの充電または放電にともなうエネルギーは、次式で与えられる:
E=CV2 (2)
【0022】
我々がプロセッサを持つ回路を有するならば、その回路が消費する電力は、毎秒そのキャパシタンスを充電または放電することで生じるエネルギーによって、次式で与えられる:
P=fsCV2 (3)
ここで、fは当該部品の周波数、sは当該回路の切換係数(switch factor)である。
【0023】
信号の切換係数は、周期(サイクル)毎に信号がどのくらい切り替わるかを示し、単純な比である。典型的なスタティックCMOS信号は、およそ0.20の平均切換係数を有してもよい。二重レールダイナミック信号は2本の配線を有し、そのうちの1本は、評価しおよびプレチャージするために保証される。これは、各サイクルにおいて、2本の配線のうちの1本が1.0の切換係数で2回切り替わることを意味する。対照的に、1of4信号を有するN−NARY論理機能は、4本の配線を含み、正確にその1本が0.50の切換係数で評価し、プレチャージする。周波数、キャパシタンス、および電圧がこれら3つの論理ファミリーで一定に保持されるならば、1of4論理のN−NARYは、二重レールダイナミック論理が使用する電力の半分の電力を使用するであろう。
【0024】
キャパシタンスの増加が、ダイナミック論理装置が評価するときのその電力消費を増加するであろう。回路内のキャパシタンスの増加の一例は、隣接した論理パスまたは配線が同時に信号を導通するとき、隣接する配線からの線間キャパシタンスから発生する。図2および表2の従来のダイナミック論理回路は、入力論理パスの少なくとも2つがあらゆる所定の入力結合のための信号を導通するので、隣接する配線が内在する線間キャパシタンスの問題を示す。
【0025】
本発明は、1ofN符号化を用いたN−NARY論理ファミリーを創出することによって、上記問題を克服する。この1ofN符号化を用いたN−NARY論理ファミリーは、論理トリーが所定の評価サイクルで評価する導通(またはアクティブな)配線あるいは(信号を伝える)論理パスの数を減らす。例えば、Nビット二値数が2N個の可能な値を表すことができる二値符号化を含む情報を符号化する種々の技術がある。しかしながら、我々の要求の1つは、信号または信号群が有効でないときを示す値あるいは数表現があることである(換言すれば、我々は、各信号がその有効性を示すことを期待する)。また、我々は、隣接する配線が同時にハイ信号となることを避けることを望んでいる。そのために、我々は、上記1ofN符号化において1つ(ただ1つ)の論理パスだけが、データ信号が利用可能であるときの信号評価サイクル中に当該パス上でアクティブなハイ信号(またはアクティブなハイ論理状態)を有するようにした。Nビットのための2N個の値の都合の良い配列がもはや不可能なので、これらの追加の条件のすべては、我々に符号化の形式を改良するように促す。その結果、我々は、二値情報の各1ビットのために(ほとんどの場合)少なくとも2本の配線で足りることになる。ここで、各信号は、ハイ状態に移行することによってそれが論理パス上で有効であることを示すとともに、1つの信号は、それがハイのとき論理0(ゼロ)を示し、もう一つの信号は、それがハイのとき論理1を示す。それは、結果として次の定義表となる:
【表3】
我々は、上記表の符号化を1of2符号化(1 of 2 encoding)と称する。ここで、符号化効率(encoding efficiency)はN本の配線毎のN個の可能な値である。本発明では、信号(A)の真値と信号(AN)の虚値または補完値(補数)が(0,0)である状態の定義は、本発明の装置がプレチャージ状態であるか、データ信号が届かなかったことを意味する。データ信号自身に含まれたデータ信号のタイミングで、AまたはANのいずれかのハイへの移行は、当該信号の到達とその信号の値の両方を示す。すなわち、それが(Aにおいて)真値であるか(ANにおいて)虚値であるかを示す。
【0026】
我々は、追加のまたは多数のビットに上記符号化ルールを拡張することができる。例えば、2ビットの場合(この場合、1of4符号化として4本の配線を用いることができる)、我々は、2つの二値ビットが持ち得る4つの可能な組み合わせ、すなわち、0、1、2および3を有することができる。3ビットの場合(この場合、1of8符号化として8本の配線を用いることができる)、我々は、8つの組み合わせ、すなわち、0、1、2、3、4、5、6および7を有する。次の表は、1ofN符号化における符号化の可能性のいくつかを示している。
【表4】
1of4符号化が情報の4つの可能な値または2つの二値ビットを提供することに注意されたい。1of8符号化は、情報の8つの可能な値または3つの二値ビットを提供する。そして、1of16符号化は、情報の16個の可能な値または4つの二値ビットを提供する。
【0027】
符号化効率がN本の配線毎の情報のN個の可能な値であるので、配線毎の符号化効率は、より大きいNの数字の1ofN符号化(Nが増加するにつれて)で減少する。配線の増加数は、より大きいNの数字の1ofN符号化で配線損失を生じさせる。
【表5】
【0028】
符号化の程度は、符号化配線効率を決定する。例えば、1of2信号は、1ビットの情報を符号化するために2本の配線を必要とする。1of3信号は、2ビットの情報を符号化するために、3本の配線を必要とする。それは、1ビットの情報毎に1.5配線であり、非常に効率がよい。1of4信号は、4つの値(すなわち、2ビットの情報)を符号化するために4本の配線を必要とする。1of2符号化と1of4符号化の場合、配線効率は、1ビットの情報毎に2配線である。1of8信号は、3ビットの情報を符号化するために、8本の配線を必要とする。それは、1ビットの情報毎に2.7配線であり、前の符号化よりも効率が悪い。同様に、1of16、1of32および1of64の符号化は、それぞれ、4、6.4および10.7の配線効率を有する。表5が示すように、1of2符号化と1of4符号化は、等しく効率がよく、1of3符号化は、さらに一層効率的である。(「1of e」は最も効率がよいが、オン/オフ信号を用いて達成できない。)例えば、6本の配線は、3つの1of2信号かあるいは2つの1of3信号を符号化することができる。3つの1of2信号は、8つの可能な値を提供し、一方、2つの1of3信号は、9つの可能な値、すなわち3つの1of2信号よりも1つ多い値を提供する。図3の線24は、1ofN符号化に対する1ビット情報毎の配線コストを示す。1ofN符号化でNが大きくなるほど、配線効率に関して急激に高価になる。重要な機能上の、設計上の、または電力の要求がないならば、1of8を越える符号化を使用することは通常有利ではない。しかしながら、RAM内において、複数のワード線は、トポロジー(topology)によっては、1of128の符号化が完全な意味をなし得る場合の一例である。
【0029】
回路の切換係数が電力消費を直接的に決定し、回路速度を間接的に決定するので、回路の切換係数が重要である。論理回路の電力消費は、符号化情報のビット当たり何本の配線が評価するかに従って変化する。その回路が高い電力消費を有するならば、我々は、ゲートを電源とグランドに接続するために、より多くのルートリソースを提供しなければならず、またいくつかの装置(特に、N−NARYセルの評価装置)がより大きいことを必要とする。1ofN符号化を用いることは、所定の論理回路で電力消費を減らす。所定のサイクルにおいて上述した様々な1ofN符号化のいずれかにおける一つのデータ信号が(電力消費に関し)次のように評価される。1of2符号化ではその配線評価に対する消費電力の減少が50%であり、1of3符号化ではその配線評価に対する消費電力の減少が33%であり、1of4符号化ではその配線評価に対する消費電力の減少が25%であり、1of8符号化ではその配線評価に対する消費電力の減少が12.5%である。それゆえ、配線の数が多くなるほど、より大きなNの1ofN符号化に対して、電力消費利益を提供する。
【表6】
【0030】
様々な1ofN符号化でいろいろな装置を動作させることは、電力効率の観点からは有利であるか不利であるかのいずれかであり、それは、当該装置(例えば、ADD、ブールのAND、ORなど)の機能に依存する。加算器のような、隣接するビット情報が予め符号化されていることを望む機能は、よりNの数が大きい1ofN符号化を用いると、電力消費(電力効率)が減少する点で利益となる。一方、ORゲートのような、隣接するビット情報が符号化されていることを欲しない機能は、よりNの数が大きい1ofN符号化を用いると、電力消費(電力効率)が減少する点で不利益となる。マルチプレクサや記憶素子のような、値を変更しない機能は、よりNの数が大きい1ofN符号化を用いると、電力消費(電力効率)の減少による利益も不利益もない。電力消費(電力効率)の減少による利益または不利益に対するさらなる考察は、ビット毎の追加の配線のコストであり、それは、トランジスタのゲートを構成することにおいて重要な考察である。
【0031】
表7および8は、異なる機能(論理関数)に対する様々な1ofN符号化の電力消費の減少を示す。表7は、様々な1ofN符号化に対するORゲートの場合の複雑性(トランジスタ数)を次のように示す:
【表7】
同様に、マルチプレクサの場合のゲートの複雑性は次のようになる:
【表8】
【0032】
表7のORゲートの例は、隣接する情報が各ビット位置に符号化されることを望まない場合、よりNが大きい1ofN符号化では電力効率の点で不利益があることを示している。マルチプレクサの例は、1of4符号化において実際に利益があることを示す。なぜならば、マルチプレクサは、その符号化に関連しないデータを扱うからである(この利益に含まれるのは、評価トリーと評価装置のいくつかの部分を共有できることである)。マイクロプロセッサ内のほとんどの構造がマルチプレクサであることに注意されたい。
【0033】
Nが多くなるにつれて、1ofN符号化に対する電力消費は、以下の表に示すようになる。
【表9】
【0034】
図3は表9を図示したもので、本発明の1ofN符号化において、Nが大きくなるにつれて、配線毎の電力効率がどう変わるかを示している。線22は、1ofN符号化において、Nが大きくなると電力消費が減少することを示している。線24は、1ofN符号化におけるビット毎の配線数を示している。線26は、表8のマルチプレクサの例におけるビット毎のトランジスタの数を示し、また線28は、表7のORの例におけるビット毎のトランジスタの数を示している。
【0035】
上記から、1of4符号化が配線、トランジスタ効率および低電力消費の非常に良い組み合わせを有することが明白であるのが分かる。表9を1of4符号化で正規化すると以下のようになる。
【表10】
【0036】
本発明の1ofN符号化の上記議論は、1ofN信号を複数本の配線(物理金属トレース)として定義することを可能にする。複数の配線の1本(ただ1本)は、真値を評価することができ、それは、信号の値(または予め定められた論理状態)を示す。例えば、1of4信号は、4本の配線から構成された信号であり、1of4符号化(あるいは2ビットの情報)を用いて4つの異なる値を伝達することができる。もう一つの例は、2本の配線から構成された信号である1of2信号である。それは、1of2符号化(あるいは1ビットの情報)を用いて2つの値を伝達することができる。そして、もう一つの例は、8本の配線から構成された信号である1of8信号である。それは、1of8符号化(あるいは3ビットの情報)を用いて8つの値を伝達することができる。
【0037】
図4は、入力信号に2セットの1of4信号を使用し、出力信号に1セットの1of4信号を使用する本発明の一実施形態を示す。本発明のこの実施形態は、2ビット論理ゲート(ディット(dit))を記述し、そこでは、aが2ビット入力であり、bが2ビット入力であり、oが2ビット出力である。換言すれば、ディット装置は、4つの入力ビットと2つの出力ビットとを含む。本発明は、これらの信号に対して1ofN符号化を用いてN−NARY論理における2ビット(dit Boolean)の論理ゲートの全体ファミリーを記述する。
【0038】
図4において、装置60は、論理トリー回路61と、プレチャージ回路31と、評価回路36とを備える。2ビット入力信号aが論理トリー回路に接続されている。この2ビット入力信号aは、1of4符号化を用いる複数の入力値A0、A1、A2およびA3とそれらの値と関連した配線または論理パスとを有する1of4信号である。また、2ビット入力bが論理トリー回路に接続されている。この2ビット入力bは、1of4符号化を用いる複数の入力値B0、B1、B2およびB3とそれらの値と関連した配線または論理パスとを有する1of4信号である。さらに、2ビットの出力oが論理トリー回路に接続されている。この2ビット出力は、1of4符号化を用いる複数の出力値O0、O1、O2およびO3とそれらの値と関連した配線または論理パスとを有する1of4信号である。論理トリー回路61は、複数の入力信号に対して論理機能(関数)を実行する。この論理機能(関数)は、例えば、ブールの論理関数AND/NAND、OR/NOR、またはXOR/Equivalenceなどの種々の機能(関数)を含むことができる。また、この論理トリー回路61は、1以上のFETを備えており、好適実施形態では1以上のNチャネルFETを備えている。
【0039】
出力信号に接続する追加の回路の駆動を助ける出力バッファ34は、複数の出力信号の配線に接続される。本発明の好適実施形態は、出力バッファ34として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号は、他の回路に直接接続する。
【0040】
プレチャージ回路31は、論理トリー回路61に接続され、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路31は、1以上のFETを有しており、この回路の好適実施形態ではPチャネルFETを含む。論理トリー回路の各評価パスは、それぞれプレチャージP−FETを有する。クロック信号CKは、プレチャージ回路31に接続される。CKの低クロック信号は、プレチャージ回路にPチャネルFETを用いた場合、論理トリー回路61のFETを充電させる。
【0041】
評価回路36は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路36は、1以上のFETを有しており、この回路の好適実施形態では1つのNチャネルFETを含む。クロック信号CKは、評価回路36に接続される。CKの高(High)クロック信号は、評価回路にNチャネルFETを用いた場合、論理トリー回路61のFETを評価する。
【0042】
論理トリー回路61の論理機能が図6の回路でOR/NOR機能を実行したならば、結果として生じる真値表は表11になるだろう。出力の1of4符号化のマッピングは、上記例以外に、種々の真理値表を含み、回路設計に依存する。しかしながら、表11は、1ofN符号化の1つの(ただ1つの)論理パスが、データ信号が利用可能であるとき1つの評価サイクル中そのパス上にアクティブなハイ値(またはアクティブな論理状態)を有する。図4では、入力信号用の1of4信号の2つのセットと、出力信号用の1of4信号の1つのセットがある。本発明は、入力または出力信号が1ofN符号化を用いた1ofN信号の多数のセットを有してもよい。例えば、複数の入力配線すなわち論理パスA0〜A3に対する表11における各状態では、アクティブハイ値を有する1つの(ただ1つの)入力論理パスあるいは配線がある。入力論理パスB0〜B3に対する表11における各状態では、アクティブなハイ値を有する1つの(ただ1つの)入力論理パスあるいは配線がある。また、出力論理パスO0〜O3に対する表11における各状態では、アクティブなハイ値を有する1つの(ただ1つの)出力論理パスあるいは配線がある。
【0043】
図5Aおよび5Bは、出力バッファの他の回路配置を示す。図5Aは、出力論理パス上の信号を反転するCMOSインバータを示す。図5Bは、信号を反転するCMOSインバータと、信号を評価する前にダイナミックノードのレベルを維持するフィードバックキーパトランジスタとを有する出力バッファの好適実施形態を示す。このトランジスタは、このバッファを用いた論理ゲートに静的能力に与える。さらに、このタイプの出力バッファは、寄生リーク(parasitic leakage)を補償し、低速で機能することを許容する。
【0044】
図6は、1of4符号化を用いるOR/NOR機能のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを認識するであろう。装置106は、2つの2ビット入力と1つの2ビット出力を有するディット(2ビット)装置であり、プレチャージ回路31と、評価回路36と、論理トリー回路107とを備える。2ビット入力信号の1つは、複数の入力値A0、A1、A2およびA3とそれらの値と関連した配線とを有する1of4信号であり、これらの配線は本発明の1of4符号化を用いて論理トリー回路107に接続されている。他方の2ビット入力は、複数の入力値B0、B1、B2およびB3とそれらの値と関連した配線とを有する1of4信号であり、これらの配線は本発明の1of4符号化を用いて論理トリー回路107に接続されている。2ビット出力は、複数の出力値V0、V1、V2およびV3とそれらの値と関連した配線とを有する1of4信号であり、これらの配線は本発明の1of4符号化を用いて論理トリー回路107に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ34を含んでもよい。この装置にさらなるキャパシタンスが加わるのを減らすために、本発明の好適実施形態は、論理回路の機能を評価するとともに、当該論理回路に接続される複数の出力信号を生成する、多数の評価パスを有する1つの共有論理トリーを用いる。
【0045】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージトリー回路31は、論理トリー回路107の複数のN−FETをプレチャージする。
【0046】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号CKは、評価回路36に接続される。クロック信号がハイのとき、評価回路36は、論理トリー回路107を評価する。
【0047】
本発明のこの実施形態の最大スタック高さは、2つのトランジスタである。例えば、トランジスタB2およびA2は、1つの評価パス上に存在する。評価パス上のトランジスタA3は、1のスタック高さの一例である。
【0048】
本発明のこの実施形態の論理トリー回路107は、OR/NOR論理機能を実行する。OR機能を実行する場合は、次の出力表(表11)のようになる。
【表11】
【0049】
図7は、1of4符号化を用いた1of4信号を用いるAND/NAND機能のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを理解するだろう。装置108は、2つの2ビット入力および1つの2ビット出力を有するディット(2ビット)装置であり、プレチャージトリー回路31と、評価回路36と、論理トリー回路109とを備える。最初の2ビット入力に対する複数の入力値A0、A1、A2およびA3をそれらと関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路109に接続されている。また、第2の2ビット入力に対する複数の入力値B0、B1、B2およびB3とそれらと関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路109に接続されている。さらに、2ビット出力に対する複数の出力値W0、W1、W2およびW3とそれらと関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路109に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ34を含んでもよい。その装置108は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。また、本発明のこの実施形態の最大スタック高さは、2つのトランジスタである。
【0050】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージトリー回路31は、論理トリー回路109の複数のN−FETをプレチャージする。
【0051】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号CKは、評価回路36に接続される。クロック信号がハイのとき、評価回路36は、論理トリー回路109を評価する。
【0052】
本発明のこの実施形態の論理トリー回路109は、AND/NAND論理機能を実行する。AND機能を実行する場合は、次の出力表(表12)のようになる。
【表12】
【0053】
図8は、1of4符号化を用いるXOR/Equivalence機能(関数)のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを理解するであろう。装置110は、2つの2ビット入力および2ビット出力を有するディット(2ビット)装置であり、プレチャージ回路31と、評価回路36と、論理トリー回路111とを備える。最初の2ビット入力に対する複数の入力値A0、A1、A2およびA3とそれらの関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路111に接続されている。また、第2の2ビット入力に対する複数の入力値B0、B1、B2およびB3をそれらの関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路111に接続されている。さらに、複数の出力値Y0、Y1、Y2およびY3とそれらの関連する配線とを有する1of4信号が、本発明の1of4符号化を用いて論理トリー回路111に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ34を含んでもよい。その装置110は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。また、本発明のこの実施形態の最大スタック高さは、2つのトランジスタである。
【0054】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージトリー回路31は、論理トリー回路111の複数のN−FETをプレチャージする。
【0055】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号CKは、評価回路36に接続される。クロック信号がハイのとき、評価回路36は、論理トリー回路111を評価する。
【0056】
本発明のこの実施形態の論理トリー回路111は、XOR/Equivalence論理機能を実行する。XOR機能を実行する場合は、次の出力表(表13)のようになる。
【表13】
【0057】
図9は、本発明の一実施形態を示しており、入力信号に2つのセットの1of3信号と、出力信号に1つのセットの1of3信号とを用いており、これらのすべての1of3信号が1of3符号化を用いている。本発明のこの実施形態は、2ビット論理ゲートを記述し、aは2ビット入力、bは2ビット入力、oは2ビット出力である。この論理ゲートの設計から、出力機能は、1of4符号化で利用可能である真理値表の可能な値のすべてを必要としないことが分かる。また、可能な値が減少するということは、回路内のわずかな配線だけを用いることを可能にする。図9において、装置30は、論理トリー回路32と、プレチャージ回路31と、評価回路36とを備える。2ビット入力aは、論理トリー回路に接続され、1of3符号化を用いた複数の入力値A0、A1、およびA2とそれらと関連する配線とを有する1of3信号である。さらに、2ビット入力bは、論理トリー回路に接続され、1of3符号化を用いた複数の入力値B0、B1、およびB2とそれらと関連する配線とを有する1of3信号である。また、2ビット出力oは、論理トリー回路に接続され、1of3符号化を用いる複数の出力値O0、O1、およびO2を有する1of3信号である。論理トリー回路32は、種々の機能、例えば、ブールの論理機能であるAND/NAND、OR/NORまたはXOR/Equivalenceを含む複数の入力信号に対して論理機能を実行する。論理トリー回路32は、1以上のFETを有しており、この論理トリーの好適実施形態では、複数のNチャネルFETを有する。
【0058】
1of3出力信号の配線には、当該出力信号に接続された追加の回路の駆動を助ける出力バッファ34が接続されている。本発明の好適実施形態は、出力バッファ34として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号を他の回路に直接接続する。
【0059】
プレチャージ回路31は、論理トリー回路32に接続し、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージ回路31のFETを使用すると、論理トリー回路32の複数のFETをチャージする。
【0060】
評価回路36は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路36は、1以上のFETを有しており、この回路の好適実施形態では1つのNチャネルFETを含む。クロック信号CKは、評価回路36に接続される。CKの高(High)クロック信号は、評価回路にNチャネルFETを用いた場合、論理トリー回路61のFETを評価する。
【0061】
図10は、本発明の別の実施形態を示しており、入力信号に2つのセットの1of2信号と、出力信号に1つのセットの1of2信号とを用いており、これらのすべての1of2信号が1of2符号化を用いている。装置42は、プレチャージ回路31と、評価回路36と、論理トリー回路43とを備える。論理トリー回路43は、入力信号に対して論理機能を実行する。論理機能は、AND/NAND、OR/NOR、またはXOR/Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。装置42は、1ビットの出力(o)と2ビット入力(aおよびb)を有する装置である。2ビット入力は、2つのセットの1of2信号を有しており、それぞれのセットが1of2符号化を用いた複数の入力値A0およびA1とB0およびB1を有している。これらの複数の入力信号は、論理トリー回路43に接続されている。また、複数の出力値O0およびO1を有する1of2信号が論理トリー回路に接続されている。この1of2信号の各配線は、配線上に反転出力バッファ34を備えていてもよい。
【0062】
論理トリー回路43の機能がブールのOR機能であるならば、装置42の論理表は次のようになる:
【表14】
【0063】
図11は、1of2符号化を用いたXOR/Equivalence機能のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを理解するであろう。装置100は、2ビット入力および1ビット出力の装置であり、プレチャージ回路31と、評価回路36と、論理トリー回路101とを備える。装置100は、1of2符号化を用いた1of2信号を用いた多数の信号を含む。(1ビット入力に相当する)1of2信号は、複数の入力値A0およびA1と、論理トリー回路101に接続された関連した配線とを含む。(他方の1ビット入力に相当する)1of2信号は、複数の入力値B0およびB1と、同じく論理トリー回路101に接続された関連した配線とを含む。さらに、複数の出力値O0およびO1とその関連する配線を有する1of2出力信号が、本発明の1of2符号化を用いた論理トリー回路101に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ34を含んでもよい。本発明の好適実施形態は、論理回路の機能を評価し、その論理回路に接続された複数の出力信号を生成するための、多数の評価パスを持つ1つの共有論理トリーを用いる。
【0064】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージ回路31のFETを使用すると、論理トリー回路101のN−FETをチャージする。
【0065】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号CKは、評価回路36に接続されている。クロック信号がハイのとき、評価回路36は、論理トリー回路101を評価する。
【0066】
本発明のこの実施形態の論理トリー回路101は、XOR/Equivalence論理機能を実行する。XOR機能を実行する場合は、次の出力表(表15)のようになる。
【表15】
【0067】
図12は、1of2符号化による複数の1of2信号を用いるOR/NOR機能のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを理解するであろう。装置102は、2ビット入力および1ビット出力の装置であり、プレチャージ回路31と、評価回路36と、論理トリー回路103とを備える。複数の入力値A0およびA1を有する1of2信号と、複数の入力値B0およびB1を有する1of2信号が、本発明の1of2符号化を用いて論理トリー回路103に接続されている。さらに、複数の出力値O0およびO1を有する1of2信号が、本発明の1of2符号化を用いて論理トリー回路103に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ34を含んでもよい。装置102は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。
【0068】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージ回路31のFETを使用すると、論理トリー回路103のN−FETをチャージする。
【0069】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号CKは、評価回路36に接続される。クロック信号がハイのとき、評価回路36は、論理トリー回路103を評価する。
【0070】
本発明のこの実施形態の論理トリー回路103は、OR/NOR論理機能を実行する。OR機能を実行する場合は、次の出力表(表16)のようになる。
【表16】
【0071】
図13は、1of2符号化による1of2信号を用いるAND/NAND機能のための本発明の一実施形態の回路図である。当業者は、一方の機能(関数)が他方の機能(関数)の反転であることを理解するであろう。装置104は、2ビット入力および1ビット出力の装置であり、プレチャージ回路31と、評価回路36と、論理トリー回路105とを備える。複数の入力値A0およびA1を有する1of2信号と、複数の入力値B0およびB1を有する1of2信号が、本発明の1of2符号化を用いて論理トリー回路105に接続されている。複数の出力値O0およびO1を有する1of2信号は、本発明の1of2符号化を用いて論理トリー回路105に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ34を含んでもよい。装置104は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。
【0072】
プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージ回路31のFETを使用すると、論理トリー回路105のN−FETをチャージする。
【0073】
評価回路36は、1つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号CKは、評価回路36に接続される。クロック信号がハイのとき、評価回路36は、論理トリー回路105を評価する。
【0074】
本発明のこの実施形態の論理トリー回路105は、AND/NAND論理機能を実行する。AND機能を実行する場合は、次の出力表(表17)のようになる。
【表17】
【0075】
図14は、本発明の別の実施形態を示しており、入力信号に2つのセットの1of8信号と、出力信号に1つのセットの1of8信号とを用いており、これらのすべての1of8信号が1of8符号化を用いている。発明のこの実施形態は、8配線論理ゲートを記述し、aは1of8入力信号、bは1of8入力信号、oは1of8出力信号である。図14において、装置200は、論理トリー回路201と、プレチャージ回路31と、評価回路36とを備える。1of8入力信号aは、論理トリー回路に接続され、1of8符号化を用いた複数の入力値A0、A1、A2、A3、A4、A5、A6、およびA7と、それらに関連した配線とを有する。さらに、1of8入力信号bは、論理トリー回路に接続され、1of8符号化を用いた複数の入力値B0、B1、B2、B3、B4、B5、B6、およびB7と、それらに関連した配線とを有する。また、1of8出力信号oは、論理トリー回路に接続され、1of8符号化を用いた複数の出力値O0、O1、O2、O3、O4、O5、O6、およびO7を有する。論理トリー回路201は、入力信号に対して論理機能を実行する。論理機能は、AND/NAND、OR/NOR、またはXOR/Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。論理トリー回路201は、1以上のFETを有しており、この論理トリーの好適実施形態では、複数のNチャネルFETを有する。
【0076】
これらの出力信号の配線には、当該出力信号に接続された追加の回路の駆動を助ける出力バッファ34が接続されている。本発明の好適実施形態は、出力バッファ34として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号を他の回路に直接接続する。
【0077】
プレチャージ回路31は、論理トリー回路201に接続されており、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路31は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のP−FETを有している。この論理トリー回路の各評価パスは、固有のプレチャージP−FETを有している。クロック信号CKは、プレチャージ回路31に接続されている。クロック信号がローのとき、プレチャージ回路31のFETを使用すると、論理トリー回路201のPチャネル−FETをチャージする。
【0078】
評価回路36は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路36は、1以上のFETを有しており、この回路の好適実施形態では1つのNチャネルFETを含む。クロック信号CKは、評価回路36に接続される。CKの高(High)クロック信号は、評価回路にNチャネルFETを用いた場合、論理トリー回路32のFETを評価する。
【0079】
図15は、1ofN符号化を用いるN−NARY論理回路のための方法および装置を構成する本発明を示す。本発明の一実施形態は、一般に、論理トリー回路211と、プレチャージ回路31と、評価回路36とをさらに備える装置210を構成する。1ofN入力信号aは、論理トリー回路に接続され、1ofN符号化を用いた複数の入力値A0〜AN−1と、それらと関連した配線とを有する。さらに、1ofN入力信号bは、論理トリー回路に接続され、1ofN符号化を用いた複数の入力値B0〜BN−1と、それらと関連した配線とを有する。また、1ofN出力信号oは、論理トリー回路に接続され、1ofN符号化を用いる複数の出力値O0〜ON−1を有する。本発明のいくつかの実施形態は、すべての信号が1ofN信号と同じタイプであることを規定し、一方、他の実施形態は、1ofN信号の異なるタイプが混在することを規定する。論理トリー回路211は、入力信号に対して論理機能を実行する。論理機能は、AND/NAND、OR/NOR、またはXOR/Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。
【0080】
図16は、MUXで選択された多数の機能、例えば、N−NARY論理を用いる3:1のディットMUXのための、本発明の一実施形態の回路図である。本発明のこの実施形態は、その機能としてAND、OR、およびXORを用いる(本発明はもちろん他の機能を用いてもよい)。装置220は、プレチャージ回路31と、論理トリー回路221と、評価回路36とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、別々に各機能を演算するために、離散的な複数のゲートを用い、望ましい機能を選択するために、MUXを用いる。装置220の第1レベルの各ゲートは、入力として、入力信号aおよびbに対応する2セットの1of4信号を取り入れ、それらの入力の特定の機能を表す1of4出力信号を作り出す。図16において、複数の値V0、V1、V2およびV3を有する1of4信号を作り出す第1レベルのゲートは、図6のORゲートのように構成してもよく、複数の値W0、W1、W2およびW3を有する1of4信号を作り出す第1レベルのゲートは、図7のANDゲートのように構成してもよく、複数の値Y0、Y1、Y2およびY3を有する1of4信号を作り出す第1レベルのゲートは、図8のXORゲートのように構成してもよい。MUX装置220の第2レベルは、第1レベルで計算された上記3つの1of4信号の結果を用いる。特定の機能を選択するために、論理トリー回路221は、それぞれ指定された機能AND、OR、およびXORを選択する複数の値AND、OR、およびXORを有する1of3入力信号を用いる。装置220の出力は、複数の値Z0、Z1、Z2およびZ3を有する1of4出力信号である。
【0081】
図17は、多数の機能のための単一のゲートを用いるMUXで選択されたそれらの多数の機能のための本発明の一実施形態の回路図である。本発明のこの実施形態は、その機能としてAND、OR、およびXORを用いる(本発明はもちろん他の機能を用いてもよい)。装置230は、プレチャージ回路31と、論理トリー回路231と、評価回路36とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、図16の装置と同一の機能を実行するが、この装置は、図16の装置よりも効率がよい。なぜならば、複数の入力と複数の出力のある組み合わせがいくつかの機能(例えば、AND:3、OR:0、XOR:0)で同じ結果を作り出すという事実を利用するからである。このことは、評価トリーでノードを共有することを可能にし、全体のトランジスタ数を減らすことができる。もう一つの効率は、実行する機能のMUXの選択が図16のような別々の装置の代わりに、実際のゲートの一部であることである。これは、別のレベルにおいてMUXの必要性を排除する。また、中間出力が作り出されないので、それは、出力ドライバ要求を減らす。この設計は、前の例の2個に対して、3個のスタック高さを必要とする。それは、このゲートが前の例の個々のゲートよりも短い時間で評価することを示唆する。
【0082】
本発明は、1of4符号化で1of4信号を用いる2ビット論理回路のための方法および装置であり、4つの論理パスの1つ(ただ1つ)が評価サイクル中アクティブである。本発明は、論理パスのセットを有する第1の1of4入力信号と、論理パスのセットを有する第2の1of4入力信号と、論理パスのセットを有する1of4出力信号が接続する論理トリー回路を備え、これらの信号はすべて1of4符号化を用いている。本発明の好適実施形態は、1of4符号化を用いる。本発明の他の実施形態は、1of2符号化による1of2信号、1of3符号化による1of3信号、1of8符号化による1of8信号の使用を含む。また、一般的実施形態は、1ofN符号化による1ofN信号を使用する。論理トリー回路は、例えば、AND/NAND機能、OR/NOR機能、またはXOR/Equivalence機能を含む所定の機能を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを持つ単一の共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタをプレチャージするプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備え、両回路は論理トリー回路に接続されている。最後に、クロック信号は、プレチャージ回路と評価回路に接続する。
【0083】
さらに、本発明は、回路の電力消費と回路の線間キャパシタンスの両方を減らすために、1ofN信号を用いる集積回路(IC)のための方法および装置を含む。本発明は、第1の1ofN入力信号と、第2の1ofN入力信号と、1つの1ofN出力信号に接続された論理トリー回路を備えており、これらの1ofN信号が電力消費と線間キャパシタンスを減らす。本発明の他の実施形態は、1of2信号、1of3信号、1of4信号、および1of8信号を使用し、それぞれの信号の複数の配線のうち、1本(だた1本)がアクティブになる。
【0084】
さらに、本発明は、1of4信号を用いる半導体デバイス内のデータパスで、2ビットの情報をルーティングするための方法および装置を含む。本発明は、半導体デバイス内で1of4符号化による1of4信号をルーティングするための第1、第2、第3、および第4の配線を含む。第1、第2、第3、および第4の配線の1本(ただ1本)の配線が評価サイクル中アクティブとなり、各アクティブな配線は、2ビットに値する情報を表す。また、第1、第2、第3、または第4の配線の1本(ただ1本)の配線がプレチャージサイクル中アクティブとなる。そのデータパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号をルーティングする能力を含む。
【0085】
本発明の他の実施形態は、この明細書を検討し、あるいは開示された発明を実施した後に、当業者に明白なものとなろう。上述の明細書および実施例は、単なる例示であり、本発明の真の範囲は、添付の特許請求の範囲によって示される。
【図面の簡単な説明】
本発明の理解をさらに助けるために、添付図面は、本発明の特定の特徴を図示する。以下は、添付図面の簡単な説明である。
【図1】 1ビット入力のための従来の二重レールドミノ論理回路のブロック図である。
【図2】 2ビット入力のための従来の二重レールドミノ論理回路のブロック図である。
【図3】 本発明の効率を図示している。
【図4】 複数の1of4信号を用いる本発明のN−NARY論理回路の一実施形態のブロック図である。
【図5】 出力バッファの他の回路配置を図示している。
【図6】 複数の1of4信号を用いるディット(dit)(2ビット)装置を持つN−NARY論理回路のOR/NOR機能(関数)用の本発明の一実施形態の回路図である。
【図7】 ディット装置を持つN−NARY論理回路のAND/NAND機能(関数)用の本発明の一実施形態の回路図である。
【図8】 ディット装置を持つN−NARY論理回路のXOR/Equivalence機能(関数)用の本発明の一実施形態の回路図である。
【図9】 複数の1of3信号を用いる本発明のN−NARY論理回路の一実施形態のブロック図である。
【図10】 複数の1of2信号を用いる2ビット入力のための本発明の一実施形態のブロック図である。
【図11】 複数の1of2信号を用いる装置のXOR/Equivalence機能(関数)用の本発明の一実施形態の回路図である。
【図12】 複数の1of2信号を用いる装置のOR/NOR機能(関数)用の本発明の一実施形態の回路図である。
【図13】 複数の1of2信号を用いる装置のAND/NAND機能(関数)用の本発明の一実施形態の回路図である。
【図14】 複数の1of8信号を用いる本発明のN−NARY論理回路の一実施形態のブロック図である。
【図15】 複数の1ofN信号を用いる本発明のN−NARY論理回路の一実施形態のブロック図である。
【図16】 MUXで選択された多数の機能のための、本発明の一実施形態の回路図である。
【図17】 複数の機能のための1つのゲートを用いるMUXで選択された機能のための、本発明の一実施形態の回路図である。
Claims (64)
- 複数の1ofN信号を用いる1ofN論理回路であり、ここで、各1ofN信号は、N本の配線の束を含み、評価サイクルにおいて、前記束の1本の配線のみがアサートされる1ofN論理回路であって、
1以上の1ofN入力信号を評価し、1ofN出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1ofN入力信号と、
前記共有論理トリー回路に接続された第2の1ofN入力信号と、
前記共有論理トリー回路に接続された1ofN出力信号と、
を有することを特徴とする1ofN論理回路。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項1に記載の1ofN論理回路。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項1に記載の1ofN論理回路。
- 前記1ofN信号は、有効でない値をさらに含み、その場合、前記1ofN信号のN本の配線の束の配線に、真値であるものはない請求項1に記載の1ofN論理回路。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of4信号である請求項1に記載の1ofN論理回路。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of3信号である請求項1に記載の1ofN論理回路。
- 複数の1ofN信号を用いる1ofN論理回路を評価するシステムであり、ここで、各1ofN信号は、N本の配線の束を含み、評価サイクルにおいて、前記束の1本の配線のみがアサートされるシステムであって、
1以上の1ofN入力信号を評価し、1ofN出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1ofN入力信号と、
前記共有論理トリー回路に接続された第2の1ofN入力信号と、
前記共有論理トリー回路に接続された1ofN出力信号と、
を有することを特徴とするシステム。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項7に記載のシステム。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項7に記載のシステム。
- 前記1ofN信号は、有効でない値をさらに含み、その場合、前記1ofN信号のN本の配線の束の配線に、真値であるものはない請求項7に記載のシステム。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of4信号である請求項7に記載のシステム。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of3信号である請求項7に記載のシステム。
- 複数の1ofN信号を用いる1ofN論理回路を評価する方法であり、ここで、各1ofN信号は、N本の配線の束を含み、評価サイクルにおいて、前記束の1本の配線のみがアサートされる方法であって、
共有論理トリー回路に接続された第1の1ofN入力信号を受けるステップと、
共有論理トリー回路に接続された第2の1ofN入力信号を受けるステップと、
前記共有論理トリー回路で、前記第1の1ofN入力信号と前記第2の1ofN入力信号とを評価するステップと、
前記共有論理トリー回路の評価から、1ofN出力信号を作り出し、その1ofN出力信号を前記共有論理トリー回路に接続するステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項13に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項13に記載の方法。
- 前記1ofN信号は、有効でない値をさらに含み、その場合、前記1ofN信号のN本の配線の束の配線に、真値であるものはない請求項13に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of4信号である請求項13に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of3信号である請求項13に記載の方法。
- 1ofN論理回路に、複数の1ofN信号を供給する方法であり、ここで、各1ofN信号は、N本の配線の束を含み、評価サイクルにおいて、前記束の1本の配線のみがアサートされる方法であって、
1以上の1ofN入力信号を評価し、1ofN出力信号を作り出す共有論理トリー回路を用意するステップと、
前記共有論理トリー回路に、第1の1ofN入力信号を接続するステップと、
前記共有論理トリー回路に、第2の1ofN入力信号を接続するステップと、
前記共有論理トリー回路に、1ofN出力信号を接続するステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項19に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項19に記載の方法。
- 前記1ofN信号は、有効でない値をさらに含み、その場合、前記1ofN信号のN本の配線の束の配線に、真値であるものはない請求項19に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of4信号である請求項19に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号は、1of3信号である請求項19に記載の方法。
- 1ofN符号化によって、複数の1ofN信号を用いる1ofN論理回路であって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1ofN入力信号であって、該第1の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第1の束を含み、該N本の配線の第1の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値である第1の1ofN入力信号と、
前記共有論理トリー回路に接続された第2の1ofN入力信号であって、該第2の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第2の束を含み、該N本の配線の第2の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値である第2の1ofN入力信号と、
前記共有論理トリー回路に接続された1ofN出力信号であって、該1ofN出力信号は、異なるセル間でともに経路が決められたN本の配線の第3の束を含み、該N本の配線の第3の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値である1ofN出力信号と、
を有することを特徴とする1ofN論理回路。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項25に記載の1ofN論理回路。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項25に記載の1ofN論理回路。
- 前記1ofN符号化は、有効でない値をさらに含み、その場合、前記N本の配線の第1の束、前記N本の配線の第2の束、または前記N本の配線の第3の束の配線に、真値であるものはない請求項25に記載の1ofN論理回路。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた4本の配線の束を含む1of4信号である請求項25に記載の1ofN論理回路。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた3本の配線の束を含む1of3信号である請求項25に記載の1ofN論理回路。
- 1ofN符号化によって、複数の1ofN信号を用いる1ofN論理回路を評価するシステムであって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1ofN入力信号であって、該第1の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第1の束を含み、該N本の配線の第1の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値である第1の1ofN入力信号と、
前記共有論理トリー回路に接続された第2の1ofN入力信号であって、該第2の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第2の束を含み、該N本の配線の第2の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値である第2の1ofN入力信号と、
前記共有論理トリー回路に接続された1ofN出力信号であって、該1ofN出力信号は、異なるセル間でともに経路が決められたN本の配線の第3の束を含み、該N本の配線の第3の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値である1ofN出力信号と、
を有することを特徴とするシステム。 - 論理評価は、前記共有論理トリー回路が、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価することを意味する請求項31に記載のシステム。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項31に記載のシステム。
- 前記1ofN符号化は、有効でない値をさらに含み、その場合、前記N本の配線の第1の束、前記N本の配線の第2の束、または前記N本の配線の第3の束の配線に、真値であるものはない請求項31に記載のシステム。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた4本の配線の束を含む1of4信号である請求項31に記載のシステム。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた3本の配線の束を含む1of3信号である請求項31に記載のシステム。
- 1ofN符号化によって、複数の1ofN信号を用いる1ofN論理回路を評価する方法であって、
共有論理トリー回路に接続された第1の1ofN入力信号を受けるステップであって、該第1の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第1の束を含み、該N本の配線の第1の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に接続された第2の1ofN入力信号を受けるステップであって、該第2の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第2の束を含み、該N本の配線の第2の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路で、前記第1の1ofN入力信号と前記第2の1ofN入力信号とを評価するステップと、
前記共有論理トリー回路に接続された1ofN出力信号を作り出すステップであって、該1ofN出力信号は、異なるセル間でともに経路が決められたN本の配線の第3の束を含み、該N本の配線の第3の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項37に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項37に記載の方法。
- 前記1ofN符号化は、有効でない値をさらに含み、その場合、前記N本の配線の第1の束、前記N本の配線の第2の束、または前記N本の配線の第3の束の配線に、真値であるものはない請求項37に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた4本の配線の束を含む1of4信号である請求項37に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた3本の配線の束を含む1of3信号である請求項37に記載の方法。
- 1ofN符号化を用いて、複数の1ofN信号を1ofN論理回路に供給する方法であって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を用意するステップと、
前記共有論理トリー回路に、第1の1ofN入力信号を接続するステップであって、該第1の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第1の束を含み、該N本の配線の第1の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に、第2の1ofN入力信号を接続するステップであって、該第2の1ofN入力信号は、異なるセル間でともに経路が決められたN本の配線の第2の束を含み、該N本の配線の第2の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に、1ofN出力信号を接続するステップであって、該1ofN出力信号は、異なるセル間でともに経路が決められたN本の配線の第3の束を含み、該N本の配線の第3の束によって伝達される情報の複数の値を指示するために、1ofN符号化を用いるとともに、前記N本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項43に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項43に記載の方法。
- 前記1ofN符号化は、有効でない値をさらに含み、その場合、前記N本の配線の第1の束、前記N本の配線の第2の束、または前記N本の配線の第3の束の配線に、真値であるものはない請求項43に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた4本の配線の束を含む1of4信号である請求項43に記載の方法。
- 前記第1の1ofN入力信号、前記第2の1ofN入力信号、または前記1ofN出力信号の、前記1ofN信号は、ともに経路が決められた3本の配線の束を含む1of3信号である請求項43に記載の方法。
- 複数の1of4信号を用いる論理回路であって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1of4入力信号であって、該第1の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第1の束を含み、該4本の配線の第1の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値である第1の1of4入力信号と、
前記共有論理トリー回路に接続された第2の1of4入力信号であって、該第2の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第2の束を含み、該4本の配線の第2の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値である第2の1of4入力信号と、
前記共有論理トリー回路に接続された1of4出力信号であって、該1of4出力信号は、異なるセル間でともに経路が決められた4本の配線の第3の束を含み、該4本の配線の第3の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値である1of4出力信号と、
を有することを特徴とする論理回路。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項49に記載の論理回路。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項49に記載の論理回路。
- 前記1of4符号化は、有効でない値をさらに含み、その場合、前記4本の配線の第1の束、前記4本の配線の第2の束、または前記4本の配線の第3の束の配線に、真値であるものはない請求項49に記載の論理回路。
- 複数の1of4信号を用いる論理回路を評価するシステムであって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続された第1の1of4入力信号であって、該第1の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第1の束を含み、該4本の配線の第1の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値である第1の1of4入力信号と、
前記共有論理トリー回路に接続された第2の1of4入力信号であって、該第2の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第2の束を含み、該4本の配線の第2の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値である第2の1of4入力信号と、
前記共有論理トリー回路に接続された1of4出力信号であって、該1of4出力信号は、異なるセル間でともに経路が決められた4本の配線の第3の束を含み、該4本の配線の第3の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値である1of4出力信号と、
を有することを特徴とするシステム。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項53に記載のシステム。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項53に記載のシステム。
- 前記1of4符号化は、有効でない値をさらに含み、その場合、前記4本の配線の第1の束、前記4本の配線の第2の束、または前記4本の配線の第3の束の配線に、真値であるものはない請求項53に記載のシステム。
- 複数の1of4信号を用いる論理回路を評価する方法であって、
共有論理トリー回路に接続された第1の1of4入力信号を受けるステップであって、該第1の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第1の束を含み、該4本の配線の第1の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に接続された第2の1of4入力信号を受けるステップであって、該第2の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第2の束を含み、該4本の配線の第2の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路で、前記第1の1of4入力信号と前記第2の1of4入力信号とを評価するステップと、
前記共有論理トリー回路に接続された1of4出力信号を作り出すステップであって、該1of4出力信号は、異なるセル間でともに経路が決められた4本の配線の第3の束を含み、該4本の配線の第3の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項57に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項57に記載の方法。
- 前記1of4符号化は、有効でない値をさらに含み、その場合、前記4本の配線の第1の束、前記4本の配線の第2の束、または前記4本の配線の第3の束の配線に、真値であるものはない請求項57に記載の方法。
- 複数の1of4信号を論理回路に供給する方法であって、
1以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を用意するステップと、
前記共有論理トリー回路に、第1の1of4入力信号を接続するステップであって、該第1の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第1の束を含み、該4本の配線の第1の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第1の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に、第2の1of4入力信号を接続するステップであって、該第2の1of4入力信号は、異なるセル間でともに経路が決められた4本の配線の第2の束を含み、該4本の配線の第2の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第2の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
前記共有論理トリー回路に、1of4出力信号を接続するステップであって、該1of4出力信号は、異なるセル間でともに経路が決められた4本の配線の第3の束を含み、該4本の配線の第3の束によって伝達される情報の複数の値を指示するために、1of4符号化を用いるとともに、前記4本の配線の第3の束の1本の配線のみが評価サイクルにおいて真値であるステップと、
を有することを特徴とする方法。 - 前記共有論理トリー回路は、AND/NAND、OR/NOR、またはXOR/Equivalenceを含む機能から選択された機能を評価する請求項61に記載の方法。
- 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項61に記載の方法。
- 前記1of4符号化は、有効でない値をさらに含み、その場合、前記4本の配線の第1の束、前記4本の配線の第2の束、または前記4本の配線の第3の束の配線に、真値であるものはない請求項61に記載の方法。
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