JP4766813B2 - Ｎ−ｎａｒｙ論理回路のための方法および装置 - Google Patents

Description

【０００１】
発明の技術分野
本発明は、半導体デバイスに関する。より詳細には、本発明は、機能的に完全な論理ファミリーに関する。
【０００２】
発明の背景技術
大多数のプロセッサ設計は、ＣＭＯＳ（相補型金属酸化物半導体）として知られる論理回路ファミリー（logic circuit family）を用いる。従来のＣＭＯＳ論理ゲートは、一対の相補型トランジスタ対から成り、そこでは、１つのトランジスタは、Ｐチャネル電界効果トランジスタ（ＰＦＥＴまたはＰチャネル装置）であり、他方のトランジスタは、Ｎチャネル電界効果トランジスタ（ＮＦＥＴまたはＮチャネル装置）である。ＣＭＯＳ以前の論理回路ファミリーは、バイポーラトランジスタか２種類のＦＥＴのいずれかから成っていた。ＣＭＯＳの大きい利点は、ＣＭＯＳの電消費力がＦＥＴの切り換え中だけ発生するので、低電力消費の論理ファミリーを構成できるということであった。ＣＭＯＳ技術を用いて初期に作られたほとんどの半導体デバイスが今日のスタンダード（標準）より切り替え速度が遅かったので、ＣＭＯＳ装置の電力消費は驚くほど少なかった。ＣＭＯＳは、そのノイズ許容度に加え、構成が容易でしかもシンプルな設計ルールのために、急速に普及した。広く普及した結果、ここ数年のほとんどの製造キャパシティと設計研究投資がＣＭＯＳに当てられた。結局、ＣＭＯＳは、ほとんどあらゆるカテゴリの他のタイプの論理回路ファミリーを追い越した。今日、ほとんどの人は、ＣＭＯＳを、明らかな勝者として、そして事実上どの半導体論理設計タスクに対する好ましい選択であると考えている。
【０００３】
ＣＭＯＳの利点、すなわち、ＦＥＴが切り替わるときだけ電力を消費することは、主要な欠点でもある。より速いクロック速度での駆動は、従来ほとんど電力を使用しなかった同様のＣＭＯＳ回路が今では絶えず電力増加を必要とすることを意味する。典型的なＣＭＯＳプロセッサ設計は、今日、約５０ワット以上の電力を消費する。そのような電力需要（および関連する放熱問題）は、コンピュータシステムの設計を非常に困難なものとする。
【０００４】
現在のＣＭＯＳ設計の大電力消費は、多くの設計者に他のタイプの論理ファミリーを検討することを強いている。非常に高クロック速度に向いている一つの論理ファミリーは、非反転ダイナミックロジック（マウストラップロジック、ドミノロジック、あるいは非対称ＣＭＯＳとも呼ばれる）である。非反転ダイナミックロジックは、ダイナミックロジックが通常反転信号を許さないので、すべての情報が、真値と相補形式の両方で利用可能であることを必要とする。残念ながら、反転信号を許さないことは、類似の従来のＣＭＯＳ設計に比べ、２倍の配線またはデータパス（データ経路）を要求する。１本の配線（またはデータパス）は、信号の真値用であり、１本の配線（またはデータパス）は、信号の虚値用である。二重レール非反転ダイナミック論理では、真値データパスのｈｉｇｈは、従来のＣＭＯＳのｈｉｇｈ（ハイ）と同じであり、虚値データパスのｈｉｇｈは、従来のＣＭＯＳのｌｏｗ（ロー）と同じである。例えば、従来のＣＭＯＳの２入力ＡＮＤゲートは、各ビットが真または虚（ハイまたはロー）のいずれかであり得るので、ちょうど２つの入力を有する。しかしながら、非反転ダイナミック論理では、２ビットＡＮＤゲートは、データ要求の冗長表現のために、４つの入力を必要とする。残念ながら、二重レール非反転ダイナミック論理用のデータの冗長表現と増やされた切り換え要因の両方のために、この設計方式を用いた論理回路は電力消費が増大する。これは、より多くの評価のための評価パス（経路）とより多くの切り換えるトランジスタ（全体として）があるためである。Yetter et al.の米国特許第５２０８４９０号やMillerの米国特許第５６４０１０８号のようなダイナミック論理に関する先行技術は、ダイナミック論理回路のスピードおよび／または正確さ（誤作動のない（de-glitching））を改善する方法に関心が向けられる傾向にあった。しかしながら、ダイナミック論理の先行技術には、論理ファミリーの電力消費を改善する方法あるいは技術に関するものはなかった。
【０００５】
電源ピンからグランドピンに直接に、あるいは（当該回路内の）コンデンサを充電しまたは放電するときのいずれかで電流を流すときに、論理回路は電力を消費する。しかしながら、回路内で消費されるほとんどの電力は、コンデンサの充／放電に由来する。論理回路におけるキャパシタンスは、回路自身の内部にある（すなわち、トランジスタの内部にある）金属配線とトランジスタ間の配線を含む回路の内在しあるいは固有の物理的特性のために生じる。金属配線は、その寸法断面と隣接する配線との近接の関数であるキャパシタンスを有し、一方、トランジスタのキャパシタンスは、それらのサイズの関数である。換言すれば、論理回路がより大きなトランジスタを含み、および／またはより多くの配線またはより長い配線を含むならば、その回路は、より多くの電力を消費するであろう。そのため、二重レール非反転ダイナミック論理を実行するのに必要な配線およびトランジスタの数が増加するので、この論理ファミリーは、その速度の利益（speed advantage）が失われるほど多くの電力を消費する。
【０００６】
本発明は、論理ファミリーの使用に通常伴う電力消費を増加することなく、ダイナミック論理の速度の利益を持つ論理ファミリーを作ることによって、二重レールダイナミック論理の上述の電力制限を克服する。
【０００７】
発明を実施するベストモードとその概要
本発明は、複数の１of４信号を用いる２ビット論理回路のための方法および装置である。そこでは、４つの論理パスの１つ（ただ１つ）が評価サイクル中アクティブである。本発明は、複数の入力論理パスの第１のセットと、複数の入力論理パスの第２のセットと、複数の出力論理パスのセットとに接続する論理トリー回路を備える。これらはすべて１of４信号を用いる。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能（関数）、ＯＲ／ＮＯＲ機能（関数）、またはＸＯＲ／Equivalence（同値の機能または関数）を含む所定の機能（関数）を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを有する１つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続されている。最後に、クロック信号がプレチャージ回路と評価回路に接続されている。
【０００８】
本発明は、複数の１ofＮ信号を用いるＮ−ＮＡＲＹ論理回路のための方法および装置をさらに含み、複数のＮ個の論理パスの１つの論理パスは、評価サイクル中予め決められた論理状態を有する。本発明は、第１の複数の入力論理パスと、第２の複数の入力論理パスと、複数の出力論理パスとに接続される論理トリー回路を備え、各複数の論理パスは、１つ以上の１ofＮ信号を用いる。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能（関数）、ＯＲ／ＮＯＲ機能（関数）、またはＸＯＲ／Equivalence機能（同値の関数）を含む所定の機能（関数）を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを有する１つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続されている。最後に、クロック信号は、プレチャージ回路と評価回路に接続されている。
【０００９】
また、本発明は、回路の電力消費と回路の線間有効キャパシタンスの両方を減らすために、複数の１ofＮ信号を用いる集積回路（ＩＣ）のための方法および装置を含む。本発明は、第１の１ofＮ入力信号と、第２の１ofＮ入力信号と、１ofＮ出力信号とに接続される論理トリー回路を備え、これらの１ofＮ信号は、装置の電力消費および線間キャパシタンスの両方を減らす。本発明の他の実施形態は、１of２信号、１of３信号、１of４信号および１of８信号の使用を含む。ここで、信号の複数の配線のうちの１本（ただ１本だけ）がアクティブである。
【００１０】
さらに、本発明は、１of４信号を用いる半導体デバイス内のデータパスで、２ビットの情報をルーティングするための方法および装置を含む。本発明は、半導体デバイス内で１of４信号をルーティングするための、第１、第２、第３、および第４の配線を備える。本発明の他の実施形態は、複数の１of２信号、複数の１of３信号、複数の１of４信号、および複数の１of８信号をルーティングすることを含む。第１、第２、第３、または第４の配線の１本（ただ１本だけ）が評価サイクル中アクティブであり、各アクティブな配線は、２ビットに値する情報を表す。さらに、第１、第２、第３、または第４の配線の１本（ただ１本だけ）がプレチャージサイクル中アクティブである。データパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号をルーティングする能力を含む。
【００１１】
好ましい実施の形態の詳細な記述
本発明は、複数の１ofＮ信号を用いるＮ−ＮＡＲＹ論理回路のための方法および装置である。この開示は、本発明の完全な理解を提供するために、特定の符号化（encodings）、構造、回路、および論理機能を含む多くの特定の詳細を記述する。例えば、本発明は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、およびＸＯＲ／Equivalence論理機能を持つ回路を記述する。しかしながら、本発明の実施は、加算器、移動器（shifters）、あるいはマルチプレクサのような前述のもの以外の論理機能（論理関数）を含む。当業者は、これらの特定の詳細な記述がなくても本発明を実施できることを認識するであろう。さらに、この開示は、本発明を不明確にしないために、トランジスタ、ＦＥＴ、ドミノ回路、およびダイナミック回路のような周知の構造を詳細に記述していない。
【００１２】
本発明は、新しい論理ファミリー、すなわち、「Ｎ−ＮＡＲＹ」論理ファミリー（logic family）の基本的な構成要素を記述する。この論理ファミリーを用いる設計方式は、非常に多くの新しい概念を導入する。その一つは、厳格な意味での二値回路を放棄したことである。二値信号がこの設計方式にも存在するが、それらは例外的である。その代わりに、３値およびそれ以上の信号が加算器、移動器、ブールのユニット、および同等の全体データパスを支配する。実際には、本発明の最も普通の信号タイプは、４値、すなわち４つの値から成る。そのために、我々は、４値信号によって表される情報に値する２ビット（または二重ビット）を示すために、用語「ディット（dit）」を導入する。論理ファミリーが４値以外の多くの異なる信号タイプをサポートするので、我々はその設計方式を「Ｎ−ＮＡＲＹ」と称する。
【００１３】
Ｎ−ＮＡＲＹ論理ファミリーは、１ofＮ形式で種々の信号の符号化をサポートする。ここで、Ｎは、２以上のあらゆる整数である。本発明の好適実施形態は、４つの可能値の一つを示すために４本の配線を用いる１of４符号化(1 of 4 encoding)を用いる。Ｎ−ＮＡＲＹ設計では、１of４信号（または１ofＮ信号）は、内部セルルート（inter-cell route）を通じて一緒に保持される複数の配線の一束である。それは、プレチャージ中か評価中のいずれかで１本の配線だけがアサートされることを要求する。それとの比較で、従来の設計は、４値を示すために２本の配線だけを用いていた（すなわち、２本の配線のいずれもアサートされないか、いずれか１本だけがアサートされるか、あるいは２本の配線が同時にアサートされるかで、４値を表していた）。追加の配線の数は、Ｎ−ＮＡＲＹ論理方式の一つの相違を表し、見掛け上、マイクロプロセッサの設計用には受け入れられないように見える。複数の１ofＮ信号は、少なくとも２倍の配線数が必要なので、従来の信号よりも情報効率が少ない。しかし、Ｎ−ＮＡＲＹ信号は、信号有効情報(signal validation information)を含むことができるという利点がある。これは従来の信号では不可能である。Ｐチャネル論理と従来の設計で要求される連続同期発生要素のすべてを排除するのを間接的に可能にするのがこの追加情報である（この追加情報により、いずれの配線もアサートされていない場合、その結果がまだ知られていないという事実を表す）。
【００１４】
Ｎ−ＮＡＲＹ論理ファミリーのもう一つの利点は、Ｎ−ＮＡＲＹ信号が真値情報と虚値情報を含むことである。それは、インバータが必要ないことを意味する。これは、２つの点で重要である。第１に、Ｎ−ＮＡＲＹ論理ができるのと同様に、静的設計は、論理反転を避けることができる。１of２符号化以外のあらゆる信号符号化で明らかではないけれども、Ｎ−ＮＡＲＹ論理は、いつでも各ゲートで論理反転を作り出す。静的設計は、しばしば信号の判定を要求し、そのため信号の送信先の近くにインバータを配置する。
【００１５】
Ｎ−ＮＡＲＹ論理ファミリーのもう一つの利点は、それが、設計者が一つのタイプのトランジスタ、例えば、Ｎチャネルだけの論理またはＰチャネルだけの論理を用いて論理評価を実行することを可能にすることである。本発明の好適実施形態は、Ｎチャネルだけの装置を用いるが、他の実施形態は、Ｐチャネルだけの装置を提供してもよい。好適実施形態で、従来の静的（スタティック）ゲートと比較して、Ｎチャネルだけの評価ゲートにいくつかの利点がある。第１の利点は、入力信号におけるＰチャネル装置を除去できることであり、第２の利点は、Ｐチャネル装置内の相補的機能を構築する必要がないことであり、第３の利点は、多数の出力間でＮチャネル評価「スタック」を共有する能力である。多数の出力間で評価「スタック」の部分を共有することは、静的（スタティック）ＣＭＯＳゲートでは不可能である。これは、ＰチャネルスタックとＮチャネルスタックの両方で複数の共有装置から各出力の機能および相補関係を得ることができないからである。ＭＯＤＬまたは多出力ダイナミック論理のような他のダイナミック論理ファミリーは、サブ機能がダイナミック評価スタック内で利用できる事実を利用することによって、多数の出力を作り出すことができる。Ｎ−ＮＡＲＹ設計方式は、多数の出力を作り出すために、評価スタック内のサブ機能を使用しない。その代わりに、Ｎ−ＮＡＲＹ設計方式は、多数の出力を直接作り出すために、分離した複数の評価スタックを使用する。Ｎ−ＮＡＲＹ設計方式は、トランジスタの数を減らすという能力においてＭＯＤＬに類似するが、速い電力効率回路を作る能力においてそれより優れている。スタティックＣＭＯＳゲートに比較して、（消費電力の）節減は劇的である。
【００１６】
Ｎ−ＮＡＲＹ論理方式のもう一つの特徴は、ゲートの切換スピードである。Ｎ−ＮＡＲＹ設計方式のいくつかの実施形態は、設計者が評価パスにおける「スタック高さ」やトランジスタの数を制限するのを可能にする。例えば、本発明の一実施形態は、（プレチャージ回路と評価回路の間の）１つの評価パスにおいてわずか２つのトランジスタを用いるが、本発明のもう一つの実施形態は、１つの評価パスにおいてわずか３つのトランジスタを用いる。本発明の他の実施形態は、当該評価パスのより大きいスタック高さを可能にする。
【００１７】
Ｎ−ＮＡＲＹ論理ファミリーを理解するのを助けるために、まず従来の論理ファミリーおよび設計方式を考察しなければならない。図１は、１ビット入力のための典型的な従来の二重レールダイナミック論理回路（dual rail dynamic logic circuit）を示す。この論理回路は非反転ダイナミック論理であるので、回路内に導入する入力配線は、入力データ信号の真値形式とその相補形式の両方を有する情報を含む。信号Ａは、ハイのとき信号の真値形式を含み、信号ＡＮは、ハイのとき信号の虚値形式を含む。信号ＡおよびＡＮのための入力配線または論理パスは、出力配線上に出力信号Ｏを作り出すために、選択された論理機能を実行する論理トリー回路１４に接続されている。出力信号Ｏのための出力配線または論理パスは、信号を反転したり追加の論理回路を駆動するのを助けるバッファ１８を有してもよい。クロック信号ＣＫは、論理トリー回路１４の評価を制御し、一方、反転クロック信号ＣＫＮ（ＣＫの反転あるいは別の信号でもよい）は、論理トリー回路１４内のダイナミック論理のプレチャージを制御する。いくつかの設計では、ＣＫは、プレチャージ装置１２と評価装置１６の両方のために用いられる。プレチャージ装置がＰチャネル装置であり、評価装置がＮチャネル装置であるという事実は、区別できる位相(distinct phases)を作り出す。図１において、論理トリー回路１４の機能が反転を実行したならば、当該機能の真理値表は、次のようになるだろう：
【表１】

上記表において、ａは、ブールの入力信号(Boolean input signal)を表し、ｏは、ブールの出力信号(Boolean output signal)を表す。表１にリストされない他の状態は、ＡとＡＮが同時に両方ともハイになっている状態であるが、二重レール非反転ダイナミック論理のための定義によってａがＡまたはＡＮのいずれかでなければならないので、そのような状態にはなり得ない（それは無効状態である）。
【００１８】
図２は、入力信号ＡおよびＢとそれらの相補入力信号ＡＮおよびＢＮを持つ２ビット入力（ａおよびｂ）のための典型的な従来の二重レールダイナミック論理回路２０を示す。入力信号のための入力配線は、出力信号Ｏのための１ビット出力（ｏ）を作るために選択された論理機能を実行する論理トリー回路１９に接続されている。出力信号Ｏのための出力配線は、信号を反転したり追加の論理回路を駆動するのを助ける、その配線に接続されたバッファ１８を有してもよい。Yetter et alの米国特許第５２０８４９０号やMillerの米国特許第５６４０１０８号のような先行技術のダイナミック回路あるいは同等のＭＯＤＬ装置は、出力Ｏの相補形式のための追加の出力信号を含んでいた。しかしながら、Yetterのようなこれらの従来の回路は、出力のサブ機能または出力信号の相補形式を生成するために、典型的に、別の論理トリー回路、および／または別の評価装置を用いていた。図２において、クロック信号ＣＫは、論理トリー回路１９の評価を制御し、一方、反転クロック信号ＣＫＮは、論理トリー回路１９内のダイナミック論理のプレチャージを制御する。論理トリー回路１９の機能がＯＲ機能を実行したならば、その機能のための真理値表は、次のようになるだろう：
【表２】

Yetterのような従来のダイナミック論理回路は、真理値表において、論理回路へのある入力を無効状態あるいはdo not care状態として定義している。上記表は、これらの無効状態（または入力）あるいはdo not care 状態（または入力）を記号ｚで表している。表２にリストされない他の状態は、すべての信号Ａ、ＡＮ、Ｂ、およびＢＮが同時にハイ（またはアサートされない状態）となる場合である。二重レール非反転ダイナミック論理の定義は、ａがＡまたはＡＮのいずれかであり、ｂがＢまたはＢＮのいずれかであることを要求するので、この状態にはなり得ない（それは無効の状態である）。
【００１９】
従来のダイナミック論理回路の不利益の１つは、それらの電力消費である。前述のように、導電性経路が電力ピンとグランドピンの間で開放しているか、あるいは回路のコンデンサを充／放電しているときに、電力消費がその回路内のＦＥＴの切り換え中に発生する。
【００２０】
電力は、移動した電荷量と反対へ移動した電位に比例する。コンデンサが放電するとき、電荷量は次式で与えられる：
Ｑ＝ＣＶ （１）
ここで、Ｑは電荷量、Ｃはキャパシタンス（静電容量）、Ｖは電圧である。
【００２１】
したがって、コンデンサの充電または放電にともなうエネルギーは、次式で与えられる：
Ｅ＝ＣＶ^２ （２）
【００２２】
我々がプロセッサを持つ回路を有するならば、その回路が消費する電力は、毎秒そのキャパシタンスを充電または放電することで生じるエネルギーによって、次式で与えられる：
Ｐ＝ｆｓＣＶ^２ （３）
ここで、ｆは当該部品の周波数、ｓは当該回路の切換係数（switch factor）である。
【００２３】
信号の切換係数は、周期（サイクル）毎に信号がどのくらい切り替わるかを示し、単純な比である。典型的なスタティックＣＭＯＳ信号は、およそ０．２０の平均切換係数を有してもよい。二重レールダイナミック信号は２本の配線を有し、そのうちの１本は、評価しおよびプレチャージするために保証される。これは、各サイクルにおいて、２本の配線のうちの１本が１．０の切換係数で２回切り替わることを意味する。対照的に、１of４信号を有するＮ−ＮＡＲＹ論理機能は、４本の配線を含み、正確にその１本が０．５０の切換係数で評価し、プレチャージする。周波数、キャパシタンス、および電圧がこれら３つの論理ファミリーで一定に保持されるならば、１of４論理のＮ−ＮＡＲＹは、二重レールダイナミック論理が使用する電力の半分の電力を使用するであろう。
【００２４】
キャパシタンスの増加が、ダイナミック論理装置が評価するときのその電力消費を増加するであろう。回路内のキャパシタンスの増加の一例は、隣接した論理パスまたは配線が同時に信号を導通するとき、隣接する配線からの線間キャパシタンスから発生する。図２および表２の従来のダイナミック論理回路は、入力論理パスの少なくとも２つがあらゆる所定の入力結合のための信号を導通するので、隣接する配線が内在する線間キャパシタンスの問題を示す。
【００２５】
本発明は、１ofＮ符号化を用いたＮ−ＮＡＲＹ論理ファミリーを創出することによって、上記問題を克服する。この１ofＮ符号化を用いたＮ−ＮＡＲＹ論理ファミリーは、論理トリーが所定の評価サイクルで評価する導通（またはアクティブな）配線あるいは（信号を伝える）論理パスの数を減らす。例えば、Ｎビット二値数が２^Ｎ個の可能な値を表すことができる二値符号化を含む情報を符号化する種々の技術がある。しかしながら、我々の要求の１つは、信号または信号群が有効でないときを示す値あるいは数表現があることである（換言すれば、我々は、各信号がその有効性を示すことを期待する）。また、我々は、隣接する配線が同時にハイ信号となることを避けることを望んでいる。そのために、我々は、上記１ofＮ符号化において１つ（ただ１つ）の論理パスだけが、データ信号が利用可能であるときの信号評価サイクル中に当該パス上でアクティブなハイ信号（またはアクティブなハイ論理状態）を有するようにした。Ｎビットのための２^Ｎ個の値の都合の良い配列がもはや不可能なので、これらの追加の条件のすべては、我々に符号化の形式を改良するように促す。その結果、我々は、二値情報の各１ビットのために（ほとんどの場合）少なくとも２本の配線で足りることになる。ここで、各信号は、ハイ状態に移行することによってそれが論理パス上で有効であることを示すとともに、１つの信号は、それがハイのとき論理０（ゼロ）を示し、もう一つの信号は、それがハイのとき論理１を示す。それは、結果として次の定義表となる：
【表３】

我々は、上記表の符号化を１of２符号化(1 of 2 encoding)と称する。ここで、符号化効率（encoding efficiency）はＮ本の配線毎のＮ個の可能な値である。本発明では、信号（Ａ）の真値と信号（ＡＮ）の虚値または補完値（補数）が（０，０）である状態の定義は、本発明の装置がプレチャージ状態であるか、データ信号が届かなかったことを意味する。データ信号自身に含まれたデータ信号のタイミングで、ＡまたはＡＮのいずれかのハイへの移行は、当該信号の到達とその信号の値の両方を示す。すなわち、それが（Ａにおいて）真値であるか（ＡＮにおいて）虚値であるかを示す。
【００２６】
我々は、追加のまたは多数のビットに上記符号化ルールを拡張することができる。例えば、２ビットの場合（この場合、１of４符号化として４本の配線を用いることができる）、我々は、２つの二値ビットが持ち得る４つの可能な組み合わせ、すなわち、０、１、２および３を有することができる。３ビットの場合（この場合、１of８符号化として８本の配線を用いることができる）、我々は、８つの組み合わせ、すなわち、０、１、２、３、４、５、６および７を有する。次の表は、１ofＮ符号化における符号化の可能性のいくつかを示している。
【表４】

１of４符号化が情報の４つの可能な値または２つの二値ビットを提供することに注意されたい。１of８符号化は、情報の８つの可能な値または３つの二値ビットを提供する。そして、１of１６符号化は、情報の１６個の可能な値または４つの二値ビットを提供する。
【００２７】
符号化効率がＮ本の配線毎の情報のＮ個の可能な値であるので、配線毎の符号化効率は、より大きいＮの数字の１ofＮ符号化（Ｎが増加するにつれて）で減少する。配線の増加数は、より大きいＮの数字の１ofＮ符号化で配線損失を生じさせる。
【表５】

【００２８】
符号化の程度は、符号化配線効率を決定する。例えば、１of２信号は、１ビットの情報を符号化するために２本の配線を必要とする。１of３信号は、２ビットの情報を符号化するために、３本の配線を必要とする。それは、１ビットの情報毎に１．５配線であり、非常に効率がよい。１of４信号は、４つの値（すなわち、２ビットの情報）を符号化するために４本の配線を必要とする。１of２符号化と１of４符号化の場合、配線効率は、１ビットの情報毎に２配線である。１of８信号は、３ビットの情報を符号化するために、８本の配線を必要とする。それは、１ビットの情報毎に２．７配線であり、前の符号化よりも効率が悪い。同様に、１of１６、１of３２および１of６４の符号化は、それぞれ、４、６．４および１０．７の配線効率を有する。表５が示すように、１of２符号化と１of４符号化は、等しく効率がよく、１of３符号化は、さらに一層効率的である。（「１of ｅ」は最も効率がよいが、オン／オフ信号を用いて達成できない。）例えば、６本の配線は、３つの１of２信号かあるいは２つの１of３信号を符号化することができる。３つの１of２信号は、８つの可能な値を提供し、一方、２つの１of３信号は、９つの可能な値、すなわち３つの１of２信号よりも１つ多い値を提供する。図３の線２４は、１ofＮ符号化に対する１ビット情報毎の配線コストを示す。１ofＮ符号化でＮが大きくなるほど、配線効率に関して急激に高価になる。重要な機能上の、設計上の、または電力の要求がないならば、１of８を越える符号化を使用することは通常有利ではない。しかしながら、ＲＡＭ内において、複数のワード線は、トポロジー（topology）によっては、１of１２８の符号化が完全な意味をなし得る場合の一例である。
【００２９】
回路の切換係数が電力消費を直接的に決定し、回路速度を間接的に決定するので、回路の切換係数が重要である。論理回路の電力消費は、符号化情報のビット当たり何本の配線が評価するかに従って変化する。その回路が高い電力消費を有するならば、我々は、ゲートを電源とグランドに接続するために、より多くのルートリソースを提供しなければならず、またいくつかの装置（特に、Ｎ−ＮＡＲＹセルの評価装置）がより大きいことを必要とする。１ofＮ符号化を用いることは、所定の論理回路で電力消費を減らす。所定のサイクルにおいて上述した様々な１ofＮ符号化のいずれかにおける一つのデータ信号が（電力消費に関し）次のように評価される。１of２符号化ではその配線評価に対する消費電力の減少が５０％であり、１of３符号化ではその配線評価に対する消費電力の減少が３３％であり、１of４符号化ではその配線評価に対する消費電力の減少が２５％であり、１of８符号化ではその配線評価に対する消費電力の減少が１２．５％である。それゆえ、配線の数が多くなるほど、より大きなＮの１ofＮ符号化に対して、電力消費利益を提供する。
【表６】

【００３０】
様々な１ofＮ符号化でいろいろな装置を動作させることは、電力効率の観点からは有利であるか不利であるかのいずれかであり、それは、当該装置（例えば、ＡＤＤ、ブールのＡＮＤ、ＯＲなど）の機能に依存する。加算器のような、隣接するビット情報が予め符号化されていることを望む機能は、よりＮの数が大きい１ofＮ符号化を用いると、電力消費（電力効率）が減少する点で利益となる。一方、ＯＲゲートのような、隣接するビット情報が符号化されていることを欲しない機能は、よりＮの数が大きい１ofＮ符号化を用いると、電力消費（電力効率）が減少する点で不利益となる。マルチプレクサや記憶素子のような、値を変更しない機能は、よりＮの数が大きい１ofＮ符号化を用いると、電力消費（電力効率）の減少による利益も不利益もない。電力消費（電力効率）の減少による利益または不利益に対するさらなる考察は、ビット毎の追加の配線のコストであり、それは、トランジスタのゲートを構成することにおいて重要な考察である。
【００３１】
表７および８は、異なる機能（論理関数）に対する様々な１ofＮ符号化の電力消費の減少を示す。表７は、様々な１ofＮ符号化に対するＯＲゲートの場合の複雑性（トランジスタ数）を次のように示す：
【表７】

同様に、マルチプレクサの場合のゲートの複雑性は次のようになる：
【表８】

【００３２】
表７のＯＲゲートの例は、隣接する情報が各ビット位置に符号化されることを望まない場合、よりＮが大きい１ofＮ符号化では電力効率の点で不利益があることを示している。マルチプレクサの例は、１of４符号化において実際に利益があることを示す。なぜならば、マルチプレクサは、その符号化に関連しないデータを扱うからである（この利益に含まれるのは、評価トリーと評価装置のいくつかの部分を共有できることである）。マイクロプロセッサ内のほとんどの構造がマルチプレクサであることに注意されたい。
【００３３】
Ｎが多くなるにつれて、１ofＮ符号化に対する電力消費は、以下の表に示すようになる。
【表９】

【００３４】
図３は表９を図示したもので、本発明の１ofＮ符号化において、Ｎが大きくなるにつれて、配線毎の電力効率がどう変わるかを示している。線２２は、１ofＮ符号化において、Ｎが大きくなると電力消費が減少することを示している。線２４は、１ofＮ符号化におけるビット毎の配線数を示している。線２６は、表８のマルチプレクサの例におけるビット毎のトランジスタの数を示し、また線２８は、表７のＯＲの例におけるビット毎のトランジスタの数を示している。
【００３５】
上記から、１of４符号化が配線、トランジスタ効率および低電力消費の非常に良い組み合わせを有することが明白であるのが分かる。表９を１of４符号化で正規化すると以下のようになる。
【表１０】

【００３６】
本発明の１ofＮ符号化の上記議論は、１ofＮ信号を複数本の配線（物理金属トレース）として定義することを可能にする。複数の配線の１本（ただ１本）は、真値を評価することができ、それは、信号の値（または予め定められた論理状態）を示す。例えば、１of４信号は、４本の配線から構成された信号であり、１of４符号化（あるいは２ビットの情報）を用いて４つの異なる値を伝達することができる。もう一つの例は、２本の配線から構成された信号である１of２信号である。それは、１of２符号化（あるいは１ビットの情報）を用いて２つの値を伝達することができる。そして、もう一つの例は、８本の配線から構成された信号である１of８信号である。それは、１of８符号化（あるいは３ビットの情報）を用いて８つの値を伝達することができる。
【００３７】
図４は、入力信号に２セットの１of４信号を使用し、出力信号に１セットの１of４信号を使用する本発明の一実施形態を示す。本発明のこの実施形態は、２ビット論理ゲート（ディット（dit））を記述し、そこでは、ａが２ビット入力であり、ｂが２ビット入力であり、ｏが２ビット出力である。換言すれば、ディット装置は、４つの入力ビットと２つの出力ビットとを含む。本発明は、これらの信号に対して１ofＮ符号化を用いてＮ−ＮＡＲＹ論理における２ビット（dit Boolean）の論理ゲートの全体ファミリーを記述する。
【００３８】
図４において、装置６０は、論理トリー回路６１と、プレチャージ回路３１と、評価回路３６とを備える。２ビット入力信号ａが論理トリー回路に接続されている。この２ビット入力信号ａは、１of４符号化を用いる複数の入力値Ａ_０、Ａ_１、Ａ_２およびＡ_３とそれらの値と関連した配線または論理パスとを有する１of４信号である。また、２ビット入力ｂが論理トリー回路に接続されている。この２ビット入力ｂは、１of４符号化を用いる複数の入力値Ｂ_０、Ｂ_１、Ｂ_２およびＢ_３とそれらの値と関連した配線または論理パスとを有する１of４信号である。さらに、２ビットの出力ｏが論理トリー回路に接続されている。この２ビット出力は、１of４符号化を用いる複数の出力値Ｏ_０、Ｏ_１、Ｏ_２およびＯ_３とそれらの値と関連した配線または論理パスとを有する１of４信号である。論理トリー回路６１は、複数の入力信号に対して論理機能（関数）を実行する。この論理機能（関数）は、例えば、ブールの論理関数ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceなどの種々の機能（関数）を含むことができる。また、この論理トリー回路６１は、１以上のＦＥＴを備えており、好適実施形態では１以上のＮチャネルＦＥＴを備えている。
【００３９】
出力信号に接続する追加の回路の駆動を助ける出力バッファ３４は、複数の出力信号の配線に接続される。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号は、他の回路に直接接続する。
【００４０】
プレチャージ回路３１は、論理トリー回路６１に接続され、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、１以上のＦＥＴを有しており、この回路の好適実施形態ではＰチャネルＦＥＴを含む。論理トリー回路の各評価パスは、それぞれプレチャージＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。ＣＫの低クロック信号は、プレチャージ回路にＰチャネルＦＥＴを用いた場合、論理トリー回路６１のＦＥＴを充電させる。
【００４１】
評価回路３６は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路３６は、１以上のＦＥＴを有しており、この回路の好適実施形態では１つのＮチャネルＦＥＴを含む。クロック信号ＣＫは、評価回路３６に接続される。ＣＫの高（High）クロック信号は、評価回路にＮチャネルＦＥＴを用いた場合、論理トリー回路６１のＦＥＴを評価する。
【００４２】
論理トリー回路６１の論理機能が図６の回路でＯＲ／ＮＯＲ機能を実行したならば、結果として生じる真値表は表１１になるだろう。出力の１of４符号化のマッピングは、上記例以外に、種々の真理値表を含み、回路設計に依存する。しかしながら、表１１は、１ofＮ符号化の１つの（ただ１つの）論理パスが、データ信号が利用可能であるとき１つの評価サイクル中そのパス上にアクティブなハイ値（またはアクティブな論理状態）を有する。図４では、入力信号用の１of４信号の２つのセットと、出力信号用の１of４信号の１つのセットがある。本発明は、入力または出力信号が１ofＮ符号化を用いた１ofＮ信号の多数のセットを有してもよい。例えば、複数の入力配線すなわち論理パスＡ_０〜Ａ_３に対する表１１における各状態では、アクティブハイ値を有する１つの（ただ１つの）入力論理パスあるいは配線がある。入力論理パスＢ_０〜Ｂ_３に対する表１１における各状態では、アクティブなハイ値を有する１つの（ただ１つの）入力論理パスあるいは配線がある。また、出力論理パスＯ_０〜Ｏ_３に対する表１１における各状態では、アクティブなハイ値を有する１つの（ただ１つの）出力論理パスあるいは配線がある。
【００４３】
図５Ａおよび５Ｂは、出力バッファの他の回路配置を示す。図５Ａは、出力論理パス上の信号を反転するＣＭＯＳインバータを示す。図５Ｂは、信号を反転するＣＭＯＳインバータと、信号を評価する前にダイナミックノードのレベルを維持するフィードバックキーパトランジスタとを有する出力バッファの好適実施形態を示す。このトランジスタは、このバッファを用いた論理ゲートに静的能力に与える。さらに、このタイプの出力バッファは、寄生リーク(parasitic leakage)を補償し、低速で機能することを許容する。
【００４４】
図６は、１of４符号化を用いるＯＲ／ＮＯＲ機能のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを認識するであろう。装置１０６は、２つの２ビット入力と１つの２ビット出力を有するディット（２ビット）装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０７とを備える。２ビット入力信号の１つは、複数の入力値Ａ_０、Ａ_１、Ａ_２およびＡ_３とそれらの値と関連した配線とを有する１of４信号であり、これらの配線は本発明の１of４符号化を用いて論理トリー回路１０７に接続されている。他方の２ビット入力は、複数の入力値Ｂ_０、Ｂ_１、Ｂ_２およびＢ_３とそれらの値と関連した配線とを有する１of４信号であり、これらの配線は本発明の１of４符号化を用いて論理トリー回路１０７に接続されている。２ビット出力は、複数の出力値Ｖ_０、Ｖ_１、Ｖ_２およびＶ_３とそれらの値と関連した配線とを有する１of４信号であり、これらの配線は本発明の１of４符号化を用いて論理トリー回路１０７に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ３４を含んでもよい。この装置にさらなるキャパシタンスが加わるのを減らすために、本発明の好適実施形態は、論理回路の機能を評価するとともに、当該論理回路に接続される複数の出力信号を生成する、多数の評価パスを有する１つの共有論理トリーを用いる。
【００４５】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージトリー回路３１は、論理トリー回路１０７の複数のＮ−ＦＥＴをプレチャージする。
【００４６】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０７を評価する。
【００４７】
本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。例えば、トランジスタＢ_２およびＡ_２は、１つの評価パス上に存在する。評価パス上のトランジスタＡ_３は、１のスタック高さの一例である。
【００４８】
本発明のこの実施形態の論理トリー回路１０７は、ＯＲ／ＮＯＲ論理機能を実行する。ＯＲ機能を実行する場合は、次の出力表（表１１）のようになる。
【表１１】

【００４９】
図７は、１of４符号化を用いた１of４信号を用いるＡＮＤ／ＮＡＮＤ機能のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを理解するだろう。装置１０８は、２つの２ビット入力および１つの２ビット出力を有するディット（２ビット）装置であり、プレチャージトリー回路３１と、評価回路３６と、論理トリー回路１０９とを備える。最初の２ビット入力に対する複数の入力値Ａ_０、Ａ_１、Ａ_２およびＡ_３をそれらと関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１０９に接続されている。また、第２の２ビット入力に対する複数の入力値Ｂ_０、Ｂ_１、Ｂ_２およびＢ_３とそれらと関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１０９に接続されている。さらに、２ビット出力に対する複数の出力値Ｗ_０、Ｗ_１、Ｗ_２およびＷ_３とそれらと関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１０９に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ３４を含んでもよい。その装置１０８は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。また、本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。
【００５０】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージトリー回路３１は、論理トリー回路１０９の複数のＮ−ＦＥＴをプレチャージする。
【００５１】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０９を評価する。
【００５２】
本発明のこの実施形態の論理トリー回路１０９は、ＡＮＤ／ＮＡＮＤ論理機能を実行する。ＡＮＤ機能を実行する場合は、次の出力表（表１２）のようになる。
【表１２】

【００５３】
図８は、１of４符号化を用いるＸＯＲ／Equivalence機能（関数）のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを理解するであろう。装置１１０は、２つの２ビット入力および２ビット出力を有するディット（２ビット）装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１１１とを備える。最初の２ビット入力に対する複数の入力値Ａ_０、Ａ_１、Ａ_２およびＡ_３とそれらの関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１１１に接続されている。また、第２の２ビット入力に対する複数の入力値Ｂ_０、Ｂ_１、Ｂ_２およびＢ_３をそれらの関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１１１に接続されている。さらに、複数の出力値Ｙ_０、Ｙ_１、Ｙ_２およびＹ_３とそれらの関連する配線とを有する１of４信号が、本発明の１of４符号化を用いて論理トリー回路１１１に接続されている。各出力信号は、当該信号の関連した配線上に反転出力バッファ３４を含んでもよい。その装置１１０は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。また、本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。
【００５４】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージトリー回路３１は、論理トリー回路１１１の複数のＮ−ＦＥＴをプレチャージする。
【００５５】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１１１を評価する。
【００５６】
本発明のこの実施形態の論理トリー回路１１１は、ＸＯＲ／Equivalence論理機能を実行する。ＸＯＲ機能を実行する場合は、次の出力表（表１３）のようになる。
【表１３】

【００５７】
図９は、本発明の一実施形態を示しており、入力信号に２つのセットの１of３信号と、出力信号に１つのセットの１of３信号とを用いており、これらのすべての１of３信号が１of３符号化を用いている。本発明のこの実施形態は、２ビット論理ゲートを記述し、ａは２ビット入力、ｂは２ビット入力、ｏは２ビット出力である。この論理ゲートの設計から、出力機能は、１of４符号化で利用可能である真理値表の可能な値のすべてを必要としないことが分かる。また、可能な値が減少するということは、回路内のわずかな配線だけを用いることを可能にする。図９において、装置３０は、論理トリー回路３２と、プレチャージ回路３１と、評価回路３６とを備える。２ビット入力ａは、論理トリー回路に接続され、１of３符号化を用いた複数の入力値Ａ_０、Ａ_１、およびＡ_２とそれらと関連する配線とを有する１of３信号である。さらに、２ビット入力ｂは、論理トリー回路に接続され、１of３符号化を用いた複数の入力値Ｂ_０、Ｂ_１、およびＢ_２とそれらと関連する配線とを有する１of３信号である。また、２ビット出力ｏは、論理トリー回路に接続され、１of３符号化を用いる複数の出力値Ｏ_０、Ｏ_１、およびＯ_２を有する１of３信号である。論理トリー回路３２は、種々の機能、例えば、ブールの論理機能であるＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲまたはＸＯＲ／Equivalenceを含む複数の入力信号に対して論理機能を実行する。論理トリー回路３２は、１以上のＦＥＴを有しており、この論理トリーの好適実施形態では、複数のＮチャネルＦＥＴを有する。
【００５８】
１of３出力信号の配線には、当該出力信号に接続された追加の回路の駆動を助ける出力バッファ３４が接続されている。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号を他の回路に直接接続する。
【００５９】
プレチャージ回路３１は、論理トリー回路３２に接続し、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージ回路３１のＦＥＴを使用すると、論理トリー回路３２の複数のＦＥＴをチャージする。
【００６０】
評価回路３６は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路３６は、１以上のＦＥＴを有しており、この回路の好適実施形態では１つのＮチャネルＦＥＴを含む。クロック信号ＣＫは、評価回路３６に接続される。ＣＫの高（High）クロック信号は、評価回路にＮチャネルＦＥＴを用いた場合、論理トリー回路６１のＦＥＴを評価する。
【００６１】
図１０は、本発明の別の実施形態を示しており、入力信号に２つのセットの１of２信号と、出力信号に１つのセットの１of２信号とを用いており、これらのすべての１of２信号が１of２符号化を用いている。装置４２は、プレチャージ回路３１と、評価回路３６と、論理トリー回路４３とを備える。論理トリー回路４３は、入力信号に対して論理機能を実行する。論理機能は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。装置４２は、１ビットの出力（ｏ）と２ビット入力（ａおよびｂ）を有する装置である。２ビット入力は、２つのセットの１of２信号を有しており、それぞれのセットが１of２符号化を用いた複数の入力値Ａ_０およびＡ_１とＢ_０およびＢ_１を有している。これらの複数の入力信号は、論理トリー回路４３に接続されている。また、複数の出力値Ｏ_０およびＯ_１を有する１of２信号が論理トリー回路に接続されている。この１of２信号の各配線は、配線上に反転出力バッファ３４を備えていてもよい。
【００６２】
論理トリー回路４３の機能がブールのＯＲ機能であるならば、装置４２の論理表は次のようになる：
【表１４】

【００６３】
図１１は、１of２符号化を用いたＸＯＲ／Equivalence機能のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを理解するであろう。装置１００は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０１とを備える。装置１００は、１of２符号化を用いた１of２信号を用いた多数の信号を含む。（１ビット入力に相当する）１of２信号は、複数の入力値Ａ_０およびＡ_１と、論理トリー回路１０１に接続された関連した配線とを含む。（他方の１ビット入力に相当する）１of２信号は、複数の入力値Ｂ_０およびＢ_１と、同じく論理トリー回路１０１に接続された関連した配線とを含む。さらに、複数の出力値Ｏ_０およびＯ_１とその関連する配線を有する１of２出力信号が、本発明の１of２符号化を用いた論理トリー回路１０１に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。本発明の好適実施形態は、論理回路の機能を評価し、その論理回路に接続された複数の出力信号を生成するための、多数の評価パスを持つ１つの共有論理トリーを用いる。
【００６４】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージ回路３１のＦＥＴを使用すると、論理トリー回路１０１のＮ−ＦＥＴをチャージする。
【００６５】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続されている。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０１を評価する。
【００６６】
本発明のこの実施形態の論理トリー回路１０１は、ＸＯＲ／Equivalence論理機能を実行する。ＸＯＲ機能を実行する場合は、次の出力表（表１５）のようになる。
【表１５】

【００６７】
図１２は、１of２符号化による複数の１of２信号を用いるＯＲ／ＮＯＲ機能のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを理解するであろう。装置１０２は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０３とを備える。複数の入力値Ａ_０およびＡ_１を有する１of２信号と、複数の入力値Ｂ_０およびＢ_１を有する１of２信号が、本発明の１of２符号化を用いて論理トリー回路１０３に接続されている。さらに、複数の出力値Ｏ_０およびＯ_１を有する１of２信号が、本発明の１of２符号化を用いて論理トリー回路１０３に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。装置１０２は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。
【００６８】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージ回路３１のＦＥＴを使用すると、論理トリー回路１０３のＮ−ＦＥＴをチャージする。
【００６９】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０３を評価する。
【００７０】
本発明のこの実施形態の論理トリー回路１０３は、ＯＲ／ＮＯＲ論理機能を実行する。ＯＲ機能を実行する場合は、次の出力表（表１６）のようになる。
【表１６】

【００７１】
図１３は、１of２符号化による１of２信号を用いるＡＮＤ／ＮＡＮＤ機能のための本発明の一実施形態の回路図である。当業者は、一方の機能（関数）が他方の機能（関数）の反転であることを理解するであろう。装置１０４は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０５とを備える。複数の入力値Ａ_０およびＡ_１を有する１of２信号と、複数の入力値Ｂ_０およびＢ_１を有する１of２信号が、本発明の１of２符号化を用いて論理トリー回路１０５に接続されている。複数の出力値Ｏ_０およびＯ_１を有する１of２信号は、本発明の１of２符号化を用いて論理トリー回路１０５に接続されている。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。装置１０４は、共有論理トリーと複数の分離した評価パスを持つ共有入力信号を用いており、特別な機能のための複数の出力のすべてを生成する。
【００７２】
プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージ回路３１のＦＥＴを使用すると、論理トリー回路１０５のＮ−ＦＥＴをチャージする。
【００７３】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレース(races)を避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０５を評価する。
【００７４】
本発明のこの実施形態の論理トリー回路１０５は、ＡＮＤ／ＮＡＮＤ論理機能を実行する。ＡＮＤ機能を実行する場合は、次の出力表（表１７）のようになる。
【表１７】

【００７５】
図１４は、本発明の別の実施形態を示しており、入力信号に２つのセットの１of８信号と、出力信号に１つのセットの１of８信号とを用いており、これらのすべての１of８信号が１of８符号化を用いている。発明のこの実施形態は、８配線論理ゲートを記述し、ａは１of８入力信号、ｂは１of８入力信号、ｏは１of８出力信号である。図１４において、装置２００は、論理トリー回路２０１と、プレチャージ回路３１と、評価回路３６とを備える。１of８入力信号ａは、論理トリー回路に接続され、１of８符号化を用いた複数の入力値Ａ_０、Ａ_１、Ａ_２、Ａ_３、Ａ_４、Ａ_５、Ａ_６、およびＡ_７と、それらに関連した配線とを有する。さらに、１of８入力信号ｂは、論理トリー回路に接続され、１of８符号化を用いた複数の入力値Ｂ_０、Ｂ_１、Ｂ_２、Ｂ_３、Ｂ_４、Ｂ_５、Ｂ_６、およびＢ_７と、それらに関連した配線とを有する。また、１of８出力信号ｏは、論理トリー回路に接続され、１of８符号化を用いた複数の出力値Ｏ_０、Ｏ_１、Ｏ_２、Ｏ_３、Ｏ_４、Ｏ_５、Ｏ_６、およびＯ_７を有する。論理トリー回路２０１は、入力信号に対して論理機能を実行する。論理機能は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。論理トリー回路２０１は、１以上のＦＥＴを有しており、この論理トリーの好適実施形態では、複数のＮチャネルＦＥＴを有する。
【００７６】
これらの出力信号の配線には、当該出力信号に接続された追加の回路の駆動を助ける出力バッファ３４が接続されている。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号を他の回路に直接接続する。
【００７７】
プレチャージ回路３１は、論理トリー回路２０１に接続されており、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、クロックサイクルのプレチャージフェーズの間に論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有している。この論理トリー回路の各評価パスは、固有のプレチャージＰ−ＦＥＴを有している。クロック信号ＣＫは、プレチャージ回路３１に接続されている。クロック信号がローのとき、プレチャージ回路３１のＦＥＴを使用すると、論理トリー回路２０１のＰチャネル−ＦＥＴをチャージする。
【００７８】
評価回路３６は、論理トリー回路に接続され、論理トリー回路の評価を制御する。評価回路３６は、１以上のＦＥＴを有しており、この回路の好適実施形態では１つのＮチャネルＦＥＴを含む。クロック信号ＣＫは、評価回路３６に接続される。ＣＫの高（High）クロック信号は、評価回路にＮチャネルＦＥＴを用いた場合、論理トリー回路３２のＦＥＴを評価する。
【００７９】
図１５は、１ofＮ符号化を用いるＮ−ＮＡＲＹ論理回路のための方法および装置を構成する本発明を示す。本発明の一実施形態は、一般に、論理トリー回路２１１と、プレチャージ回路３１と、評価回路３６とをさらに備える装置２１０を構成する。１ofＮ入力信号ａは、論理トリー回路に接続され、１ofＮ符号化を用いた複数の入力値Ａ_０〜Ａ_Ｎ−１と、それらと関連した配線とを有する。さらに、１ofＮ入力信号ｂは、論理トリー回路に接続され、１ofＮ符号化を用いた複数の入力値Ｂ_０〜Ｂ_Ｎ−１と、それらと関連した配線とを有する。また、１ofＮ出力信号ｏは、論理トリー回路に接続され、１ofＮ符号化を用いる複数の出力値Ｏ_０〜Ｏ_Ｎ−１を有する。本発明のいくつかの実施形態は、すべての信号が１ofＮ信号と同じタイプであることを規定し、一方、他の実施形態は、１ofＮ信号の異なるタイプが混在することを規定する。論理トリー回路２１１は、入力信号に対して論理機能を実行する。論理機能は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceのようなブールの論理機能を含む種々の機能を有することができる。
【００８０】
図１６は、ＭＵＸで選択された多数の機能、例えば、Ｎ−ＮＡＲＹ論理を用いる３：１のディットＭＵＸのための、本発明の一実施形態の回路図である。本発明のこの実施形態は、その機能としてＡＮＤ、ＯＲ、およびＸＯＲを用いる（本発明はもちろん他の機能を用いてもよい）。装置２２０は、プレチャージ回路３１と、論理トリー回路２２１と、評価回路３６とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、別々に各機能を演算するために、離散的な複数のゲートを用い、望ましい機能を選択するために、ＭＵＸを用いる。装置２２０の第１レベルの各ゲートは、入力として、入力信号ａおよびｂに対応する２セットの１of４信号を取り入れ、それらの入力の特定の機能を表す１of４出力信号を作り出す。図１６において、複数の値Ｖ_０、Ｖ_１、Ｖ_２およびＶ_３を有する１of４信号を作り出す第１レベルのゲートは、図６のＯＲゲートのように構成してもよく、複数の値Ｗ_０、Ｗ_１、Ｗ_２およびＷ_３を有する１of４信号を作り出す第１レベルのゲートは、図７のＡＮＤゲートのように構成してもよく、複数の値Ｙ_０、Ｙ_１、Ｙ_２およびＹ_３を有する１of４信号を作り出す第１レベルのゲートは、図８のＸＯＲゲートのように構成してもよい。ＭＵＸ装置２２０の第２レベルは、第１レベルで計算された上記３つの１of４信号の結果を用いる。特定の機能を選択するために、論理トリー回路２２１は、それぞれ指定された機能ＡＮＤ、ＯＲ、およびＸＯＲを選択する複数の値ＡＮＤ、ＯＲ、およびＸＯＲを有する１of３入力信号を用いる。装置２２０の出力は、複数の値Ｚ_０、Ｚ_１、Ｚ_２およびＺ_３を有する１of４出力信号である。
【００８１】
図１７は、多数の機能のための単一のゲートを用いるＭＵＸで選択されたそれらの多数の機能のための本発明の一実施形態の回路図である。本発明のこの実施形態は、その機能としてＡＮＤ、ＯＲ、およびＸＯＲを用いる（本発明はもちろん他の機能を用いてもよい）。装置２３０は、プレチャージ回路３１と、論理トリー回路２３１と、評価回路３６とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、図１６の装置と同一の機能を実行するが、この装置は、図１６の装置よりも効率がよい。なぜならば、複数の入力と複数の出力のある組み合わせがいくつかの機能（例えば、ＡＮＤ：３、ＯＲ：０、ＸＯＲ：０）で同じ結果を作り出すという事実を利用するからである。このことは、評価トリーでノードを共有することを可能にし、全体のトランジスタ数を減らすことができる。もう一つの効率は、実行する機能のＭＵＸの選択が図１６のような別々の装置の代わりに、実際のゲートの一部であることである。これは、別のレベルにおいてＭＵＸの必要性を排除する。また、中間出力が作り出されないので、それは、出力ドライバ要求を減らす。この設計は、前の例の２個に対して、３個のスタック高さを必要とする。それは、このゲートが前の例の個々のゲートよりも短い時間で評価することを示唆する。
【００８２】
本発明は、１of４符号化で１of４信号を用いる２ビット論理回路のための方法および装置であり、４つの論理パスの１つ（ただ１つ）が評価サイクル中アクティブである。本発明は、論理パスのセットを有する第１の１of４入力信号と、論理パスのセットを有する第２の１of４入力信号と、論理パスのセットを有する１of４出力信号が接続する論理トリー回路を備え、これらの信号はすべて１of４符号化を用いている。本発明の好適実施形態は、１of４符号化を用いる。本発明の他の実施形態は、１of２符号化による１of２信号、１of３符号化による１of３信号、１of８符号化による１of８信号の使用を含む。また、一般的実施形態は、１ofＮ符号化による１ofＮ信号を使用する。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能、ＯＲ／ＮＯＲ機能、またはＸＯＲ／Equivalence機能を含む所定の機能を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを持つ単一の共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタをプレチャージするプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備え、両回路は論理トリー回路に接続されている。最後に、クロック信号は、プレチャージ回路と評価回路に接続する。
【００８３】
さらに、本発明は、回路の電力消費と回路の線間キャパシタンスの両方を減らすために、１ofＮ信号を用いる集積回路（ＩＣ）のための方法および装置を含む。本発明は、第１の１ofＮ入力信号と、第２の１ofＮ入力信号と、１つの１ofＮ出力信号に接続された論理トリー回路を備えており、これらの１ofＮ信号が電力消費と線間キャパシタンスを減らす。本発明の他の実施形態は、１of２信号、１of３信号、１of４信号、および１of８信号を使用し、それぞれの信号の複数の配線のうち、１本（だた１本）がアクティブになる。
【００８４】
さらに、本発明は、１of４信号を用いる半導体デバイス内のデータパスで、２ビットの情報をルーティングするための方法および装置を含む。本発明は、半導体デバイス内で１of４符号化による１of４信号をルーティングするための第１、第２、第３、および第４の配線を含む。第１、第２、第３、および第４の配線の１本（ただ１本）の配線が評価サイクル中アクティブとなり、各アクティブな配線は、２ビットに値する情報を表す。また、第１、第２、第３、または第４の配線の１本（ただ１本）の配線がプレチャージサイクル中アクティブとなる。そのデータパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号をルーティングする能力を含む。
【００８５】
本発明の他の実施形態は、この明細書を検討し、あるいは開示された発明を実施した後に、当業者に明白なものとなろう。上述の明細書および実施例は、単なる例示であり、本発明の真の範囲は、添付の特許請求の範囲によって示される。
【図面の簡単な説明】
本発明の理解をさらに助けるために、添付図面は、本発明の特定の特徴を図示する。以下は、添付図面の簡単な説明である。
【図１】 １ビット入力のための従来の二重レールドミノ論理回路のブロック図である。
【図２】 ２ビット入力のための従来の二重レールドミノ論理回路のブロック図である。
【図３】 本発明の効率を図示している。
【図４】 複数の１of４信号を用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図５】 出力バッファの他の回路配置を図示している。
【図６】 複数の１of４信号を用いるディット（dit）（２ビット）装置を持つＮ−ＮＡＲＹ論理回路のＯＲ／ＮＯＲ機能（関数）用の本発明の一実施形態の回路図である。
【図７】 ディット装置を持つＮ−ＮＡＲＹ論理回路のＡＮＤ／ＮＡＮＤ機能（関数）用の本発明の一実施形態の回路図である。
【図８】 ディット装置を持つＮ−ＮＡＲＹ論理回路のＸＯＲ／Equivalence機能（関数）用の本発明の一実施形態の回路図である。
【図９】 複数の１of３信号を用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１０】 複数の１of２信号を用いる２ビット入力のための本発明の一実施形態のブロック図である。
【図１１】 複数の１of２信号を用いる装置のＸＯＲ／Equivalence機能（関数）用の本発明の一実施形態の回路図である。
【図１２】 複数の１of２信号を用いる装置のＯＲ／ＮＯＲ機能（関数）用の本発明の一実施形態の回路図である。
【図１３】 複数の１of２信号を用いる装置のＡＮＤ／ＮＡＮＤ機能（関数）用の本発明の一実施形態の回路図である。
【図１４】 複数の１of８信号を用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１５】 複数の１ofＮ信号を用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１６】 ＭＵＸで選択された多数の機能のための、本発明の一実施形態の回路図である。
【図１７】 複数の機能のための１つのゲートを用いるＭＵＸで選択された機能のための、本発明の一実施形態の回路図である。

Claims (64)

1. 複数の１ofＮ信号を用いる１ofＮ論理回路であり、ここで、各１ofＮ信号は、Ｎ本の配線の束を含み、評価サイクルにおいて、前記束の１本の配線のみがアサートされる１ofＮ論理回路であって、
   １以上の１ofＮ入力信号を評価し、１ofＮ出力信号を作り出す共有論理トリー回路と、
   前記共有論理トリー回路に接続された第１の１ofＮ入力信号と、
   前記共有論理トリー回路に接続された第２の１ofＮ入力信号と、
   前記共有論理トリー回路に接続された１ofＮ出力信号と、
   を有することを特徴とする１ofＮ論理回路。
2. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項１に記載の１ofＮ論理回路。
3. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項１に記載の１ofＮ論理回路。
4. 前記１ofＮ信号は、有効でない値をさらに含み、その場合、前記１ofＮ信号のＮ本の配線の束の配線に、真値であるものはない請求項１に記載の１ofＮ論理回路。
5. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of４信号である請求項１に記載の１ofＮ論理回路。
6. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of３信号である請求項１に記載の１ofＮ論理回路。
7. 複数の１ofＮ信号を用いる１ofＮ論理回路を評価するシステムであり、ここで、各１ofＮ信号は、Ｎ本の配線の束を含み、評価サイクルにおいて、前記束の１本の配線のみがアサートされるシステムであって、
   １以上の１ofＮ入力信号を評価し、１ofＮ出力信号を作り出す共有論理トリー回路と、
   前記共有論理トリー回路に接続された第１の１ofＮ入力信号と、
   前記共有論理トリー回路に接続された第２の１ofＮ入力信号と、
   前記共有論理トリー回路に接続された１ofＮ出力信号と、
   を有することを特徴とするシステム。
8. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項７に記載のシステム。
9. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項７に記載のシステム。
10. 前記１ofＮ信号は、有効でない値をさらに含み、その場合、前記１ofＮ信号のＮ本の配線の束の配線に、真値であるものはない請求項７に記載のシステム。
11. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of４信号である請求項７に記載のシステム。
12. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of３信号である請求項７に記載のシステム。
13. 複数の１ofＮ信号を用いる１ofＮ論理回路を評価する方法であり、ここで、各１ofＮ信号は、Ｎ本の配線の束を含み、評価サイクルにおいて、前記束の１本の配線のみがアサートされる方法であって、
    共有論理トリー回路に接続された第１の１ofＮ入力信号を受けるステップと、
    共有論理トリー回路に接続された第２の１ofＮ入力信号を受けるステップと、
    前記共有論理トリー回路で、前記第１の１ofＮ入力信号と前記第２の１ofＮ入力信号とを評価するステップと、
    前記共有論理トリー回路の評価から、１ofＮ出力信号を作り出し、その１ofＮ出力信号を前記共有論理トリー回路に接続するステップと、
    を有することを特徴とする方法。
14. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項１３に記載の方法。
15. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項１３に記載の方法。
16. 前記１ofＮ信号は、有効でない値をさらに含み、その場合、前記１ofＮ信号のＮ本の配線の束の配線に、真値であるものはない請求項１３に記載の方法。
17. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of４信号である請求項１３に記載の方法。
18. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of３信号である請求項１３に記載の方法。
19. １ofＮ論理回路に、複数の１ofＮ信号を供給する方法であり、ここで、各１ofＮ信号は、Ｎ本の配線の束を含み、評価サイクルにおいて、前記束の１本の配線のみがアサートされる方法であって、
    １以上の１ofＮ入力信号を評価し、１ofＮ出力信号を作り出す共有論理トリー回路を用意するステップと、
    前記共有論理トリー回路に、第１の１ofＮ入力信号を接続するステップと、
    前記共有論理トリー回路に、第２の１ofＮ入力信号を接続するステップと、
    前記共有論理トリー回路に、１ofＮ出力信号を接続するステップと、
    を有することを特徴とする方法。
20. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項１９に記載の方法。
21. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項１９に記載の方法。
22. 前記１ofＮ信号は、有効でない値をさらに含み、その場合、前記１ofＮ信号のＮ本の配線の束の配線に、真値であるものはない請求項１９に記載の方法。
23. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of４信号である請求項１９に記載の方法。
24. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号は、１of３信号である請求項１９に記載の方法。
25. １ofＮ符号化によって、複数の１ofＮ信号を用いる１ofＮ論理回路であって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
    前記共有論理トリー回路に接続された第１の１ofＮ入力信号であって、該第１の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第１の束を含み、該Ｎ本の配線の第１の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値である第１の１ofＮ入力信号と、
    前記共有論理トリー回路に接続された第２の１ofＮ入力信号であって、該第２の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第２の束を含み、該Ｎ本の配線の第２の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値である第２の１ofＮ入力信号と、
    前記共有論理トリー回路に接続された１ofＮ出力信号であって、該１ofＮ出力信号は、異なるセル間でともに経路が決められたＮ本の配線の第３の束を含み、該Ｎ本の配線の第３の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値である１ofＮ出力信号と、
    を有することを特徴とする１ofＮ論理回路。
26. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項２５に記載の１ofＮ論理回路。
27. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項２５に記載の１ofＮ論理回路。
28. 前記１ofＮ符号化は、有効でない値をさらに含み、その場合、前記Ｎ本の配線の第１の束、前記Ｎ本の配線の第２の束、または前記Ｎ本の配線の第３の束の配線に、真値であるものはない請求項２５に記載の１ofＮ論理回路。
29. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた４本の配線の束を含む１of４信号である請求項２５に記載の１ofＮ論理回路。
30. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた３本の配線の束を含む１of３信号である請求項２５に記載の１ofＮ論理回路。
31. １ofＮ符号化によって、複数の１ofＮ信号を用いる１ofＮ論理回路を評価するシステムであって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
    前記共有論理トリー回路に接続された第１の１ofＮ入力信号であって、該第１の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第１の束を含み、該Ｎ本の配線の第１の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値である第１の１ofＮ入力信号と、
    前記共有論理トリー回路に接続された第２の１ofＮ入力信号であって、該第２の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第２の束を含み、該Ｎ本の配線の第２の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値である第２の１ofＮ入力信号と、
    前記共有論理トリー回路に接続された１ofＮ出力信号であって、該１ofＮ出力信号は、異なるセル間でともに経路が決められたＮ本の配線の第３の束を含み、該Ｎ本の配線の第３の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値である１ofＮ出力信号と、
    を有することを特徴とするシステム。
32. 論理評価は、前記共有論理トリー回路が、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価することを意味する請求項３１に記載のシステム。
33. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項３１に記載のシステム。
34. 前記１ofＮ符号化は、有効でない値をさらに含み、その場合、前記Ｎ本の配線の第１の束、前記Ｎ本の配線の第２の束、または前記Ｎ本の配線の第３の束の配線に、真値であるものはない請求項３１に記載のシステム。
35. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた４本の配線の束を含む１of４信号である請求項３１に記載のシステム。
36. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた３本の配線の束を含む１of３信号である請求項３１に記載のシステム。
37. １ofＮ符号化によって、複数の１ofＮ信号を用いる１ofＮ論理回路を評価する方法であって、
    共有論理トリー回路に接続された第１の１ofＮ入力信号を受けるステップであって、該第１の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第１の束を含み、該Ｎ本の配線の第１の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に接続された第２の１ofＮ入力信号を受けるステップであって、該第２の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第２の束を含み、該Ｎ本の配線の第２の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路で、前記第１の１ofＮ入力信号と前記第２の１ofＮ入力信号とを評価するステップと、
    前記共有論理トリー回路に接続された１ofＮ出力信号を作り出すステップであって、該１ofＮ出力信号は、異なるセル間でともに経路が決められたＮ本の配線の第３の束を含み、該Ｎ本の配線の第３の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    を有することを特徴とする方法。
38. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項３７に記載の方法。
39. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項３７に記載の方法。
40. 前記１ofＮ符号化は、有効でない値をさらに含み、その場合、前記Ｎ本の配線の第１の束、前記Ｎ本の配線の第２の束、または前記Ｎ本の配線の第３の束の配線に、真値であるものはない請求項３７に記載の方法。
41. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた４本の配線の束を含む１of４信号である請求項３７に記載の方法。
42. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた３本の配線の束を含む１of３信号である請求項３７に記載の方法。
43. １ofＮ符号化を用いて、複数の１ofＮ信号を１ofＮ論理回路に供給する方法であって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を用意するステップと、
    前記共有論理トリー回路に、第１の１ofＮ入力信号を接続するステップであって、該第１の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第１の束を含み、該Ｎ本の配線の第１の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に、第２の１ofＮ入力信号を接続するステップであって、該第２の１ofＮ入力信号は、異なるセル間でともに経路が決められたＮ本の配線の第２の束を含み、該Ｎ本の配線の第２の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に、１ofＮ出力信号を接続するステップであって、該１ofＮ出力信号は、異なるセル間でともに経路が決められたＮ本の配線の第３の束を含み、該Ｎ本の配線の第３の束によって伝達される情報の複数の値を指示するために、１ofＮ符号化を用いるとともに、前記Ｎ本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    を有することを特徴とする方法。
44. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項４３に記載の方法。
45. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項４３に記載の方法。
46. 前記１ofＮ符号化は、有効でない値をさらに含み、その場合、前記Ｎ本の配線の第１の束、前記Ｎ本の配線の第２の束、または前記Ｎ本の配線の第３の束の配線に、真値であるものはない請求項４３に記載の方法。
47. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた４本の配線の束を含む１of４信号である請求項４３に記載の方法。
48. 前記第１の１ofＮ入力信号、前記第２の１ofＮ入力信号、または前記１ofＮ出力信号の、前記１ofＮ信号は、ともに経路が決められた３本の配線の束を含む１of３信号である請求項４３に記載の方法。
49. 複数の１of４信号を用いる論理回路であって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
    前記共有論理トリー回路に接続された第１の１of４入力信号であって、該第１の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第１の束を含み、該４本の配線の第１の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値である第１の１of４入力信号と、
    前記共有論理トリー回路に接続された第２の１of４入力信号であって、該第２の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第２の束を含み、該４本の配線の第２の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値である第２の１of４入力信号と、
    前記共有論理トリー回路に接続された１of４出力信号であって、該１of４出力信号は、異なるセル間でともに経路が決められた４本の配線の第３の束を含み、該４本の配線の第３の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値である１of４出力信号と、
    を有することを特徴とする論理回路。
50. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項４９に記載の論理回路。
51. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項４９に記載の論理回路。
52. 前記１of４符号化は、有効でない値をさらに含み、その場合、前記４本の配線の第１の束、前記４本の配線の第２の束、または前記４本の配線の第３の束の配線に、真値であるものはない請求項４９に記載の論理回路。
53. 複数の１of４信号を用いる論理回路を評価するシステムであって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
    前記共有論理トリー回路に接続された第１の１of４入力信号であって、該第１の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第１の束を含み、該４本の配線の第１の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値である第１の１of４入力信号と、
    前記共有論理トリー回路に接続された第２の１of４入力信号であって、該第２の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第２の束を含み、該４本の配線の第２の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値である第２の１of４入力信号と、
    前記共有論理トリー回路に接続された１of４出力信号であって、該１of４出力信号は、異なるセル間でともに経路が決められた４本の配線の第３の束を含み、該４本の配線の第３の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値である１of４出力信号と、
    を有することを特徴とするシステム。
54. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項５３に記載のシステム。
55. 前記共有論理トリー回路に接続された単一の評価装置をさらに備える請求項５３に記載のシステム。
56. 前記１of４符号化は、有効でない値をさらに含み、その場合、前記４本の配線の第１の束、前記４本の配線の第２の束、または前記４本の配線の第３の束の配線に、真値であるものはない請求項５３に記載のシステム。
57. 複数の１of４信号を用いる論理回路を評価する方法であって、
    共有論理トリー回路に接続された第１の１of４入力信号を受けるステップであって、該第１の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第１の束を含み、該４本の配線の第１の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に接続された第２の１of４入力信号を受けるステップであって、該第２の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第２の束を含み、該４本の配線の第２の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路で、前記第１の１of４入力信号と前記第２の１of４入力信号とを評価するステップと、
    前記共有論理トリー回路に接続された１of４出力信号を作り出すステップであって、該１of４出力信号は、異なるセル間でともに経路が決められた４本の配線の第３の束を含み、該４本の配線の第３の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    を有することを特徴とする方法。
58. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項５７に記載の方法。
59. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項５７に記載の方法。
60. 前記１of４符号化は、有効でない値をさらに含み、その場合、前記４本の配線の第１の束、前記４本の配線の第２の束、または前記４本の配線の第３の束の配線に、真値であるものはない請求項５７に記載の方法。
61. 複数の１of４信号を論理回路に供給する方法であって、
    １以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を用意するステップと、
    前記共有論理トリー回路に、第１の１of４入力信号を接続するステップであって、該第１の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第１の束を含み、該４本の配線の第１の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第１の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に、第２の１of４入力信号を接続するステップであって、該第２の１of４入力信号は、異なるセル間でともに経路が決められた４本の配線の第２の束を含み、該４本の配線の第２の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第２の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    前記共有論理トリー回路に、１of４出力信号を接続するステップであって、該１of４出力信号は、異なるセル間でともに経路が決められた４本の配線の第３の束を含み、該４本の配線の第３の束によって伝達される情報の複数の値を指示するために、１of４符号化を用いるとともに、前記４本の配線の第３の束の１本の配線のみが評価サイクルにおいて真値であるステップと、
    を有することを特徴とする方法。
62. 前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／Equivalenceを含む機能から選択された機能を評価する請求項６１に記載の方法。
63. 前記共有論理トリー回路に接続された単一の評価装置をさらに有する請求項６１に記載の方法。
64. 前記１of４符号化は、有効でない値をさらに含み、その場合、前記４本の配線の第１の束、前記４本の配線の第２の束、または前記４本の配線の第３の束の配線に、真値であるものはない請求項６１に記載の方法。

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