JP3381205B2 - Ｃｍｏｓ多値論理回路 - Google Patents
Ｃｍｏｓ多値論理回路Info
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- JP3381205B2 JP3381205B2 JP01494694A JP1494694A JP3381205B2 JP 3381205 B2 JP3381205 B2 JP 3381205B2 JP 01494694 A JP01494694 A JP 01494694A JP 1494694 A JP1494694 A JP 1494694A JP 3381205 B2 JP3381205 B2 JP 3381205B2
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Description
【０００１】
【産業上の利用分野】本発明は、全体をＣＭＯＳ回路で
構成し、ｎ値の論理信号を入力してｎ＋１個の電圧で識
別するＣＭＯＳ多値論理回路に関するものである。
構成し、ｎ値の論理信号を入力してｎ＋１個の電圧で識
別するＣＭＯＳ多値論理回路に関するものである。
【０００２】
【従来の技術】従来の大半のＣＭＯＳ論理回路は、２値
の論理信号を扱うものであった。ＣＭＯＳ論理回路は直
流電流が流れない低消費電力性の特徴を有するため、Ｌ
ＳＩの構成デバイスとして広く適用されてきた。
の論理信号を扱うものであった。ＣＭＯＳ論理回路は直
流電流が流れない低消費電力性の特徴を有するため、Ｌ
ＳＩの構成デバイスとして広く適用されてきた。
【０００３】しかしながら、複雑で膨大な機能が要求さ
れる最近のＬＳＩでは、構成ゲート数が増大し、ゲート
間を接続し信号を伝搬する配線量が増大するため、ＬＳ
Ｉのチップ面積やＬＳＩのような電子部品を実装するボ
ード面積が大型化したり、あるいは機能を構成する論理
の段数が増大して、電子部品の高速性が阻害される欠点
があった。
れる最近のＬＳＩでは、構成ゲート数が増大し、ゲート
間を接続し信号を伝搬する配線量が増大するため、ＬＳ
Ｉのチップ面積やＬＳＩのような電子部品を実装するボ
ード面積が大型化したり、あるいは機能を構成する論理
の段数が増大して、電子部品の高速性が阻害される欠点
があった。
【０００４】従来から、ＬＳＩの代表的なデバイスとし
て広く使用されているＣＭＯＳは、その高集積性と低消
費電力性が両立できる特性を生かして、多値論理回路へ
の適用がが提案されている。
て広く使用されているＣＭＯＳは、その高集積性と低消
費電力性が両立できる特性を生かして、多値論理回路へ
の適用がが提案されている。
【０００５】しかしながら、これら従来のＣＭＯＳ多値
論理回路では、（１）ＣＭＯＳの転送ゲートや単体のｐ
ＭＯＳ、ｎＭＯＳトランジスタ等をアナログスイッチと
して用いたり（特開昭６１−３５６２８）、（２）しき
い値電圧の異なるＭＯＳトランジスタを複数組み合せて
多値のレベル検出回路を構成する（特開昭６１−２０８
９２２、特開昭６３−４２２２１）こと等により、ＣＭ
ＯＳ多値論理回路を構成することが多かった。
論理回路では、（１）ＣＭＯＳの転送ゲートや単体のｐ
ＭＯＳ、ｎＭＯＳトランジスタ等をアナログスイッチと
して用いたり（特開昭６１−３５６２８）、（２）しき
い値電圧の異なるＭＯＳトランジスタを複数組み合せて
多値のレベル検出回路を構成する（特開昭６１−２０８
９２２、特開昭６３−４２２２１）こと等により、ＣＭ
ＯＳ多値論理回路を構成することが多かった。
【０００６】また、（３）ＣＭＯＳドミノ回路として、
高速性と構成素子数の低減とが可能な２値論理のＣＭＯ
Ｓダイナミック回路が、１９８１年にベル研から提案さ
れた（特開昭６３−６７８１８）。
高速性と構成素子数の低減とが可能な２値論理のＣＭＯ
Ｓダイナミック回路が、１９８１年にベル研から提案さ
れた（特開昭６３−６７８１８）。
【０００７】このＣＭＯＳドミノ回路は、図１６に示す
ように、単一電源電圧（Ｖｄｄ＝５Ｖ）で動作するもの
で、クロック信号ＣＫで単体のｐＭＯＳトランジスタＰ
１００、ｎＭＯＳトランジスタＮ１００のゲート電極を
制御して、ｐＭＯＳトランジスタＰ１０６とｎＭＯＳト
ランジスタＮ１０１のゲート電極のノードキャパシタに
電荷をプリチャージすることにより、信号電位を保持
し、ダイナミックな動作を行なう点に特徴がある。
ように、単一電源電圧（Ｖｄｄ＝５Ｖ）で動作するもの
で、クロック信号ＣＫで単体のｐＭＯＳトランジスタＰ
１００、ｎＭＯＳトランジスタＮ１００のゲート電極を
制御して、ｐＭＯＳトランジスタＰ１０６とｎＭＯＳト
ランジスタＮ１０１のゲート電極のノードキャパシタに
電荷をプリチャージすることにより、信号電位を保持
し、ダイナミックな動作を行なう点に特徴がある。
【０００８】このＣＭＯＳドミノ回路では、ｐＭＯＳト
ランジスタＰ１０１〜Ｐ１０５のゲート電極に入力信号
Ｉ１〜Ｉ５を入力させると、トランジスタＰ１０６、Ｎ
１０１のドレイン電極共通接続点である出力端子ＯＵＴ
に、 ＯＵＴ＝Ｉ１・Ｉ２・Ｉ３＋Ｉ４・Ｉ５ なる出力信号を取り出すことができる。
ランジスタＰ１０１〜Ｐ１０５のゲート電極に入力信号
Ｉ１〜Ｉ５を入力させると、トランジスタＰ１０６、Ｎ
１０１のドレイン電極共通接続点である出力端子ＯＵＴ
に、 ＯＵＴ＝Ｉ１・Ｉ２・Ｉ３＋Ｉ４・Ｉ５ なる出力信号を取り出すことができる。
【０００９】
【発明が解決しようとする課題】ところが、上記（１）
については、波形再生能力がないアナログスイッチを多
段に接続することは速度的、ノイズマージン的に不利で
あり、（２）については、しきい値電圧が異なる複数の
ＣＭＯＳトランジスタを同時に製造することは既存のＣ
ＭＯＳプロセスとの整合性が悪い、等の欠点があった。
については、波形再生能力がないアナログスイッチを多
段に接続することは速度的、ノイズマージン的に不利で
あり、（２）については、しきい値電圧が異なる複数の
ＣＭＯＳトランジスタを同時に製造することは既存のＣ
ＭＯＳプロセスとの整合性が悪い、等の欠点があった。
【００１０】また、（３）のＣＭＯＳドミノ回路は、ｐ
ＭＯＳトランジスタを主体として構成されているので、
信号の立上りと立下がりのバランスをとることが困難で
あり、またＣＭＯＳ構造に比べてレイアウトのバランス
がとり難く、ＣＡＤでの扱が困難であった。
ＭＯＳトランジスタを主体として構成されているので、
信号の立上りと立下がりのバランスをとることが困難で
あり、またＣＭＯＳ構造に比べてレイアウトのバランス
がとり難く、ＣＡＤでの扱が困難であった。
【００１１】本発明の目的は、ＣＭＯＳ構造を採用し、
そのＣＭＯＳ特有の低消費電力性を行かしつつ、高速性
およびノイズマージンを損なわず、かつ通常のＣＭＯＳ
プロセスで容易に製造可能としたＣＭＯＳ多値論理回路
を提供することである。
そのＣＭＯＳ特有の低消費電力性を行かしつつ、高速性
およびノイズマージンを損なわず、かつ通常のＣＭＯＳ
プロセスで容易に製造可能としたＣＭＯＳ多値論理回路
を提供することである。
【００１２】
【００１３】
【課題を解決するための手段】請求項１に係る発明は、
ＣＭＯＳを用いて構成され、ｎ＋１個の電源端子により
０番目からｎ番目にかけて電圧値が順次大きくなり、又
は順次小さくなるｎ＋１個の電圧が供給され、かつ入力
するｎ値の論理信号を上記ｎ＋１個の電圧で識別する多
値論理回路であって、ソース電極が上記ｎ＋１個の電源
端子のうちの０番目の電線端子に接続され、ドレイン電
極が出力端子に接続され、ゲート電極がクロック信号で
制御される第１導電型の第１ＭＯＳトランジスタと、上
記ｎ＋１個の電源端子と又は上記０番目の電源端子を除
いたｎ個の電源端子と上記出力端子との間に接続された
ＭＯＳ論理部とからなり、 上記ｎ＋１個の電源端子のう
ちのｊ番目の電源端子に、ソース電極とドレイン電極と
からなる出力側が直列接続された上記第１導電型と反対
導電型の第２導電型の第２、第３ＭＯＳトランジスタ
と、上記ｎ＋１個の電源端子のうちのｎ番目の電源端子
にソース電極が接続された上記第２導電型の第４ＭＯＳ
トランジスタと、上記ｎ＋１個の電源端子のうちの０番
目又はｉ番目の電源端子にソース電極が接続され、ドレ
イン電極が上記第４ＭＯＳトランジスタのドレイン電極
と共通接続された上記第１導電型の第５ＭＯＳトランジ
スタと、を具備し、上記第２、第３ＭＯＳトランジスタ
の一方のトランジスタのゲート電極を上記ｎ値の論理信
号が入力する第１入力端子に接続し、他方のトランジス
タのゲート電極を上記第４、第５ＭＯＳトランジスタの
ドレイン電極共通接続部に接続し、上記第４ＭＯＳトラ
ンジスタのゲート電極に上記クロック信号を反転したク
ロック反転信号を入力させ、上記第５ＭＯＳトランジス
タのゲート電極に上記ｎ値の論理信号が入力する第２入
力端子を接続し、これら第２乃至第５ＭＯＳトランジス
タからなる回路を基本形要素として、１又は２以上の該
基本形要素の上記第２、第３ＭＯＳトランジスタのうち
の上記電源端子に接続されない側のトランジスタのドレ
イン電極を上記出力端子に対してワイアードオア接続し
て構成した回路を、上記ＭＯＳ論理部に含め、上記ＭＯ
Ｓ論理部が、上記入力するｎ値の論理信号の電圧レベル
を識別し、該識別結果に応じて、上記出力端子と上記ｎ
個の電源端子のうちの１個の電源端子との間のみを選択
的に導通させ、又は上記ｎ個の全ての電源端子との間を
非導通とし、上記出力端子に上記ｎ値の論理信号に応じ
て上記ｎ＋１個の電圧のうちの１つの電圧を出力するこ
とを特徴とするＣＭＯＳ多値論理回路とした。
ＣＭＯＳを用いて構成され、ｎ＋１個の電源端子により
０番目からｎ番目にかけて電圧値が順次大きくなり、又
は順次小さくなるｎ＋１個の電圧が供給され、かつ入力
するｎ値の論理信号を上記ｎ＋１個の電圧で識別する多
値論理回路であって、ソース電極が上記ｎ＋１個の電源
端子のうちの０番目の電線端子に接続され、ドレイン電
極が出力端子に接続され、ゲート電極がクロック信号で
制御される第１導電型の第１ＭＯＳトランジスタと、上
記ｎ＋１個の電源端子と又は上記０番目の電源端子を除
いたｎ個の電源端子と上記出力端子との間に接続された
ＭＯＳ論理部とからなり、 上記ｎ＋１個の電源端子のう
ちのｊ番目の電源端子に、ソース電極とドレイン電極と
からなる出力側が直列接続された上記第１導電型と反対
導電型の第２導電型の第２、第３ＭＯＳトランジスタ
と、上記ｎ＋１個の電源端子のうちのｎ番目の電源端子
にソース電極が接続された上記第２導電型の第４ＭＯＳ
トランジスタと、上記ｎ＋１個の電源端子のうちの０番
目又はｉ番目の電源端子にソース電極が接続され、ドレ
イン電極が上記第４ＭＯＳトランジスタのドレイン電極
と共通接続された上記第１導電型の第５ＭＯＳトランジ
スタと、を具備し、上記第２、第３ＭＯＳトランジスタ
の一方のトランジスタのゲート電極を上記ｎ値の論理信
号が入力する第１入力端子に接続し、他方のトランジス
タのゲート電極を上記第４、第５ＭＯＳトランジスタの
ドレイン電極共通接続部に接続し、上記第４ＭＯＳトラ
ンジスタのゲート電極に上記クロック信号を反転したク
ロック反転信号を入力させ、上記第５ＭＯＳトランジス
タのゲート電極に上記ｎ値の論理信号が入力する第２入
力端子を接続し、これら第２乃至第５ＭＯＳトランジス
タからなる回路を基本形要素として、１又は２以上の該
基本形要素の上記第２、第３ＭＯＳトランジスタのうち
の上記電源端子に接続されない側のトランジスタのドレ
イン電極を上記出力端子に対してワイアードオア接続し
て構成した回路を、上記ＭＯＳ論理部に含め、上記ＭＯ
Ｓ論理部が、上記入力するｎ値の論理信号の電圧レベル
を識別し、該識別結果に応じて、上記出力端子と上記ｎ
個の電源端子のうちの１個の電源端子との間のみを選択
的に導通させ、又は上記ｎ個の全ての電源端子との間を
非導通とし、上記出力端子に上記ｎ値の論理信号に応じ
て上記ｎ＋１個の電圧のうちの１つの電圧を出力するこ
とを特徴とするＣＭＯＳ多値論理回路とした。
【００１４】請求項２に係る発明は、ＣＭＯＳを用いて
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、上記ｎ＋１個の電源端子のうちのｊ番目の電源
端子に、ソース電極とドレイン電極とからなる出力側が
直列接続された上記第１導電型と反対導電型の第２導電
型の第２、第３ＭＯＳトランジスタと、上記ｎ＋１個の
電源端子のうちのｎ番目の電源端子にソース電極が接続
された上記第２導電型の第４ＭＯＳトランジスタと、上
記ｎ＋１個の電源端子のうちのｉ番目の電源端子と上記
第４ＭＯＳトランジスタのドレイン電極との間に、ソー
ス電極とドレイン電極とからなる出力側が直列接続され
た上記第１導電型の第５、第６ＭＯＳトランジスタと、
上記ｎ＋１個の電源端子のうちのｊ又はｋ番目の電瀕端
子にソース電極が接続された上記第２導電型の第７ＭＯ
Ｓトランジスタと、上記０番目の電源端子にソース電極
が接続され、ドレイン電極が上記第７ＭＯＳトランジス
タのドレイン電極と共通接続された上記第１導電型の第
８ＭＯＳトランジスタと、を具備し、上記第２、第３Ｍ
ＯＳトランジスタの一方のトランジスタのゲート電極を
上記ｎ値の論理信号が入力する第１入力端子に接続し、
他方のトランジスタのゲート電極を上記第４、第５ＭＯ
Ｓトランジスタのドレイン電極共通接続部に接続し、上
記第４ＭＯＳトランジスタのゲート電極に上記クロック
信号を反転したクロック反転信号を入力させ、上記第
５、第６ＭＯＳトランジスタの一方のトランジスタのゲ
ート電極を上記ｎ値の論理信号が入力する第２入力端子
に接続し、他方のトランジスタのゲート電極を上記第
７、第８ＭＯＳトランジスタのドレイン電極共通接続部
に接続し、上記第７ＭＯＳトランジスタのゲート電極に
上記ｎ値の論理信号が入力する第３入力端子を接続し、
上記第８ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を入力させ、これら第２乃至第８ＭＯＳトランジ
スタからなる回路を拡張形要素として、１又は２以上の
該拡張形要素の上記第２、第３ＭＯＳトランジスタのう
ちの上記電源端子に接続されない側のトランジスタのド
レイン電極を上記出力端子に対してワイアードオア接続
して構成した回路を、上記ＭＯＳ論理部に含め、上記Ｍ
ＯＳ論理部が、上記入力するｎ値の論理信号の電圧レベ
ルを識別し、該識別結果に応じて、上記出力端子と上記
ｎ個の電源端子のうちの１個の電源端子との間のみを選
択的に導通させ、又は上記ｎ個の全ての電源端子との間
を非導通とし、上記出力端子に上記ｎ値の論理信号に応
じて上記ｎ＋１個の電圧のうちの１つの電圧を出力する
ことを特徴とするＣＭＯＳ多値論理回路。
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、上記ｎ＋１個の電源端子のうちのｊ番目の電源
端子に、ソース電極とドレイン電極とからなる出力側が
直列接続された上記第１導電型と反対導電型の第２導電
型の第２、第３ＭＯＳトランジスタと、上記ｎ＋１個の
電源端子のうちのｎ番目の電源端子にソース電極が接続
された上記第２導電型の第４ＭＯＳトランジスタと、上
記ｎ＋１個の電源端子のうちのｉ番目の電源端子と上記
第４ＭＯＳトランジスタのドレイン電極との間に、ソー
ス電極とドレイン電極とからなる出力側が直列接続され
た上記第１導電型の第５、第６ＭＯＳトランジスタと、
上記ｎ＋１個の電源端子のうちのｊ又はｋ番目の電瀕端
子にソース電極が接続された上記第２導電型の第７ＭＯ
Ｓトランジスタと、上記０番目の電源端子にソース電極
が接続され、ドレイン電極が上記第７ＭＯＳトランジス
タのドレイン電極と共通接続された上記第１導電型の第
８ＭＯＳトランジスタと、を具備し、上記第２、第３Ｍ
ＯＳトランジスタの一方のトランジスタのゲート電極を
上記ｎ値の論理信号が入力する第１入力端子に接続し、
他方のトランジスタのゲート電極を上記第４、第５ＭＯ
Ｓトランジスタのドレイン電極共通接続部に接続し、上
記第４ＭＯＳトランジスタのゲート電極に上記クロック
信号を反転したクロック反転信号を入力させ、上記第
５、第６ＭＯＳトランジスタの一方のトランジスタのゲ
ート電極を上記ｎ値の論理信号が入力する第２入力端子
に接続し、他方のトランジスタのゲート電極を上記第
７、第８ＭＯＳトランジスタのドレイン電極共通接続部
に接続し、上記第７ＭＯＳトランジスタのゲート電極に
上記ｎ値の論理信号が入力する第３入力端子を接続し、
上記第８ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を入力させ、これら第２乃至第８ＭＯＳトランジ
スタからなる回路を拡張形要素として、１又は２以上の
該拡張形要素の上記第２、第３ＭＯＳトランジスタのう
ちの上記電源端子に接続されない側のトランジスタのド
レイン電極を上記出力端子に対してワイアードオア接続
して構成した回路を、上記ＭＯＳ論理部に含め、上記Ｍ
ＯＳ論理部が、上記入力するｎ値の論理信号の電圧レベ
ルを識別し、該識別結果に応じて、上記出力端子と上記
ｎ個の電源端子のうちの１個の電源端子との間のみを選
択的に導通させ、又は上記ｎ個の全ての電源端子との間
を非導通とし、上記出力端子に上記ｎ値の論理信号に応
じて上記ｎ＋１個の電圧のうちの１つの電圧を出力する
ことを特徴とするＣＭＯＳ多値論理回路。
【００１５】請求項３に係る発明は、ＣＭＯＳを用いて
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、ソース電極が上記ｎ＋１個の電源端子のうちの
ｊ番目の電源端子に接続された上記第１導電型と反対導
電型の第２導電型の第２ＭＯＳトランジスタと、上記ｎ
＋１個の電源端子のうちのｎ番目の電源端子にソース電
極が接続された上記第２導電型の第３ＭＯＳトランジス
タと、上記ｎ＋１個の電源端子のうちの０番目又はｉ番
目の電源端子にソース電極が接続され、ドレイン電極が
上記第３ＭＯＳトランジスタのドレイン電極に共通接続
された上記第１導電型の第４ＭＯＳトランジスタと、ド
レイン電極、ソース電極が上記第４ＭＯＳトランジスタ
のドレイン電極、ソース電極に共通接続された第１導電
型の第５ＭＯＳトランジスタと、を具備し、上記第２Ｍ
ＯＳトランジスタのゲート電極を上記第３、第４ＭＯＳ
トランジスタのドレイン共通接続部に接続し、上記第３
ＭＯＳトランジスタのゲート電極に上記クロック信号を
反転したクロック反転信号を入力させ、上記第４ＭＯＳ
トランジスタのゲート電極を上記ｎ値の論理信号が入力
する第１入力端子に接続し、上記第５ＭＯＳトランジス
タのゲート電極を上記ｎ値の論理信号が入力する第２入
力端子に接続し、これら第２乃至第５ＭＯＳトランジス
タからなる回路を基本形要素として、１又は２以上の該
基本形要素の上記第２トランジスタのドレイン電極を上
記出力端子に対してワイアードオア接続して構成した回
路を、上記ＭＯＳ論理部に含め、上記ＭＯＳ論理部が、
上記入力するｎ値の論理信号の電圧レベルを識別し、該
識別結果に応じて、上記出力端子と上記ｎ個の電源端子
のうちの１個の電源端子との間のみを選択的に導通さ
せ、又は上記ｎ個の全ての電源端子との間を非導通と
し、上記出力端子に上記ｎ値の論理信号に応じて上記ｎ
＋１個の電圧のうちの１つの電圧を出力することを特徴
とするＣＭＯＳ多値論理回路とした。
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、ソース電極が上記ｎ＋１個の電源端子のうちの
ｊ番目の電源端子に接続された上記第１導電型と反対導
電型の第２導電型の第２ＭＯＳトランジスタと、上記ｎ
＋１個の電源端子のうちのｎ番目の電源端子にソース電
極が接続された上記第２導電型の第３ＭＯＳトランジス
タと、上記ｎ＋１個の電源端子のうちの０番目又はｉ番
目の電源端子にソース電極が接続され、ドレイン電極が
上記第３ＭＯＳトランジスタのドレイン電極に共通接続
された上記第１導電型の第４ＭＯＳトランジスタと、ド
レイン電極、ソース電極が上記第４ＭＯＳトランジスタ
のドレイン電極、ソース電極に共通接続された第１導電
型の第５ＭＯＳトランジスタと、を具備し、上記第２Ｍ
ＯＳトランジスタのゲート電極を上記第３、第４ＭＯＳ
トランジスタのドレイン共通接続部に接続し、上記第３
ＭＯＳトランジスタのゲート電極に上記クロック信号を
反転したクロック反転信号を入力させ、上記第４ＭＯＳ
トランジスタのゲート電極を上記ｎ値の論理信号が入力
する第１入力端子に接続し、上記第５ＭＯＳトランジス
タのゲート電極を上記ｎ値の論理信号が入力する第２入
力端子に接続し、これら第２乃至第５ＭＯＳトランジス
タからなる回路を基本形要素として、１又は２以上の該
基本形要素の上記第２トランジスタのドレイン電極を上
記出力端子に対してワイアードオア接続して構成した回
路を、上記ＭＯＳ論理部に含め、上記ＭＯＳ論理部が、
上記入力するｎ値の論理信号の電圧レベルを識別し、該
識別結果に応じて、上記出力端子と上記ｎ個の電源端子
のうちの１個の電源端子との間のみを選択的に導通さ
せ、又は上記ｎ個の全ての電源端子との間を非導通と
し、上記出力端子に上記ｎ値の論理信号に応じて上記ｎ
＋１個の電圧のうちの１つの電圧を出力することを特徴
とするＣＭＯＳ多値論理回路とした。
【００１６】請求項４に係る発明は、ＣＭＯＳを用いて
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、上記ｎ＋１個の電源端子のうちのｊ番目の電源
端子にソース電極が接続された上記第１導電型と反対導
電型の第２導電型の第２ＭＯＳトランジスタと、上記ｎ
＋１個の電源端子のうちのｎ番目の電源端子にソース電
極が接続された上記第２導電型の第３ＭＯＳトランジス
タと、上記ｎ＋１個の電源端子のうちのｉ番目の電源端
子と上記第３ＭＯＳトランジスタのドレイン電極との間
に、ソース電極とドレイン電極とからなる出力側が直列
接続された上記第１導電型の第４、第５ＭＯＳトランジ
スタと、上記ｎ＋１個の電源端子のうちｊ又はｋ番目の
電済端子に、ソース電極とドレイン電極からなる出力側
が直列接続された上記第２導電型の第６、第７トランジ
スタと、上記０番目の電源端子にソース電極が接続さ
れ、ドレイン電極が上記第６、７ＭＯＳトランジスタの
うちの上記電源端子に接続されない側のトランジスタの
ドレイン電極と共通接続された上記第１の導電型の第８
ＭＯＳトランジスタと、上記第３ＭＯＳトランジスタの
ドレイン電極にドレイン電極が接続され、上記第４、第
５ＭＯＳトランジスタの出力側の共通接続点にソース電
極が接続された上記第１導電型の第９ＭＯＳトランジス
タと、を具備し、上記第２ＭＯＳトランジスタのゲート
電極を上記第３ＭＯＳトランジスタのドレイン電極に接
続し、上記第３ＭＯＳトランジスタのゲート電極に上記
クロック信号を反転したクロック反転信号を入力させ、
上記第４、第５ＭＯＳトランジスタのうちの上記第３Ｍ
ＯＳトランジスタのドレイン電極とドレイン電極が共通
接続される一方のトランジスタのゲート電極を上記ｎ値
の論理信号が入力する第１入力端子に接続し、他方のト
ランジスタのゲート電極を上記第８ＭＯＳトランジスタ
のドレイン電極に接続し、上記第６、第７ＭＯＳトラン
ジスタの一方のトランジスタのゲート電極を上記第１入
力端子に接続するととにも、他方のトランジスタのゲー
ト電極を上記ｎ値の論理信号が入力する第２入力端子に
接続し、上記第８ＭＯＳトランジスタのゲート電極に上
記クロック信号を入力させ、上記第９ＭＯＳトランジス
タのゲート電極に上記第２出力端子に接続し、これら第
２乃至第９ＭＯＳトランジスタからなる回路を拡張形要
素として、１又は２以上の該拡張形要素の上記第２トラ
ンジスタのドレイン電極を上記出力端子に対してワイア
ードオア接続して構成した回路を、上記ＭＯＳ論理部に
含め、上記ＭＯＳ論理部が、上記入力するｎ値の論理信
号の電圧レベルを識別し、該識別結果に応じて、上記出
力端子と上記ｎ個の電源端子のうちの１個の電源端子と
の間のみを選択的に導通させ、又は上記ｎ個の全ての電
源端子との間を非導通とし、上記出力端子に上記ｎ値の
論理信号に応じて上記ｎ＋１個の電圧のうちの１つの電
圧を出力することを特徴とするＣＭＯＳ多値論理回路と
した。
構成され、ｎ＋１個の電源端子により０番目からｎ番目
にかけて電圧値が順次大きくなり、又は順次小さくなる
ｎ＋１個の電圧が供給され、かつ入力するｎ値の論理信
号を上記ｎ＋１個の電圧で識別する多値論理回路であっ
て、ソース電極が上記ｎ＋１個の電源端子のうちの０番
目の電線端子に接続され、ドレイン電極が出力端子に接
続され、ゲート電極がクロック信号で制御される第１導
電型の第１ＭＯＳトランジスタと、上記ｎ＋１個の電源
端子と又は上記０番目の電源端子を除いたｎ個の電源端
子と上記出力端子との間に接続されたＭＯＳ論理部とか
らなり、上記ｎ＋１個の電源端子のうちのｊ番目の電源
端子にソース電極が接続された上記第１導電型と反対導
電型の第２導電型の第２ＭＯＳトランジスタと、上記ｎ
＋１個の電源端子のうちのｎ番目の電源端子にソース電
極が接続された上記第２導電型の第３ＭＯＳトランジス
タと、上記ｎ＋１個の電源端子のうちのｉ番目の電源端
子と上記第３ＭＯＳトランジスタのドレイン電極との間
に、ソース電極とドレイン電極とからなる出力側が直列
接続された上記第１導電型の第４、第５ＭＯＳトランジ
スタと、上記ｎ＋１個の電源端子のうちｊ又はｋ番目の
電済端子に、ソース電極とドレイン電極からなる出力側
が直列接続された上記第２導電型の第６、第７トランジ
スタと、上記０番目の電源端子にソース電極が接続さ
れ、ドレイン電極が上記第６、７ＭＯＳトランジスタの
うちの上記電源端子に接続されない側のトランジスタの
ドレイン電極と共通接続された上記第１の導電型の第８
ＭＯＳトランジスタと、上記第３ＭＯＳトランジスタの
ドレイン電極にドレイン電極が接続され、上記第４、第
５ＭＯＳトランジスタの出力側の共通接続点にソース電
極が接続された上記第１導電型の第９ＭＯＳトランジス
タと、を具備し、上記第２ＭＯＳトランジスタのゲート
電極を上記第３ＭＯＳトランジスタのドレイン電極に接
続し、上記第３ＭＯＳトランジスタのゲート電極に上記
クロック信号を反転したクロック反転信号を入力させ、
上記第４、第５ＭＯＳトランジスタのうちの上記第３Ｍ
ＯＳトランジスタのドレイン電極とドレイン電極が共通
接続される一方のトランジスタのゲート電極を上記ｎ値
の論理信号が入力する第１入力端子に接続し、他方のト
ランジスタのゲート電極を上記第８ＭＯＳトランジスタ
のドレイン電極に接続し、上記第６、第７ＭＯＳトラン
ジスタの一方のトランジスタのゲート電極を上記第１入
力端子に接続するととにも、他方のトランジスタのゲー
ト電極を上記ｎ値の論理信号が入力する第２入力端子に
接続し、上記第８ＭＯＳトランジスタのゲート電極に上
記クロック信号を入力させ、上記第９ＭＯＳトランジス
タのゲート電極に上記第２出力端子に接続し、これら第
２乃至第９ＭＯＳトランジスタからなる回路を拡張形要
素として、１又は２以上の該拡張形要素の上記第２トラ
ンジスタのドレイン電極を上記出力端子に対してワイア
ードオア接続して構成した回路を、上記ＭＯＳ論理部に
含め、上記ＭＯＳ論理部が、上記入力するｎ値の論理信
号の電圧レベルを識別し、該識別結果に応じて、上記出
力端子と上記ｎ個の電源端子のうちの１個の電源端子と
の間のみを選択的に導通させ、又は上記ｎ個の全ての電
源端子との間を非導通とし、上記出力端子に上記ｎ値の
論理信号に応じて上記ｎ＋１個の電圧のうちの１つの電
圧を出力することを特徴とするＣＭＯＳ多値論理回路と
した。
【００１７】
【実施例】本発明では、クロックに同期してダイナミッ
クで動作を行なう複数のＣＭＯＳ回路を電圧値の異なっ
たｎ＋１個の多電源（０、１、２、・・・・・、ｉ、
ｊ、ｋ、・・・・・、ｎの順で高くなる、又は低くなる
電圧の電源）で使用することにより、低消費電力性と高
速性を両立させたＣＭＯＳ多値論理回路を構成法を実現
した。後に、４値論理回路の例を述べる。
クで動作を行なう複数のＣＭＯＳ回路を電圧値の異なっ
たｎ＋１個の多電源（０、１、２、・・・・・、ｉ、
ｊ、ｋ、・・・・・、ｎの順で高くなる、又は低くなる
電圧の電源）で使用することにより、低消費電力性と高
速性を両立させたＣＭＯＳ多値論理回路を構成法を実現
した。後に、４値論理回路の例を述べる。
【００１８】まず、本発明のＣＭＯＳ多値論理回路の基
本構成を図１に、その動作のタイムチャートを図２に示
す。
本構成を図１に、その動作のタイムチャートを図２に示
す。
【００１９】本発明の基本構成は、ソース電極に最大電
源電圧Ｖmax が印加されたｐＭＯＳトランジスタＰ１
（プリチャージ用）と、ソース電極に電源電圧Ｖｉが印
加されドレイン電極がトランジスタＰ１のドレイン電極
と共に内部ノードａに共通接続されたｎＭＯＳトランジ
スタＮ１（信号入力用）とから構成した前段部を有す
る。ＩＮは入力電圧ＶINが入力する入力端子である。
源電圧Ｖmax が印加されたｐＭＯＳトランジスタＰ１
（プリチャージ用）と、ソース電極に電源電圧Ｖｉが印
加されドレイン電極がトランジスタＰ１のドレイン電極
と共に内部ノードａに共通接続されたｎＭＯＳトランジ
スタＮ１（信号入力用）とから構成した前段部を有す
る。ＩＮは入力電圧ＶINが入力する入力端子である。
【００２０】また、ソース電極に電源電圧Ｖｊ（＞Ｖ
ｉ）が印加されゲート電極が上記トランジスタＮ１のゲ
ート電極と共に入力端子ＩＮに共通接続されたｐＭＯＳ
トランジスタＰ３（信号入力用）と、そのトランジスタ
Ｐ３のドレイン電極にソース電極が接続され、ゲート電
極が内部ノードａに接続されたｐＭＯＳトランジスタＰ
２と、そのトランジスタＰ２のドレイン電極と共にドレ
イン電極が出力端子ＯＵＴに共通接続されソース電極に
グランド電圧Ｖgnd が印加されたｎＭＯＳトランジスタ
Ｎ２（ディスチャージ用）とからなる後段部を有する。
ｉ）が印加されゲート電極が上記トランジスタＮ１のゲ
ート電極と共に入力端子ＩＮに共通接続されたｐＭＯＳ
トランジスタＰ３（信号入力用）と、そのトランジスタ
Ｐ３のドレイン電極にソース電極が接続され、ゲート電
極が内部ノードａに接続されたｐＭＯＳトランジスタＰ
２と、そのトランジスタＰ２のドレイン電極と共にドレ
イン電極が出力端子ＯＵＴに共通接続されソース電極に
グランド電圧Ｖgnd が印加されたｎＭＯＳトランジスタ
Ｎ２（ディスチャージ用）とからなる後段部を有する。
【００２１】前段部では、プリチャージ用トランジスタ
Ｐ１のゲート電極をクロック反転信号ＣＫ′で制御し、
そのクロック反転信号ＣＫ′がローレベル（ただし、ク
ロック信号ＣＫ、クロック反転信号ＣＫ′は、ローレベ
ルでＶgnd 、ハイレベルでＶmax なる振幅をもつ。）の
ときに、そのトランジスタＰ１がオンして、前段部と後
段部を接続する内部ノードａのキャパシタ（トランジス
タＮ１の出力容量とトランジスタＰ１の入力容量）をプ
リチャージする。
Ｐ１のゲート電極をクロック反転信号ＣＫ′で制御し、
そのクロック反転信号ＣＫ′がローレベル（ただし、ク
ロック信号ＣＫ、クロック反転信号ＣＫ′は、ローレベ
ルでＶgnd 、ハイレベルでＶmax なる振幅をもつ。）の
ときに、そのトランジスタＰ１がオンして、前段部と後
段部を接続する内部ノードａのキャパシタ（トランジス
タＮ１の出力容量とトランジスタＰ１の入力容量）をプ
リチャージする。
【００２２】上記タイミング時に、後段部では、ディス
チャージ用トランジスタＮ２のゲート電極を制御するク
ロック信号ＣＫがハイレベルとなり、そのトランジスタ
Ｎ２がオンして出力端子ＯＵＴのキャパシタの電荷がデ
ィスチャージされる。
チャージ用トランジスタＮ２のゲート電極を制御するク
ロック信号ＣＫがハイレベルとなり、そのトランジスタ
Ｎ２がオンして出力端子ＯＵＴのキャパシタの電荷がデ
ィスチャージされる。
【００２３】以上のようにして、内部ノードａの電圧
は、最大電源電圧Ｖmax にほぼ等しい電圧に、出力端子
ＯＵＴはグランド電圧Ｖgnd に等しい電圧に、初期的に
設定される。
は、最大電源電圧Ｖmax にほぼ等しい電圧に、出力端子
ＯＵＴはグランド電圧Ｖgnd に等しい電圧に、初期的に
設定される。
【００２４】次に、クロック信号ＣＫがローレベル、ク
ロック反転信号ＣＫ′がハイレベルになると、プリチャ
ージ用トランジスタＰ１、ディスチャージ用トランジス
タＮ２がともにオフとなる。このとき、入力端子ＩＮの
入力信号電圧ＶINが、 ＶIN ＞ Ｖｉ＋Ｖthn であれば（なお、Ｖthn はトランジスタＮ１のしきい値
電圧（正）、以下ではｎＭＯＳトランジスタのしきい値
はすべてＶthn とする。）、トランジスタＮ１がオンし
て、内部ノードａを電源電圧Ｖｉにほぼ等しい電圧に変
化させる。
ロック反転信号ＣＫ′がハイレベルになると、プリチャ
ージ用トランジスタＰ１、ディスチャージ用トランジス
タＮ２がともにオフとなる。このとき、入力端子ＩＮの
入力信号電圧ＶINが、 ＶIN ＞ Ｖｉ＋Ｖthn であれば（なお、Ｖthn はトランジスタＮ１のしきい値
電圧（正）、以下ではｎＭＯＳトランジスタのしきい値
はすべてＶthn とする。）、トランジスタＮ１がオンし
て、内部ノードａを電源電圧Ｖｉにほぼ等しい電圧に変
化させる。
【００２５】さらに、
Ｖｉ ＜ Ｖｊ＋Ｖthp
の条件（なお、Ｖthp はトランジスタＰ２のしきい値電
圧（負）、以下ではｐＭＯＳトランジスタのしきい値は
すべてＶthp とする。）が満たされるように各電源電圧
Ｖｉ、Ｖｊが設定されており、前述の内部ノードａの電
圧の変化に伴って、後段部ＢのトランジスタＰ２がオン
して、出力端子ＯＵＴを電源電圧Ｖｊにほぼ等しい電圧
に変化させる。
圧（負）、以下ではｐＭＯＳトランジスタのしきい値は
すべてＶthp とする。）が満たされるように各電源電圧
Ｖｉ、Ｖｊが設定されており、前述の内部ノードａの電
圧の変化に伴って、後段部ＢのトランジスタＰ２がオン
して、出力端子ＯＵＴを電源電圧Ｖｊにほぼ等しい電圧
に変化させる。
【００２６】なお、このとき前提として、トランジスタ
Ｐ３がオンしていなければならないが、その条件は、 ＶIN ＜ Ｖｊ＋Ｖthp である。
Ｐ３がオンしていなければならないが、その条件は、 ＶIN ＜ Ｖｊ＋Ｖthp である。
【００２７】上記と逆に、入力信号電圧ＶINが、
ＶIN ≦ Ｖｉ＋Ｖthn
の場合には、前段部のトランジスタＮ１はオフしたまま
であり、内部ノードａは電源電圧Ｖmax にプリチャージ
された電位を保持するので、後段部のトランジスタＰ２
はオフ状態のままであり、出力端子ＯＵＴの電圧は、ほ
ぼグランド電圧Ｖgnd に近いローレベルを維持する。
であり、内部ノードａは電源電圧Ｖmax にプリチャージ
された電位を保持するので、後段部のトランジスタＰ２
はオフ状態のままであり、出力端子ＯＵＴの電圧は、ほ
ぼグランド電圧Ｖgnd に近いローレベルを維持する。
【００２８】また、ＶIN ≧ Ｖｊ＋Ｖthp
の場合においても、トランジスタＰ３がオフするので、
出力端子ＯＵＴの電圧は電圧Ｖgnd となる。
出力端子ＯＵＴの電圧は電圧Ｖgnd となる。
【００２９】すなわち、この図１に示す基本構成では、
（Ｖｉ＋Ｖthn ）＜ ＶIN ＜（Ｖｊ＋Ｖthp ）
の条件を満足するときのみ、出力端子ＯＵＴに電圧Ｖｊ
が出力する。
が出力する。
【００３０】以上説明した本発明の回路のダイナミック
動作の安定性が補償されるためには、内部ノードａにチ
ャージされた電荷がクロック周期以上の時間にわたって
保持される必要があるが、ｐＭＯＳ、ｎＭＯＳをエンハ
ンスメント型で構成することにより、そのエンハンスメ
ント型のＭＯＳのソース・ドイレン間のオフ抵抗、ゲー
トの入力インピーダンスはＭΩオーダ以上と十分に高い
ので、msecオーダ以上の保持時間は十分達成可能であ
る。
動作の安定性が補償されるためには、内部ノードａにチ
ャージされた電荷がクロック周期以上の時間にわたって
保持される必要があるが、ｐＭＯＳ、ｎＭＯＳをエンハ
ンスメント型で構成することにより、そのエンハンスメ
ント型のＭＯＳのソース・ドイレン間のオフ抵抗、ゲー
トの入力インピーダンスはＭΩオーダ以上と十分に高い
ので、msecオーダ以上の保持時間は十分達成可能であ
る。
【００３１】なお、上記図１の回路では、同一ｐＭＯＳ
のトランジスタＰ２、Ｐ３は直列接続であるので、トラ
ンジスタＰ２のゲート電極を入力端子ＩＮに接続し、ト
ランジスタＰ３のゲート電極を内部ノードａに接続して
もその動作は同じである。
のトランジスタＰ２、Ｐ３は直列接続であるので、トラ
ンジスタＰ２のゲート電極を入力端子ＩＮに接続し、ト
ランジスタＰ３のゲート電極を内部ノードａに接続して
もその動作は同じである。
【００３２】従来のドノミ回路が、図１６に示すよう
に、ｐＭＯＳトランジスタを主体とする構成で実現され
ていたのに比べると、本発明の回路は前段部と後段部と
でそれぞれｐＭＯＳトランジスタとｎＭＯＳトランジス
タとの役割を相補的に分担させることができるので、信
号波形の立上りと立下がりのバランス、およびＣＭＯＳ
回路の形状的なバランスをとることができるため、前述
したドミノ回路における問題は解決される。
に、ｐＭＯＳトランジスタを主体とする構成で実現され
ていたのに比べると、本発明の回路は前段部と後段部と
でそれぞれｐＭＯＳトランジスタとｎＭＯＳトランジス
タとの役割を相補的に分担させることができるので、信
号波形の立上りと立下がりのバランス、およびＣＭＯＳ
回路の形状的なバランスをとることができるため、前述
したドミノ回路における問題は解決される。
【００３３】上記した図１の回路構成の大部分（トラン
ジスタＮ２を除く部分）を基本単位として、図３に示す
ように、その個々の基本単位を複数の異なる電源電圧Ｖ
ｉ１〜Ｖｉｎ、Ｖｊ１〜Ｖｊｎで動作させ、入力端子Ｉ
Ｎ、トランジスタＰ２および出力端子ＯＵＴを共通にし
て、出力端子ＯＵＴのノード同士のワイアードオアをと
ることにより、容易にｎ値の多値論理回路に拡張して構
成可能である。回路Ｎは図１のトランジスタＮ１の回路
を、回路Ｐは図１のトランジスタＰ２、Ｐ３の回路を示
したものである。
ジスタＮ２を除く部分）を基本単位として、図３に示す
ように、その個々の基本単位を複数の異なる電源電圧Ｖ
ｉ１〜Ｖｉｎ、Ｖｊ１〜Ｖｊｎで動作させ、入力端子Ｉ
Ｎ、トランジスタＰ２および出力端子ＯＵＴを共通にし
て、出力端子ＯＵＴのノード同士のワイアードオアをと
ることにより、容易にｎ値の多値論理回路に拡張して構
成可能である。回路Ｎは図１のトランジスタＮ１の回路
を、回路Ｐは図１のトランジスタＰ２、Ｐ３の回路を示
したものである。
【００３４】ここで、電源電圧はＶｉ１＜・・・・＜Ｖ
ｉｎ、Ｖｊ１＜・・・＜Ｖｊｎ、Ｖｉ１＜Ｖｊ１、・・
・・、Ｖｉｎ＜Ｖｊｎに設定される場合について説明す
るが、これに限られるものではない。
ｉｎ、Ｖｊ１＜・・・＜Ｖｊｎ、Ｖｉ１＜Ｖｊ１、・・
・・、Ｖｉｎ＜Ｖｊｎに設定される場合について説明す
るが、これに限られるものではない。
【００３５】この図３の回路では、入力端子ＩＮに印加
する信号電圧ＶINが （Ｖｉ１＋Ｖthn ）＜ＶIN＜（Ｖｊ１＋Ｖthp ） であれば、電源電圧Ｖｊ１が出力端子ＯＵＴに出力さ
れ、 （Ｖｉｎ＋Ｖthn ）＜ＶIN＜（Ｖｊｎ＋Ｖthp ） であれば、電源電圧Ｖｊｎが出力端子ＯＵＴに出力さ
れ、 ＶIN＜（Ｖｉ１＋Ｖthn ） であれば、出力端子ＯＵＴには電源電圧Ｖgnd が出力さ
れる。
する信号電圧ＶINが （Ｖｉ１＋Ｖthn ）＜ＶIN＜（Ｖｊ１＋Ｖthp ） であれば、電源電圧Ｖｊ１が出力端子ＯＵＴに出力さ
れ、 （Ｖｉｎ＋Ｖthn ）＜ＶIN＜（Ｖｊｎ＋Ｖthp ） であれば、電源電圧Ｖｊｎが出力端子ＯＵＴに出力さ
れ、 ＶIN＜（Ｖｉ１＋Ｖthn ） であれば、出力端子ＯＵＴには電源電圧Ｖgnd が出力さ
れる。
【００３６】つまり、入力信号電圧ＶINのｎ値のレベル
に応じて、電源電圧Ｖgnd 、Ｖｊ１〜Ｖｊｎの内の１個
のみが出力するように設計可能であるので、ｎ値の入力
信号を識別することができる。
に応じて、電源電圧Ｖgnd 、Ｖｊ１〜Ｖｊｎの内の１個
のみが出力するように設計可能であるので、ｎ値の入力
信号を識別することができる。
【００３７】この複数の異なる電源電圧として、図３の
回路をＶmax 、Ｖgnd 、Ｖｉ１、Ｖｉｎ、Ｖｊ１、Ｖｊ
ｎの６個の電源電圧を持つものとし、図４の（ａ）に示
すように、Ｖmax を６Ｖ、Ｖgnd （＝Ｖｉ１）を０Ｖ、
Ｖ１（＝Ｖｉ２）を２Ｖ、Ｖ２（＝Ｖｉｎ）を４Ｖ、Ｖ
３（＝Ｖｊｎ）を６Ｖのように２Ｖピッチで設定する
と、２値又は４値の識別論理回路を実現できる。なお、
ＭＯＳトランジスタの耐圧を考慮して、電源電圧Ｖmax
を５Ｖとして再設定することもできる。
回路をＶmax 、Ｖgnd 、Ｖｉ１、Ｖｉｎ、Ｖｊ１、Ｖｊ
ｎの６個の電源電圧を持つものとし、図４の（ａ）に示
すように、Ｖmax を６Ｖ、Ｖgnd （＝Ｖｉ１）を０Ｖ、
Ｖ１（＝Ｖｉ２）を２Ｖ、Ｖ２（＝Ｖｉｎ）を４Ｖ、Ｖ
３（＝Ｖｊｎ）を６Ｖのように２Ｖピッチで設定する
と、２値又は４値の識別論理回路を実現できる。なお、
ＭＯＳトランジスタの耐圧を考慮して、電源電圧Ｖmax
を５Ｖとして再設定することもできる。
【００３８】次に、４値論理回路を実施例に、本発明回
路の動作と構成法を説明する。４値論理関数ｆ（Ｘ
０ ，Ｘ １ ，Ｘ ２ ，Ｘ ３ ）は、 と積項の和の形で表すことができる。ただし、Ｒ，Ａ
１，Ｂ１，Ａ２，Ｂ２，・・・・，Ａｎ，ＢｎＱ４、集
合Ｑ４＝｛０，１，２，３｝
路の動作と構成法を説明する。４値論理関数ｆ（Ｘ
０ ，Ｘ １ ，Ｘ ２ ，Ｘ ３ ）は、 と積項の和の形で表すことができる。ただし、Ｒ，Ａ
１，Ｂ１，Ａ２，Ｂ２，・・・・，Ａｎ，ＢｎＱ４、集
合Ｑ４＝｛０，１，２，３｝
【００３９】なお、リテラル回路（２値変更）を、
と定義し、以下のように、
と簡略表現を採用することにする。
【００４０】図５は本発明のＣＭＯＳ回路の基本形要素
を示す図である。ここでは、図１に示したトランジスタ
Ｎ１のベース電極に信号Ｘを入力させ、トランジスタＰ
３のベース電極に信号Ｙを入力させる。トランジスタＰ
１、Ｎ１、Ｐ２、Ｐ３で構成される回路が基本型要素を
構成する。
を示す図である。ここでは、図１に示したトランジスタ
Ｎ１のベース電極に信号Ｘを入力させ、トランジスタＰ
３のベース電極に信号Ｙを入力させる。トランジスタＰ
１、Ｎ１、Ｐ２、Ｐ３で構成される回路が基本型要素を
構成する。
【００４１】ここでは、トランジスタＰ１、Ｎ１からな
る前段部が入力信号Ｘを反転させるインバータとして、
トランジスタＰ２、Ｐ３、Ｎ２からなる後段部が信号Ｘ
を反転した信号とトランジスタＰ３の信号Ｙとのオアを
とるＮＯＲゲートとして機能するので、 のようにブール代数で（１）式の積項の形式に準じて表
現できる。
る前段部が入力信号Ｘを反転させるインバータとして、
トランジスタＰ２、Ｐ３、Ｎ２からなる後段部が信号Ｘ
を反転した信号とトランジスタＰ３の信号Ｙとのオアを
とるＮＯＲゲートとして機能するので、 のようにブール代数で（１）式の積項の形式に準じて表
現できる。
【００４２】この図５の回路は、論理値ｊを出力する構
成であるが、前述したように前段部はｘ＞ｉの判定を行
ない、後段部はｙ＜ｊの判定（ただし、ｙ≦ｊ−１）を
行なうリテラル回路（検出器）の機能を有しており、そ
の４値論理関数Ｆ（ｘ，ｙ）は、 と表現できる。
成であるが、前述したように前段部はｘ＞ｉの判定を行
ない、後段部はｙ＜ｊの判定（ただし、ｙ≦ｊ−１）を
行なうリテラル回路（検出器）の機能を有しており、そ
の４値論理関数Ｆ（ｘ，ｙ）は、 と表現できる。
【００４３】次に、具体的実施例として、上記した多値
論理回路を適用して、４値（前述したように０，１，
２，３）のサイクリング回路Ｘ-1の構成を説明する。図
４の（ｂ）の真理値に示すサイクリング回路の論理関数
Ｙ（ｘ）は、次のように表現される。
論理回路を適用して、４値（前述したように０，１，
２，３）のサイクリング回路Ｘ-1の構成を説明する。図
４の（ｂ）の真理値に示すサイクリング回路の論理関数
Ｙ（ｘ）は、次のように表現される。
【００４４】この式（４）では、論理値Ｘ＝３のとき、
１項目のみが有効となるが、その係数が０であるので、 Ｙ（ｘ）＝０ となり、論理値Ｘ＝０のとき２項目のみが有効となっ
て、その係数が１であるので、 Ｙ（ｘ）＝１ となり、論理値Ｘ＝１のとき３項目のみが有効となっ
て、その係数が２であるので、 Ｙ（ｘ）＝２ となり、論理値Ｘ＝２のとき４項目のみが有効となっ
て、その係数が３であるので、 Ｙ（ｘ）＝３ となる。
１項目のみが有効となるが、その係数が０であるので、 Ｙ（ｘ）＝０ となり、論理値Ｘ＝０のとき２項目のみが有効となっ
て、その係数が１であるので、 Ｙ（ｘ）＝１ となり、論理値Ｘ＝１のとき３項目のみが有効となっ
て、その係数が２であるので、 Ｙ（ｘ）＝２ となり、論理値Ｘ＝２のとき４項目のみが有効となっ
て、その係数が３であるので、 Ｙ（ｘ）＝３ となる。
【００４５】ここで、この式（４）の論理関数の２項目
から４項目の各積項の各々を、式（３）の基本形要素に
対応づけることにより、図６に示すような４値論理回路
が構成される。Ｖgnd 、Ｖ１〜Ｖ３、Ｖmax は図４の
（ａ）に示した内容である。
から４項目の各積項の各々を、式（３）の基本形要素に
対応づけることにより、図６に示すような４値論理回路
が構成される。Ｖgnd 、Ｖ１〜Ｖ３、Ｖmax は図４の
（ａ）に示した内容である。
【００４６】なお、この式（４）の１項目の０・ｘ2 は
出力端子ＯＵＴのキャパシタに保持された０電圧がその
まま出力される場合に相当する。これに対応する特別の
回路は必要ない。
出力端子ＯＵＴのキャパシタに保持された０電圧がその
まま出力される場合に相当する。これに対応する特別の
回路は必要ない。
【００４７】ｐＭＯＳトランジスタＰ４はトランジスタ
Ｎ２のディスチャージ期間中に電源電圧Ｖ１から貫通電
流が流れ込まないように付加したものである。このよう
に４値サイクリング回路を１１素子、論段数２以下で実
現できた。
Ｎ２のディスチャージ期間中に電源電圧Ｖ１から貫通電
流が流れ込まないように付加したものである。このよう
に４値サイクリング回路を１１素子、論段数２以下で実
現できた。
【００４８】この図６のサイクリング回路において、信
号Ｘの電圧をＶｘとすると、ブロックＡは、 Ｖｘ＜（Ｖ１＋Ｖthp ） を検出しそれが検出されると電源電圧Ｖ１（＝２Ｖ＝
「１」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＡは式（４）の第２項目を実施する。
号Ｘの電圧をＶｘとすると、ブロックＡは、 Ｖｘ＜（Ｖ１＋Ｖthp ） を検出しそれが検出されると電源電圧Ｖ１（＝２Ｖ＝
「１」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＡは式（４）の第２項目を実施する。
【００４９】ブロックＢは、電圧Ｖｘが、
（Ｖgnd ＋Ｖthn ）＜Ｖｘ＜（Ｖ２＋Ｖthp ）
を検出しそれが検出されると電源電圧Ｖ２（＝４Ｖ＝
「２」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＢは式（４）の第３項目を実施する。
「２」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＢは式（４）の第３項目を実施する。
【００５０】ブロックＣは、電圧Ｖｘが、
（Ｖ１＋Ｖthn ）＜Ｖｘ＜（Ｖ３＋Ｖthp ）
を検出しそれが検出されると電源電圧Ｖ３（＝６Ｖ＝
「３」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＣは式（４）の第４項目を実施する。
「３」）を出力端子ＯＵＴに出力する。つまり、このブ
ロックＣは式（４）の第４項目を実施する。
【００５１】なお、電圧Ｖｘが、
（Ｖ３＋Ｖthp ）＜Ｖｘ
のときは、ブロックＡ〜Ｃの全てが機能オフとなり、出
力端子ＯＵＴの電圧はＶgnd （＝０Ｖ＝「０」）とな
る。つまり、式（４）の第１項目が実施される。
力端子ＯＵＴの電圧はＶgnd （＝０Ｖ＝「０」）とな
る。つまり、式（４）の第１項目が実施される。
【００５２】図７に示す回路は、後に説明する図１０で
述べる拡張形要素を用いて、同じ４値サイクリング回路
を構成した例である。図６の回路では電源電圧Ｖ２やＶ
３に接続される後段部のＮＯＲゲート部がｐＭＯＳトラ
ンジスタＰ２、Ｐ３の直列２段であるのに対して、この
図７ではこのような直列接続を回避して１段のｐＭＯＳ
トランジスタＰ２を使用し、動作の安定性と高速化が図
られている。ブロックＡ〜Ｃは図６のブロックＡ〜Ｃに
対応する機能を有する。
述べる拡張形要素を用いて、同じ４値サイクリング回路
を構成した例である。図６の回路では電源電圧Ｖ２やＶ
３に接続される後段部のＮＯＲゲート部がｐＭＯＳトラ
ンジスタＰ２、Ｐ３の直列２段であるのに対して、この
図７ではこのような直列接続を回避して１段のｐＭＯＳ
トランジスタＰ２を使用し、動作の安定性と高速化が図
られている。ブロックＡ〜Ｃは図６のブロックＡ〜Ｃに
対応する機能を有する。
【００５３】なお、この図７のブロックＢにおいて、ｐ
ＭＯＳトランジスタＰ５とｎＭＯＳトランジスタＮ４か
らなる回路は信号Ｘの電圧Ｖｘが、 Ｖｘ＜（Ｖ２＋Ｖthp ） を検出するインバータを構成し、ｐＭＯＳトランジスタ
Ｐ１、ｎＭＯＳトランジスタＮ１、Ｎ３の直列回路は、 （Ｖgnd ＋Ｖthn ）＜Ｖｘ の検出信号と前記インバータで検出された信号ＸのＮＡ
ＮＤゲートを構成し、トランジスタＰ２は信号Ｘの電圧
Ｖｘが、 （Ｖgnd ＋Ｖthn ）＜Ｖｘ＜（Ｖ２＋Ｖthp ） のとき電圧Ｖ２を出力端子ＯＵＴに出力する。
ＭＯＳトランジスタＰ５とｎＭＯＳトランジスタＮ４か
らなる回路は信号Ｘの電圧Ｖｘが、 Ｖｘ＜（Ｖ２＋Ｖthp ） を検出するインバータを構成し、ｐＭＯＳトランジスタ
Ｐ１、ｎＭＯＳトランジスタＮ１、Ｎ３の直列回路は、 （Ｖgnd ＋Ｖthn ）＜Ｖｘ の検出信号と前記インバータで検出された信号ＸのＮＡ
ＮＤゲートを構成し、トランジスタＰ２は信号Ｘの電圧
Ｖｘが、 （Ｖgnd ＋Ｖthn ）＜Ｖｘ＜（Ｖ２＋Ｖthp ） のとき電圧Ｖ２を出力端子ＯＵＴに出力する。
【００５４】この図７に示す論理回路を図８に示すよう
に２段接続して回路シミュレーション（Spice ２を使用
した。）を行ない、安定に動作することを確認した。図
８において、ブロックＤ１、Ｄ２の各々が図７のブロッ
クＡ〜Ｃを合体したＭＯＳ論理部を示す。すなわち、こ
のＭＯＳ論理部Ｄ１、Ｄ２は拡張型要素を複数含む回路
である。ＢＡはバッファであり、次段へ供給するクロッ
ク信号ＣＫを前段での演算遅延に見合うよう遅延させて
補償する機能を有する。
に２段接続して回路シミュレーション（Spice ２を使用
した。）を行ない、安定に動作することを確認した。図
８において、ブロックＤ１、Ｄ２の各々が図７のブロッ
クＡ〜Ｃを合体したＭＯＳ論理部を示す。すなわち、こ
のＭＯＳ論理部Ｄ１、Ｄ２は拡張型要素を複数含む回路
である。ＢＡはバッファであり、次段へ供給するクロッ
ク信号ＣＫを前段での演算遅延に見合うよう遅延させて
補償する機能を有する。
【００５５】ここでのシミュレーション条件は、２μｍ
ルールのＣＭＯＳデバイスモデル（Ｖthp ＝−０．５
Ｖ、Ｖthn ＝０．５Ｖ）、クロック信号ＣＫの周期が２
００ｎｓ、等である。図９にそのシミュレーション結果
を示した。例えば、信号Ｘ１の電圧が２Ｖのとき、前段
のブロックＤ１での出力信号Ｙ１（＝Ｘ２）の電圧は４
Ｖになっており、後段のブロックＤ２での出力信号Ｙ３
は６Ｖになっていて、図４の（ｂ）に示した真理値に合
致する。
ルールのＣＭＯＳデバイスモデル（Ｖthp ＝−０．５
Ｖ、Ｖthn ＝０．５Ｖ）、クロック信号ＣＫの周期が２
００ｎｓ、等である。図９にそのシミュレーション結果
を示した。例えば、信号Ｘ１の電圧が２Ｖのとき、前段
のブロックＤ１での出力信号Ｙ１（＝Ｘ２）の電圧は４
Ｖになっており、後段のブロックＤ２での出力信号Ｙ３
は６Ｖになっていて、図４の（ｂ）に示した真理値に合
致する。
【００５６】次に、４値論理和であるＭａｘ（Ｘ，Ｙ）
＝Ｘ＋Ｙを実施する実施例について説明する。これは図
４の（ｃ）に示す真理値を得るものであり、４値（０，
１，２，３）の信号Ｘと４値の信号Ｙを取り込んで、そ
のうちの最大値のものを得るものである。この論理関数
Ｙ（ｘ，ｙ）は下式のように表現される。
＝Ｘ＋Ｙを実施する実施例について説明する。これは図
４の（ｃ）に示す真理値を得るものであり、４値（０，
１，２，３）の信号Ｘと４値の信号Ｙを取り込んで、そ
のうちの最大値のものを得るものである。この論理関数
Ｙ（ｘ，ｙ）は下式のように表現される。
【００５７】上式の第２項目は式（３）で示した基本形
に当てはまらないので、次式に示す拡張形要素を導入す
る。
に当てはまらないので、次式に示す拡張形要素を導入す
る。
【００５８】この拡張形要素に対応する回路要素を図１
０に示す。この拡張形要素は図７の回路についての説明
部分で若干説明したが、図５に示した基本形要素の回路
に対して、ｎＭＯＳトランジスタＮ３、Ｎ４、ｐＭＯＳ
トランジスタＰ５を追加したして、３入力可能としたも
のである。
０に示す。この拡張形要素は図７の回路についての説明
部分で若干説明したが、図５に示した基本形要素の回路
に対して、ｎＭＯＳトランジスタＮ３、Ｎ４、ｐＭＯＳ
トランジスタＰ５を追加したして、３入力可能としたも
のである。
【００５９】ここでは、トランジスタＰ５とＮ４からな
るインバータ、トランジスタＰ１、Ｎ１、Ｎ３からなる
ＮＡＮＤゲート、トランジスタＰ３、Ｐ２、Ｎ２からな
るＮＯＲゲートにより構成されており、基本形要素の場
合と同様に、 とブール代数で表現でき、式（６）の積項の表現に準じ
ている。
るインバータ、トランジスタＰ１、Ｎ１、Ｎ３からなる
ＮＡＮＤゲート、トランジスタＰ３、Ｐ２、Ｎ２からな
るＮＯＲゲートにより構成されており、基本形要素の場
合と同様に、 とブール代数で表現でき、式（６）の積項の表現に準じ
ている。
【００６０】Ｍａｘ（Ｘ，Ｙ）＝Ｘ＋Ｙの論理関数Ｙ
（ｘ，ｙ）の拡張形要素の式（６）および基本形要素の
式（３）を対応つけて、４値論理回路を構成した。図１
１に示すように、２２素子、論理段数３以下で実現でき
た。図１１において、Ｖgnd、Ｖ１〜Ｖ３４、Ｖmaxは図
４の（ａ）に示したものと同じである。
（ｘ，ｙ）の拡張形要素の式（６）および基本形要素の
式（３）を対応つけて、４値論理回路を構成した。図１
１に示すように、２２素子、論理段数３以下で実現でき
た。図１１において、Ｖgnd、Ｖ１〜Ｖ３４、Ｖmaxは図
４の（ａ）に示したものと同じである。
【００６１】ブロックＥでは、信号Ｘ、Ｙの電圧Ｖｘ、
Ｖｙが、 （Ｖgnd ＋Ｖthn ）＜（Ｖｘ、Ｖｙ）＜（Ｖ２＋Ｖthp
） のとき、出力端子に電圧Ｖ１が得られる。つまり、信号
Ｘ、Ｙの論理組合せが、「０１」、「０１」、「１１」
のいずれかのとき出力は「１」となるものであり、式
（５）の第２項目を実施する。
Ｖｙが、 （Ｖgnd ＋Ｖthn ）＜（Ｖｘ、Ｖｙ）＜（Ｖ２＋Ｖthp
） のとき、出力端子に電圧Ｖ１が得られる。つまり、信号
Ｘ、Ｙの論理組合せが、「０１」、「０１」、「１１」
のいずれかのとき出力は「１」となるものであり、式
（５）の第２項目を実施する。
【００６２】ブロックＦでは、電圧Ｖｘ、Ｖｙが、
（Ｖ１＋Ｖthn ）＜（Ｖｘ、Ｖｙ）＜（Ｖ３＋Ｖthp ）
のとき、出力端子に電圧Ｖ２が得られる。つまり、信号
Ｘ、Ｙの論理組合せが、「２１」、「２０」、「０
２」、「１２」、「２２」のいずれかのとき出力は
「２」となるものでじり、式（５）の第３項目を実施す
る。
Ｘ、Ｙの論理組合せが、「２１」、「２０」、「０
２」、「１２」、「２２」のいずれかのとき出力は
「２」となるものでじり、式（５）の第３項目を実施す
る。
【００６３】さらに、ブロックＧでは、電圧Ｖｘ、Ｖｙ
が、 （Ｖ２＋Ｖthn ）＜（Ｖｘ、Ｖｙ） のとき、出力端子に電圧Ｖ３が得られる。つまり、信号
Ｘ、Ｙの論理組合せが、その信号Ｘ、Ｙのいずれかが
「３」であれば、そのときの出力が「３」となるもので
あり、式（５）の第４項目を実施する。
が、 （Ｖ２＋Ｖthn ）＜（Ｖｘ、Ｖｙ） のとき、出力端子に電圧Ｖ３が得られる。つまり、信号
Ｘ、Ｙの論理組合せが、その信号Ｘ、Ｙのいずれかが
「３」であれば、そのときの出力が「３」となるもので
あり、式（５）の第４項目を実施する。
【００６４】最後に、電圧Ｖｘ、Ｖｙが、
（Ｖｘ、Ｖｙ）＜（Ｖgnd ＋Ｖthn ）
のときは、ブロックＥ〜Ｇのいずれでも検出されず、出
力端子の電圧は０となる。つまり、信号Ｘ、Ｙの論理組
合せが、その信号Ｘ、Ｙのいずれも「０」であれば、そ
のときの出力が「０」となるものであり、式（５）の第
１項目が実施される。
力端子の電圧は０となる。つまり、信号Ｘ、Ｙの論理組
合せが、その信号Ｘ、Ｙのいずれも「０」であれば、そ
のときの出力が「０」となるものであり、式（５）の第
１項目が実施される。
【００６５】図１２は図１１の回路の動作を回路シミュ
レーションにより得たタイムチャートであり、高速性と
安定が確認できた。出力波形が示すように、信号振幅は
ほぼフルスイングしており、一般のＣＭＯＳスタティッ
ク回路と同様に、直流的な貫通電流はない。従って、同
等のクロック速度で動作する同期回路を構成する場合、
ＣＭＯＳスタティック回路と同レベルの低消費電力性が
達成できる。
レーションにより得たタイムチャートであり、高速性と
安定が確認できた。出力波形が示すように、信号振幅は
ほぼフルスイングしており、一般のＣＭＯＳスタティッ
ク回路と同様に、直流的な貫通電流はない。従って、同
等のクロック速度で動作する同期回路を構成する場合、
ＣＭＯＳスタティック回路と同レベルの低消費電力性が
達成できる。
【００６６】次に、演算回路の代表的な実施例として、
加算回路の実施例を説明する。図４の（ｄ）に示す半加
算和Ｓの論理関数Ｓ（ｘ，ｙ）は、下式のようにあらわ
される。
加算回路の実施例を説明する。図４の（ｄ）に示す半加
算和Ｓの論理関数Ｓ（ｘ，ｙ）は、下式のようにあらわ
される。
【００６７】前述と同様に、上式の各項を図５に示した
基本形要素または図１０に示した拡張形要素に対応させ
て、図１３、図１４に示すように、８１素子、論理段数
３段以下で実現できた。なお、図１３と図１４は本来１
個の回路を構成するものであるが、表示の関係上２個の
図に分けたものであり、各々の＃部分が相互接続され
る。同図の各部分では、式（７）の対応する項目が実施
されるが、その詳しい説明は省略する。
基本形要素または図１０に示した拡張形要素に対応させ
て、図１３、図１４に示すように、８１素子、論理段数
３段以下で実現できた。なお、図１３と図１４は本来１
個の回路を構成するものであるが、表示の関係上２個の
図に分けたものであり、各々の＃部分が相互接続され
る。同図の各部分では、式（７）の対応する項目が実施
されるが、その詳しい説明は省略する。
【００６８】上記と同様に、図４の（ｅ）に示す真理値
のように桁上げ回路ＣＡの論理関数Ｃ（ｘ，ｙ）は下式
のように表現できる。
のように桁上げ回路ＣＡの論理関数Ｃ（ｘ，ｙ）は下式
のように表現できる。
【００６９】この場合も、論理和Ｓの場合と同様に、式
（８）の各項目を図５に示した基本形要素に対応させ
て、図１５に示すよう、構成素子数１９、論理段数２以
下で実現できる。ブロックＨ、Ｉ、Ｊで式（８）の第２
項目の各部分を実行する。
（８）の各項目を図５に示した基本形要素に対応させ
て、図１５に示すよう、構成素子数１９、論理段数２以
下で実現できる。ブロックＨ、Ｉ、Ｊで式（８）の第２
項目の各部分を実行する。
【００７０】以上のように、本発明では、単一電源でダ
イナミック動作する２値論理回路として知られているＣ
ＭＯＳドミノ回路の欠点を補って、異なった値の電圧の
多電源で動作するＣＭＯＳ多値論理回路を発明し、４値
論理回路の実施例によって、低電力消費性と高速性が両
立できる回路構成法を提案した。また、回路シミュレー
ションを用いて、回路構成がいずれも良好に動作するこ
とを確認した。
イナミック動作する２値論理回路として知られているＣ
ＭＯＳドミノ回路の欠点を補って、異なった値の電圧の
多電源で動作するＣＭＯＳ多値論理回路を発明し、４値
論理回路の実施例によって、低電力消費性と高速性が両
立できる回路構成法を提案した。また、回路シミュレー
ションを用いて、回路構成がいずれも良好に動作するこ
とを確認した。
【００７１】なお、これまで４値論理回路の実施例を用
いて本発明回路の構成法を説明してきたが、同様の構成
法は容易に２値、３値、又は５値以上のｎ値の多値論理
回路に拡張して適用することができる。
いて本発明回路の構成法を説明してきたが、同様の構成
法は容易に２値、３値、又は５値以上のｎ値の多値論理
回路に拡張して適用することができる。
【００７２】また、上記ｎ＋１個の電圧は、０、１、
２、・・・、ｉ、ｊ、ｋ、・・・、ｎの順で高くなる電
圧Ｖgnd （＝Ｖ０）、・・・、Ｖｉ、Ｖｊ、・・・、Ｖ
max を使用したが、これと反対にその順で低くなる電圧
を使用することもできる。このときは、ｐＭＯＳトラン
ジスタをｎＭＯＳトランジスタに、ｎＭＯＳトランジス
タをｐＭＯＳトランジスタに変更すれば良い。
２、・・・、ｉ、ｊ、ｋ、・・・、ｎの順で高くなる電
圧Ｖgnd （＝Ｖ０）、・・・、Ｖｉ、Ｖｊ、・・・、Ｖ
max を使用したが、これと反対にその順で低くなる電圧
を使用することもできる。このときは、ｐＭＯＳトラン
ジスタをｎＭＯＳトランジスタに、ｎＭＯＳトランジス
タをｐＭＯＳトランジスタに変更すれば良い。
【００７３】
【発明の効果】以上から本発明によれば、２値のドミノ
回路と同様に、低消費電力性と高速性が両立でき、ｎＭ
ＯＳとｐＭＯＳで相補的に各少ない素子で回路構成がで
き、通常のＣＭＯＳ製造プロセスと整合性が良く製造可
能になる、等の特徴を発揮できる。ＬＳＩ化を図る場合
には、チップ上で多電源を供給する必要があるが、オン
チップ電源回路を用いればこれは容易である。最近の配
線層の多層化（４層以上）を適用することにより、チッ
プ上での電源供給層の確保も容易である。
回路と同様に、低消費電力性と高速性が両立でき、ｎＭ
ＯＳとｐＭＯＳで相補的に各少ない素子で回路構成がで
き、通常のＣＭＯＳ製造プロセスと整合性が良く製造可
能になる、等の特徴を発揮できる。ＬＳＩ化を図る場合
には、チップ上で多電源を供給する必要があるが、オン
チップ電源回路を用いればこれは容易である。最近の配
線層の多層化（４層以上）を適用することにより、チッ
プ上での電源供給層の確保も容易である。
【００７４】また、ノイズマージンと高速性を改善する
目的で、通常のＣＭＯＳ回路設計と同様の手法により、
信号の立上り、立下がりのバランスをとるための各ｐＭ
ＯＳ、ｎＭＯＳのサイズ比（Ｗ／Ｌ）の最適化が容易に
実行できる。
目的で、通常のＣＭＯＳ回路設計と同様の手法により、
信号の立上り、立下がりのバランスをとるための各ｐＭ
ＯＳ、ｎＭＯＳのサイズ比（Ｗ／Ｌ）の最適化が容易に
実行できる。
【図１】 本発明の基本構成要素の回路図である。
【図２】 図１の回路の動作のタイムチャートである。
【図３】 図１の回路を基本単位として複数使用してｎ
値を識別するｎ値論理回路を構成した回路図である。
値を識別するｎ値論理回路を構成した回路図である。
【図４】 論理値と電圧値の対応関係および各種真理値
の説明図である。
の説明図である。
【図５】 本発明の基本形要素の回路図である。
【図６】 図５の基本形要素を適用したサイクリング回
路の実施例の回路図である。
路の実施例の回路図である。
【図７】 同サイクリング回路の別の実施例の回路図で
ある。
ある。
【図８】 図７のサイクリング回路を多段接続した回路
図である。
図である。
【図９】 図８の回路のシミュレーション結果を示すタ
イムチャートである。
イムチャートである。
【図１０】 本発明の拡張形要素の回路図である。
【図１１】 図１０の拡張形要素を利用した論理和回路
の実施例の回路図である。
の実施例の回路図である。
【図１２】 図１１の回路のシミュレーション結果を示
すタイムチャートである。
すタイムチャートである。
【図１３】 本発明を適用した半加算回路の実施例の一
部の回路の回路図である。
部の回路の回路図である。
【図１４】 本発明を適用した半加算回路の実施例の残
りの回路の回路図である。
りの回路の回路図である。
【図１５】 本発明を適用した桁上げ回路の実施例の回
路図である。
路図である。
【図１６】 従来のＣＭＯＳドミノ回路の回路図であ
る。
る。
Claims (4)
- 【請求項１】ＣＭＯＳを用いて構成され、ｎ＋１個の電
源端子により０番目からｎ番目にかけて電圧値が順次大
きくなり、又は順次小さくなるｎ＋１個の電圧が供給さ
れ、かつ入力するｎ値の論理信号を上記ｎ＋１個の電圧
で識別する多値論理回路であって、 ソース電極が上記ｎ＋１個の電源端子のうちの０番目の
電線端子に接続され、ドレイン電極が出力端子に接続さ
れ、ゲート電極がクロック信号で制御される第１導電型
の第１ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子と又は上記０番目の電源端子を
除いたｎ個の電源端子と上記出力端子との間に接続され
たＭＯＳ論理部とからなり、 上記ｎ＋１個の電源端子のうちのｊ番目の電源端子に、
ソース電極とドレイン電極とからなる出力側が直列接続
された上記第１導電型と反対導電型の第２導電型の第
２、第３ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子のうちのｎ番目の電源端子にソ
ース電極が接続された上記第２導電型の第４ＭＯＳトラ
ンジスタと、 上記ｎ＋１個の電源端子のうちの０番目又はｉ番目の電
源端子にソース電極が接続され、ドレイン電極が上記第
４ＭＯＳトランジスタのドレイン電極と共通接続された
上記第１導電型の第５ＭＯＳトランジスタと、 を具備し、 上記第２、第３ＭＯＳトランジスタの一方のトランジス
タのゲート電極を上記ｎ値の論理信号が入力する第１入
力端子に接続し、他方のトランジスタのゲート電極を上
記第４、第５ＭＯＳトランジスタのドレイン電極共通接
続部に接続し、 上記第４ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を反転したクロック反転信号を入力させ、 上記第５ＭＯＳトランジスタのゲート電極に上記ｎ値の
論理信号が入力する第２入力端子を接続し、 これら第２乃至第５ＭＯＳトランジスタからなる回路を
基本形要素として、１又は２以上の該基本形要素の上記
第２、第３ＭＯＳトランジスタのうちの上記電源端子に
接続されない側のトランジスタのドレイン電極を上記出
力端子に対してワイアードオア接続して構成した回路
を、上記ＭＯＳ論理部に含め、 上記ＭＯＳ論理部が、上記入力するｎ値の論理信号の電
圧レベルを識別し、該識別結果に応じて、上記出力端子
と上記ｎ個の電源端子のうちの１個の電源端子との間の
みを選択的に導通させ、又は上記ｎ個の全ての電源端子
との間を非導通とし、 上記出力端子に上記ｎ値の論理信号に応じて上記ｎ＋１
個の電圧のうちの１つの電圧を出力することを特徴とす
るＣＭＯＳ多値論理回路。 - 【請求項２】ＣＭＯＳを用いて構成され、ｎ＋１個の電
源端子により０番目からｎ番目にかけて電圧値が順次大
きくなり、又は順次小さくなるｎ＋１個の電圧が供給さ
れ、かつ入力するｎ値の論理信号を上記ｎ＋１個の電圧
で識別する多値論理回路であって、 ソース電極が上記ｎ＋１個の電源端子のうちの０番目の
電線端子に接続され、ドレイン電極が出力端子に接続さ
れ、ゲート電極がクロック信号で制御される第１導電型
の第１ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子と又は上記０番目の電源端子を
除いたｎ個の電源端子と上記出力端子との間に接続され
たＭＯＳ論理部とからなり、 上記ｎ＋１個の電源端子のうちのｊ番目の電源端子に、
ソース電極とドレイン電極とからなる出力側が直列接続
された上記第１導電型と反対導電型の第２導電型の第
２、第３ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子のうちのｎ番目の電源端子にソ
ース電極が接続された上記第２導電型の第４ＭＯＳトラ
ンジスタと、 上記ｎ＋１個の電源端子のうちのｉ番目の電源端子と上
記第４ＭＯＳトランジスタのドレイン電極との間に、ソ
ース電極とドレイン電極とからなる出力側が直列接続さ
れた上記第１導電型の第５、第６ＭＯＳトランジスタ
と、 上記ｎ＋１個の電源端子のうちのｊ又はｋ番目の電瀕端
子にソース電極が接続された上記第２導電型の第７ＭＯ
Ｓトランジスタと、 上記０番目の電源端子にソース電極が接続され、ドレイ
ン電極が上記第７ＭＯＳトランジスタのドレイン電極と
共通接続された上記第１導電型の第８ＭＯＳトランジス
タと、 を具備し、 上記第２、第３ＭＯＳトランジスタの一方のトランジス
タのゲート電極を上記ｎ値の論理信号が入力する第１入
力端子に接続し、他方のトランジスタのゲート電極を上
記第４、第５ＭＯＳトランジスタのドレイン電極共通接
続部に接続し、 上記第４ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を反転したクロック反転信号を入力させ、 上記第５、第６ＭＯＳトランジスタの一方のトランジス
タのゲート電極を上記ｎ値の論理信号が入力する第２入
力端子に接続し、他方のトランジスタのゲート電極を上
記第７、第８ＭＯＳトランジスタのドレイン電極共通接
続部に接続し、 上記第７ＭＯＳトランジスタのゲート電極に上記ｎ値の
論理信号が入力する第３入力端子を接続し、 上記第８ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を入力させ、 これら第２乃至第８ＭＯＳトランジスタからなる回路を
拡張形要素として、１又は２以上の該拡張形要素の上記
第２、第３ＭＯＳトランジスタのうちの上記電源端子に
接続されない側のトランジスタのドレイン電極を上記出
力端子に対してワイアードオア接続して構成した回路
を、上記ＭＯＳ論理部に含め、 上記ＭＯＳ論理部が、上記入力するｎ値の論理信号の電
圧レベルを識別し、該識別結果に応じて、上記出力端子
と上記ｎ個の電源端子のうちの１個の電源端子との間の
みを選択的に導通させ、又は上記ｎ個の全ての電源端子
との間を非導通とし、 上記出力端子に上記ｎ値の論理信号に応じて上記ｎ＋１
個の電圧のうちの１つの電圧を出力することを特徴とす
るＣＭＯＳ多値論理回路。 - 【請求項３】ＣＭＯＳを用いて構成され、ｎ＋１個の電
源端子により０番目からｎ番目にかけて電圧値が順次大
きくなり、又は順次小さくなるｎ＋１個の電圧が供給さ
れ、かつ入力するｎ値の論理信号を上記ｎ＋１個の電圧
で識別する多値論理回路であって、 ソース電極が上記ｎ＋１個の電源端子のうちの０番目の
電線端子に接続され、ドレイン電極が出力端子に接続さ
れ、ゲート電極がクロック信号で制御される第１導電型
の第１ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子と又は上記０番目の電源端子を
除いたｎ個の電源端子と上記出力端子との間に接続され
たＭＯＳ論理部とからなり、 ソース電極が上記ｎ＋１個の電源端子のうちのｊ番目の
電源端子に接続された上記第１導電型と反対導電型の第
２導電型の第２ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子のうちのｎ番目の電源端子にソ
ース電極が接続された上記第２導電型の第３ＭＯＳトラ
ンジスタと、 上記ｎ＋１個の電源端子のうちの０番目又はｉ番目の電
源端子にソース電極が接続され、ドレイン電極が上記第
３ＭＯＳトランジスタのドレイン電極に共通接続された
上記第１導電型の第４ＭＯＳトランジスタと、 ドレイン電極、ソース電極が上記第４ＭＯＳトランジス
タのドレイン電極、ソース電極に共通接続された第１導
電型の第５ＭＯＳトランジスタと、 を具備し、 上記第２ＭＯＳトランジスタのゲート電極を上記第３、
第４ＭＯＳトランジスタのドレイン共通接続部に接続
し、 上記第３ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を反転したクロック反転信号を入力させ、 上記第４ＭＯＳトランジスタのゲート電極を上記ｎ値の
論理信号が入力する第１入力端子に接続し、 上記第５ＭＯＳトランジスタのゲート電極を上記ｎ値の
論理信号が入力する第２入力端子に接続し、 これら第２乃至第５ＭＯＳトランジスタからなる回路を
基本形要素として、１又は２以上の該基本形要素の上記
第２トランジスタのドレイン電極を上記出力端子に対し
てワイアードオア接続して構成した回路を、上記ＭＯＳ
論理部に含め、 上記ＭＯＳ論理部が、上記入力するｎ値の論理信号の電
圧レベルを識別し、該識別結果に応じて、上記出力端子
と上記ｎ個の電源端子のうちの１個の電源端子との間の
みを選択的に導通させ、又は上記ｎ個の全ての電源端子
との間を非導通 とし、 上記出力端子に上記ｎ値の論理信号に応じて上記ｎ＋１
個の電圧のうちの１つの電圧を出力することを特徴とす
るＣＭＯＳ多値論理回路。 - 【請求項４】ＣＭＯＳを用いて構成され、ｎ＋１個の電
源端子により０番目からｎ番目にかけて電圧値が順次大
きくなり、又は順次小さくなるｎ＋１個の電圧が供給さ
れ、かつ入力するｎ値の論理信号を上記ｎ＋１個の電圧
で識別する多値論理回路であって、 ソース電極が上記ｎ＋１個の電源端子のうちの０番目の
電線端子に接続され、ドレイン電極が出力端子に接続さ
れ、ゲート電極がクロック信号で制御される第１導電型
の第１ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子と又は上記０番目の電源端子を
除いたｎ個の電源端子と上記出力端子との間に接続され
たＭＯＳ論理部とからなり、 上記ｎ＋１個の電源端子のうちのｊ番目の電源端子にソ
ース電極が接続された上記第１導電型と反対導電型の第
２導電型の第２ＭＯＳトランジスタと、 上記ｎ＋１個の電源端子のうちのｎ番目の電源端子にソ
ース電極が接続された上記第２導電型の第３ＭＯＳトラ
ンジスタと、 上記ｎ＋１個の電源端子のうちのｉ番目の電源端子と上
記第３ＭＯＳトランジスタのドレイン電極との間に、ソ
ース電極とドレイン電極とからなる出力側が直列接続さ
れた上記第１導電型の第４、第５ＭＯＳトランジスタ
と、 上記ｎ＋１個の電源端子のうちｊ又はｋ番目の電済端子
に、ソース電極とドレイン電極からなる出力側が直列接
続された上記第２導電型の第６、第７トランジスタと、 上記０番目の電源端子にソース電極が接続され、ドレイ
ン電極が上記第６、７ＭＯＳトランジスタのうちの上記
電源端子に接続されない側のトランジスタのドレイン電
極と共通接続された上記第１の導電型の第８ＭＯＳトラ
ンジスタと、 上記第３ＭＯＳトランジスタのドレイン電極にドレイン
電極が接続され、上記第４、第５ＭＯＳトランジスタの
出力側の共通接続点にソース電極が接続された上記第１
導電型の第９ＭＯＳトランジスタと、 を具備し、 上記第２ＭＯＳトランジスタのゲート電極を上記第３Ｍ
ＯＳトランジスタのドレイン電極に接続し、 上記第３ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を反転したクロック反転信号を入力させ、 上記第４、第５ＭＯＳトランジスタのうちの上記第３Ｍ
ＯＳトランジスタのドレイン電極とドレイン電極が共通
接続される一方のトランジスタのゲート電極を上記ｎ値
の論理信号が入力する第１入力端子に接続し、他方のト
ランジスタのゲート電極を上記第８ＭＯＳトランジスタ
のドレイン電極に接続し、 上記第６、第７ＭＯＳトランジスタの一方のトランジス
タのゲート電極を上記第１入力端子に接続するととに
も、他方のトランジスタのゲート電極を上記ｎ値の論理
信号が入力する第２入力端子に接続し、 上記第８ＭＯＳトランジスタのゲート電極に上記クロッ
ク信号を入力させ、 上記第９ＭＯＳトランジスタのゲート電極に上記第２出
力端子に接続し、 これら第２乃至第９ＭＯＳトランジスタからなる回路を
拡張形要素として、１又は２以上の該拡張形要素の上記
第２トランジスタのドレイン電極を上記出力端子に対し
てワイアードオア接続して構成した回路を、上記ＭＯＳ
論理部に含め、 上記ＭＯＳ論理部が、上記入力するｎ値の論理信号の電
圧レベルを識別し、該識別結果に応じて、上記出力端子
と上記ｎ個の電源端子のうちの１個の電源端子との間の
みを選択的に導通させ、又は上記ｎ個の全ての電源端子
との間を非導通とし、 上記出力端子に上記ｎ値の論理信号に応じて上記ｎ＋１
個の電圧のうちの１つの電圧を出力することを特徴とす
るＣＭＯＳ多値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494694A JP3381205B2 (ja) | 1994-01-14 | 1994-01-14 | Ｃｍｏｓ多値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494694A JP3381205B2 (ja) | 1994-01-14 | 1994-01-14 | Ｃｍｏｓ多値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212220A JPH07212220A (ja) | 1995-08-11 |
| JP3381205B2 true JP3381205B2 (ja) | 2003-02-24 |
Family
ID=11875146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01494694A Expired - Fee Related JP3381205B2 (ja) | 1994-01-14 | 1994-01-14 | Ｃｍｏｓ多値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381205B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2175100A (en) * | 1999-12-10 | 2001-06-18 | Evsx, Inc. | Method and apparatus for an n-nary logic circuit |
| JP4288355B2 (ja) | 2006-01-31 | 2009-07-01 | 国立大学法人北陸先端科学技術大学院大学 | 三値論理関数回路 |
-
1994
- 1994-01-14 JP JP01494694A patent/JP3381205B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212220A (ja) | 1995-08-11 |
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