KR100332164B1 - 가역 단열 논리회로 및 이를 이용한 파이프라인 가역 단열 논리장치 - Google Patents

가역 단열 논리회로 및 이를 이용한 파이프라인 가역 단열 논리장치 Download PDF

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Abstract

가역단열논리회로는 논리함수회로, 역논리함수회로, 보상회로와 클램프회로로 구성된다. 논리함수회로는 한 주기에 적어도 8개의 위상을 가지는 전원클럭 중 임의의 제 1 클럭으로 동작하며, 상보이중레일의 정논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 충전경로를 결정한다. 역논리함수회로는 제 1 클럭보다 두개의 위상이 느린 제 2 클럭으로 동작하며, 상보이중레일의 역논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 방전경로를 결정한다. 보상회로는 논리함수회로와 역논리함수회로에서 상기 NMOS 트랜지스터들의 문턱전압으로 인한 출력노드에서의 스윙감소를 보상한다. 이와 같이 논리함수 혹은 역논리함수계산부를 NMOS 트랜지스터만으로 구현하고, 이들 NMOS 트랜지스터에 의한 스윙감소를 한쌍의 PMOS 트랜지스터를 이용하여 보상함으로써 비단열손실을 제거할 수 있을 뿐 아니라 논리함수 혹은 역논리함수계산부를 기존의 트랜스미션 게이트로 구현할 때보다 회로 면적을 대폭적으로 감소시킬 수 있다.

Description

가역 단열 논리회로 및 이를 이용한 파이프라인 가역 단열 논리장치{reversible adiabatic logic circuit and pipeline reversible adiabatic logic apparatus employing the same}
본 발명은 가역단열논리회로에 관한 것으로서, 특히 NMOS 트랜지스터 네트워크와 크로스 접속된 한쌍의 PMOS 트랜지스터를 이용하여 비단열 손실을 제거한 가역단열논리회로 및 이를 이용한 파이프라인 가역단열논리장치에 관한 것이다.
단열충전회로는 MOS 논리회로에서 저소비전력화를 위한 방법으로 제안된 이래 많은 연구가 계속되어 왔다. 표준적인 CMOS 회로에서는 어떤 노드의 전압을 충전함에 있어서 전원에 접속된 스위치(예를 들면, MOSFET)를 닫으면 스위치 양단의 전위차를 Vdd라고 할 경우 노드(용량 CL)가 완전히 충전될 때까지, 스위치 저항에 의해 (1/2)CLVdd 2의 전력이 소비된다. 그러나, 노드의 전위가 전원전위가 같아지면상기 스위치를 통해 전원과 노드가 접속되어도 상기 스위치에는 전류가 흐르지 않아 스위치 저항에 의한 소비전력이 없게 된다.
따라서, 전원전압을 스위치저항(R)과 노드의 용량(CL)와의 시정수(RCL)에 비해 비교적 천천히 증가시키면 스위치 양단의 전위차를 감소시키면서 노드의 전위와 전원전위가 서로 가까운 값이 되도록 상승시킬 수 있다. 그러면 노드의 전위가 전원전위에 대해 균형을 이루게 되어 노드의 용량을 단열적으로 충전할 수 있다. 이때, 스위치 저항에 의해 소비되는 전력은 다음 수학식 1과 같이 나타낼 수 있다.
상기 수학식 1에서 T는 충전에 소요되는 시간을 나타낸다. 여기서, T를 무한대로 크게 하면 노드의 용량(CL)을 충전하는데 필요한 전력을 제로로 할 수 있음을 알 수 있다. 이와 같은 충전방법을 단열충전방법이라고 하며, 이는 RCL시정수와는 무관한 CMOS 회로의 표준적인 충전방법과는 그 소비전력에서 큰 차이점을 보인다.
예를 들어, 도 1에 나타낸 CMOS 인버터의 경우 입력노드(N1)로의 입력(VIN)이 도 2a에서와 같이 변화할 때, 출력노드(N2)로부터의 출력(VOUT)은 도 2b와 같이 변화한다. 즉, 입력(VIN)이 시각(t1)에서 하이 레벨로부터 로우 레벨로 하강하면 PMOS 트랜지스터(Q1)가 도통하는 한편, NMOS 트랜지스터(Q2)가 차단되므로 출력 노드(N2)는 PMOS 트랜지스터(Q1)를 통해 전원라인(1)으로부터 충전전류(I1)에 의해 전원라인(1)이 접속되는 전원전위(Vdd)까지 충전된다.
이에 대해 입력(VIN)이 시각(t2)에서 로우 레벨로부터 하이 레벨로 상승하면 PMOS 트랜지스터(Q1)가 차단되는 한편 NMOS 트랜지스터(Q2)는 도통되므로 출력 노드(N2)의 전하는 NMOS 트랜지스터(Q2)를 통해 방전전류(I2)에 의해 전원라인(2)으로 방전한다.
따라서 이와 같은 통상의 충전방법에서는 도 3에 도시된 바와 같이 일정한 전원전위 (Vdd;α1)와 출력노드(N2)의 전위(α2)와의 전위차(V1)이 스위칭에 의한 손실의 원인이 된다. 이에 대하여 상술한 단열충전방법에서는 전원전위(Vdd)는 부호(α3)로 표시한 바와 같이 변화하고, 이에 추종하여 출력노드(N2)의 전위도 부호(α4)로 표시한 바와 같이 변화하므로 이에 따른 손실도 부호(V2)로 표시한 전위차에 대응한 소량으로 감소된다.
최근 이와 같은 단열충전방법을 이용한 MOS 트랜지스터회로가 활발히 연구되고 있다. 예를 들어, Moon, Y., 및 Jeong, D. -K의 'An efficient charge recovery logic circuit', IEEE Journal of Solid-State Circuits, vol.31, no.4, 1996, pp.514-522 와, Kramer, A., Denker, J., 및 Moroney, J에 의한 '2nd order adiabatic computation with 2N-2P and 2N-2N2P logic circuits', International Symposium on Low Power Design, 1995, pp. 191-196 에서는 이 단열충전방법을 이용한 ECRL(Efficient Charge Recovery Logic) 또는 2N-2N2P 회로로 불리우는 이중레일(dual-rail) 단열논리회로가 개시되어 있다.
이와 같은 단열논리회로에는 상기 수학식 1에 보인 단열손실 이외에 비단열손실이 존재한다. 상기 2N-2N2P와 ECRL 회로의 경우 비단열손실은 스위칭시에 스위치의 양단에 존재하는 전압차에 의해 발생한다. 즉, 상기 2N-2N2P 회로는 회로의 프리차아징(precharging)을 위해 사용되는 다이오드에 의해 CLVddVth의 에너지 손실이 발생하고, ECRL 회로는 MOS 트랜지스터의 문턱전압(Vth)에 의해 (1/2)CLVth 2의 에너지 손실이 발생한다.
이러한 비단열손실을 제거하기 위해서는 두 가지의 조건이 만족되어야만 한다. 첫번째 조건은, 스위치(예를 들면 MOSFET)의 양단의 전위차가 없을 때에만 스위치가 온(ON)되어야 한다는 것이다. 양단의 전위차가 있을때 스위치가 켜지면 갑작스런 전위차의 형성으로 인해 스위치에 존재하는 저항에 의해 큰 전류가 흐르면서 열이 발생한다. 이 열의 발생은 곧 에너지의 손실을 의미한다. 두번째 조건은 일단 스위치가 온되면 스위치 양단에 전위차가 형성되지 않도록 천천히 에너지를 전달해야 한다는 것이다. 이 조건을 충족시키기 위한 방법이 상술한 단열충전방법이다.
그런데, 이 두가지 조건을 만족시키면서 한 노드의 에너지를 공급하고 복원하려면 그 노드의 상태(또는 전압)를 알고 있어야 한다. 따라서 이 문제는 가역논리를 이용하여 해결할 수 있다. 가역논리는 역산인 가능한 논리로서, 역논리를 이용하여 출력값으로부터 입력값을 알아내어 입력 에너지를 복원할 수 있기 때문에에너지 복원에 이용될 수 있다.
이 가역논리 개념을 이용한 초저전력 회로의 연구분야로서 가역컴퓨터 기술이 있다. 가역 컴퓨터에 관한 연구는 궁극적으로는 에너지 소모 또는 전력소모가 매우 적은 컴퓨터의 개발을 목적으로 하는 것이다. 이는 정보의 손실이 없으면 에너지의 손실을 없앨 수 있다는 물리학 이론을 기초로 한 것으로서 미래의 초고집적화된 칩의 열 발생 문제와 배터리의 수명 연장 문제 등을 적극적으로 해결할 수 있는 차세대 컴퓨터의 모형이라고 할 수 있다. 인체에 삽입되어지는 인공장기처럼 극도의 적은 전력소비가 요구되는 분야는 이러한 가역 컴퓨터 기술이 적용될 수 있는 중요한 응용분야이다. 물리학 이론에 의하면 컴퓨터는 가역적인 계산이 가능하다면 에너지를 소모하지 않도록 설계될 수 있다. 따라서, 가역컴퓨터는 가역적인 계산을 하기 위해서 반드시 가역논리를 사용하여 구현되어야 한다. 그러나, 기존의 계산 논리체계는 대부분이 비가역이기 때문에 이를 가역논리로 바꾸어 사용하려면 이를 가역논리로 바꾸려는 연구결과가 많이 발표되었다. 그러나, 기존의 부울(boolean) 함수는 대부분이 비가역 논리이므로 이를 가역 논리로 바꾸어 사용하려면 복잡도가 증가한다. 그러나, 프로세서의 고집적화 기술의 발달로 미루어 보아 복잡도 문제는 고집적도로 해결이 되리라고 예상되며 궁극적으로는 에너지 소모를 극소화하는 관점으로 보면 가역논리 회로의 구현이 매우 중요한 접근방법이라고 할 수 있다.
상술한 가역논리와 단열충전방법을 이용하여 에너지 소모를 줄이는 논리소자 및 장치들이 발표된 바 있다. 예를 들면, Merkle, R.의 'Reversible electroniclogic using switches', Natotechnology, Vol.4, 1993, pp. 21-40, Younis, S.및 Knight, T. F.의 'Asymptotically zero energy split-level charge recovery logic', Workshop on Low Power Design, 1994, pp. 177-182 와, Athas, W.C., Svensson, L. J., Koller, J.G., Tzartzanis, N. 및 Chou, E.의 'Low power digita*l systems based on adiabatic switching principles', IEEE Trans. VLSI Systems, Vol. 2, no. 4, 1994, pp. 398-407 에 이러한 논리회로들이 개시되어 있다. 이 중, 상기 Athas et. al에 개시된 논리회로가 도 4 내지 도 7에 개시되어 있다. 도 4는 가역 파이프라인 연결상태를 보여주는 것으로서, 큰 화살표는 에너지의 충전 혹은 방전의 경로 및 방향을 나타낸다. 도 5는 도 4의 가역 파이프라인 구조 중 일부를 나타내는 것으로서, 트랜스미션 게이트를 이용하여 버퍼를 구현한 예를 보여준다. 도 6은 상기 도 4 및 도 5에서 사용된 전원클럭의 타이밍도로서, 이 전원클럭은 8개의 위상을 가지며 인접 클럭들은 서로 최소한 1/8 주기의 위상 차이가 있다. 도 7은 도 5의 각 노드에서의 동작을 설명하는 파형도이다. 한편, 도 8은 도 5에 있어서 전가산기기의 합(S = a XOR b XOR Cin)을 구하기 위한 논리함수계산부와 상보논리함수계산부를 트랜스미션 게이트를 이용하여 간략하게 구현한예로서, 여기서는 스위치와 클램프회로는 생략되어 있다.
상기 도 5에서 트랜스미션 게이트로 구현된 스위치는 정논리(positive logic)이기 때문에 부논리(negative logic) 값을 만들기 위해서는 상보관계에 있는 두 입력을 받아 상보관계에 있는 두 출력을 계산할 수 있는 상보이중레일(complemetary dual rail) 회로를 사용한다. 이 회로의 한 레일은 정논리의 출력값을 계산하고, 나머지 다른 한 레일은 부논리의 출력값을 계산하여 다음 단의 입력으로 이 두 출력값을 사용한다. 상보이중레일은 한 레일이 오프(OFF)되어 있기 때문에 이 부분이 칩(chip)내에서 용량성 결합(capacitive coupling)에 의하여 영향받을 수 있으므로 이러한 문제를 해결하기 위해 클램프(clamp) 회로(15)를 달아준다. 상기 클램프 회로(15)는 두개의 NMOS 트랜지스터로 구성되며 한 레일이 온이면 나머지 오프되어 있는 한 레일을 접지에 강제적으로 묶여 있게 만드는 회로이다.
그러나, 상기 도 5에 도시된 논리회로에서는 논리함수 계산시 동일한 클럭을 충전 및 방전클럭으로 사용하기 때문에, 예를 들면 제 1 단의 논리함수회로(F)와 제 2 단의 역논리함수회로(G-1)에서 동일한 클럭(ψ0)을 충전 및 방전 클럭으로 사용함으로써 이로 인한 비단열 에너지손실이 존재하게 된다. 이를 도 6 및 도 7에 도시된 파형도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 초기상태에서는 내부 노드들(n1,n2,n3,n4)이 접지되어 있고, 두개의 스위치들(T5,T6)은 온상태라고 가정한다. T=0 인 경우, 입력(α0)은 하이레벨로서 유효화된다. T=1 인 경우, 출력노드(X1)는 하이레벨로 구동되는 한편, 이의 상보출력노드()는 클램프회로(15)에 의해 접지로 구동된다. 이와 동시에, 트랜스미션 게이트(T3,T4)의 PMOS 트랜지스터가 온상태가 됨으로 인하여 노드들(n3,n4)이충전된다. 여기서, 입력()는 T=1 에서는 아이들 상태(idle state)에 있기 때문에 접지 상태를 유지한다. T=3 인 경우, 클럭(ψ3)이 하이레벨로 올라가면서 스위치들(T7,T8)이 온상태가 된다. 그러면, 충전된 노드(n4)가 접지된 노드()에 연결되어 도 7의 원(A)으로 표시되는 비단열손실이 발생한다. T=4 인 경우, 입력()는 아이들 상태가 되어 방전된 노드(n2)가 하이레벨인 클럭(ψ3)에 연결된다. 이로 인하여, 도 7의 원(B)로 표시되는 또 다른 비단열손실이 발생한다.
또한, 상기 도 5에 도시된 논리회로에서는 두개의 스위치 뿐만 아니라 논리함수회로 혹은 역논리함수회로(11, 13)에서 논리함수 및 이의 상보논리함수 혹은 역논리함수 및 이의 상보역논리함수를 계산하기 위한 논리회로를 트랜스미션 게이트를 이용하여 구현하고 있다. 트랜스미션 게이트는 NMOS 트랜지스터와 PMOS 트랜지스터의 소스(source)와 드레인(drain)을 연결하고, 이 소스와 드레인을 스위치의 양단으로 사용하며 NMOS 트랜지스터의 게이트 단자에 입력을 연결하고, PMOS 트랜지스터의 게이트 단자에는 NMOS 트랜지스터의 게이트에 연결된 입력과 상보 관계에 있는 입력을 연결하여 동작시킨다. 그러면 스위치의 양단에 전압강하가 발생하지 않게 에너지를 그대로 전달할 수 있으며, MOS 트랜지스터로 구현할 수 있는 가장 안정적인 스위치로 알려져 있다. 그런데 이 트랜스미션 게이트는 모든 논리를 NMOS와 PMOS트랜지스터의 쌍으로 구현해야 하기 때문에 회로가 커질 뿐 아니라 에너지 소비가 증가하는 단점이 있다.
따라서 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 논리함수회로 혹은 역논리함수회로에서 논리함수 및 이의 상보논리함수 혹은 역논리함수 및 이의 상보역논리함수를 NMOS 트랜지스터만으로 구현하고, 이들 NMOS 트랜지스터들의 동작시 문턱전압(Vth)으로 인한 스윙감소를 한쌍의 PMOS 트랜지스터를 이용하여 보상하는 가역단열논리회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기 가역단열논리회로를 이용한 파이프라인 가역단열논리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 가역단열논리회로는 한 주기에 적어도 8개의 위상을 가지는 전원클럭 중 임의의 제 1 클럭으로 동작하며, 상보이중레일의 정논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 충전경로를 결정하는 논리함수회로; 상기 제 1 클럭보다 두개의 위상이 느린 제 2 클럭으로 동작하며, 상보이중레일의 역논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 방전경로를 결정하는 역논리함수회로; 상기 논리함수회로와 역논리함수회로에서 상기 NMOS 트랜지스터들의 문턱전압으로 인한 출력노드에서의 스윙감소를 보상하는 보상회로를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 파이프라인 가역단열논리장치는 한 주기에 적어도 8개의 위상을 가지는 전원클럭 중 임의의 제 1 클럭으로동작하며, 전단의 출력값에 대한 논리함수 및 이의 상보논리함수 계산을 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 수행하는 논리함수회로; 상기 제 1 클럭보다 적어도 하나의 위상이 느린 제 2 클럭으로 동작하며, 상기 논리함수회로의 출력값에 대한 역논리함수 및 이의 상보역논리함수 계산을 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 수행하는 역논리함수회로; 및 상기 논리함수회로와 역논리함수회로에서 상기 NMOS 트랜지스터들의 문턱전압으로 인한 출력노드에서의 스윙감소를 보상하는 보상회로로 구성되는 단위 가역단열논리회로가 파이프라인 형태로 연결되며, 후단의 단위 가역단열논리회로의 논리함수회로는 현재단의 논리함수회로보다 적어도 하나의 위상이 느린 제 2 클럭으로 동작하는 것을 특징으로 한다.
도 1은 CMOS 인버터의 충방전 동작을 설명하기 위한 회로도,
도 2의 (a)와 (b)는 도 1에 도시된 CMOS 인버터의 동작을 설명하기 위한 파형도,
도 3은 일반적인 충전방법과 단열충전방법의 차이를 설명하기 위한 그래프,
도 4는 가역 파이프라인 연결상태를 보여주는 도면,
도 5는 도 4의 가역 파이프라인 구조 중 일부를 나타내는 것으로서, 트랜스미션 게이트를 이용하여 버퍼를 구현한 예,
도 6은 상기 도 4 및 도 5에서 사용된 클럭의 타이밍도,
도 7은 도 5의 각 노드에서의 동작을 설명하기 위한 파형도,
도 8은 도 5에 있어서 전가산기에 대한 논리함수계산부와 상보논리함수계산부를 트랜스미션 게이트를 이용하여 구현한 예,
도 9은 본 발명에서 사용되는 가역논리회로를 도시한 회로도,
도 10은 본 발명에 따른 가역 파이프라인 연결상태를 보여주는 도면,
도 11은 도 10의 가역 파이프라인 구조 중 일부를 나타내는 것,
도 12는 도 11의 각 노드에서의 동작을 설명하기 위한 파형도, 및
도 13은 도 11에 있어서 전가산기에 대한 논리함수계산부와 상보논리함수계산부를 NMOS 트랜지스터를 이용하여 구현한 예를 보여준다.
* 도면의 주요부분에 대한 부호의 설명
31 ... 논리함수회로 33 ... 역논리함수회로
35 ... 보상회로 37 ... 클램프회로
311, 331 ... 논리함수계산부 313, 333 ... 상보논리함수계산부
315, 317, 335, 337 ... 스위치
이하 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 대하여 상세히 설명하기로 한다.
도 9은 본 발명에서 사용되는 가역논리회로를 도시한 회로도로서, 논리함수 계산부(21), 역논리함수계산부(23), 제 1 및 제 2 스위치(25,27)로 이루어진다. 여기서 사용되는 전원클럭은 도 6에 도시된 바와 동일한 전원클럭을 사용한다. 즉, 전원클럭은 최대전원전압(Vdd)과 최소전원전압(GND;0V) 상호간의 천이가 소정의 시간, 예를 들면 1/8 주기에 걸쳐 서서히 이루어지며, 8개의 위상(ψ0~ψ7)을 가진다. 따라서 인접 클럭간에는 최소한 1/8 주기의 위상차를 가진다. 또한, 도 4와 비교해 보면 논리함수계산시 충전 및 방전클럭으로서 서로 다른 클럭을 사용하므로 비단열 손실이 발생되지 않도록 한다.
논리함수계산부(21)는 클럭(ψi)과 연결되고, 클럭(ψi)으로부터 에너지를 공급받아 클럭(ψi)보다 적어도 한 위상 빠른 클럭(ψi-1)에 의해 에너지를 공급받는 소정의 비트수(m)로 이루어진 입력값에 대해 클럭(ψi)을 통해 소정의 논리함수를 계산하고, 뒷단에서의 상기 논리함수의 역논리함수의 계산이 끝나고 클럭(ψi)이 최대전원전압에서 최소전원전압으로 천이할 때 출력값으로 이용된 에너지가 상기 클럭(ψi)으로 복원되도록 한다. 또한, 상기 논리함수계산부(21)는 상기 클럭(ψi)이 최소전원전압 상태에 있을 때 입력값이 인가되어 있어야 하고, 제 1 스위치(25)가 온상태가 되어 있어야 하고, 이러한 조건을 만족한 상태에서 클럭(ψi)이 최대전원전압으로 올라가면서 출력값을 계산한다. 즉, 공급클럭(205)을 연결하여 에너지를 공급하여 m 비트의 입력값(201)으로부터 n 비트의 중간값(202)과 출력값(203)을 계산한다.
제 1 스위치(25)는 상기 클럭(ψi)의 위상보다 적어도 한 위상이 빠른 클럭(ψi-1)과 연결되어, 논리함수계산부(21)에서 계산된 출력값을 클럭(ψi-1)에 의해 에너지의 손실없이 다음 단으로의 전달을 제어한다. 또한, 제 1 스위치(25)는 상기 클럭(ψi-1)이 최소전원전압 상태에 있을 때는 오프상태에 있고, 최대전원전압 상태에 있을 때는 온상태에 있다. 즉, 상기 중간값(202)과 출력값(203)을 에너지 공급시에는 연결하고 에너지 복원시에는 분리시킨다.
역논리함수계산부(23)는 제 1 스위치(25)의 출력값에 대해 상기 논리함수의 역논리함수를 계산하며, 상기 논리함수계산부(21)에 연결된 클럭(ψi)보다 적어도 한 위상이 늦은 클럭(ψi+1)과 연결되어, 상기 논리함수계산부(21)의 입력값으로 이용된 에너지를 역논리함수 계산이 끝난 후에 상기 클럭(ψi+1)으로 복원한다. 즉, 출력값(203)으로부터 입력값과 같은 중간값(204)을 계산한다. 또한, 상기 역논리함수계산부(23)는, 상기 클럭(ψi+1)이 최소전원전압 상태에 있을 때, 상기 논리함수계산부(21)의 입력값이 인가되어 있어야 하고, 상기 제 2 스위치(27)는 오프되어 있어야 하고, 상기 논리함수의 결과값이 계산되어 있어야 하며, 이러한 조건을 만족하는 상태에서 클럭이 최대전원전압으로 올라가면서 출력값을 계산한다. 그리고, 상기 역논리함수계산부(23)는 역논리함수에 연결된 클럭(ψi+1)이 최대전원전압 상태에서 최소전원전압 상태로 내려가면서 상기 논리함수계산부(21)의 입력값의 에너지를 클럭(ψi+1)으로 복원시킨다.
제 2 스위치(27)는 상기 역논리함수계산부(23)에 연결한 클럭보다 적어도 한 위상이 늦은 클럭(ψi+2)에 연결되며, 상기 논리함수계산부(21)의 입력값 에너지를 상기 역논리함수계산부(23)에 연결된 클럭(ψi+1)으로 복원되도록 하기 위해, 상기 클럭(ψi+2)에 의해 상기 역논리함수계산부(23)의 출력값과 상기논리함수계산부(21)의 입력값의 연결을 제어한다. 또한, 상기 제 2 스위치(27)는 상기 클럭(ψi+2)이 최소전원전압 상태에 있을때는 오프상태에 있고, 최대전원전압에 있을때는 온상태에 있다. 즉, 상기 역논리함수계산부(23)의 중간값(204)과 입력값(201)을 연결하여 에너지를 복원클럭(206)으로 복원시킨 다음 다시 중간값(204)과 입력값(201)을 분리시킨다.
상기와 같은 각 구성요소의 동작을 도 6에 도시된 전원클럭을 결부시켜 설명하면 다음과 같다. 설명의 편의상 i를 2로 두기로 한다.
T=0 인 경우, 도 9의 모든 노드들과 공급클럭들은 전위가 접지(GND)상태로 되어 있다. T=1 인 경우, 입력값(201)은 논리함수계산부(21)의 클럭(ψ2)보다 최소한 한 위상이 빠른 클럭(ψ1)에 동기되어 인가되어 있고, 제 1 스위치(25)는 클럭(ψ1)에 동기되어 온되어 중간값(202)과 출력값(203)을 연결시킨다. 이때, 제 1 스위치(25)는 양단의 전위차가 없으므로 스위치가 온되어도 에너지 손실을 발생하지 않는다. T=2 가 되면, 클럭(ψ2)가 최대전원전압으로 올라가면서 중간값(202)과 출력값(203)을 계산한다. 그러면, 이 출력값은 역논리함수계산부(23)에 입력이 된다. T=3 이 되면, 클럭(ψ3)이 최대전원전압으로 올라가면서 입력과 같은 값인 중간값(204)을 계산한다. 왜냐 하면, 입력값이 논리함수계산부(21)와 역논리함수계산부(23)를 통과하면서 다시 원래의 입력값과 동일한 값으로 계산되기 때문이다. T=4 가 되면, 클럭(ψ4)이 최대전원전압으로 올라가면서 제 2 스위치(27)가 온된다. 제 1 스위치(25)와 마찬가지로 양단의 전위차가 없으므로 스위치가 온되어도 에너지 손실을 발생하지 않는다. T=5 가 되면, 클럭(ψ1)이 최소전원전압으로 내려가고 제 1 스위치(25)는 오프되어 중간값(202)과 출력값(203)을 분리시킨다. T=6 이 되면, 클럭(ψ2)가 최소전원전압으로 내려가면서 중간값(202)에 있는 에너지를 클럭(ψ2)으로 복원한다. T=7 이 되면, 클럭(ψ3)이 최소전원전압으로 내려가면서 입력(201) 및 중간값(204)에 있는 에너지를 클럭(ψ3)으로 복원한다. T=8 이 되면, 클럭(ψ4)이 최소전원전압으로 내려가면서 제 2 스위치(27)는 오프되어 중간값(204)과 입력(201)을 분리시키고 동시에 출력(203)에 있는 에너지는 클럭(ψ4)으로 복원된다. 그러면, T=8 은 T=0 인 초기상태와 같은 상황이 되면서 다시 한 싸이클의 동작이 완료된다.
도 10은 도 9에 도시된 가역논리회로를 이용하여 본 발명에 따른 가역 파이프라인 연결상태를 보여주는 도면으로서, 큰 화살표는 에너지의 충전 혹은 방전의 경로 및 방향을 나타낸다. 여기서, 도 4와 비교해 보면 본 발명에서 에너지의 충전 및 방전이 양방향으로 행해지는 것을 알 수 있다. 도 9에 도시된 가역논리회로의 동작원리가 제 1 단의 논리함수회로(F)와 역논리함수회로(H-1;미도시), 제 2 단의 논리함수회로(G)와 역논리함수회로(G-1), 제 3 단의 논리함수회로(H)와 역논리함수회로(H-1), 제 4 단의 논리함수회로(I;미도시)와 역논리함수회로(I-1)에 각각 적용되면서 파이프라인 형태로 연결되는 것이다.
도 11은 도 10의 가역 파이프라인 구조 중 일부를 나타내는 것으로서, 제 1 단의 논리함수회로(F;31)와 제 2 단의 역논리함수회로(G-1;33), 보상회로(35)와, 클램프회로(37)로 이루어진다.
여기서, 제 1 단의 논리함수회로(31)는 입력값(α0)을 인가받고 클럭(ψ1)을 공급받는 제 1 논리함수계산부(f;311), 제 1 논리함수계산부(311)의 출력에 연결되고 클럭(ψ0)을 공급받는 제 1 스위치(e;315), 상보입력값()을 인가받고 클럭(ψ1)을 공급받는 제 1 상보논리함수계산부(;313), 제 1 상보논리함수계산부(313)의 출력에 연결되고 클럭(ψ0)을 공급받는 제 2 스위치(e;317)로 이루어진다. 여기서, 제 1 논리함수계산부(311)와 제 1 상보논리함수계산부(313)는 상보이중레일에서 정논리함수를 계산하고, 출력노드(,)들의 충전경로를 결정한다.
또한, 제 2 단의 역논리함수회로(33)는 제 2 단의 논리함수회로(G;미도시)의 출력인 입력값(β2)을 인가받고 클럭(ψ3)을 공급받는 제 2 논리함수계산부(;331), 제 2 논리함수계산부(331)의 출력에 연결되고 클럭(ψ4)을 공급받는 제 3 스위치(e;335), 제 2 단의 논리함수회로(G;미도시)의 상보출력인 상보입력값()을 인가받고 클럭(ψ3)을 공급받는 제 2 상보논리함수계산부 (;333), 제 2 상보논리함수계산부(333)의 출력에 연결되고 클럭(ψ4)을 공급받는 제 4 스위치(e;337)로 이루어진다. 여기서, 제 2 논리함수계산부(331)와 제 2 상보논리함수계산부(333)는 상보이중레일에서 역논리함수를 계산하고, 출력노드(,)들의 방전경로를 결정한다.
상기 논리함수회로(31)와 역논리함수회로(33)에서 제 1 내지 제 4 스위치(315,317,335,337)는 충전 및 방전 경로를 분리시키는 분리스위치로 사용된다.
보상회로(35)는 드레인과 소오스가 각각 제 1 논리함수계산부(311)의 출력과 클럭(ψ1)에 연결된 제 1 PMOS 트랜지스터(QP1), 게이트가 제 1 PMOS 트랜지스터(QP1)의 게이트와 접속되고, 드레인과 소오스가 각각 제 2 논리함수계산부(331)의 출력과 클럭(ψ3)에 연결된 제 2 PMOS 트랜지스터(QP2), 드레인과 소오스가 각각 제 1 상보논리함수계산부(313)의 출력과 클럭(ψ1)에 연결된 제 3 PMOS 트랜지스터(QP3), 게이트가 제 3 PMOS 트랜지스터(QP3)의 게이트와 접속되고, 드레인과 소오스가 각각 제 2 상보논리함수계산부(333)의 출력과 클럭(ψ3)에 연결된 제 4 PMOS 트랜지스터(QP4)로 이루어지고, 여기서 제 3 PMOS 트랜지스터(QP3)의 게이트와 제 4 PMOS 트랜지스터(QP4)의 게이트와의 접속점은 제 1 및 제 3 스위치(315,335)의 출력(X1)에 연결되고, 제 1 PMOS 트랜지스터(QP1)의 게이트와 제 2 PMOS 트랜지스터(QP2)의 게이트와의 접속점은 제 2 및 제 4 스위치(317,337)의 상보출력()에 연결된다.
클램프회로(37)는 직렬로 연결된 제 1 및 제 2 NMOS 트랜지스터(QN1, QN2)로 이루어지며, 제 1 NMOS 트랜지스터(QN1)의 게이트는 출력(X1)에 연결되고, 제 2 NMOS 트랜지스터(QN2)의 게이트는 상보출력()에 연결된다. 이 클램프회로(37)는 출력(X1)과 이의 상보출력() 중 구동되지 않는 출력을 접지상태로 유지시키는데 사용된다.
그러면, 상술한 도 11에 도시된 회로의 동작을 도 12의 파형도와 결부시켜 설명하기로 한다.
먼저, 모든 노드들은 초기에 접지되어 있고,와가 참이라고 가정하기로 한다.
T=0 일 때, 클럭(ψ0)에 동기된 정분리스위치인 제 1 및 제 2 스위치(315,317)는 클럭(ψ0)가 로우레벨에서 하이레벨로 올라가므로 온상태이고, 클럭(ψ4)에 동기된 역분리스위치인 제 3 및 제 4 스위치(335,337)는 클럭(ψ0)가 하이레벨에서 로우레벨로 내려가므로 오프상태이다. 그리고, 정입력()는 클럭(ψ0)이 하이레벨이 된 이후부터 유효화되어 논리함수회로(31)에서이 계산된다.
T=1 일 때, 클럭(ψ1)이 하이레벨이 되고 제 1 스위치(315)가 온상태가 되어 제 1 논리함수계산부(311)의 전류 경로가 형성되므로 출력값(X1)은 하이레벨이 된다. 이때, 제 1 논리함수계산부(311)를 구성하는 NMOS 트랜지스터의 문턱전압으로 인하여 노드(a)에서 완전한 스윙을 이루지 못하므로 출력노드(X1,)와 크로스 접속된 한쌍의 PMOS 트랜지스터(QP1,QP3)를 이용하여 이 감소된 스윙을 보상한다. 즉, 노드(a)가 하이레벨이 되면, 제 1 스위치(315)가 온상태가 되므로 출력값(X1)은 하이레벨이 된다. 출력값(X1)이 하이레벨이 되므로써 클램핑회로(37)의 제 1 NMOS 트랜지스터(QN1)이 온상태가 되어 상보출력값()이 접지상태에 있게 된다. 상보출력값()이 접지되므로 제 1 PMOS 트랜지스터(QP1)이 온상태가 되어 노드(a) 및 출력값(X1)은 정확하게 클럭(ψ1)을 추종하면서 최대전원전압(Vdd)까지 상승한다.
T=2 인 경우, 클럭(ψ2)이 하이레벨이 된 이후 다음단의 출력인 역입력() 이 유효화된다. 그러면, 역논리함수회로(33)에서이 계산된다. T=3 인 경우, 노드(b)는 상술한 바와 같이 T=1 과 동일한 방법으로 제 2 PMOS 트랜지스터(QP2)의 도움으로 클럭(ψ3)을 정확하게 추종한다. T=4 인 경우, 클럭(ψ0)는 로우레벨이 되고, 클럭(ψ4)는 하이레벨이 된다. 따라서, 제 3 및 제 4 스위치(335,337)는 온상태가 되고, 제 1 및 제 2 스위치(315,317)은 오프상태가 된다. 이 스위칭시, 노드들(b, X1)이 하이레벨이고, 노드들()이 접지상태가 되어 있기 때문에 비단열 충전 및 방전 에너지 손실이 발생하지 않게 된다.
T=5 인 경우, 클럭(ψ1)이 접지되면 노드(a)와 논리함수회로(31)의 내부 노드들의 전하가 클럭(ψ1)으로 복원되는 반면, 출력값(X1)은 하이레벨을 유지한다. T=6 일 때, 클럭(ψ2)이 접지되므로 정입력()이 비활성화되어 접지가 된다. T=7 일 때, 클럭(ψ3)이 접지가 됨에 따라 출력값(X1)의 전하가 클럭(ψ3)로 복원된다. 그리고, 노드(b)와 역논리함수회로(33)의 내부 노드들의 전하가 클럭(ψ3)으로 복원된다. 그러면, 모든 내부 노들들이 초기 조건에서와 마찬가지로 접지가 된다.
도 13은 도 10에 있어서 전가산기의 합(S = a XOR b XOR Cin)을 구하기 위한한 논리함수계산부(311)와 상보논리함수계산부(313)를 NMOS 트랜지스터를 이용하여 간략하게 구현한 예를 보여준다. 여기서는 보상회로(35), 클램프회로(37), 및 스위치(315,317)가 생략되어 있다.
한편, 도 13에 도시된 NMOS 트랜지스터로 구현된 전가산기와 도 5에 도시된 트랜스미션 게이트로 이루어진 전가산기에 대하여 에너지 소비를 살펴보면 다음과 같다. 즉, 도 13의 전가산기에서 트랜지스터의 수는 도 5의 전가산기보다 약 22% 감소함으로써 본 발명에 의한 가역단열논리회로에서 각 노드의 부하 용량이 감소되어 도 13의 전가산기는 도 5의 전가산기에서 소비되는 에너지의 약 40% 정도를 소비하게 된다.
상술한 바와 같이 본 발명에 따른 가역단열논리회로 및 이를 이용한 파이프라인 가역단열논리장치에서는 논리함수계산부를 NMOS 트랜지스터만으로 구현하고, 이들 NMOS 트랜지스터들의 동작시 문턱전압(Vth)로 인한 스윙감소를 한쌍의 PMOS 트랜지스터를 이용하여 보상함으로써 비단열손실을 제거할 수 있을 뿐 아니라 논리함수계산부를 기존의 트랜스미션 게이트로 구현할 때보다 회로 면적을 대폭적으로 감소시킬 수 있다.
또한, 본 발명은 초저전력논리회로로 사용될 수 있으므로 초저전력 응용분야인 가역 컴퓨터 기술에 응용이 가능하다.

Claims (9)

  1. 한 주기에 적어도 8개의 위상을 가지는 전원클럭 중 임의의 제 1 클럭으로 동작하며, 상보이중레일의 정논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 충전경로를 결정하는 논리함수회로;
    상기 제 1 클럭보다 두개의 위상이 느린 제 2 클럭으로 동작하며, 상보이중레일의 역논리함수를 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 계산하고 출력노드들의 방전경로를 결정하는 역논리함수회로;
    각 게이트 단자가 상기 출력노드와 상보출력노드에 크로스 접속된 한쌍의 PMOS 트랜지스터로 이루어지며, 상기 논리함수회로와 역논리함수회로에서 상기 NMOS 트랜지스터들의 문턱전압으로 인한 출력노드에서의 스윙감소를 보상하는 보상회로를 포함하는 것을 특징으로 하는 가역단열논리회로.
  2. 제 1 항에 있어서, 상기 출력노드와 상보출력노드 사이에 직렬 접속된 두개의 NMOS 트랜지스터로 이루어지는 클램프회로를 더 포함하는 것을 특징으로 하는 가역단열논리회로.
  3. 제 2 항에 있어서, 상기 논리함수회로는
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 1 클럭을 이용하여 전단의 출력값에 대한 논리함수를 계산하는 논리함수계산부;
    상기 제 1 클럭보다 하나의 위상이 빠른 제 3 클럭으로 동작하며, 상기 논리함수계산부의 출력을 출력노드로 전달하는 제 1 스위치;
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 1 클럭을 이용하여 전단의 상보출력값에 대한 상보논리함수를 계산하는 상보논리함수계산부; 및
    상기 제 3 클럭으로 동작하며, 상기 상보논리함수계산부의 출력을 상보출력노드로 전달하는 제 2 스위치를 구비하는 것을 특징으로 하는 가역단열논리회로.
  4. 제 3 항에 있어서, 상기 역논리함수회로는
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 2 클럭을 이용하여 후단의 출력값에 대한 역논리함수를 계산하는 역논리함수계산부;
    상기 제 2 클럭보다 하나의 위상이 느린 제 4 클럭으로 동작하며, 상기 역논리함수계산부의 출력을 출력노드로 전달하는 제 3 스위치;
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 2 클럭을 이용하여 후단의 상보출력값에 대한 상보역논리함수를 계산하는 상보역논리함수계산부; 및
    상기 제 4 클럭으로 동작하며, 상기 상보역논리함수계산부의 출력을 상보출력노드로 전달하는 제 4 스위치를 구비하는 것을 특징으로 하는 가역단열논리회로.
  5. 제 4 항에 있어서, 상기 보상회로는
    드레인과 소오스가 각각 논리함수계산부와 역논리함수계산부의 출력단자과 클럭공급단자에 연결되고 게이트 단자가 서로 접속되며, 상기 게이트 단자의 접속점이 상기 상보출력노드에 접속된 제 1 및 제 2 PMOS 트랜지스터; 및
    드레인과 소오스가 각각 상보논리함수계산부와 상보역논리함수계산부의 출력단자과 클럭공급단자에 연결되고 게이트 단자가 서로 접속되며, 상기 게이트 단자의 접속점이 상기 출력노드에 접속된 제 3 및 제 4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 가역단열논리회로.
  6. 한 주기에 적어도 8개의 위상을 가지는 전원클럭 중 임의의 제 1 클럭으로 동작하며, 전단의 출력값에 대한 논리함수 및 이의 상보논리함수 계산을 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 수행하는 논리함수회로;
    상기 제 1 클럭보다 적어도 하나의 위상이 느린 제 2 클럭으로 동작하며, 상기 논리함수회로의 출력값에 대한 역논리함수 및 이의 상보역논리함수 계산을 적어도 하나 이상의 NMOS 트랜지스터를 이용하여 수행하는 역논리함수회로; 및
    각 게이트 단자가 상기 출력노드와 상보출력노드에 크로스 접속된 한쌍의 PMOS 트랜지스터로 이루어지며, 상기 논리함수회로와 역논리함수회로에서 상기 NMOS 트랜지스터들의 문턱전압으로 인한 출력노드에서의 스윙감소를 보상하는 보상회로로 구성되는 단위 가역단열논리회로가 파이프라인 형태로 연결되며, 후단의 단위 가역단열논리회로의 논리함수회로는 현재단의 논리함수회로보다 적어도 하나의 위상이 느린 제 2 클럭으로 동작하는 것을 특징으로 하는 파이프라인 가역단열논리장치.
  7. 제 6 항에 있어서, 상기 논리함수회로는
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 1 클럭을 이용하여 전단의 출력값에 대한 논리함수를 계산하는 논리함수계산부;
    상기 제 1 클럭보다 하나의 위상이 빠른 제 3 클럭으로 동작하며, 상기 논리함수계산부의 출력을 출력노드로 전달하는 제 1 스위치;
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 1 클럭을 이용하여 전단의 상보출력값에 대한 상보논리함수를 계산하는 상보논리함수계산부;
    상기 제 3 클럭으로 동작하며, 상기 상보논리함수계산부의 출력을 상보출력노드로 전달하는 제 2 스위치를 구비하는 것을 특징으로 하는 파이프라인 가역단열논리장치.
  8. 제 7 항에 있어서, 상기 역논리함수회로는
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 2 클럭을 이용하여 상기 논리함수회로의 출력값에 대한 역논리함수를 계산하는 역논리함수계산부;
    상기 제 2 클럭보다 하나의 위상이 느린 제 4 클럭으로 동작하며, 상기 역논리함수계산부의 출력을 출력노드로 전달하는 제 3 스위치;
    적어도 하나 이상의 NMOS 트랜지스터로 이루어지며, 상기 제 2 클럭을 이용하여 상기 논리함수회로의 상보출력값에 대한 상보역논리함수를 계산하는 상보역논리함수계산부; 및
    상기 제 4 클럭으로 동작하며, 상기 상보역논리함수계산부의 출력을 상보출력노드로 전달하는 제 4 스위치를 구비하는 것을 특징으로 하는 파이프라인 가역단열논리장치.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서, 상기 출력노드와 상보출력노드 사이에 직렬 접속된 두개의 NMOS 트랜지스터로 이루어지는 클램프회로를 더 포함하는 것을 특징으로 하는 파이프라인가역단열논리장치.
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