JP2000323979A - 可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置 - Google Patents
可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置Info
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
Abstract
(57)【要約】
【課題】正論理関数又は逆論理関数計算部をＮＭＯＳト
ランジスターだけで構成することによるスイング減少を
一対のＰＭＯＳトランジスターにより補償し、非断熱損
失を除去し、回路面積を大幅に減らすものである。 【解決手段】可逆断熱論理回路は、正論理関数回路、逆
論理関数回路、補償回路及びクランプ回路で構成され
る。正論理関数回路は、１周期に８つの位相を持つ電源
クロックのうち任意の第１クロックで動作し、相補二重
レールの正論理関数をＮＭＯＳトランジスターにより計
算し、出力ノードの充電経路を決める。逆論理関数回路
は、第１クロックより２位相遅い第２クロックで動作
し、相補二重レールの逆論理関数をＮＭＯＳトランジス
ターにより計算し、出力ノードの放電経路を決める。補
償回路は、正論理関数回路と逆論理関数回路でＮＭＯＳ
トランジスターのしきい値電圧による出力ノードでのス
イング減少を補償する。
ランジスターだけで構成することによるスイング減少を
一対のＰＭＯＳトランジスターにより補償し、非断熱損
失を除去し、回路面積を大幅に減らすものである。 【解決手段】可逆断熱論理回路は、正論理関数回路、逆
論理関数回路、補償回路及びクランプ回路で構成され
る。正論理関数回路は、１周期に８つの位相を持つ電源
クロックのうち任意の第１クロックで動作し、相補二重
レールの正論理関数をＮＭＯＳトランジスターにより計
算し、出力ノードの充電経路を決める。逆論理関数回路
は、第１クロックより２位相遅い第２クロックで動作
し、相補二重レールの逆論理関数をＮＭＯＳトランジス
ターにより計算し、出力ノードの放電経路を決める。補
償回路は、正論理関数回路と逆論理関数回路でＮＭＯＳ
トランジスターのしきい値電圧による出力ノードでのス
イング減少を補償する。
Description
【０００１】
【発明の属する技術分野】本発明は可逆エネルギー復元
論理回路に係り、特にＮＭＯＳトランジスター・ネット
ワークとクロス接続された一対のＰＭＯＳトランジスタ
ーを利用して、非断熱エネルギーの損失を除去した可逆
断熱論理回路及びこれを利用したパイプライン可逆断熱
論理装置に関する。
論理回路に係り、特にＮＭＯＳトランジスター・ネット
ワークとクロス接続された一対のＰＭＯＳトランジスタ
ーを利用して、非断熱エネルギーの損失を除去した可逆
断熱論理回路及びこれを利用したパイプライン可逆断熱
論理装置に関する。
【０００２】
【従来の技術】断熱充電回路は、ＭＯＳ論理回路での低
消費電力化のための方法として提案されてから、多くの
研究が続けられてきた。標準的なＣＭＯＳ回路では、あ
るノード(node)の電圧を充電する時、電源に接続されて
いるスイッチ(例えばＭＯＳＦＥＴ)を閉じれば、スイッ
チの両端の電位差をＶddとする場合、ノード(容量ＣL)
が完全に充電される時まで、スイッチの抵抗によって
(１/２)ＣLＶdd 2の電力が消費される。しかし、ノード
の電位と電源電位とが同一になれば、前記スイッチを通
じて電源とノードが接続されても前記スイッチには電流
が流れず、スイッチ抵抗による消費電力は無くなる。
消費電力化のための方法として提案されてから、多くの
研究が続けられてきた。標準的なＣＭＯＳ回路では、あ
るノード(node)の電圧を充電する時、電源に接続されて
いるスイッチ(例えばＭＯＳＦＥＴ)を閉じれば、スイッ
チの両端の電位差をＶddとする場合、ノード(容量ＣL)
が完全に充電される時まで、スイッチの抵抗によって
(１/２)ＣLＶdd 2の電力が消費される。しかし、ノード
の電位と電源電位とが同一になれば、前記スイッチを通
じて電源とノードが接続されても前記スイッチには電流
が流れず、スイッチ抵抗による消費電力は無くなる。
【０００３】したがって、電源電圧をスイッチの抵抗
(Ｒ)とノードの容量(ＣL)との時定数(ＲＣL)に比べ、比
較的ゆっくりと上げていけば、スイッチ両端の電位差を
減少させながら、ノードの電位と電源電位が互いに近い
値になるように上昇させることができる。そうすれば、
ノードの電位と電源電位とのバランスが良くなり、ノー
ドの容量を断熱的に充電させることができる。この時、
スイッチの抵抗によって消費される電力は次のような数
式１で表すことができる。
(Ｒ)とノードの容量(ＣL)との時定数(ＲＣL)に比べ、比
較的ゆっくりと上げていけば、スイッチ両端の電位差を
減少させながら、ノードの電位と電源電位が互いに近い
値になるように上昇させることができる。そうすれば、
ノードの電位と電源電位とのバランスが良くなり、ノー
ドの容量を断熱的に充電させることができる。この時、
スイッチの抵抗によって消費される電力は次のような数
式１で表すことができる。
【０００４】 数式１： Ｅ＝Ｉ2ＲＴ＝(ＣLＶdd/Ｔ)2ＲＴ＝(２ＲＣL/Ｔ)(１/２ＣLＶdd 2) 上の数式１で、Ｔは充電に所要される時間を表してい
る。ここで、Ｔを無限に大きくすると、ノードの容量
(ＣL)の充電に必要な電力を０(ゼロ)にすることができ
る。こうした充電方法を断熱充電方法と言い、これは時
定数 ＲＣL とは関係のないＣＭＯＳ回路の標準的な充
電方法とでは、その消費電力に大きな差がある。
る。ここで、Ｔを無限に大きくすると、ノードの容量
(ＣL)の充電に必要な電力を０(ゼロ)にすることができ
る。こうした充電方法を断熱充電方法と言い、これは時
定数 ＲＣL とは関係のないＣＭＯＳ回路の標準的な充
電方法とでは、その消費電力に大きな差がある。
【０００５】例えば、図１のＣＭＯＳインバーターの場
合、入力ノードＮ１への入力(ＶIN)が図２の(a)のよう
に変化する時、出力ノードＮ２からの出力(ＶOUT)は、
図２の(b)のように変化する。つまり、入力(ＶIN)が時
刻ｔ１で高レベルから低レベルへと下がれば、ＰＭＯＳ
トランジスターＱ１が導通される一方で、ＮＭＯＳトラ
ンジスターＱ２が遮断されるので、出力ノードＮ２は、
ＰＭＯＳトランジスターＱ１を通じて、電源ライン１か
ら充電電流Ｉ１によって電源電位Ｖdd まで充電され
る。
合、入力ノードＮ１への入力(ＶIN)が図２の(a)のよう
に変化する時、出力ノードＮ２からの出力(ＶOUT)は、
図２の(b)のように変化する。つまり、入力(ＶIN)が時
刻ｔ１で高レベルから低レベルへと下がれば、ＰＭＯＳ
トランジスターＱ１が導通される一方で、ＮＭＯＳトラ
ンジスターＱ２が遮断されるので、出力ノードＮ２は、
ＰＭＯＳトランジスターＱ１を通じて、電源ライン１か
ら充電電流Ｉ１によって電源電位Ｖdd まで充電され
る。
【０００６】これに対して入力(ＶIN)が時刻ｔ２で低レ
ベルから高レベルへと上昇すれば、ＰＭＯＳトランジス
ターＱ１が遮断される一方で、ＮＭＯＳトランジスター
Ｑ２は導通されるので、出力ノードＮ２の電荷は、ＮＭ
ＯＳトランジスターＱ２を通じて、放電電流Ｉ２によっ
て電源ライン２に放電される。
ベルから高レベルへと上昇すれば、ＰＭＯＳトランジス
ターＱ１が遮断される一方で、ＮＭＯＳトランジスター
Ｑ２は導通されるので、出力ノードＮ２の電荷は、ＮＭ
ＯＳトランジスターＱ２を通じて、放電電流Ｉ２によっ
て電源ライン２に放電される。
【０００７】したがって、こうした通常の充電方法では
図３に図示されているように、一定の電源電位 Ｖ
dd (α１)と出力ノードＮ２の電位(α２)との電位差(Ｖ
１)がスイッチングによる損失の原因となる。これに対
して前述した断熱充電方法では、電源電位(Ｖdd)は符号
(α３)で示したように変化し、これに追随した形で出力
ノードＮ２の電位も符号(α４)で示したように変化する
ので、これによる損失も符号(Ｖ２)で表示した電位差に
対応した少量へと減少する。
図３に図示されているように、一定の電源電位 Ｖ
dd (α１)と出力ノードＮ２の電位(α２)との電位差(Ｖ
１)がスイッチングによる損失の原因となる。これに対
して前述した断熱充電方法では、電源電位(Ｖdd)は符号
(α３)で示したように変化し、これに追随した形で出力
ノードＮ２の電位も符号(α４)で示したように変化する
ので、これによる損失も符号(Ｖ２)で表示した電位差に
対応した少量へと減少する。
【０００８】最近、こうした断熱充電方法を利用したＭ
ＯＳトランジスター回路の研究が活発に行われている。
例えば、Moon, Y., 及び Jeong, D. -Kの'An efficient
charge recovery logic circuit', IEEE Journal of S
olid-State Circuits, vol.31, no.4, 1996, pp.514-52
2と, Kramer, A., Denker, J., 及び Moroney, Jによ
る'2nd order adiabatic computation with 2N-2P and
2N-2N2P logic circuits', International Symposium o
n Low Power Design, 1995, pp. 191-196では、この断
熱充電方法を利用したＥＣＲＬ(Efficient Charge Reco
very Logic)、又は２Ｎ−２Ｎ２Ｐ回路と呼ばれる二重
レール(dual-rail)断熱論理回路が開示されている。
ＯＳトランジスター回路の研究が活発に行われている。
例えば、Moon, Y., 及び Jeong, D. -Kの'An efficient
charge recovery logic circuit', IEEE Journal of S
olid-State Circuits, vol.31, no.4, 1996, pp.514-52
2と, Kramer, A., Denker, J., 及び Moroney, Jによ
る'2nd order adiabatic computation with 2N-2P and
2N-2N2P logic circuits', International Symposium o
n Low Power Design, 1995, pp. 191-196では、この断
熱充電方法を利用したＥＣＲＬ(Efficient Charge Reco
very Logic)、又は２Ｎ−２Ｎ２Ｐ回路と呼ばれる二重
レール(dual-rail)断熱論理回路が開示されている。
【０００９】このような断熱論理回路には、前記数式１
でみられた断熱損失以外に非断熱損失が存在する。前記
２Ｎ−２Ｎ２ＰとＥＣＲＬ回路の場合、非断熱損失はス
イッチングの際にスイッチングの両端に存在する電圧の
差によって発生する。つまり、前記２Ｎ-２Ｎ２Ｐ回路
は、回路のプリチャージング(precharging)のために使
用されるダイオードによってＣLＶddＶthのエネルギー
損失が発生し、ＥＣＲＬ回路はＭＯＳトランジスターの
しきい値電圧(Ｖth)によって(１/２) ＣLＶth 2のエネル
ギー損失が発生する。
でみられた断熱損失以外に非断熱損失が存在する。前記
２Ｎ−２Ｎ２ＰとＥＣＲＬ回路の場合、非断熱損失はス
イッチングの際にスイッチングの両端に存在する電圧の
差によって発生する。つまり、前記２Ｎ-２Ｎ２Ｐ回路
は、回路のプリチャージング(precharging)のために使
用されるダイオードによってＣLＶddＶthのエネルギー
損失が発生し、ＥＣＲＬ回路はＭＯＳトランジスターの
しきい値電圧(Ｖth)によって(１/２) ＣLＶth 2のエネル
ギー損失が発生する。
【００１０】こうした非断熱損失を除去するためには、
二つの条件を満足させなければならない。第一の条件
は、スイッチ(例えばＭＯＳＦＥＴ)の両端の電位差がな
い時にだけスイッチがオン(ON)にならなければならない
のである。両端の電位差がある時にスイッチがオンにな
れば、突然電位の差が発生するため、スイッチに存在す
る抵抗によって大きな電流が流れ、熱が発生する。こう
した熱の発生は、まさにエネルギーの損失を意味するも
のである。第二の条件は、いったんスイッチがオンにな
れば、スイッチの両端に電位差が発生しないように、ゆ
っくりとエネルギーを伝達しなければならない。この条
件を満足させるための方法が前述した断熱充電方法であ
る。
二つの条件を満足させなければならない。第一の条件
は、スイッチ(例えばＭＯＳＦＥＴ)の両端の電位差がな
い時にだけスイッチがオン(ON)にならなければならない
のである。両端の電位差がある時にスイッチがオンにな
れば、突然電位の差が発生するため、スイッチに存在す
る抵抗によって大きな電流が流れ、熱が発生する。こう
した熱の発生は、まさにエネルギーの損失を意味するも
のである。第二の条件は、いったんスイッチがオンにな
れば、スイッチの両端に電位差が発生しないように、ゆ
っくりとエネルギーを伝達しなければならない。この条
件を満足させるための方法が前述した断熱充電方法であ
る。
【００１１】ところが、この二つの条件を満足させなが
ら、あるノードのエネルギーを供給し復元するには、そ
のノードの状態(又は電圧)を把握していなければならな
い。従って、この問題は、可逆論理を利用して解決する
ことができる。可逆論理は逆算が可能な論理として、逆
論理関数を利用して出力値から入力値を計算し、入力エ
ネルギーを復元することができるため、エネルギー復元
に利用することができる。
ら、あるノードのエネルギーを供給し復元するには、そ
のノードの状態(又は電圧)を把握していなければならな
い。従って、この問題は、可逆論理を利用して解決する
ことができる。可逆論理は逆算が可能な論理として、逆
論理関数を利用して出力値から入力値を計算し、入力エ
ネルギーを復元することができるため、エネルギー復元
に利用することができる。
【００１２】この可逆論理概念を利用した超低電力回路
の研究分野として、可逆コンピューター技術がある。可
逆コンピューターに関する研究は、究極的にはエネルギ
ーの消耗、あるいは電力の消耗が極めて少ないコンピュ
ーターの開発を目的とする。これは情報の損失がなけれ
ば、エネルギーの損失を無くせるという物理学の理論に
基づくものとして、未来の超高集積化されたチップの熱
発生問題とバッテリーの寿命延長の問題等を積極的に解
決できる次世代コンピューターのモデルと言える。人体
に挿入される人工臓器のように、極度の小さな電力消費
が求められる分野は、このような可逆コンピューター技
術が適用できる重要な応用分野である。物理学理論によ
ると、コンピューターは、可逆的な計算が可能であれ
ば、エネルギーを消耗しないように設計することができ
る。従って、可逆コンピューターは、可逆的な計算をす
るためには、必ず可逆論理を利用して具現されるべきで
ある。しかしながら、既存の計算論理体系はそのほとん
どが非可逆であるため、これを可逆論理に変え使用する
ための研究結果が多く発表されてきた。しかし、既存の
ブール(Boolean)関数は、ほとんどが非可逆論理である
ため、これを可逆論理に変えて使うにはかなり複雑にな
る。だが、プロセッサーの高集積化技術の発達を考えれ
ば、複雑度の問題は高集積度で解決が可能であると思わ
れる。エネルギー消耗の最小化という究極的な観点か
ら、可逆論理回路の実現は極めて重要なアプローチであ
ると言える。
の研究分野として、可逆コンピューター技術がある。可
逆コンピューターに関する研究は、究極的にはエネルギ
ーの消耗、あるいは電力の消耗が極めて少ないコンピュ
ーターの開発を目的とする。これは情報の損失がなけれ
ば、エネルギーの損失を無くせるという物理学の理論に
基づくものとして、未来の超高集積化されたチップの熱
発生問題とバッテリーの寿命延長の問題等を積極的に解
決できる次世代コンピューターのモデルと言える。人体
に挿入される人工臓器のように、極度の小さな電力消費
が求められる分野は、このような可逆コンピューター技
術が適用できる重要な応用分野である。物理学理論によ
ると、コンピューターは、可逆的な計算が可能であれ
ば、エネルギーを消耗しないように設計することができ
る。従って、可逆コンピューターは、可逆的な計算をす
るためには、必ず可逆論理を利用して具現されるべきで
ある。しかしながら、既存の計算論理体系はそのほとん
どが非可逆であるため、これを可逆論理に変え使用する
ための研究結果が多く発表されてきた。しかし、既存の
ブール(Boolean)関数は、ほとんどが非可逆論理である
ため、これを可逆論理に変えて使うにはかなり複雑にな
る。だが、プロセッサーの高集積化技術の発達を考えれ
ば、複雑度の問題は高集積度で解決が可能であると思わ
れる。エネルギー消耗の最小化という究極的な観点か
ら、可逆論理回路の実現は極めて重要なアプローチであ
ると言える。
【００１３】前述した可逆論理と断熱充電方法を利用し
て、エネルギーの消耗を押さえる論理素子及び装置が発
表されてきた。例えば、Younis, S.及びKnight, T. F.
の'Asymptotically zero energy split-level charge r
ecovery logic', Workshop onLow Power Design, 1994,
pp. 177-182と、Athas, W.C., Svensson, L. J., Koll
er, J.G., Tzartzanis, N. 及び Chou, E.の'Low power
digital systems based on adiabatic switching prin
ciples', IEEE Trans. VLSI Systems, Vol. 2,no. 4, 1
994, pp. 398-407にこうした論理回路が開示されてい
る。
て、エネルギーの消耗を押さえる論理素子及び装置が発
表されてきた。例えば、Younis, S.及びKnight, T. F.
の'Asymptotically zero energy split-level charge r
ecovery logic', Workshop onLow Power Design, 1994,
pp. 177-182と、Athas, W.C., Svensson, L. J., Koll
er, J.G., Tzartzanis, N. 及び Chou, E.の'Low power
digital systems based on adiabatic switching prin
ciples', IEEE Trans. VLSI Systems, Vol. 2,no. 4, 1
994, pp. 398-407にこうした論理回路が開示されてい
る。
【００１４】図４乃至図７は、前記Athas et. alに開示
された論理回路を表したものである。図４は可逆パイプ
ラインの連結状態を示しているもので、大きな矢印はエ
ネルギーの充電あるいは放電の経路及び方向を示してい
る。図５は、図４の可逆パイプライン構造のうち一部を
表しており、トランスミッション・ゲートを利用してバ
ッファーを実現した例である。図６は、前記図４及び図
５で使われた電源クロックのタイミング図で、この電源
クロックは８つの位相を持ち、隣接クロックは、互いに
少なくとも１/８周期の位相の差がある。図７は、図５
の各ノードでの動作を説明する波形図である。一方、図
８は、図５で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ
Ｃin)を出すための正論理関数計算部と相補正論理関数
計算部を、トランスミッション・ゲートを利用して簡略
に具現させた例であり、ここではスイッチとクランプ回
路は省略されている。
された論理回路を表したものである。図４は可逆パイプ
ラインの連結状態を示しているもので、大きな矢印はエ
ネルギーの充電あるいは放電の経路及び方向を示してい
る。図５は、図４の可逆パイプライン構造のうち一部を
表しており、トランスミッション・ゲートを利用してバ
ッファーを実現した例である。図６は、前記図４及び図
５で使われた電源クロックのタイミング図で、この電源
クロックは８つの位相を持ち、隣接クロックは、互いに
少なくとも１/８周期の位相の差がある。図７は、図５
の各ノードでの動作を説明する波形図である。一方、図
８は、図５で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ
Ｃin)を出すための正論理関数計算部と相補正論理関数
計算部を、トランスミッション・ゲートを利用して簡略
に具現させた例であり、ここではスイッチとクランプ回
路は省略されている。
【００１５】前記図５で、トランスミッション・ゲート
によって具現されたスイッチは正論理であるため、逆論
理の値にするためには相補関係にある二つの入力を受け
て、相補関係にある二つの出力を計算できる相補二重レ
ール回路(complementary dual rail)を使う。この回路
のうち、一方のレールでは正論理の出力値を計算し、も
う一方のレールでは逆論理の出力値を計算して、次の段
の入力としてこの二つの出力値を利用する。相補二重レ
ールは、一つのレールがオフ(OFF)であるため、この部
分がチップ(chip)内で容量性結合(capacitive couplin
g)によって影響をうけかねないので、こうした問題を解
決するためにクランプ(clamp)回路１５をつける。前記
クランプ回路１５は、二つのＮＭＯＳトランジスターＭ
９、Ｍ１０で構成されており、一つのレールがオンの状
態であれば、残りのオフ状態になっているレールを接地
に強制的につなげる回路である。
によって具現されたスイッチは正論理であるため、逆論
理の値にするためには相補関係にある二つの入力を受け
て、相補関係にある二つの出力を計算できる相補二重レ
ール回路(complementary dual rail)を使う。この回路
のうち、一方のレールでは正論理の出力値を計算し、も
う一方のレールでは逆論理の出力値を計算して、次の段
の入力としてこの二つの出力値を利用する。相補二重レ
ールは、一つのレールがオフ(OFF)であるため、この部
分がチップ(chip)内で容量性結合(capacitive couplin
g)によって影響をうけかねないので、こうした問題を解
決するためにクランプ(clamp)回路１５をつける。前記
クランプ回路１５は、二つのＮＭＯＳトランジスターＭ
９、Ｍ１０で構成されており、一つのレールがオンの状
態であれば、残りのオフ状態になっているレールを接地
に強制的につなげる回路である。
【００１６】しかし、前記図４及び図５の論理回路で
は、論理関数の計算の際、同一のクロックを充電及び放
電クロックとして使うので、例えば第一段の正論理関数
回路Ｆと第２段の逆論理関数回路Ｇ-1 で同じクロック
φ0を充電及び放電クロックとして使うため、これによ
る非断熱エネルギー損失が存在することになる。これを
図５乃至図７の波形図を参考にして説明すれば次のよう
になる。
は、論理関数の計算の際、同一のクロックを充電及び放
電クロックとして使うので、例えば第一段の正論理関数
回路Ｆと第２段の逆論理関数回路Ｇ-1 で同じクロック
φ0を充電及び放電クロックとして使うため、これによ
る非断熱エネルギー損失が存在することになる。これを
図５乃至図７の波形図を参考にして説明すれば次のよう
になる。
【００１７】まず、初期状態では内部のノードｎ１、ｎ
２、ｎ３、ｎ４が接地されており、二つのスイッチ Ｔ
５、Ｔ６ はオンの状態だと仮定する。Ｔ＝０の場合、
入力α0 は高レベルとして有効化される。Ｔ＝１の場合
は、出力ノード Ｘ1 は高レベルで駆動される一方、こ
れの相補出力ノード /Ｘ1 はクランプ回路１５によって
接地状態で駆動される。これと同時に、トランスミッシ
ョン・ゲート Ｔ３、Ｔ４ のＰＭＯＳトランジスター
(未図示)がオンの状態になり、ノード ｎ３、ｎ４ が充
電される。ここで、入力 β2、/β2 は、Ｔ＝１ではア
イドル状態(idlestate)にあるため、接地状態を維持す
る。Ｔ＝３の場合、クロックφ3 が高レベルに上昇して
スイッチ Ｔ７、Ｔ８ がオンの状態になる。このように
なれば充電されたノード ｎ４ が接地されているノード
/Ｘ1 につながり、図７の楕円 Aで表示された非断熱損
失が発生する。Ｔ＝４の場合、入力 α0、/α0 はアイ
ドル(idle)状態になり、放電されたノード ｎ２ が高レ
ベルのクロック φ3 につながる。これによって、図７
の楕円Ｂで表示される別の非断熱損失が発生する。
２、ｎ３、ｎ４が接地されており、二つのスイッチ Ｔ
５、Ｔ６ はオンの状態だと仮定する。Ｔ＝０の場合、
入力α0 は高レベルとして有効化される。Ｔ＝１の場合
は、出力ノード Ｘ1 は高レベルで駆動される一方、こ
れの相補出力ノード /Ｘ1 はクランプ回路１５によって
接地状態で駆動される。これと同時に、トランスミッシ
ョン・ゲート Ｔ３、Ｔ４ のＰＭＯＳトランジスター
(未図示)がオンの状態になり、ノード ｎ３、ｎ４ が充
電される。ここで、入力 β2、/β2 は、Ｔ＝１ではア
イドル状態(idlestate)にあるため、接地状態を維持す
る。Ｔ＝３の場合、クロックφ3 が高レベルに上昇して
スイッチ Ｔ７、Ｔ８ がオンの状態になる。このように
なれば充電されたノード ｎ４ が接地されているノード
/Ｘ1 につながり、図７の楕円 Aで表示された非断熱損
失が発生する。Ｔ＝４の場合、入力 α0、/α0 はアイ
ドル(idle)状態になり、放電されたノード ｎ２ が高レ
ベルのクロック φ3 につながる。これによって、図７
の楕円Ｂで表示される別の非断熱損失が発生する。
【００１８】また、前記図５の論理回路では、二つのス
イッチだけではなく、正論理関数回路又は逆論理関数回
路 １１、１３ で、正論理関数及び相補正論理関数、あ
るいは逆論理関数及び相補逆論理関数を計算するための
論理回路をトランスミッション・ゲートを利用して具現
している。トランスミッション・ゲートは、ＮＭＯＳト
ランジスターとＰＭＯＳトランジスターのソース(sourc
e)とドレイン(drain)をそれぞれつないで、このソース
とドレインをスイッチの両端として使い、ＮＭＯＳトラ
ンジスター・ゲートの端子に入力をつなぎ、ＰＭＯＳト
ランジスター・ゲートの端子にはＮＭＯＳトランジスタ
ーのゲートにつながっている入力と相補関係にある入力
をつないで動作させる。そうすればスイッチの両端に電
圧降下を発生させずにエネルギーをそのまま伝えること
ができるため、ＭＯＳトランジスターで具現できるもっ
とも安定的なスイッチと言われている。ところが、この
トランスミッション・ゲートはすべての論理をＮＭＯＳ
とＰＭＯＳトランジスターの一対で具現しなければなら
ないので、回路が大きくなるばかりでなく、エネルギー
の消費が増える短所がある。
イッチだけではなく、正論理関数回路又は逆論理関数回
路 １１、１３ で、正論理関数及び相補正論理関数、あ
るいは逆論理関数及び相補逆論理関数を計算するための
論理回路をトランスミッション・ゲートを利用して具現
している。トランスミッション・ゲートは、ＮＭＯＳト
ランジスターとＰＭＯＳトランジスターのソース(sourc
e)とドレイン(drain)をそれぞれつないで、このソース
とドレインをスイッチの両端として使い、ＮＭＯＳトラ
ンジスター・ゲートの端子に入力をつなぎ、ＰＭＯＳト
ランジスター・ゲートの端子にはＮＭＯＳトランジスタ
ーのゲートにつながっている入力と相補関係にある入力
をつないで動作させる。そうすればスイッチの両端に電
圧降下を発生させずにエネルギーをそのまま伝えること
ができるため、ＭＯＳトランジスターで具現できるもっ
とも安定的なスイッチと言われている。ところが、この
トランスミッション・ゲートはすべての論理をＮＭＯＳ
とＰＭＯＳトランジスターの一対で具現しなければなら
ないので、回路が大きくなるばかりでなく、エネルギー
の消費が増える短所がある。
【００１９】
【発明が解決しようとする課題】したがって、本発明
は、前述した問題点を解決するためのものであり、正論
理関数回路又は逆論理関数回路で、正論理関数及び相補
正論理関数又は逆論理関数及び相補逆論理関数をＮＭＯ
Ｓトランジスターだけで具現し、これらＮＭＯＳトラン
ジスターの動作の際、しきい値電圧(Ｖth)によるスイン
グ減少を一対のＰＭＯＳトランジスターを利用して補償
する可逆断熱論理回路を提供することにその目的があ
る。
は、前述した問題点を解決するためのものであり、正論
理関数回路又は逆論理関数回路で、正論理関数及び相補
正論理関数又は逆論理関数及び相補逆論理関数をＮＭＯ
Ｓトランジスターだけで具現し、これらＮＭＯＳトラン
ジスターの動作の際、しきい値電圧(Ｖth)によるスイン
グ減少を一対のＰＭＯＳトランジスターを利用して補償
する可逆断熱論理回路を提供することにその目的があ
る。
【００２０】本発明のもう一つの目的は、前記可逆断熱
論理回路を利用したパイプラインの可逆断熱論理装置を
提供することにある。
論理回路を利用したパイプラインの可逆断熱論理装置を
提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明による可逆断熱論理回路は、１周期に少なく
とも８つの位相を持つ電源クロックのうち、任意の第１
クロックで動作し、相補二重レールの正論理関数を少な
くとも一つ以上のＮＭＯＳトランジスターを利用して計
算し、出力ノードの充電経路を決める正論理関数回路
と、前記第一クロックより１位相遅い第二クロックで動
作し、相補二重レールの逆論理関数を少なくとも一つ以
上のＮＭＯＳトランジスターを利用して計算して、出力
ノードの放電経路を決める逆論理関数回路と、 前記正
論理関数回路と逆論理関数回路で、前記ＮＭＯＳトラン
ジスターのしきい値電圧による出力ノードからのスイン
グ減少を補償する補償回路とを含むことを特徴とする。
め、本発明による可逆断熱論理回路は、１周期に少なく
とも８つの位相を持つ電源クロックのうち、任意の第１
クロックで動作し、相補二重レールの正論理関数を少な
くとも一つ以上のＮＭＯＳトランジスターを利用して計
算し、出力ノードの充電経路を決める正論理関数回路
と、前記第一クロックより１位相遅い第二クロックで動
作し、相補二重レールの逆論理関数を少なくとも一つ以
上のＮＭＯＳトランジスターを利用して計算して、出力
ノードの放電経路を決める逆論理関数回路と、 前記正
論理関数回路と逆論理関数回路で、前記ＮＭＯＳトラン
ジスターのしきい値電圧による出力ノードからのスイン
グ減少を補償する補償回路とを含むことを特徴とする。
【００２２】前記もう一つの目的を達成するために、本
発明によるパイプラインの可逆断熱論理装置は、１周期
に少なくとも８つの位相を持つ電源クロックのうち、任
意の第一クロックで動作し、前段の出力値に対する正論
理関数及びこれの相補正論理関数の計算を少なくとも一
つ以上のＮＭＯＳトランジスターを利用して行う正論理
関数回路と、前記第一クロックより少なくとも２位相遅
い第二クロックで動作し、後段の出力値に対する逆論理
関数及びこれの相補逆論理関数の計算を少なくとも一つ
以上のＮＭＯＳトランジスターを利用して行う逆論理関
数回路と、 前記正論理関数回路と逆論理関数回路で、
前記ＮＭＯＳトランジスターのしきい値電圧による出力
ノードでのスイング減少を補償する補償回路とを含んで
構成される単位可逆断熱論理回路がパイプラインの形で
つながり、前記後段の単位可逆論理回路の論理関数回路
は、前記第一クロックより少なくとも１位相遅いクロッ
クで動作することを特徴とする。
発明によるパイプラインの可逆断熱論理装置は、１周期
に少なくとも８つの位相を持つ電源クロックのうち、任
意の第一クロックで動作し、前段の出力値に対する正論
理関数及びこれの相補正論理関数の計算を少なくとも一
つ以上のＮＭＯＳトランジスターを利用して行う正論理
関数回路と、前記第一クロックより少なくとも２位相遅
い第二クロックで動作し、後段の出力値に対する逆論理
関数及びこれの相補逆論理関数の計算を少なくとも一つ
以上のＮＭＯＳトランジスターを利用して行う逆論理関
数回路と、 前記正論理関数回路と逆論理関数回路で、
前記ＮＭＯＳトランジスターのしきい値電圧による出力
ノードでのスイング減少を補償する補償回路とを含んで
構成される単位可逆断熱論理回路がパイプラインの形で
つながり、前記後段の単位可逆論理回路の論理関数回路
は、前記第一クロックより少なくとも１位相遅いクロッ
クで動作することを特徴とする。
【００２３】
【発明の実施の形態】以下添付された図面に基づき、本
発明をより詳しく説明する。
発明をより詳しく説明する。
【００２４】図９は、本発明で使用される可逆論理回路
を図示した回路図であり、正論理関数計算部２１、逆論
理関数計算部２３、第１及び第２スイッチ２５、２７で
構成される。ここで使われる電源クロックは、図６に図
示されたものと同一の電源クロックを使う。つまり、電
源クロックは、最大電源電圧 Ｖdd と最小電源電圧(Ｇ
ＮＤ；０Ｖ)の相互間の遷移が所定の時間、たとえば１/
８周期にわたって徐々に行われ、８つの位相 φ0〜φ7
を持つ。従って、隣接のクロック間には、少なくとも１
/８周期の位相の差がある。また、図４と比較すれば論
理関数計算の際、充電及び放電クロックに互いに違うク
ロックを使うので、非断熱損失が発生しないようにす
る。
を図示した回路図であり、正論理関数計算部２１、逆論
理関数計算部２３、第１及び第２スイッチ２５、２７で
構成される。ここで使われる電源クロックは、図６に図
示されたものと同一の電源クロックを使う。つまり、電
源クロックは、最大電源電圧 Ｖdd と最小電源電圧(Ｇ
ＮＤ；０Ｖ)の相互間の遷移が所定の時間、たとえば１/
８周期にわたって徐々に行われ、８つの位相 φ0〜φ7
を持つ。従って、隣接のクロック間には、少なくとも１
/８周期の位相の差がある。また、図４と比較すれば論
理関数計算の際、充電及び放電クロックに互いに違うク
ロックを使うので、非断熱損失が発生しないようにす
る。
【００２５】正論理関数計算部２１はクロック φi と
つながり、クロック φi からエネルギーを供給しても
らって、クロック φi より少なくとも１位相速いクロ
ック φ i-1 によってエネルギーを供給してもらう所定
のビット数ｍで構成されている入力値に対してクロック
φi を通じて所定の論理関数を計算し、後段での前記
論理関数の逆論理関数の計算が終り、クロック φi が
最大電源電圧から最小電源電圧へと遷移するとき、出力
値として利用されたエネルギーを前記クロック φi に復
元させる。また、前記正論理関数計算部２１は、前記ク
ロック φi が最小電源電圧の状態であるとき入力値が
引加され、第１スイッチ２５がオンの状態にならなけれ
ばならず、こうした条件を満たした状態でクロック φi
が最大電源電圧に上昇しながら出力値を計算する。つ
まり、供給クロック２０５をつないでエネルギーを供給
し、ｍビットの入力値２０１からｎビットの中間値２０
２と出力値２０３を計算する。
つながり、クロック φi からエネルギーを供給しても
らって、クロック φi より少なくとも１位相速いクロ
ック φ i-1 によってエネルギーを供給してもらう所定
のビット数ｍで構成されている入力値に対してクロック
φi を通じて所定の論理関数を計算し、後段での前記
論理関数の逆論理関数の計算が終り、クロック φi が
最大電源電圧から最小電源電圧へと遷移するとき、出力
値として利用されたエネルギーを前記クロック φi に復
元させる。また、前記正論理関数計算部２１は、前記ク
ロック φi が最小電源電圧の状態であるとき入力値が
引加され、第１スイッチ２５がオンの状態にならなけれ
ばならず、こうした条件を満たした状態でクロック φi
が最大電源電圧に上昇しながら出力値を計算する。つ
まり、供給クロック２０５をつないでエネルギーを供給
し、ｍビットの入力値２０１からｎビットの中間値２０
２と出力値２０３を計算する。
【００２６】第１スイッチ２５は、前記クロック φi
の位相より少なくとも１位相速いクロック φi-1 につ
ながって、正論理関数計算部２１で計算された出力値を
クロック φi-1 によってエネルギーの損失なしに次の
段への伝達をコントロールする。また、第１スイッチ２
５は、前記クロック φi-1 が最小電源電圧状態のとき
はオフ状態、最大電源電圧状態のときはオンになる。つ
まり、前記中間値２０２と出力値２０３をエネルギー供
給のときにはつなぎ、エネルギー復元のときには分離さ
せる。
の位相より少なくとも１位相速いクロック φi-1 につ
ながって、正論理関数計算部２１で計算された出力値を
クロック φi-1 によってエネルギーの損失なしに次の
段への伝達をコントロールする。また、第１スイッチ２
５は、前記クロック φi-1 が最小電源電圧状態のとき
はオフ状態、最大電源電圧状態のときはオンになる。つ
まり、前記中間値２０２と出力値２０３をエネルギー供
給のときにはつなぎ、エネルギー復元のときには分離さ
せる。
【００２７】逆論理関数計算部２３は、第１スイッチ２
５の出力値に対して前記正論理関数の逆論理関数を計算
し、前記正論理関数計算部２１につながっているクロッ
クφi より少なくとも１位相遅いクロック φi+1 とつ
ながって、前記正論理関数計算部 ２１ の入力値として
利用されたエネルギーを逆論理関数の計算が終わったあ
とに前記クロック φi+1 へと復元させる。つまり、出
力値 ２０３ から入力値と同じ中間値２０４を計算す
る。また、前記逆論理関数計算部 ２３は、前記クロッ
ク φi+1 が最小電源電圧の状態にあるときに、前記正
論理関数計算部２１の入力値がすでに引加され、第２ス
イッチ２７はオフになっているべきで、前記正論理関数
の結果値が計算されていなければならず、このように条
件を満たす状態で、クロックが最大電源電圧へと上昇し
ながら出力値を計算する。それから、前記逆論理関数計
算部２３は、逆論理関数につながっているクロック φ
i+1が最大電源電圧の状態から最小電源電圧状態へと下
がりながら、前記正論理関数計算部２１の入力値のエネ
ルギーをクロック φi+1 へと復元させる。
５の出力値に対して前記正論理関数の逆論理関数を計算
し、前記正論理関数計算部２１につながっているクロッ
クφi より少なくとも１位相遅いクロック φi+1 とつ
ながって、前記正論理関数計算部 ２１ の入力値として
利用されたエネルギーを逆論理関数の計算が終わったあ
とに前記クロック φi+1 へと復元させる。つまり、出
力値 ２０３ から入力値と同じ中間値２０４を計算す
る。また、前記逆論理関数計算部 ２３は、前記クロッ
ク φi+1 が最小電源電圧の状態にあるときに、前記正
論理関数計算部２１の入力値がすでに引加され、第２ス
イッチ２７はオフになっているべきで、前記正論理関数
の結果値が計算されていなければならず、このように条
件を満たす状態で、クロックが最大電源電圧へと上昇し
ながら出力値を計算する。それから、前記逆論理関数計
算部２３は、逆論理関数につながっているクロック φ
i+1が最大電源電圧の状態から最小電源電圧状態へと下
がりながら、前記正論理関数計算部２１の入力値のエネ
ルギーをクロック φi+1 へと復元させる。
【００２８】第２スイッチ２７は、前記逆論理関数計算
部２３につないだクロックより少なくとも１位相遅いク
ロック φi+2 へとつながって、前記正論理関数計算部
２１の入力値エネルギーを前記逆論理関数計算部２３に
つながっているクロック φi +1 へと復元させるため、
前記クロック φi+2 によって前記逆論理関数計算部２
３の出力値と前記正論理関数計算部２１の入力値の連結
をコントロールする。また、前記第２スイッチ２７は、
前記クロック φi+2 が最小電源電圧の状態にはオフ、
最大電源電圧の状態にはオンの状態となる。つまり、前
記逆論理関数計算部２３の中間値２０４と入力値２０１
をつないで、エネルギーを復元クロック２０６へと復元
させた後、再び中間値２０４と入力値２０１を分離させ
る。
部２３につないだクロックより少なくとも１位相遅いク
ロック φi+2 へとつながって、前記正論理関数計算部
２１の入力値エネルギーを前記逆論理関数計算部２３に
つながっているクロック φi +1 へと復元させるため、
前記クロック φi+2 によって前記逆論理関数計算部２
３の出力値と前記正論理関数計算部２１の入力値の連結
をコントロールする。また、前記第２スイッチ２７は、
前記クロック φi+2 が最小電源電圧の状態にはオフ、
最大電源電圧の状態にはオンの状態となる。つまり、前
記逆論理関数計算部２３の中間値２０４と入力値２０１
をつないで、エネルギーを復元クロック２０６へと復元
させた後、再び中間値２０４と入力値２０１を分離させ
る。
【００２９】前記ような各構成要素の動作を図６に図示
された電源クロックを結び付けて説明すれば次にように
なる。説明の便宜上、ｉを２とする。
された電源クロックを結び付けて説明すれば次にように
なる。説明の便宜上、ｉを２とする。
【００３０】Ｔ＝０の場合、図９のすべてのノードと供
給クロックは、電位が接地(ＧＮＤ)状態になっている。
Ｔ＝１の場合、入力値２０１は、正論理関数計算部２１
のクロック φ2 より少なくとも一位相速いクロック φ
1 と同期になって引加され、第１スイッチ２５はクロッ
ク φ1 と同期になってオンになり、中間値２０２と出
力値２０３を接続する。この際、第１スイッチ２５は両
端の電位差がないためスイッチがオンになってもエネル
ギーの損失を発生させない。Ｔ＝２になれば、クロック
φ2 が最大電源電圧へと上昇しながら中間値２０２と
出力値２０３を計算する。そうすれば、この出力値は逆
論理関数計算部２３に入力される。Ｔ＝３になれば、ク
ロック φ3 が最大電源電圧へ上昇しながら入力値と同
じ値である中間値２０４を計算する。それは、入力値が
正論関数計算部２１と逆論理関数計算部２３を通過しな
がら、再び元の入力値と同一の値として計算されるため
である。Ｔ＝４になれば、クロック φ4 が最大電源電
圧へと上昇しながら第２スイッチ２７がオンになる。第
１スイッチ２５と同様に両端の電位差がないため、第２
スイッチ２７がオンになってもエネルギー損失が発生し
ない。Ｔ＝５になれば、クロック φ1 が最小電源電圧
に下がり、第１スイッチ２５はオフになって、中間値２
０２と出力値２０３を分離させる。Ｔ＝６になれば、ク
ロック φ2が最小電源電圧に下がりながら、中間値２０
２にあるエネルギーをクロック φ2へ復元させる。Ｔ＝
７になれば、クロック φ3 が最小電源電圧に下がりな
がら、入力値２０１及び中間値２０４にあるエネルギー
をクロック φ3 へと復元させる。Ｔ＝８になれば、ク
ロック φ4 が最小電源電圧に下がりながら第２スイッ
チ２７はオフになり、中間値２０４と入力２０１を分離
させると同時に、出力２０３にあるエネルギーはクロッ
ク φ4 に復元される。そのようになれば、Ｔ＝８はＴ
＝０である初期状態と同じ状況になり、一つのサイクル
の動作が完了する。
給クロックは、電位が接地(ＧＮＤ)状態になっている。
Ｔ＝１の場合、入力値２０１は、正論理関数計算部２１
のクロック φ2 より少なくとも一位相速いクロック φ
1 と同期になって引加され、第１スイッチ２５はクロッ
ク φ1 と同期になってオンになり、中間値２０２と出
力値２０３を接続する。この際、第１スイッチ２５は両
端の電位差がないためスイッチがオンになってもエネル
ギーの損失を発生させない。Ｔ＝２になれば、クロック
φ2 が最大電源電圧へと上昇しながら中間値２０２と
出力値２０３を計算する。そうすれば、この出力値は逆
論理関数計算部２３に入力される。Ｔ＝３になれば、ク
ロック φ3 が最大電源電圧へ上昇しながら入力値と同
じ値である中間値２０４を計算する。それは、入力値が
正論関数計算部２１と逆論理関数計算部２３を通過しな
がら、再び元の入力値と同一の値として計算されるため
である。Ｔ＝４になれば、クロック φ4 が最大電源電
圧へと上昇しながら第２スイッチ２７がオンになる。第
１スイッチ２５と同様に両端の電位差がないため、第２
スイッチ２７がオンになってもエネルギー損失が発生し
ない。Ｔ＝５になれば、クロック φ1 が最小電源電圧
に下がり、第１スイッチ２５はオフになって、中間値２
０２と出力値２０３を分離させる。Ｔ＝６になれば、ク
ロック φ2が最小電源電圧に下がりながら、中間値２０
２にあるエネルギーをクロック φ2へ復元させる。Ｔ＝
７になれば、クロック φ3 が最小電源電圧に下がりな
がら、入力値２０１及び中間値２０４にあるエネルギー
をクロック φ3 へと復元させる。Ｔ＝８になれば、ク
ロック φ4 が最小電源電圧に下がりながら第２スイッ
チ２７はオフになり、中間値２０４と入力２０１を分離
させると同時に、出力２０３にあるエネルギーはクロッ
ク φ4 に復元される。そのようになれば、Ｔ＝８はＴ
＝０である初期状態と同じ状況になり、一つのサイクル
の動作が完了する。
【００３１】図１０は、図９で図示された可逆論理回路
を利用して、本発明による可逆パイプラインの連結状態
を表している図面であり、大きな矢印はエネルギーの充
電又は放電の経路及び方向を示している。図９に図示さ
れた可逆論理回路の動作原理が、第１段の正論理関数回
路Ｆと逆論理関数回路Ｈ-1(未図示)、第２段の正論理関
数回路Ｇと逆論理関数回路Ｇ-1、第３段の正論理関数回
路Ｈと逆論理関数回路Ｈ-1 、及び第４段の正論理関数
回路Ｉ(未図示)と逆論理関数回路Ｉ-1 にそれぞれ適用
されながら、パイプラインの形態でつながるのである。
を利用して、本発明による可逆パイプラインの連結状態
を表している図面であり、大きな矢印はエネルギーの充
電又は放電の経路及び方向を示している。図９に図示さ
れた可逆論理回路の動作原理が、第１段の正論理関数回
路Ｆと逆論理関数回路Ｈ-1(未図示)、第２段の正論理関
数回路Ｇと逆論理関数回路Ｇ-1、第３段の正論理関数回
路Ｈと逆論理関数回路Ｈ-1 、及び第４段の正論理関数
回路Ｉ(未図示)と逆論理関数回路Ｉ-1 にそれぞれ適用
されながら、パイプラインの形態でつながるのである。
【００３２】図１１は、図１０の可逆パイプラインの構
造のうち、一部を表しているもので、第１段の正論理関
数回路３１(Ｆ)と第２段の逆論理関数回路３３(Ｇ-1)、
補償回路３５とクランプ回路３７で構成されている。
造のうち、一部を表しているもので、第１段の正論理関
数回路３１(Ｆ)と第２段の逆論理関数回路３３(Ｇ-1)、
補償回路３５とクランプ回路３７で構成されている。
【００３３】ここで、第１段の正論理関数回路３１は、
入力値α0 が入力されクロックφ1が供給される正論理
関数計算部３１１(f)、正論理関数計算部３１１の出力
につながりクロックφ0 が供給される第１スイッチ３１
５(e)、相補入力値 /α0 が入力されクロック φ1 が供
給される相補正論理関数計算部３１３(/f)、及び相補正
論理関数計算部３１３の出力につながりクロックφ0 が
供給される第２スイッチ３１７(e)で構成される。ここ
で、正論理関数計算部３１１と相補正論理関数計算部３
１３は相補二重レールで正論理関数を計算し、出力ノー
ド Ｘ1、/Ｘ1 の充電経路を決める。
入力値α0 が入力されクロックφ1が供給される正論理
関数計算部３１１(f)、正論理関数計算部３１１の出力
につながりクロックφ0 が供給される第１スイッチ３１
５(e)、相補入力値 /α0 が入力されクロック φ1 が供
給される相補正論理関数計算部３１３(/f)、及び相補正
論理関数計算部３１３の出力につながりクロックφ0 が
供給される第２スイッチ３１７(e)で構成される。ここ
で、正論理関数計算部３１１と相補正論理関数計算部３
１３は相補二重レールで正論理関数を計算し、出力ノー
ド Ｘ1、/Ｘ1 の充電経路を決める。
【００３４】さらに、第２段の逆論理関数回路３３は、
第２段の正論理関数回路(図１０のＧ)の出力である入力
値 β2 が入力されクロック φ3 が供給される逆論理関
数計算部３３１(g-1)、逆論理関数計算部３３１の出力
につながりクロック φ4 が供給される第３スイッチ３
３５(e)、第２段の正論理関数回路(図１０のＧ)の相補
出力である相補入力値 /β2 が入力されクロック φ3
が供給される相補逆論理関数計算部３３３(/g-1)、及び
相補逆論理関数計算部３３３の出力につながりクロック
φ4 が供給される第４スイッチ３３７(e)で構成され
る。ここで、逆論理関数計算部３３１と相補逆論理関数
計算部３３３は相補二重レールで逆論理関数を計算し、
出力ノードＸ1、/Ｘ1 の放電経路を決める。
第２段の正論理関数回路(図１０のＧ)の出力である入力
値 β2 が入力されクロック φ3 が供給される逆論理関
数計算部３３１(g-1)、逆論理関数計算部３３１の出力
につながりクロック φ4 が供給される第３スイッチ３
３５(e)、第２段の正論理関数回路(図１０のＧ)の相補
出力である相補入力値 /β2 が入力されクロック φ3
が供給される相補逆論理関数計算部３３３(/g-1)、及び
相補逆論理関数計算部３３３の出力につながりクロック
φ4 が供給される第４スイッチ３３７(e)で構成され
る。ここで、逆論理関数計算部３３１と相補逆論理関数
計算部３３３は相補二重レールで逆論理関数を計算し、
出力ノードＸ1、/Ｘ1 の放電経路を決める。
【００３５】前記正論理関数回路３１と逆論理関数回路
３３で第１乃至第４スイッチ３１５、３１７、３３５、
３３７は、充電及び放電経路を分離させる分離スイッチ
として使われる。
３３で第１乃至第４スイッチ３１５、３１７、３３５、
３３７は、充電及び放電経路を分離させる分離スイッチ
として使われる。
【００３６】補償回路３５は、ドレインとソースがそれ
ぞれ正論理関数計算部３１１の出力とクロック φ1 に
つながっている第１ ＰＭＯＳトランジスターＱＰ１、
ゲートが第１ＰＭＯＳトランジスターＱＰ１のゲートと
接続され、ドレインとソースがそれぞれ逆論理関数計算
部３３１の出力とクロック φ3 につながっている第２
ＰＭＯＳトランジスターＱＰ２、ドレインとソースがそ
れぞれ相補正論理関数計算部３１３の出力とクロック
φ1 につながっている第３ＰＭＯＳトランジスターＱＰ
３、及びゲートが第３ＰＭＯＳトランジスターＱＰ３の
ゲートと接続され、ドレインとソースがそれぞれ相補逆
論理関数計算部３３３の出力とクロックφ3 につながっ
ている第４ ＰＭＯＳトランジスターＱＰ４ で構成され
ている。ここで、第３ ＰＭＯＳトランジスターＱＰ３
のゲートと第４ＰＭＯＳトランジスターＱＰ４のゲート
との接続点は、第１及び第３スイッチ３１５、３３５の
出力Ｘ1 につながり、第１ＰＭＯＳトランジスターＱＰ
１のゲートと第２ＰＭＯＳトランジスターＱＰ２のゲー
トとの接続点は、第２及び第４スイッチ３１７、３３７
の相補出力 /Ｘ1 につながる。
ぞれ正論理関数計算部３１１の出力とクロック φ1 に
つながっている第１ ＰＭＯＳトランジスターＱＰ１、
ゲートが第１ＰＭＯＳトランジスターＱＰ１のゲートと
接続され、ドレインとソースがそれぞれ逆論理関数計算
部３３１の出力とクロック φ3 につながっている第２
ＰＭＯＳトランジスターＱＰ２、ドレインとソースがそ
れぞれ相補正論理関数計算部３１３の出力とクロック
φ1 につながっている第３ＰＭＯＳトランジスターＱＰ
３、及びゲートが第３ＰＭＯＳトランジスターＱＰ３の
ゲートと接続され、ドレインとソースがそれぞれ相補逆
論理関数計算部３３３の出力とクロックφ3 につながっ
ている第４ ＰＭＯＳトランジスターＱＰ４ で構成され
ている。ここで、第３ ＰＭＯＳトランジスターＱＰ３
のゲートと第４ＰＭＯＳトランジスターＱＰ４のゲート
との接続点は、第１及び第３スイッチ３１５、３３５の
出力Ｘ1 につながり、第１ＰＭＯＳトランジスターＱＰ
１のゲートと第２ＰＭＯＳトランジスターＱＰ２のゲー
トとの接続点は、第２及び第４スイッチ３１７、３３７
の相補出力 /Ｘ1 につながる。
【００３７】クランプ回路３７は、直列でつながってい
る第１及び第２ ＮＭＯＳトランジスターＱＮ１、ＱＮ
２で構成され、第１ＮＭＯＳトランジスターＱＮ１のゲ
ートは出力Ｘ1 につながり、第２ ＮＭＯＳトランジス
ターＱＮ２のゲートは相補出力 /Ｘ1 につながる。この
クランプ回路３７は、出力Ｘ1 とこの相補出力/Ｘ1のう
ち、駆動されない出力を接地状態に維持させるために使
われる。
る第１及び第２ ＮＭＯＳトランジスターＱＮ１、ＱＮ
２で構成され、第１ＮＭＯＳトランジスターＱＮ１のゲ
ートは出力Ｘ1 につながり、第２ ＮＭＯＳトランジス
ターＱＮ２のゲートは相補出力 /Ｘ1 につながる。この
クランプ回路３７は、出力Ｘ1 とこの相補出力/Ｘ1のう
ち、駆動されない出力を接地状態に維持させるために使
われる。
【００３８】それでは、前述した図１１に図示されてい
る回路の動作を図１２のタイミング図と関連させて説明
する。
る回路の動作を図１２のタイミング図と関連させて説明
する。
【００３９】まず、初期状態ではすべてのノードが接地
状態であり、ｆ(α0、/α0)とg-1(β2、/β2)が真値(tr
ue value)であると仮定する。
状態であり、ｆ(α0、/α0)とg-1(β2、/β2)が真値(tr
ue value)であると仮定する。
【００４０】Ｔ＝０であるとき、クロック φ0 に同期
された正分離スイッチである第１及び第２スイッチ３１
５、３１７は、クロック φ0 が低レベルから高レベル
へと上昇していくのでオンの状態に、クロック φ4 に
同期された逆分離スイッチである第３及び第４スイッチ
３３５、３３７は、クロック φ0 が高レベルから低レ
ベルへと下がるのでオフの状態である。そして、正入力
(α0、/α0)は、クロック φ0 が高レベルになってから
有効になり、正論理関数回路３１でf(α0、/α0)が計算
される。
された正分離スイッチである第１及び第２スイッチ３１
５、３１７は、クロック φ0 が低レベルから高レベル
へと上昇していくのでオンの状態に、クロック φ4 に
同期された逆分離スイッチである第３及び第４スイッチ
３３５、３３７は、クロック φ0 が高レベルから低レ
ベルへと下がるのでオフの状態である。そして、正入力
(α0、/α0)は、クロック φ0 が高レベルになってから
有効になり、正論理関数回路３１でf(α0、/α0)が計算
される。
【００４１】Ｔ＝１の場合、クロック φ1 が高レベル
になり第１スイッチ３１５がオンの状態になって、正論
理関数計算部３１１の電流の経路が形成されるため、出
力値Ｘ1 は高レベルになる。この時、正論理関数計算部
３１１を構成するＮＭＯＳトランジスターのしきい値電
圧によってノードａで完全なスイングができないため、
出力ノード Ｘ1、/Ｘ1 とクロス接続されたゲートを持
つ一対のＰＭＯＳトランジスター ＱＰ１、ＱＰ３を利
用してこの減少されたスイングを補償する。つまり、ノ
ードａが高レベルになれば、第１スイッチ３１５がオン
の状態になるので、出力値Ｘ1 は高レベルになる。出力
値Ｘ1 が高レベルになることで、クランピング回路３７
の第１ ＮＭＯＳトランジスターＱＮ１がオンの状態に
なり、相補出力値/Ｘ1 が接地状態になる。相補出力値/
Ｘ1 が接地されるので、第１ ＰＭＯＳトランジスター
ＱＰ１がオンの状態になり、ノードａ及び出力値Ｘ1 は
正確にクロック φ1 を追随しながら最大電源電圧 Ｖdd
まで上昇する。
になり第１スイッチ３１５がオンの状態になって、正論
理関数計算部３１１の電流の経路が形成されるため、出
力値Ｘ1 は高レベルになる。この時、正論理関数計算部
３１１を構成するＮＭＯＳトランジスターのしきい値電
圧によってノードａで完全なスイングができないため、
出力ノード Ｘ1、/Ｘ1 とクロス接続されたゲートを持
つ一対のＰＭＯＳトランジスター ＱＰ１、ＱＰ３を利
用してこの減少されたスイングを補償する。つまり、ノ
ードａが高レベルになれば、第１スイッチ３１５がオン
の状態になるので、出力値Ｘ1 は高レベルになる。出力
値Ｘ1 が高レベルになることで、クランピング回路３７
の第１ ＮＭＯＳトランジスターＱＮ１がオンの状態に
なり、相補出力値/Ｘ1 が接地状態になる。相補出力値/
Ｘ1 が接地されるので、第１ ＰＭＯＳトランジスター
ＱＰ１がオンの状態になり、ノードａ及び出力値Ｘ1 は
正確にクロック φ1 を追随しながら最大電源電圧 Ｖdd
まで上昇する。
【００４２】Ｔ＝２である場合、クロック φ2 が高レ
ベルになった後、次に段の出力である逆入力(β2、/
β2)が有効化される。そうすれば、逆論理関数回路３３
でg-1(β2、/β2)が計算される。
ベルになった後、次に段の出力である逆入力(β2、/
β2)が有効化される。そうすれば、逆論理関数回路３３
でg-1(β2、/β2)が計算される。
【００４３】Ｔ＝３の場合、ノードｂは前述した通り、
Ｔ＝１と同一な方法で第２ＰＭＯＳトランジスターＱＰ
２のためにクロック φ3 を正確に追随する。
Ｔ＝１と同一な方法で第２ＰＭＯＳトランジスターＱＰ
２のためにクロック φ3 を正確に追随する。
【００４４】Ｔ＝４の場合、クロック φ0 は低レベル
になり、クロック φ4 は高レベルになる。従って第３
及び第４スイッチ３３５、３３７はオン状態になり、第
１及び第２スイッチ３１５、３１７はオフ状態になる。
このスイッチングの際、ノードｂ、Ｘ1 が高レベルで、
ノード/ｂ、/Ｘ1 が接地状態になっているため、非断熱
充電及び放電エネルギーの損失が発生しない。
になり、クロック φ4 は高レベルになる。従って第３
及び第４スイッチ３３５、３３７はオン状態になり、第
１及び第２スイッチ３１５、３１７はオフ状態になる。
このスイッチングの際、ノードｂ、Ｘ1 が高レベルで、
ノード/ｂ、/Ｘ1 が接地状態になっているため、非断熱
充電及び放電エネルギーの損失が発生しない。
【００４５】Ｔ＝５の場合、クロック φ1 が接地状態
になれば、ノードａと正論理関数回路３１の内部のノー
ドの電荷がクロック φ1 へと復元される反面、出力値
Ｘ1は高レベルを維持する。
になれば、ノードａと正論理関数回路３１の内部のノー
ドの電荷がクロック φ1 へと復元される反面、出力値
Ｘ1は高レベルを維持する。
【００４６】Ｔ＝６の時、クロック φ2 が接地状態に
なるので、正入力(α0、 /α0)が非活性化され接地状態
になる。
なるので、正入力(α0、 /α0)が非活性化され接地状態
になる。
【００４７】Ｔ＝７の時、クロック φ3 が接地状態に
なることで、出力値Ｘ1 の電荷がクロック φ3 へと復
元される。そして、ノードｂと逆論理関数回路３３の内
部のノードの電荷がクロック φ3 へと復元される。そ
うすれば、すべての内部のノードが初期状態と同様に接
地状態になる。
なることで、出力値Ｘ1 の電荷がクロック φ3 へと復
元される。そして、ノードｂと逆論理関数回路３３の内
部のノードの電荷がクロック φ3 へと復元される。そ
うすれば、すべての内部のノードが初期状態と同様に接
地状態になる。
【００４８】図１３は、図１０で全加算器の計(Ｓ＝ａ
ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための論理関数計算部３
１１と相補論理関数計算部３１３をＮＭＯＳトランジス
ターを利用して簡略に具現した例を示している。ここで
は、補償回路３５、クランプ回路３７及びスイッチ３１
５、３１７が省略されている。
ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための論理関数計算部３
１１と相補論理関数計算部３１３をＮＭＯＳトランジス
ターを利用して簡略に具現した例を示している。ここで
は、補償回路３５、クランプ回路３７及びスイッチ３１
５、３１７が省略されている。
【００４９】一方、図１３に図示されているＮＭＯＳト
ランジスターで具現された全加算器と図５で図示された
トランスミッション・ゲートで構成された全加算器に対
するエネルギーの消費は次の通りである。つまり、図１
３の全加算器でトランジスターの数は図５の全加算器よ
り約２２％減少するので、本発明による可逆断熱論理回
路で各ノードの負荷容量が減り、図１３の全加算器は、
図５の全加算器で消費されるエネルギーの約４０％だけ
を消費するようになる。
ランジスターで具現された全加算器と図５で図示された
トランスミッション・ゲートで構成された全加算器に対
するエネルギーの消費は次の通りである。つまり、図１
３の全加算器でトランジスターの数は図５の全加算器よ
り約２２％減少するので、本発明による可逆断熱論理回
路で各ノードの負荷容量が減り、図１３の全加算器は、
図５の全加算器で消費されるエネルギーの約４０％だけ
を消費するようになる。
【００５０】
【発明の効果】前述したように、本発明による可逆断熱
論理回路及びこれを利用したパイプライン可逆断熱論理
装置では、論理関数計算部をＮＭＯＳトランジスターだ
けで具現し、これらＮＭＯＳトランジスターの動作の
際、しきい値電圧 Ｖth によるスイングの減少を各出力
ノードとクロス接続されたゲートを持つ一対のＰＭＯＳ
トランジスターを利用して補償することで、非断熱損失
を除去できるばかりではなく、論理関数計算部を既存の
トランスミッション・ゲートで具現する時より回路面積
を大幅に減らすことができる。
論理回路及びこれを利用したパイプライン可逆断熱論理
装置では、論理関数計算部をＮＭＯＳトランジスターだ
けで具現し、これらＮＭＯＳトランジスターの動作の
際、しきい値電圧 Ｖth によるスイングの減少を各出力
ノードとクロス接続されたゲートを持つ一対のＰＭＯＳ
トランジスターを利用して補償することで、非断熱損失
を除去できるばかりではなく、論理関数計算部を既存の
トランスミッション・ゲートで具現する時より回路面積
を大幅に減らすことができる。
【００５１】また、本発明は超低電力論理回路として使
用できるので、超低電力応用分野である可逆コンピュー
ター技術に応用することができる。
用できるので、超低電力応用分野である可逆コンピュー
ター技術に応用することができる。
【図１】ＣＭＯＳインバーターの充電・放電動作を説明
するための回路図である。
するための回路図である。
【図２】図１に図示されたＣＭＯＳインバーターの動作
を説明するための波形図である。
を説明するための波形図である。
【図３】一般的な充電方法と断熱充電方法の差を説明す
るためのグラフである。
るためのグラフである。
【図４】可逆パイプラインの接続状態を表しているブロ
ック図である。
ック図である。
【図５】図４の可逆パイプライン構造の一部を表したも
ので、トランスミッション・ゲートを使用してバッファ
ーを具現した例を示す回路図である。
ので、トランスミッション・ゲートを使用してバッファ
ーを具現した例を示す回路図である。
【図６】前記図４及び図５で使われたクロックのタイミ
ング図である。
ング図である。
【図７】図５の各ノードでの動作を説明するためのタイ
ミング図である。
ミング図である。
【図８】図５の全加算器に対する正論理関数計算部と相
補論理関数計算部をトランスミッション・ゲートを利用
して具現した例を示す回路図である。
補論理関数計算部をトランスミッション・ゲートを利用
して具現した例を示す回路図である。
【図９】本発明で使用される可逆論理回路を示す回路図
である。
である。
【図１０】本発明による可逆パイプラインの接続状態を
表したブロック図である。
表したブロック図である。
【図１１】図１０の可逆パイプライン構造の一部を表し
た回路図である。
た回路図である。
【図１２】図１１の各ノードでの動作を説明するための
タイミング図である。
タイミング図である。
【図１３】図１１において全加算器に対する正論理関数
計算部と相補正論理関数計算部をＮＭＯＳトランジスタ
ーを使用して具現した例を示す回路図である。
計算部と相補正論理関数計算部をＮＭＯＳトランジスタ
ーを使用して具現した例を示す回路図である。
Ｆ、Ｇ、Ｈ 正論理関数計算回路 Ｆ-1、Ｇ-1、Ｈ-1 逆論理関数計算回路 Ｔ１〜Ｔ６ トランスミッション・ゲート φ0〜φ7、φi、φi+1、φi―1 クロック ２１ 正論理関数計算部 ２３ 逆論理関数計算部 ２５、２７ スイッチ ３１ 正論理関数回路Ｆ ３３ 逆論理関数回路Ｇ-1 ３５ 補償回路 ３７ クランプ回路 ２０１ 入力ライン ２０３ 出力ライン ２０５、２０６ クロック入力ライン ３１１ 正論理関数計算部 ３１３ 相補正論理関数計算部 ３３１ 逆論理関数計算部 ３３３ 相補逆論理関数計算部 ３１５、３１７、３３５、３３７ スイッチ
Claims (10)
- 【請求項１】１周期に少なくとも８つの位相を持つ電源
クロックのうち、任意の第１クロックで動作し、相補二
重レールの正論理関数を少なくとも一つ以上のＮＭＯＳ
トランジスターを利用して計算し、出力ノードの充電経
路を決定する正論理関数回路と、 前記第１クロックより２位相遅い第２クロックで動作
し、相補二重レールの逆論理関数を少なくとも一つ以上
のＮＭＯＳトランジスターを利用して計算し、出力ノー
ドの放電経路を決定する逆論理関数回路と、 前記正論理関数回路と逆論理関数回路とで、前記ＮＭＯ
Ｓトランジスターのしきい値電圧による出力ノードでの
スイングの減少を補償する補償回路とを含むことを特徴
とする可逆断熱論理回路。 - 【請求項２】前記出力ノードと相補出力ノードの間で直
列接続された二つのＮＭＯＳトランジスターで構成され
るクランプ回路をさらに含むことを特徴とする請求項１
に記載の可逆断熱論理回路。 - 【請求項３】前記正論理関数回路は、少なくとも一つ以
上のＮＭＯＳトランジスターで構成され、前記第１クロ
ックを利用して、前段の出力値に対する正論理関数を計
算する正論理関数計算部と、 前記第１クロックより１位相速い第３クロックで動作
し、前記正論理関数計算部の出力を出力ノードに伝達す
る第１スイッチと、 少なくとも一つ以上のＮＭＯＳトランジスターで構成さ
れ、前記第１クロックを利用して、前段の相補出力値に
対する相補正論理関数を計算する相補正論理関数計算部
と、 前記第３クロックで動作し、前記相補正論理関数計算部
の出力を相補出力ノードに伝達する第２スイッチとを備
えていることを特徴とする請求項２に記載の可逆断熱論
理回路。 - 【請求項４】前記逆論理関数回路は、少なくとも一つ以
上のＮＭＯＳトランジスターで構成され、前記第２クロ
ックを利用して後段の出力値に対する逆論理関数を計算
する逆論理関数計算部と、 前記第２クロックより１位相遅い第４クロックで動作
し、前記逆論理関数計算部の出力を出力ノードに伝達す
る第３スイッチと、 少なくとも一つ以上のＮＭＯＳトランジスターで構成さ
れ、前記第２クロックを利用して後段の相補出力値に対
する相補逆論理関数を計算する相補逆論理関数計算部
と、 前記第４クロックで動作し、前記相補逆論理関数計算部
の出力を相補出力ノードに伝達する第４スイッチとを備
えていることを特徴とする請求項３に記載の可逆断熱論
理回路。 - 【請求項５】前記補償回路は、ドレインとソースがそれ
ぞれ正論理関数計算部と逆論理関数計算部の出力端子と
クロック供給端子につながり、ゲート端子が互いに接続
され、前記ゲート端子の接続点が前記相補出力ノードに
接続された第１及び第２ＰＭＯＳトランジスターと、 ドレインとソースがそれぞれ相補正論理関数計算部と相
補逆論理関数計算部の出力端子とクロック供給端子につ
ながり、ゲート端子が互いに接続して、前記ゲート端子
の接続点が前記出力ノードに接続された第３及び第４Ｐ
ＭＯＳトランジスターとを備えていることを特徴とする
請求項４に記載の可逆断熱論理回路。 - 【請求項６】１周期に少なくとも８つの位相を持つ電源
クロックのうち、任意の第１クロックで動作し、前段の
出力値に対する正論理関数及びこれの相補正論理関数の
計算を少なくとも一つ以上のＮＭＯＳトランジスターを
利用して行い、出力ノードの充電経路を決める正論理関
数回路と、 前記第１クロックより少なくとも２位相遅い第２クロッ
クで動作し、後段の出力値に対する逆論理関数及びこれ
の相補逆論理関数の計算を少なくとも一つ以上のＮＭＯ
Ｓトランジスターを利用して行い、出力ノードの放電経
路を決める逆論理関数回路と、 前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳ
トランジスターのしきい値電圧による出力ノードでのス
イング減少を補償する補償回路とを含んで構成される単
位可逆断熱論理回路がパイプラインの形でつながり、前
記後段の単位可逆断熱論理回路の論理関数回路は、前記
第１クロックより少なくとも１位相遅いクロックで動作
することを特徴とするパイプライン可逆断熱論理装置。 - 【請求項７】前記正論理関数回路は、少なくとも一つ以
上のＮＭＯＳトランジスターで構成され、前記第１クロ
ックを利用して前段の出力値に対する正論理関数を計算
する正論理関数計算部と、 前記第１クロックより１位相速い第３クロックで動作
し、前記正論理関数計算部の出力を出力ノードに伝達す
る第１スイッチと、 少なくとも一つ以上のＮＭＯＳトランジスターで構成さ
れ、前記第１クロックを利用して前段の相補出力値に対
する相補正論理関数を計算する相補正論理関数計算部
と、 前記第３クロックで動作し、前記相補正論理関数計算部
の出力を相補出力ノードに伝達する第２スイッチを備え
ていることとを特徴とする請求項６に記載のパイプライ
ン可逆断熱論理装置。 - 【請求項８】前記逆論理関数回路は、少なくとも一つ以
上のＮＭＯＳトランジスターで構成され、前記第２クロ
ックを利用して前記後段の出力値に対する逆論理関数を
計算する逆論理関数計算部と、 前記第２クロックより１位相遅い第４クロックで動作
し、前記逆論理関数計算部の出力を出力ノードに伝達す
る第３スイッチと、 少なくとも一つ以上のＮＭＯＳトランジスターで構成さ
れ、前記第２クロックを利用して前記後段の相補出力値
に対する相補逆論理関数を計算する相補逆論理関数計算
部と、 前記第４クロックで動作し、前記相補逆論理関数計算部
の出力を相補出力ノードに伝達する第４スイッチとを備
えていることを特徴とする請求項７に記載のパイプライ
ン可逆断熱論理装置。 - 【請求項９】前記補償回路は、それぞれゲート端子が前
記出力ノードと相補出力ノードにクロス接続された一対
のＰＭＯＳトランジスターで構成されていることを特徴
とする請求項６に記載のパイプライン可逆断熱論理装
置。 - 【請求項１０】前記出力ノードと相補出力ノードの間に
直列接続された二つのＮＭＯＳトランジスターで構成さ
れるクランプ回路をさらに備えていることを特徴とする
請求項６に記載のパイプライン可逆断熱論理装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1999-15370 | 1999-04-29 | ||
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP (1) | JP3852071B2 (ja) |
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- 1999-04-29 KR KR1019990015370A patent/KR100332164B1/ko not_active IP Right Cessation
-
2000
- 2000-03-28 DE DE10015260A patent/DE10015260B4/de not_active Expired - Fee Related
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- 2000-04-14 JP JP2000112984A patent/JP3852071B2/ja not_active Expired - Fee Related
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