JP3852071B2 - 可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は可逆エネルギー復元論理回路に係り、特にＮＭＯＳトランジスター・ネットワークとクロス接続された一対のＰＭＯＳトランジスターを利用して、非断熱エネルギーの損失を除去した可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置に関する。
【０００２】
【従来の技術】
断熱充電回路は、ＭＯＳ論理回路での低消費電力化のための方法として提案されてから、多くの研究が続けられてきた。標準的なＣＭＯＳ回路では、あるノード(node)の電圧を充電する時、電源に接続されているスイッチ(例えばＭＯＳＦＥＴ)を閉じれば、スイッチの両端の電位差をＶddとする場合、ノード(容量ＣL)が完全に充電される時まで、スイッチの抵抗によって(１/２)ＣLＶdd 2の電力が消費される。しかし、ノードの電位と電源電位とが同一になれば、前記スイッチを通じて電源とノードが接続されても前記スイッチには電流が流れず、スイッチ抵抗による消費電力は無くなる。
【０００３】
したがって、電源電圧をスイッチの抵抗(Ｒ)とノードの容量(ＣL)との時定数(ＲＣL)に比べ、比較的ゆっくりと上げていけば、スイッチ両端の電位差を減少させながら、ノードの電位と電源電位が互いに近い値になるように上昇させることができる。そうすれば、ノードの電位と電源電位とのバランスが良くなり、ノードの容量を断熱的に充電させることができる。この時、スイッチの抵抗によって消費される電力は次のような数式１で表すことができる。
【０００４】
数式１： Ｅ＝Ｉ2ＲＴ＝(ＣLＶdd/Ｔ)2ＲＴ＝(２ＲＣL/Ｔ)(１/２ＣLＶdd 2)上の数式１で、Ｔは充電に所要される時間を表している。ここで、Ｔを無限に大きくすると、ノードの容量(ＣL)の充電に必要な電力を０(ゼロ)にすることができる。こうした充電方法を断熱充電方法と言い、これは時定数 ＲＣL とは関係のないＣＭＯＳ回路の標準的な充電方法とでは、その消費電力に大きな差がある。
【０００５】
例えば、図１のＣＭＯＳインバーターの場合、入力ノードＮ１への入力(ＶIN)が図２の(a)のように変化する時、出力ノードＮ２からの出力(ＶOUT)は、図２の(b)のように変化する。つまり、入力(ＶIN)が時刻ｔ１で高レベルから低レベルへと下がれば、ＰＭＯＳトランジスターＱ１が導通される一方で、ＮＭＯＳトランジスターＱ２が遮断されるので、出力ノードＮ２は、ＰＭＯＳトランジスターＱ１を通じて、電源ライン１から充電電流Ｉ１によって電源電位Ｖdd まで充電される。
【０００６】
これに対して入力(ＶIN)が時刻ｔ２で低レベルから高レベルへと上昇すれば、ＰＭＯＳトランジスターＱ１が遮断される一方で、ＮＭＯＳトランジスターＱ２は導通されるので、出力ノードＮ２の電荷は、ＮＭＯＳトランジスターＱ２を通じて、放電電流Ｉ２によって電源ライン２に放電される。
【０００７】
したがって、こうした通常の充電方法では図３に図示されているように、一定の電源電位 Ｖdd (α１)と出力ノードＮ２の電位(α２)との電位差(Ｖ１)がスイッチングによる損失の原因となる。これに対して前述した断熱充電方法では、電源電位(Ｖdd)は符号(α３)で示したように変化し、これに追随した形で出力ノードＮ２の電位も符号(α４)で示したように変化するので、これによる損失も符号(Ｖ２)で表示した電位差に対応した少量へと減少する。
【０００８】
最近、こうした断熱充電方法を利用したＭＯＳトランジスター回路の研究が活発に行われている。例えば、Moon, Y., 及び Jeong, D. -Kの'An efficient charge recovery logic circuit', IEEE Journal of Solid-State Circuits, vol.31, no.4, 1996, pp.514-522と, Kramer, A., Denker, J., 及び Moroney, Jによる'2nd order adiabatic computation with 2N-2P and 2N-2N2P logic circuits', International Symposium on Low Power Design, 1995, pp. 191-196では、この断熱充電方法を利用したＥＣＲＬ(Efficient Charge Recovery Logic)、又は２Ｎ−２Ｎ２Ｐ回路と呼ばれる二重レール(dual-rail)断熱論理回路が開示されている。
【０００９】
このような断熱論理回路には、前記数式１でみられた断熱損失以外に非断熱損失が存在する。前記２Ｎ−２Ｎ２ＰとＥＣＲＬ回路の場合、非断熱損失はスイッチングの際にスイッチングの両端に存在する電圧の差によって発生する。つまり、前記２Ｎ-２Ｎ２Ｐ回路は、回路のプリチャージング(precharging)のために使用されるダイオードによってＣLＶddＶthのエネルギー損失が発生し、ＥＣＲＬ回路はＭＯＳトランジスターのしきい値電圧(Ｖth)によって(１/２) ＣLＶth 2のエネルギー損失が発生する。
【００１０】
こうした非断熱損失を除去するためには、二つの条件を満足させなければならない。第一の条件は、スイッチ(例えばＭＯＳＦＥＴ)の両端の電位差がない時にだけスイッチがオン(ON)にならなければならないのである。両端の電位差がある時にスイッチがオンになれば、突然電位の差が発生するため、スイッチに存在する抵抗によって大きな電流が流れ、熱が発生する。こうした熱の発生は、まさにエネルギーの損失を意味するものである。第二の条件は、いったんスイッチがオンになれば、スイッチの両端に電位差が発生しないように、ゆっくりとエネルギーを伝達しなければならない。この条件を満足させるための方法が前述した断熱充電方法である。
【００１１】
ところが、この二つの条件を満足させながら、あるノードのエネルギーを供給し復元するには、そのノードの状態(又は電圧)を把握していなければならない。従って、この問題は、可逆論理を利用して解決することができる。可逆論理は逆算が可能な論理として、逆論理関数を利用して出力値から入力値を計算し、入力エネルギーを復元することができるため、エネルギー復元に利用することができる。
【００１２】
この可逆論理概念を利用した超低電力回路の研究分野として、可逆コンピューター技術がある。可逆コンピューターに関する研究は、究極的にはエネルギーの消耗、あるいは電力の消耗が極めて少ないコンピューターの開発を目的とする。これは情報の損失がなければ、エネルギーの損失を無くせるという物理学の理論に基づくものとして、未来の超高集積化されたチップの熱発生問題とバッテリーの寿命延長の問題等を積極的に解決できる次世代コンピューターのモデルと言える。人体に挿入される人工臓器のように、極度の小さな電力消費が求められる分野は、このような可逆コンピューター技術が適用できる重要な応用分野である。物理学理論によると、コンピューターは、可逆的な計算が可能であれば、エネルギーを消耗しないように設計することができる。従って、可逆コンピューターは、可逆的な計算をするためには、必ず可逆論理を利用して具現されるべきである。しかしながら、既存の計算論理体系はそのほとんどが非可逆であるため、これを可逆論理に変え使用するための研究結果が多く発表されてきた。しかし、既存のブール(Boolean)関数は、ほとんどが非可逆論理であるため、これを可逆論理に変えて使うにはかなり複雑になる。だが、プロセッサーの高集積化技術の発達を考えれば、複雑度の問題は高集積度で解決が可能であると思われる。エネルギー消耗の最小化という究極的な観点から、可逆論理回路の実現は極めて重要なアプローチであると言える。
【００１３】
前述した可逆論理と断熱充電方法を利用して、エネルギーの消耗を押さえる論理素子及び装置が発表されてきた。例えば、Younis, S.及びKnight, T. F.の'Asymptotically zero energy split-level charge recovery logic', Workshop on Low Power Design, 1994, pp. 177-182と、Athas, W.C., Svensson, L. J., Koller, J.G., Tzartzanis, N. 及び Chou, E.の'Low power digital systems based on adiabatic switching principles', IEEE Trans. VLSI Systems, Vol. 2, no. 4, 1994, pp. 398-407にこうした論理回路が開示されている。
【００１４】
図４乃至図７は、前記Athas et. alに開示された論理回路を表したものである。図４は可逆パイプラインの連結状態を示しているもので、大きな矢印はエネルギーの充電あるいは放電の経路及び方向を示している。図５は、図４の可逆パイプライン構造のうち一部を表しており、トランスミッション・ゲートを利用してバッファーを実現した例である。図６は、前記図４及び図５で使われた電源クロックのタイミング図で、この電源クロックは８つの位相を持ち、隣接クロックは、互いに少なくとも１/８周期の位相の差がある。図７は、図５の各ノードでの動作を説明する波形図である。一方、図８は、図５で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための正論理関数計算部と相補正論理関数計算部を、トランスミッション・ゲートを利用して簡略に具現させた例であり、ここではスイッチとクランプ回路は省略されている。
【００１５】
前記図５で、トランスミッション・ゲートによって具現されたスイッチは正論理であるため、逆論理の値にするためには相補関係にある二つの入力を受けて、相補関係にある二つの出力を計算できる相補二重レール回路(complementary dual rail)を使う。この回路のうち、一方のレールでは正論理の出力値を計算し、もう一方のレールでは逆論理の出力値を計算して、次の段の入力としてこの二つの出力値を利用する。相補二重レールは、一つのレールがオフ(OFF)であるため、この部分がチップ(chip)内で容量性結合(capacitive coupling)によって影響をうけかねないので、こうした問題を解決するためにクランプ(clamp)回路１５をつける。前記クランプ回路１５は、二つのＮＭＯＳトランジスターＭ９、Ｍ１０で構成されており、一つのレールがオンの状態であれば、残りのオフ状態になっているレールを接地に強制的につなげる回路である。
【００１６】
しかし、前記図４及び図５の論理回路では、論理関数の計算の際、同一のクロックを充電及び放電クロックとして使うので、例えば第一段の正論理関数回路Ｆと第２段の逆論理関数回路Ｇ-1 で同じクロックφ0を充電及び放電クロックとして使うため、これによる非断熱エネルギー損失が存在することになる。これを図５乃至図７の波形図を参考にして説明すれば次のようになる。
【００１７】
まず、初期状態では内部のノードｎ１、ｎ２、ｎ３、ｎ４が接地されており、二つのスイッチ Ｔ５、Ｔ６ はオンの状態だと仮定する。Ｔ＝０の場合、入力 α0 は高レベルとして有効化される。Ｔ＝１の場合は、出力ノード Ｘ1 は高レベルで駆動される一方、これの相補出力ノード /Ｘ1 はクランプ回路１５によって接地状態で駆動される。これと同時に、トランスミッション・ゲート Ｔ３、Ｔ４ のＰＭＯＳトランジスター(未図示)がオンの状態になり、ノード ｎ３、ｎ４ が充電される。ここで、入力 β2、/β2 は、Ｔ＝１ではアイドル状態(idle state)にあるため、接地状態を維持する。Ｔ＝３の場合、クロックφ3 が高レベルに上昇してスイッチ Ｔ７、Ｔ８ がオンの状態になる。このようになれば充電されたノード ｎ４ が接地されているノード /Ｘ1 につながり、図７の楕円 A で表示された非断熱損失が発生する。Ｔ＝４の場合、入力 α0、/α0 はアイドル(idle)状態になり、放電されたノード ｎ２ が高レベルのクロック φ3 につながる。これによって、図７の楕円Ｂで表示される別の非断熱損失が発生する。
【００１８】
また、前記図５の論理回路では、二つのスイッチだけではなく、正論理関数回路又は逆論理関数回路 １１、１３ で、正論理関数及び相補正論理関数、あるいは逆論理関数及び相補逆論理関数を計算するための論理回路をトランスミッション・ゲートを利用して具現している。トランスミッション・ゲートは、ＮＭＯＳトランジスターとＰＭＯＳトランジスターのソース(source)とドレイン(drain)をそれぞれつないで、このソースとドレインをスイッチの両端として使い、ＮＭＯＳトランジスター・ゲートの端子に入力をつなぎ、ＰＭＯＳトランジスター・ゲートの端子にはＮＭＯＳトランジスターのゲートにつながっている入力と相補関係にある入力をつないで動作させる。そうすればスイッチの両端に電圧降下を発生させずにエネルギーをそのまま伝えることができるため、ＭＯＳトランジスターで具現できるもっとも安定的なスイッチと言われている。ところが、このトランスミッション・ゲートはすべての論理をＮＭＯＳとＰＭＯＳトランジスターの一対で具現しなければならないので、回路が大きくなるばかりでなく、エネルギーの消費が増える短所がある。
【００１９】
【発明が解決しようとする課題】
したがって、本発明は、前述した問題点を解決するためのものであり、正論理関数回路又は逆論理関数回路で、正論理関数及び相補正論理関数又は逆論理関数及び相補逆論理関数をＮＭＯＳトランジスターだけで具現し、これらＮＭＯＳトランジスターの動作の際、しきい値電圧(Ｖth)によるスイング減少を一対のＰＭＯＳトランジスターを利用して補償する可逆断熱論理回路を提供することにその目的がある。
【００２０】
本発明のもう一つの目的は、前記可逆断熱論理回路を利用したパイプラインの可逆断熱論理装置を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明による可逆断熱論理回路は、１周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第１クロックで動作し、相補二重レールの正論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算し、出力ノードの充電経路を決める正論理関数回路と、前記第一クロックより１位相遅い第二クロックで動作し、相補二重レールの逆論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算して、出力ノードの放電経路を決める逆論理関数回路と、 前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードからのスイング減少を補償する補償回路とを含むことを特徴とする。
【００２２】
前記もう一つの目的を達成するために、本発明によるパイプラインの可逆断熱論理装置は、１周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第一クロックで動作し、前段の出力値に対する正論理関数及びこれの相補正論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行う正論理関数回路と、前記第一クロックより少なくとも２位相遅い第二クロックで動作し、後段の出力値に対する逆論理関数及びこれの相補逆論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行う逆論理関数回路と、 前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードでのスイング減少を補償する補償回路とを含んで構成される単位可逆断熱論理回路がパイプラインの形でつながり、前記後段の単位可逆論理回路の論理関数回路は、前記第一クロックより少なくとも１位相遅いクロックで動作することを特徴とする。
【００２３】
【発明の実施の形態】
以下添付された図面に基づき、本発明をより詳しく説明する。
【００２４】
図９は、本発明で使用される可逆論理回路を図示した回路図であり、正論理関数計算部２１、逆論理関数計算部２３、第１及び第２スイッチ２５、２７で構成される。ここで使われる電源クロックは、図６に図示されたものと同一の電源クロックを使う。つまり、電源クロックは、最大電源電圧 Ｖdd と最小電源電圧(ＧＮＤ；０Ｖ)の相互間の遷移が所定の時間、たとえば１/８周期にわたって徐々に行われ、８つの位相 φ0〜φ7 を持つ。従って、隣接のクロック間には、少なくとも１/８周期の位相の差がある。また、図４と比較すれば論理関数計算の際、充電及び放電クロックに互いに違うクロックを使うので、非断熱損失が発生しないようにする。
【００２５】
正論理関数計算部２１はクロック φi とつながり、クロック φi からエネルギーを供給してもらって、クロック φi より少なくとも１位相速いクロック φi-1 によってエネルギーを供給してもらう所定のビット数ｍで構成されている入力値に対してクロック φi を通じて所定の論理関数を計算し、後段での前記論理関数の逆論理関数の計算が終り、クロック φi が最大電源電圧から最小電源電圧へと遷移するとき、出力値として利用されたエネルギーを前記クロック φi に復元させる。また、前記正論理関数計算部２１は、前記クロック φi が最小電源電圧の状態であるとき入力値が引加され、第１スイッチ２５がオンの状態にならなければならず、こうした条件を満たした状態でクロック φi が最大電源電圧に上昇しながら出力値を計算する。つまり、供給クロック２０５をつないでエネルギーを供給し、ｍビットの入力値２０１からｎビットの中間値２０２と出力値２０３を計算する。
【００２６】
第１スイッチ２５は、前記クロック φi の位相より少なくとも１位相速いクロック φi-1 につながって、正論理関数計算部２１で計算された出力値をクロック φi-1 によってエネルギーの損失なしに次の段への伝達をコントロールする。また、第１スイッチ２５は、前記クロック φi-1 が最小電源電圧状態のときはオフ状態、最大電源電圧状態のときはオンになる。つまり、前記中間値２０２と出力値２０３をエネルギー供給のときにはつなぎ、エネルギー復元のときには分離させる。
【００２７】
逆論理関数計算部２３は、第１スイッチ２５の出力値に対して前記正論理関数の逆論理関数を計算し、前記正論理関数計算部２１につながっているクロック φi より少なくとも１位相遅いクロック φi+1 とつながって、前記正論理関数計算部 ２１ の入力値として利用されたエネルギーを逆論理関数の計算が終わったあとに前記クロック φi+1 へと復元させる。つまり、出力値 ２０３ から入力値と同じ中間値２０４を計算する。また、前記逆論理関数計算部 ２３は、前記クロック φi+1 が最小電源電圧の状態にあるときに、前記正論理関数計算部２１の入力値がすでに引加され、第２スイッチ２７はオフになっているべきで、前記正論理関数の結果値が計算されていなければならず、このように条件を満たす状態で、クロックが最大電源電圧へと上昇しながら出力値を計算する。それから、前記逆論理関数計算部２３は、逆論理関数につながっているクロック φi+1が最大電源電圧の状態から最小電源電圧状態へと下がりながら、前記正論理関数計算部２１の入力値のエネルギーをクロック φi+1 へと復元させる。
【００２８】
第２スイッチ２７は、前記逆論理関数計算部２３につないだクロックより少なくとも１位相遅いクロック φi+2 へとつながって、前記正論理関数計算部２１の入力値エネルギーを前記逆論理関数計算部２３につながっているクロック φi+1 へと復元させるため、前記クロック φi+2 によって前記逆論理関数計算部２３の出力値と前記正論理関数計算部２１の入力値の連結をコントロールする。また、前記第２スイッチ２７は、前記クロック φi+2 が最小電源電圧の状態にはオフ、最大電源電圧の状態にはオンの状態となる。つまり、前記逆論理関数計算部２３の中間値２０４と入力値２０１をつないで、エネルギーを復元クロック２０６へと復元させた後、再び中間値２０４と入力値２０１を分離させる。
【００２９】
前記ような各構成要素の動作を図６に図示された電源クロックを結び付けて説明すれば次にようになる。説明の便宜上、ｉを２とする。
【００３０】
Ｔ＝０の場合、図９のすべてのノードと供給クロックは、電位が接地(ＧＮＤ)状態になっている。Ｔ＝１の場合、入力値２０１は、正論理関数計算部２１のクロック φ2 より少なくとも一位相速いクロック φ1 と同期になって引加され、第１スイッチ２５はクロック φ1 と同期になってオンになり、中間値２０２と出力値２０３を接続する。この際、第１スイッチ２５は両端の電位差がないためスイッチがオンになってもエネルギーの損失を発生させない。Ｔ＝２になれば、クロック φ2 が最大電源電圧へと上昇しながら中間値２０２と出力値２０３を計算する。そうすれば、この出力値は逆論理関数計算部２３に入力される。Ｔ＝３になれば、クロック φ3 が最大電源電圧へ上昇しながら入力値と同じ値である中間値２０４を計算する。それは、入力値が正論関数計算部２１と逆論理関数計算部２３を通過しながら、再び元の入力値と同一の値として計算されるためである。Ｔ＝４になれば、クロック φ4 が最大電源電圧へと上昇しながら第２スイッチ２７がオンになる。第１スイッチ２５と同様に両端の電位差がないため、第２スイッチ２７がオンになってもエネルギー損失が発生しない。Ｔ＝５になれば、クロック φ1 が最小電源電圧に下がり、第１スイッチ２５はオフになって、中間値２０２と出力値２０３を分離させる。Ｔ＝６になれば、クロック φ2 が最小電源電圧に下がりながら、中間値２０２にあるエネルギーをクロック φ2へ復元させる。Ｔ＝７になれば、クロック φ3 が最小電源電圧に下がりながら、入力値２０１及び中間値２０４にあるエネルギーをクロック φ3 へと復元させる。Ｔ＝８になれば、クロック φ4 が最小電源電圧に下がりながら第２スイッチ２７はオフになり、中間値２０４と入力２０１を分離させると同時に、出力２０３にあるエネルギーはクロック φ4 に復元される。そのようになれば、Ｔ＝８はＴ＝０である初期状態と同じ状況になり、一つのサイクルの動作が完了する。
【００３１】
図１０は、図９で図示された可逆論理回路を利用して、本発明による可逆パイプラインの連結状態を表している図面であり、大きな矢印はエネルギーの充電又は放電の経路及び方向を示している。図９に図示された可逆論理回路の動作原理が、第１段の正論理関数回路Ｆと逆論理関数回路Ｈ-1(未図示)、第２段の正論理関数回路Ｇと逆論理関数回路Ｇ-1、第３段の正論理関数回路Ｈと逆論理関数回路Ｈ-1 、及び第４段の正論理関数回路Ｉ(未図示)と逆論理関数回路Ｉ-1 にそれぞれ適用されながら、パイプラインの形態でつながるのである。
【００３２】
図１１は、図１０の可逆パイプラインの構造のうち、一部を表しているもので、第１段の正論理関数回路３１(Ｆ)と第２段の逆論理関数回路３３(Ｇ-1)、補償回路３５とクランプ回路３７で構成されている。
【００３３】
ここで、第１段の正論理関数回路３１は、入力値α0 が入力されクロックφ1 が供給される正論理関数計算部３１１(f)、正論理関数計算部３１１の出力につながりクロックφ0 が供給される第１スイッチ３１５(e)、相補入力値 /α0 が入力されクロック φ1 が供給される相補正論理関数計算部３１３(/f)、及び相補正論理関数計算部３１３の出力につながりクロックφ0 が供給される第２スイッチ３１７(e)で構成される。ここで、正論理関数計算部３１１と相補正論理関数計算部３１３は相補二重レールで正論理関数を計算し、出力ノード Ｘ1、/Ｘ1 の充電経路を決める。
【００３４】
さらに、第２段の逆論理関数回路３３は、第２段の正論理関数回路(図１０のＧ)の出力である入力値 β2 が入力されクロック φ3 が供給される逆論理関数計算部３３１(g-1)、逆論理関数計算部３３１の出力につながりクロック φ4 が供給される第３スイッチ３３５(e)、第２段の正論理関数回路(図１０のＧ)の相補出力である相補入力値 /β2 が入力されクロック φ3 が供給される相補逆論理関数計算部３３３(/g-1)、及び相補逆論理関数計算部３３３の出力につながりクロック φ4 が供給される第４スイッチ３３７(e)で構成される。ここで、逆論理関数計算部３３１と相補逆論理関数計算部３３３は相補二重レールで逆論理関数を計算し、出力ノードＸ1、/Ｘ1 の放電経路を決める。
【００３５】
前記正論理関数回路３１と逆論理関数回路３３で第１乃至第４スイッチ３１５、３１７、３３５、３３７は、充電及び放電経路を分離させる分離スイッチとして使われる。
【００３６】
補償回路３５は、ドレインとソースがそれぞれ正論理関数計算部３１１の出力とクロック φ1 につながっている第１ ＰＭＯＳトランジスターＱＰ１、ゲートが第１ＰＭＯＳトランジスターＱＰ１のゲートと接続され、ドレインとソースがそれぞれ逆論理関数計算部３３１の出力とクロック φ3 につながっている第２ ＰＭＯＳトランジスターＱＰ２、ドレインとソースがそれぞれ相補正論理関数計算部３１３の出力とクロック φ1 につながっている第３ＰＭＯＳトランジスターＱＰ３、及びゲートが第３ＰＭＯＳトランジスターＱＰ３のゲートと接続され、ドレインとソースがそれぞれ相補逆論理関数計算部３３３の出力とクロック φ3 につながっている第４ ＰＭＯＳトランジスターＱＰ４ で構成されている。ここで、第３ ＰＭＯＳトランジスターＱＰ３のゲートと第４ＰＭＯＳトランジスターＱＰ４のゲートとの接続点は、第１及び第３スイッチ３１５、３３５の出力Ｘ1 につながり、第１ＰＭＯＳトランジスターＱＰ１のゲートと第２ＰＭＯＳトランジスターＱＰ２のゲートとの接続点は、第２及び第４スイッチ３１７、３３７の相補出力 /Ｘ1 につながる。
【００３７】
クランプ回路３７は、直列でつながっている第１及び第２ ＮＭＯＳトランジスターＱＮ１、ＱＮ２で構成され、第１ＮＭＯＳトランジスターＱＮ１のゲートは出力Ｘ1 につながり、第２ ＮＭＯＳトランジスターＱＮ２のゲートは相補出力 /Ｘ1 につながる。このクランプ回路３７は、出力Ｘ1 とこの相補出力/Ｘ1 のうち、駆動されない出力を接地状態に維持させるために使われる。
【００３８】
それでは、前述した図１１に図示されている回路の動作を図１２のタイミング図と関連させて説明する。
【００３９】
まず、初期状態ではすべてのノードが接地状態であり、ｆ(α0、/α0)とg-1(β2、/β2)が真値(true value)であると仮定する。
【００４０】
Ｔ＝０であるとき、クロック φ0 に同期された正分離スイッチである第１及び第２スイッチ３１５、３１７は、クロック φ0 が低レベルから高レベルへと上昇していくのでオンの状態に、クロック φ4 に同期された逆分離スイッチである第３及び第４スイッチ３３５、３３７は、クロック φ0 が高レベルから低レベルへと下がるのでオフの状態である。そして、正入力(α0、/α0)は、クロック φ0 が高レベルになってから有効になり、正論理関数回路３１でf(α0、/α0)が計算される。
【００４１】
Ｔ＝１の場合、クロック φ1 が高レベルになり第１スイッチ３１５がオンの状態になって、正論理関数計算部３１１の電流の経路が形成されるため、出力値Ｘ1 は高レベルになる。この時、正論理関数計算部３１１を構成するＮＭＯＳトランジスターのしきい値電圧によってノードａで完全なスイングができないため、出力ノード Ｘ1、/Ｘ1 とクロス接続されたゲートを持つ一対のＰＭＯＳトランジスター ＱＰ１、ＱＰ３を利用してこの減少されたスイングを補償する。つまり、ノードａが高レベルになれば、第１スイッチ３１５がオンの状態になるので、出力値Ｘ1 は高レベルになる。出力値Ｘ1 が高レベルになることで、クランピング回路３７の第１ ＮＭＯＳトランジスターＱＮ１がオンの状態になり、相補出力値/Ｘ1 が接地状態になる。相補出力値/Ｘ1 が接地されるので、第１ ＰＭＯＳトランジスターＱＰ１がオンの状態になり、ノードａ及び出力値Ｘ1 は正確にクロック φ1 を追随しながら最大電源電圧 Ｖdd まで上昇する。
【００４２】
Ｔ＝２である場合、クロック φ2 が高レベルになった後、次に段の出力である逆入力(β2、/β2)が有効化される。そうすれば、逆論理関数回路３３でg-1(β2、/β2)が計算される。
【００４３】
Ｔ＝３の場合、ノードｂは前述した通り、Ｔ＝１と同一な方法で第２ＰＭＯＳトランジスターＱＰ２のためにクロック φ3 を正確に追随する。
【００４４】
Ｔ＝４の場合、クロック φ0 は低レベルになり、クロック φ4 は高レベルになる。従って第３及び第４スイッチ３３５、３３７はオン状態になり、第１及び第２スイッチ３１５、３１７はオフ状態になる。このスイッチングの際、ノードｂ、Ｘ1 が高レベルで、ノード/ｂ、/Ｘ1 が接地状態になっているため、非断熱充電及び放電エネルギーの損失が発生しない。
【００４５】
Ｔ＝５の場合、クロック φ1 が接地状態になれば、ノードａと正論理関数回路３１の内部のノードの電荷がクロック φ1 へと復元される反面、出力値Ｘ1 は高レベルを維持する。
【００４６】
Ｔ＝６の時、クロック φ2 が接地状態になるので、正入力(α0、 /α0)が非活性化され接地状態になる。
【００４７】
Ｔ＝７の時、クロック φ3 が接地状態になることで、出力値Ｘ1 の電荷がクロック φ3 へと復元される。そして、ノードｂと逆論理関数回路３３の内部のノードの電荷がクロック φ3 へと復元される。そうすれば、すべての内部のノードが初期状態と同様に接地状態になる。
【００４８】
図１３は、図１０で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための論理関数計算部３１１と相補論理関数計算部３１３をＮＭＯＳトランジスターを利用して簡略に具現した例を示している。ここでは、補償回路３５、クランプ回路３７及びスイッチ３１５、３１７が省略されている。
【００４９】
一方、図１３に図示されているＮＭＯＳトランジスターで具現された全加算器と図５で図示されたトランスミッション・ゲートで構成された全加算器に対するエネルギーの消費は次の通りである。つまり、図１３の全加算器でトランジスターの数は図５の全加算器より約２２％減少するので、本発明による可逆断熱論理回路で各ノードの負荷容量が減り、図１３の全加算器は、図５の全加算器で消費されるエネルギーの約４０％だけを消費するようになる。
【００５０】
【発明の効果】
前述したように、本発明による可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置では、論理関数計算部をＮＭＯＳトランジスターだけで具現し、これらＮＭＯＳトランジスターの動作の際、しきい値電圧 Ｖth によるスイングの減少を各出力ノードとクロス接続されたゲートを持つ一対のＰＭＯＳトランジスターを利用して補償することで、非断熱損失を除去できるばかりではなく、論理関数計算部を既存のトランスミッション・ゲートで具現する時より回路面積を大幅に減らすことができる。
【００５１】
また、本発明は超低電力論理回路として使用できるので、超低電力応用分野である可逆コンピューター技術に応用することができる。
【図面の簡単な説明】
【図１】ＣＭＯＳインバーターの充電・放電動作を説明するための回路図である。
【図２】図１に図示されたＣＭＯＳインバーターの動作を説明するための波形図である。
【図３】一般的な充電方法と断熱充電方法の差を説明するためのグラフである。
【図４】可逆パイプラインの接続状態を表しているブロック図である。
【図５】図４の可逆パイプライン構造の一部を表したもので、トランスミッション・ゲートを使用してバッファーを具現した例を示す回路図である。
【図６】前記図４及び図５で使われたクロックのタイミング図である。
【図７】図５の各ノードでの動作を説明するためのタイミング図である。
【図８】図５の全加算器に対する正論理関数計算部と相補論理関数計算部をトランスミッション・ゲートを利用して具現した例を示す回路図である。
【図９】本発明で使用される可逆論理回路を示す回路図である。
【図１０】本発明による可逆パイプラインの接続状態を表したブロック図である。
【図１１】図１０の可逆パイプライン構造の一部を表した回路図である。
【図１２】図１１の各ノードでの動作を説明するためのタイミング図である。
【図１３】図１１において全加算器に対する正論理関数計算部と相補正論理関数計算部をＮＭＯＳトランジスターを使用して具現した例を示す回路図である。
【符号の説明】
Ｆ、Ｇ、Ｈ 正論理関数計算回路
Ｆ-1、Ｇ-1、Ｈ-1 逆論理関数計算回路
Ｔ１〜Ｔ６ トランスミッション・ゲート
φ0〜φ7、φi、φi+1、φi―1 クロック
２１ 正論理関数計算部
２３ 逆論理関数計算部
２５、２７ スイッチ
３１ 正論理関数回路Ｆ
３３ 逆論理関数回路Ｇ-1
３５ 補償回路
３７ クランプ回路
２０１ 入力ライン
２０３ 出力ライン
２０５、２０６ クロック入力ライン
３１１ 正論理関数計算部
３１３ 相補正論理関数計算部
３３１ 逆論理関数計算部
３３３ 相補逆論理関数計算部
３１５、３１７、３３５、３３７ スイッチ
【発明の属する技術分野】
本発明は可逆エネルギー復元論理回路に係り、特にＮＭＯＳトランジスター・ネットワークとクロス接続された一対のＰＭＯＳトランジスターを利用して、非断熱エネルギーの損失を除去した可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置に関する。
【０００２】
【従来の技術】
断熱充電回路は、ＭＯＳ論理回路での低消費電力化のための方法として提案されてから、多くの研究が続けられてきた。標準的なＣＭＯＳ回路では、あるノード(node)の電圧を充電する時、電源に接続されているスイッチ(例えばＭＯＳＦＥＴ)を閉じれば、スイッチの両端の電位差をＶddとする場合、ノード(容量ＣL)が完全に充電される時まで、スイッチの抵抗によって(１/２)ＣLＶdd 2の電力が消費される。しかし、ノードの電位と電源電位とが同一になれば、前記スイッチを通じて電源とノードが接続されても前記スイッチには電流が流れず、スイッチ抵抗による消費電力は無くなる。
【０００３】
したがって、電源電圧をスイッチの抵抗(Ｒ)とノードの容量(ＣL)との時定数(ＲＣL)に比べ、比較的ゆっくりと上げていけば、スイッチ両端の電位差を減少させながら、ノードの電位と電源電位が互いに近い値になるように上昇させることができる。そうすれば、ノードの電位と電源電位とのバランスが良くなり、ノードの容量を断熱的に充電させることができる。この時、スイッチの抵抗によって消費される電力は次のような数式１で表すことができる。
【０００４】
数式１： Ｅ＝Ｉ2ＲＴ＝(ＣLＶdd/Ｔ)2ＲＴ＝(２ＲＣL/Ｔ)(１/２ＣLＶdd 2)上の数式１で、Ｔは充電に所要される時間を表している。ここで、Ｔを無限に大きくすると、ノードの容量(ＣL)の充電に必要な電力を０(ゼロ)にすることができる。こうした充電方法を断熱充電方法と言い、これは時定数 ＲＣL とは関係のないＣＭＯＳ回路の標準的な充電方法とでは、その消費電力に大きな差がある。
【０００５】
例えば、図１のＣＭＯＳインバーターの場合、入力ノードＮ１への入力(ＶIN)が図２の(a)のように変化する時、出力ノードＮ２からの出力(ＶOUT)は、図２の(b)のように変化する。つまり、入力(ＶIN)が時刻ｔ１で高レベルから低レベルへと下がれば、ＰＭＯＳトランジスターＱ１が導通される一方で、ＮＭＯＳトランジスターＱ２が遮断されるので、出力ノードＮ２は、ＰＭＯＳトランジスターＱ１を通じて、電源ライン１から充電電流Ｉ１によって電源電位Ｖdd まで充電される。
【０００６】
これに対して入力(ＶIN)が時刻ｔ２で低レベルから高レベルへと上昇すれば、ＰＭＯＳトランジスターＱ１が遮断される一方で、ＮＭＯＳトランジスターＱ２は導通されるので、出力ノードＮ２の電荷は、ＮＭＯＳトランジスターＱ２を通じて、放電電流Ｉ２によって電源ライン２に放電される。
【０００７】
したがって、こうした通常の充電方法では図３に図示されているように、一定の電源電位 Ｖdd (α１)と出力ノードＮ２の電位(α２)との電位差(Ｖ１)がスイッチングによる損失の原因となる。これに対して前述した断熱充電方法では、電源電位(Ｖdd)は符号(α３)で示したように変化し、これに追随した形で出力ノードＮ２の電位も符号(α４)で示したように変化するので、これによる損失も符号(Ｖ２)で表示した電位差に対応した少量へと減少する。
【０００８】
最近、こうした断熱充電方法を利用したＭＯＳトランジスター回路の研究が活発に行われている。例えば、Moon, Y., 及び Jeong, D. -Kの'An efficient charge recovery logic circuit', IEEE Journal of Solid-State Circuits, vol.31, no.4, 1996, pp.514-522と, Kramer, A., Denker, J., 及び Moroney, Jによる'2nd order adiabatic computation with 2N-2P and 2N-2N2P logic circuits', International Symposium on Low Power Design, 1995, pp. 191-196では、この断熱充電方法を利用したＥＣＲＬ(Efficient Charge Recovery Logic)、又は２Ｎ−２Ｎ２Ｐ回路と呼ばれる二重レール(dual-rail)断熱論理回路が開示されている。
【０００９】
このような断熱論理回路には、前記数式１でみられた断熱損失以外に非断熱損失が存在する。前記２Ｎ−２Ｎ２ＰとＥＣＲＬ回路の場合、非断熱損失はスイッチングの際にスイッチングの両端に存在する電圧の差によって発生する。つまり、前記２Ｎ-２Ｎ２Ｐ回路は、回路のプリチャージング(precharging)のために使用されるダイオードによってＣLＶddＶthのエネルギー損失が発生し、ＥＣＲＬ回路はＭＯＳトランジスターのしきい値電圧(Ｖth)によって(１/２) ＣLＶth 2のエネルギー損失が発生する。
【００１０】
こうした非断熱損失を除去するためには、二つの条件を満足させなければならない。第一の条件は、スイッチ(例えばＭＯＳＦＥＴ)の両端の電位差がない時にだけスイッチがオン(ON)にならなければならないのである。両端の電位差がある時にスイッチがオンになれば、突然電位の差が発生するため、スイッチに存在する抵抗によって大きな電流が流れ、熱が発生する。こうした熱の発生は、まさにエネルギーの損失を意味するものである。第二の条件は、いったんスイッチがオンになれば、スイッチの両端に電位差が発生しないように、ゆっくりとエネルギーを伝達しなければならない。この条件を満足させるための方法が前述した断熱充電方法である。
【００１１】
ところが、この二つの条件を満足させながら、あるノードのエネルギーを供給し復元するには、そのノードの状態(又は電圧)を把握していなければならない。従って、この問題は、可逆論理を利用して解決することができる。可逆論理は逆算が可能な論理として、逆論理関数を利用して出力値から入力値を計算し、入力エネルギーを復元することができるため、エネルギー復元に利用することができる。
【００１２】
この可逆論理概念を利用した超低電力回路の研究分野として、可逆コンピューター技術がある。可逆コンピューターに関する研究は、究極的にはエネルギーの消耗、あるいは電力の消耗が極めて少ないコンピューターの開発を目的とする。これは情報の損失がなければ、エネルギーの損失を無くせるという物理学の理論に基づくものとして、未来の超高集積化されたチップの熱発生問題とバッテリーの寿命延長の問題等を積極的に解決できる次世代コンピューターのモデルと言える。人体に挿入される人工臓器のように、極度の小さな電力消費が求められる分野は、このような可逆コンピューター技術が適用できる重要な応用分野である。物理学理論によると、コンピューターは、可逆的な計算が可能であれば、エネルギーを消耗しないように設計することができる。従って、可逆コンピューターは、可逆的な計算をするためには、必ず可逆論理を利用して具現されるべきである。しかしながら、既存の計算論理体系はそのほとんどが非可逆であるため、これを可逆論理に変え使用するための研究結果が多く発表されてきた。しかし、既存のブール(Boolean)関数は、ほとんどが非可逆論理であるため、これを可逆論理に変えて使うにはかなり複雑になる。だが、プロセッサーの高集積化技術の発達を考えれば、複雑度の問題は高集積度で解決が可能であると思われる。エネルギー消耗の最小化という究極的な観点から、可逆論理回路の実現は極めて重要なアプローチであると言える。
【００１３】
前述した可逆論理と断熱充電方法を利用して、エネルギーの消耗を押さえる論理素子及び装置が発表されてきた。例えば、Younis, S.及びKnight, T. F.の'Asymptotically zero energy split-level charge recovery logic', Workshop on Low Power Design, 1994, pp. 177-182と、Athas, W.C., Svensson, L. J., Koller, J.G., Tzartzanis, N. 及び Chou, E.の'Low power digital systems based on adiabatic switching principles', IEEE Trans. VLSI Systems, Vol. 2, no. 4, 1994, pp. 398-407にこうした論理回路が開示されている。
【００１４】
図４乃至図７は、前記Athas et. alに開示された論理回路を表したものである。図４は可逆パイプラインの連結状態を示しているもので、大きな矢印はエネルギーの充電あるいは放電の経路及び方向を示している。図５は、図４の可逆パイプライン構造のうち一部を表しており、トランスミッション・ゲートを利用してバッファーを実現した例である。図６は、前記図４及び図５で使われた電源クロックのタイミング図で、この電源クロックは８つの位相を持ち、隣接クロックは、互いに少なくとも１/８周期の位相の差がある。図７は、図５の各ノードでの動作を説明する波形図である。一方、図８は、図５で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための正論理関数計算部と相補正論理関数計算部を、トランスミッション・ゲートを利用して簡略に具現させた例であり、ここではスイッチとクランプ回路は省略されている。
【００１５】
前記図５で、トランスミッション・ゲートによって具現されたスイッチは正論理であるため、逆論理の値にするためには相補関係にある二つの入力を受けて、相補関係にある二つの出力を計算できる相補二重レール回路(complementary dual rail)を使う。この回路のうち、一方のレールでは正論理の出力値を計算し、もう一方のレールでは逆論理の出力値を計算して、次の段の入力としてこの二つの出力値を利用する。相補二重レールは、一つのレールがオフ(OFF)であるため、この部分がチップ(chip)内で容量性結合(capacitive coupling)によって影響をうけかねないので、こうした問題を解決するためにクランプ(clamp)回路１５をつける。前記クランプ回路１５は、二つのＮＭＯＳトランジスターＭ９、Ｍ１０で構成されており、一つのレールがオンの状態であれば、残りのオフ状態になっているレールを接地に強制的につなげる回路である。
【００１６】
しかし、前記図４及び図５の論理回路では、論理関数の計算の際、同一のクロックを充電及び放電クロックとして使うので、例えば第一段の正論理関数回路Ｆと第２段の逆論理関数回路Ｇ-1 で同じクロックφ0を充電及び放電クロックとして使うため、これによる非断熱エネルギー損失が存在することになる。これを図５乃至図７の波形図を参考にして説明すれば次のようになる。
【００１７】
まず、初期状態では内部のノードｎ１、ｎ２、ｎ３、ｎ４が接地されており、二つのスイッチ Ｔ５、Ｔ６ はオンの状態だと仮定する。Ｔ＝０の場合、入力 α0 は高レベルとして有効化される。Ｔ＝１の場合は、出力ノード Ｘ1 は高レベルで駆動される一方、これの相補出力ノード /Ｘ1 はクランプ回路１５によって接地状態で駆動される。これと同時に、トランスミッション・ゲート Ｔ３、Ｔ４ のＰＭＯＳトランジスター(未図示)がオンの状態になり、ノード ｎ３、ｎ４ が充電される。ここで、入力 β2、/β2 は、Ｔ＝１ではアイドル状態(idle state)にあるため、接地状態を維持する。Ｔ＝３の場合、クロックφ3 が高レベルに上昇してスイッチ Ｔ７、Ｔ８ がオンの状態になる。このようになれば充電されたノード ｎ４ が接地されているノード /Ｘ1 につながり、図７の楕円 A で表示された非断熱損失が発生する。Ｔ＝４の場合、入力 α0、/α0 はアイドル(idle)状態になり、放電されたノード ｎ２ が高レベルのクロック φ3 につながる。これによって、図７の楕円Ｂで表示される別の非断熱損失が発生する。
【００１８】
また、前記図５の論理回路では、二つのスイッチだけではなく、正論理関数回路又は逆論理関数回路 １１、１３ で、正論理関数及び相補正論理関数、あるいは逆論理関数及び相補逆論理関数を計算するための論理回路をトランスミッション・ゲートを利用して具現している。トランスミッション・ゲートは、ＮＭＯＳトランジスターとＰＭＯＳトランジスターのソース(source)とドレイン(drain)をそれぞれつないで、このソースとドレインをスイッチの両端として使い、ＮＭＯＳトランジスター・ゲートの端子に入力をつなぎ、ＰＭＯＳトランジスター・ゲートの端子にはＮＭＯＳトランジスターのゲートにつながっている入力と相補関係にある入力をつないで動作させる。そうすればスイッチの両端に電圧降下を発生させずにエネルギーをそのまま伝えることができるため、ＭＯＳトランジスターで具現できるもっとも安定的なスイッチと言われている。ところが、このトランスミッション・ゲートはすべての論理をＮＭＯＳとＰＭＯＳトランジスターの一対で具現しなければならないので、回路が大きくなるばかりでなく、エネルギーの消費が増える短所がある。
【００１９】
【発明が解決しようとする課題】
したがって、本発明は、前述した問題点を解決するためのものであり、正論理関数回路又は逆論理関数回路で、正論理関数及び相補正論理関数又は逆論理関数及び相補逆論理関数をＮＭＯＳトランジスターだけで具現し、これらＮＭＯＳトランジスターの動作の際、しきい値電圧(Ｖth)によるスイング減少を一対のＰＭＯＳトランジスターを利用して補償する可逆断熱論理回路を提供することにその目的がある。
【００２０】
本発明のもう一つの目的は、前記可逆断熱論理回路を利用したパイプラインの可逆断熱論理装置を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明による可逆断熱論理回路は、１周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第１クロックで動作し、相補二重レールの正論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算し、出力ノードの充電経路を決める正論理関数回路と、前記第一クロックより１位相遅い第二クロックで動作し、相補二重レールの逆論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算して、出力ノードの放電経路を決める逆論理関数回路と、 前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードからのスイング減少を補償する補償回路とを含むことを特徴とする。
【００２２】
前記もう一つの目的を達成するために、本発明によるパイプラインの可逆断熱論理装置は、１周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第一クロックで動作し、前段の出力値に対する正論理関数及びこれの相補正論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行う正論理関数回路と、前記第一クロックより少なくとも２位相遅い第二クロックで動作し、後段の出力値に対する逆論理関数及びこれの相補逆論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行う逆論理関数回路と、 前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードでのスイング減少を補償する補償回路とを含んで構成される単位可逆断熱論理回路がパイプラインの形でつながり、前記後段の単位可逆論理回路の論理関数回路は、前記第一クロックより少なくとも１位相遅いクロックで動作することを特徴とする。
【００２３】
【発明の実施の形態】
以下添付された図面に基づき、本発明をより詳しく説明する。
【００２４】
図９は、本発明で使用される可逆論理回路を図示した回路図であり、正論理関数計算部２１、逆論理関数計算部２３、第１及び第２スイッチ２５、２７で構成される。ここで使われる電源クロックは、図６に図示されたものと同一の電源クロックを使う。つまり、電源クロックは、最大電源電圧 Ｖdd と最小電源電圧(ＧＮＤ；０Ｖ)の相互間の遷移が所定の時間、たとえば１/８周期にわたって徐々に行われ、８つの位相 φ0〜φ7 を持つ。従って、隣接のクロック間には、少なくとも１/８周期の位相の差がある。また、図４と比較すれば論理関数計算の際、充電及び放電クロックに互いに違うクロックを使うので、非断熱損失が発生しないようにする。
【００２５】
正論理関数計算部２１はクロック φi とつながり、クロック φi からエネルギーを供給してもらって、クロック φi より少なくとも１位相速いクロック φi-1 によってエネルギーを供給してもらう所定のビット数ｍで構成されている入力値に対してクロック φi を通じて所定の論理関数を計算し、後段での前記論理関数の逆論理関数の計算が終り、クロック φi が最大電源電圧から最小電源電圧へと遷移するとき、出力値として利用されたエネルギーを前記クロック φi に復元させる。また、前記正論理関数計算部２１は、前記クロック φi が最小電源電圧の状態であるとき入力値が引加され、第１スイッチ２５がオンの状態にならなければならず、こうした条件を満たした状態でクロック φi が最大電源電圧に上昇しながら出力値を計算する。つまり、供給クロック２０５をつないでエネルギーを供給し、ｍビットの入力値２０１からｎビットの中間値２０２と出力値２０３を計算する。
【００２６】
第１スイッチ２５は、前記クロック φi の位相より少なくとも１位相速いクロック φi-1 につながって、正論理関数計算部２１で計算された出力値をクロック φi-1 によってエネルギーの損失なしに次の段への伝達をコントロールする。また、第１スイッチ２５は、前記クロック φi-1 が最小電源電圧状態のときはオフ状態、最大電源電圧状態のときはオンになる。つまり、前記中間値２０２と出力値２０３をエネルギー供給のときにはつなぎ、エネルギー復元のときには分離させる。
【００２７】
逆論理関数計算部２３は、第１スイッチ２５の出力値に対して前記正論理関数の逆論理関数を計算し、前記正論理関数計算部２１につながっているクロック φi より少なくとも１位相遅いクロック φi+1 とつながって、前記正論理関数計算部 ２１ の入力値として利用されたエネルギーを逆論理関数の計算が終わったあとに前記クロック φi+1 へと復元させる。つまり、出力値 ２０３ から入力値と同じ中間値２０４を計算する。また、前記逆論理関数計算部 ２３は、前記クロック φi+1 が最小電源電圧の状態にあるときに、前記正論理関数計算部２１の入力値がすでに引加され、第２スイッチ２７はオフになっているべきで、前記正論理関数の結果値が計算されていなければならず、このように条件を満たす状態で、クロックが最大電源電圧へと上昇しながら出力値を計算する。それから、前記逆論理関数計算部２３は、逆論理関数につながっているクロック φi+1が最大電源電圧の状態から最小電源電圧状態へと下がりながら、前記正論理関数計算部２１の入力値のエネルギーをクロック φi+1 へと復元させる。
【００２８】
第２スイッチ２７は、前記逆論理関数計算部２３につないだクロックより少なくとも１位相遅いクロック φi+2 へとつながって、前記正論理関数計算部２１の入力値エネルギーを前記逆論理関数計算部２３につながっているクロック φi+1 へと復元させるため、前記クロック φi+2 によって前記逆論理関数計算部２３の出力値と前記正論理関数計算部２１の入力値の連結をコントロールする。また、前記第２スイッチ２７は、前記クロック φi+2 が最小電源電圧の状態にはオフ、最大電源電圧の状態にはオンの状態となる。つまり、前記逆論理関数計算部２３の中間値２０４と入力値２０１をつないで、エネルギーを復元クロック２０６へと復元させた後、再び中間値２０４と入力値２０１を分離させる。
【００２９】
前記ような各構成要素の動作を図６に図示された電源クロックを結び付けて説明すれば次にようになる。説明の便宜上、ｉを２とする。
【００３０】
Ｔ＝０の場合、図９のすべてのノードと供給クロックは、電位が接地(ＧＮＤ)状態になっている。Ｔ＝１の場合、入力値２０１は、正論理関数計算部２１のクロック φ2 より少なくとも一位相速いクロック φ1 と同期になって引加され、第１スイッチ２５はクロック φ1 と同期になってオンになり、中間値２０２と出力値２０３を接続する。この際、第１スイッチ２５は両端の電位差がないためスイッチがオンになってもエネルギーの損失を発生させない。Ｔ＝２になれば、クロック φ2 が最大電源電圧へと上昇しながら中間値２０２と出力値２０３を計算する。そうすれば、この出力値は逆論理関数計算部２３に入力される。Ｔ＝３になれば、クロック φ3 が最大電源電圧へ上昇しながら入力値と同じ値である中間値２０４を計算する。それは、入力値が正論関数計算部２１と逆論理関数計算部２３を通過しながら、再び元の入力値と同一の値として計算されるためである。Ｔ＝４になれば、クロック φ4 が最大電源電圧へと上昇しながら第２スイッチ２７がオンになる。第１スイッチ２５と同様に両端の電位差がないため、第２スイッチ２７がオンになってもエネルギー損失が発生しない。Ｔ＝５になれば、クロック φ1 が最小電源電圧に下がり、第１スイッチ２５はオフになって、中間値２０２と出力値２０３を分離させる。Ｔ＝６になれば、クロック φ2 が最小電源電圧に下がりながら、中間値２０２にあるエネルギーをクロック φ2へ復元させる。Ｔ＝７になれば、クロック φ3 が最小電源電圧に下がりながら、入力値２０１及び中間値２０４にあるエネルギーをクロック φ3 へと復元させる。Ｔ＝８になれば、クロック φ4 が最小電源電圧に下がりながら第２スイッチ２７はオフになり、中間値２０４と入力２０１を分離させると同時に、出力２０３にあるエネルギーはクロック φ4 に復元される。そのようになれば、Ｔ＝８はＴ＝０である初期状態と同じ状況になり、一つのサイクルの動作が完了する。
【００３１】
図１０は、図９で図示された可逆論理回路を利用して、本発明による可逆パイプラインの連結状態を表している図面であり、大きな矢印はエネルギーの充電又は放電の経路及び方向を示している。図９に図示された可逆論理回路の動作原理が、第１段の正論理関数回路Ｆと逆論理関数回路Ｈ-1(未図示)、第２段の正論理関数回路Ｇと逆論理関数回路Ｇ-1、第３段の正論理関数回路Ｈと逆論理関数回路Ｈ-1 、及び第４段の正論理関数回路Ｉ(未図示)と逆論理関数回路Ｉ-1 にそれぞれ適用されながら、パイプラインの形態でつながるのである。
【００３２】
図１１は、図１０の可逆パイプラインの構造のうち、一部を表しているもので、第１段の正論理関数回路３１(Ｆ)と第２段の逆論理関数回路３３(Ｇ-1)、補償回路３５とクランプ回路３７で構成されている。
【００３３】
ここで、第１段の正論理関数回路３１は、入力値α0 が入力されクロックφ1 が供給される正論理関数計算部３１１(f)、正論理関数計算部３１１の出力につながりクロックφ0 が供給される第１スイッチ３１５(e)、相補入力値 /α0 が入力されクロック φ1 が供給される相補正論理関数計算部３１３(/f)、及び相補正論理関数計算部３１３の出力につながりクロックφ0 が供給される第２スイッチ３１７(e)で構成される。ここで、正論理関数計算部３１１と相補正論理関数計算部３１３は相補二重レールで正論理関数を計算し、出力ノード Ｘ1、/Ｘ1 の充電経路を決める。
【００３４】
さらに、第２段の逆論理関数回路３３は、第２段の正論理関数回路(図１０のＧ)の出力である入力値 β2 が入力されクロック φ3 が供給される逆論理関数計算部３３１(g-1)、逆論理関数計算部３３１の出力につながりクロック φ4 が供給される第３スイッチ３３５(e)、第２段の正論理関数回路(図１０のＧ)の相補出力である相補入力値 /β2 が入力されクロック φ3 が供給される相補逆論理関数計算部３３３(/g-1)、及び相補逆論理関数計算部３３３の出力につながりクロック φ4 が供給される第４スイッチ３３７(e)で構成される。ここで、逆論理関数計算部３３１と相補逆論理関数計算部３３３は相補二重レールで逆論理関数を計算し、出力ノードＸ1、/Ｘ1 の放電経路を決める。
【００３５】
前記正論理関数回路３１と逆論理関数回路３３で第１乃至第４スイッチ３１５、３１７、３３５、３３７は、充電及び放電経路を分離させる分離スイッチとして使われる。
【００３６】
補償回路３５は、ドレインとソースがそれぞれ正論理関数計算部３１１の出力とクロック φ1 につながっている第１ ＰＭＯＳトランジスターＱＰ１、ゲートが第１ＰＭＯＳトランジスターＱＰ１のゲートと接続され、ドレインとソースがそれぞれ逆論理関数計算部３３１の出力とクロック φ3 につながっている第２ ＰＭＯＳトランジスターＱＰ２、ドレインとソースがそれぞれ相補正論理関数計算部３１３の出力とクロック φ1 につながっている第３ＰＭＯＳトランジスターＱＰ３、及びゲートが第３ＰＭＯＳトランジスターＱＰ３のゲートと接続され、ドレインとソースがそれぞれ相補逆論理関数計算部３３３の出力とクロック φ3 につながっている第４ ＰＭＯＳトランジスターＱＰ４ で構成されている。ここで、第３ ＰＭＯＳトランジスターＱＰ３のゲートと第４ＰＭＯＳトランジスターＱＰ４のゲートとの接続点は、第１及び第３スイッチ３１５、３３５の出力Ｘ1 につながり、第１ＰＭＯＳトランジスターＱＰ１のゲートと第２ＰＭＯＳトランジスターＱＰ２のゲートとの接続点は、第２及び第４スイッチ３１７、３３７の相補出力 /Ｘ1 につながる。
【００３７】
クランプ回路３７は、直列でつながっている第１及び第２ ＮＭＯＳトランジスターＱＮ１、ＱＮ２で構成され、第１ＮＭＯＳトランジスターＱＮ１のゲートは出力Ｘ1 につながり、第２ ＮＭＯＳトランジスターＱＮ２のゲートは相補出力 /Ｘ1 につながる。このクランプ回路３７は、出力Ｘ1 とこの相補出力/Ｘ1 のうち、駆動されない出力を接地状態に維持させるために使われる。
【００３８】
それでは、前述した図１１に図示されている回路の動作を図１２のタイミング図と関連させて説明する。
【００３９】
まず、初期状態ではすべてのノードが接地状態であり、ｆ(α0、/α0)とg-1(β2、/β2)が真値(true value)であると仮定する。
【００４０】
Ｔ＝０であるとき、クロック φ0 に同期された正分離スイッチである第１及び第２スイッチ３１５、３１７は、クロック φ0 が低レベルから高レベルへと上昇していくのでオンの状態に、クロック φ4 に同期された逆分離スイッチである第３及び第４スイッチ３３５、３３７は、クロック φ0 が高レベルから低レベルへと下がるのでオフの状態である。そして、正入力(α0、/α0)は、クロック φ0 が高レベルになってから有効になり、正論理関数回路３１でf(α0、/α0)が計算される。
【００４１】
Ｔ＝１の場合、クロック φ1 が高レベルになり第１スイッチ３１５がオンの状態になって、正論理関数計算部３１１の電流の経路が形成されるため、出力値Ｘ1 は高レベルになる。この時、正論理関数計算部３１１を構成するＮＭＯＳトランジスターのしきい値電圧によってノードａで完全なスイングができないため、出力ノード Ｘ1、/Ｘ1 とクロス接続されたゲートを持つ一対のＰＭＯＳトランジスター ＱＰ１、ＱＰ３を利用してこの減少されたスイングを補償する。つまり、ノードａが高レベルになれば、第１スイッチ３１５がオンの状態になるので、出力値Ｘ1 は高レベルになる。出力値Ｘ1 が高レベルになることで、クランピング回路３７の第１ ＮＭＯＳトランジスターＱＮ１がオンの状態になり、相補出力値/Ｘ1 が接地状態になる。相補出力値/Ｘ1 が接地されるので、第１ ＰＭＯＳトランジスターＱＰ１がオンの状態になり、ノードａ及び出力値Ｘ1 は正確にクロック φ1 を追随しながら最大電源電圧 Ｖdd まで上昇する。
【００４２】
Ｔ＝２である場合、クロック φ2 が高レベルになった後、次に段の出力である逆入力(β2、/β2)が有効化される。そうすれば、逆論理関数回路３３でg-1(β2、/β2)が計算される。
【００４３】
Ｔ＝３の場合、ノードｂは前述した通り、Ｔ＝１と同一な方法で第２ＰＭＯＳトランジスターＱＰ２のためにクロック φ3 を正確に追随する。
【００４４】
Ｔ＝４の場合、クロック φ0 は低レベルになり、クロック φ4 は高レベルになる。従って第３及び第４スイッチ３３５、３３７はオン状態になり、第１及び第２スイッチ３１５、３１７はオフ状態になる。このスイッチングの際、ノードｂ、Ｘ1 が高レベルで、ノード/ｂ、/Ｘ1 が接地状態になっているため、非断熱充電及び放電エネルギーの損失が発生しない。
【００４５】
Ｔ＝５の場合、クロック φ1 が接地状態になれば、ノードａと正論理関数回路３１の内部のノードの電荷がクロック φ1 へと復元される反面、出力値Ｘ1 は高レベルを維持する。
【００４６】
Ｔ＝６の時、クロック φ2 が接地状態になるので、正入力(α0、 /α0)が非活性化され接地状態になる。
【００４７】
Ｔ＝７の時、クロック φ3 が接地状態になることで、出力値Ｘ1 の電荷がクロック φ3 へと復元される。そして、ノードｂと逆論理関数回路３３の内部のノードの電荷がクロック φ3 へと復元される。そうすれば、すべての内部のノードが初期状態と同様に接地状態になる。
【００４８】
図１３は、図１０で全加算器の計(Ｓ＝ａ ＸＯＲ ｂ ＸＯＲ Ｃin)を出すための論理関数計算部３１１と相補論理関数計算部３１３をＮＭＯＳトランジスターを利用して簡略に具現した例を示している。ここでは、補償回路３５、クランプ回路３７及びスイッチ３１５、３１７が省略されている。
【００４９】
一方、図１３に図示されているＮＭＯＳトランジスターで具現された全加算器と図５で図示されたトランスミッション・ゲートで構成された全加算器に対するエネルギーの消費は次の通りである。つまり、図１３の全加算器でトランジスターの数は図５の全加算器より約２２％減少するので、本発明による可逆断熱論理回路で各ノードの負荷容量が減り、図１３の全加算器は、図５の全加算器で消費されるエネルギーの約４０％だけを消費するようになる。
【００５０】
【発明の効果】
前述したように、本発明による可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置では、論理関数計算部をＮＭＯＳトランジスターだけで具現し、これらＮＭＯＳトランジスターの動作の際、しきい値電圧 Ｖth によるスイングの減少を各出力ノードとクロス接続されたゲートを持つ一対のＰＭＯＳトランジスターを利用して補償することで、非断熱損失を除去できるばかりではなく、論理関数計算部を既存のトランスミッション・ゲートで具現する時より回路面積を大幅に減らすことができる。
【００５１】
また、本発明は超低電力論理回路として使用できるので、超低電力応用分野である可逆コンピューター技術に応用することができる。
【図面の簡単な説明】
【図１】ＣＭＯＳインバーターの充電・放電動作を説明するための回路図である。
【図２】図１に図示されたＣＭＯＳインバーターの動作を説明するための波形図である。
【図３】一般的な充電方法と断熱充電方法の差を説明するためのグラフである。
【図４】可逆パイプラインの接続状態を表しているブロック図である。
【図５】図４の可逆パイプライン構造の一部を表したもので、トランスミッション・ゲートを使用してバッファーを具現した例を示す回路図である。
【図６】前記図４及び図５で使われたクロックのタイミング図である。
【図７】図５の各ノードでの動作を説明するためのタイミング図である。
【図８】図５の全加算器に対する正論理関数計算部と相補論理関数計算部をトランスミッション・ゲートを利用して具現した例を示す回路図である。
【図９】本発明で使用される可逆論理回路を示す回路図である。
【図１０】本発明による可逆パイプラインの接続状態を表したブロック図である。
【図１１】図１０の可逆パイプライン構造の一部を表した回路図である。
【図１２】図１１の各ノードでの動作を説明するためのタイミング図である。
【図１３】図１１において全加算器に対する正論理関数計算部と相補正論理関数計算部をＮＭＯＳトランジスターを使用して具現した例を示す回路図である。
【符号の説明】
Ｆ、Ｇ、Ｈ 正論理関数計算回路
Ｆ-1、Ｇ-1、Ｈ-1 逆論理関数計算回路
Ｔ１〜Ｔ６ トランスミッション・ゲート
φ0〜φ7、φi、φi+1、φi―1 クロック
２１ 正論理関数計算部
２３ 逆論理関数計算部
２５、２７ スイッチ
３１ 正論理関数回路Ｆ
３３ 逆論理関数回路Ｇ-1
３５ 補償回路
３７ クランプ回路
２０１ 入力ライン
２０３ 出力ライン
２０５、２０６ クロック入力ライン
３１１ 正論理関数計算部
３１３ 相補正論理関数計算部
３３１ 逆論理関数計算部
３３３ 相補逆論理関数計算部
３１５、３１７、３３５、３３７ スイッチ
Claims (10)
- １周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第１クロックで動作し、相補二重レールの正論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算し、出力ノードの充電経路を決定する正論理関数回路と、
前記第１クロックより２位相遅い第２クロックで動作し、相補二重レールの逆論理関数を少なくとも一つ以上のＮＭＯＳトランジスターを利用して計算し、出力ノードの放電経路を決定する逆論理関数回路と、
前記正論理関数回路と逆論理関数回路とで、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードでのスイングの減少を補償する補償回路とを含むことを特徴とする可逆断熱論理回路。 - 前記出力ノードと相補出力ノードの間で直列接続された二つのＮＭＯＳトランジスターで構成されるクランプ回路をさらに含むことを特徴とする請求項１に記載の可逆断熱論理回路。
- 前記正論理関数回路は、少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第１クロックを利用して、前段の出力値に対する正論理関数を計算する正論理関数計算部と、
前記第１クロックより１位相速い第３クロックで動作し、前記正論理関数計算部の出力を出力ノードに伝達する第１スイッチと、
少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第１クロックを利用して、前段の相補出力値に対する相補正論理関数を計算する相補正論理関数計算部と、
前記第３クロックで動作し、前記相補正論理関数計算部の出力を相補出力ノードに伝達する第２スイッチとを備えていることを特徴とする請求項２に記載の可逆断熱論理回路。 - 前記逆論理関数回路は、少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第２クロックを利用して後段の出力値に対する逆論理関数を計算する逆論理関数計算部と、
前記第２クロックより１位相遅い第４クロックで動作し、前記逆論理関数計算部の出力を出力ノードに伝達する第３スイッチと、
少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第２クロックを利用して後段の相補出力値に対する相補逆論理関数を計算する相補逆論理関数計算部と、
前記第４クロックで動作し、前記相補逆論理関数計算部の出力を相補出力ノードに伝達する第４スイッチとを備えていることを特徴とする請求項３に記載の可逆断熱論理回路。 - 前記補償回路は、ドレインとソースがそれぞれ正論理関数計算部と逆論理関数計算部の出力端子とクロック供給端子につながり、ゲート端子が互いに接続され、前記ゲート端子の接続点が前記相補出力ノードに接続された第１及び第２ＰＭＯＳトランジスターと、
ドレインとソースがそれぞれ相補正論理関数計算部と相補逆論理関数計算部の出力端子とクロック供給端子につながり、ゲート端子が互いに接続して、前記ゲート端子の接続点が前記出力ノードに接続された第３及び第４ＰＭＯＳトランジスターとを備えていることを特徴とする請求項４に記載の可逆断熱論理回路。 - １周期に少なくとも８つの位相を持つ電源クロックのうち、任意の第１クロックで動作し、前段の出力値に対する正論理関数及びこれの相補正論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行い、出力ノードの充電経路を決める正論理関数回路と、
前記第１クロックより少なくとも２位相遅い第２クロックで動作し、後段の出力値に対する逆論理関数及びこれの相補逆論理関数の計算を少なくとも一つ以上のＮＭＯＳトランジスターを利用して行い、出力ノードの放電経路を決める逆論理関数回路と、
前記正論理関数回路と逆論理関数回路で、前記ＮＭＯＳトランジスターのしきい値電圧による出力ノードでのスイング減少を補償する補償回路とを含んで構成される単位可逆断熱論理回路がパイプラインの形でつながり、前記後段の単位可逆断熱論理回路の論理関数回路は、前記第１クロックより少なくとも１位相遅いクロックで動作することを特徴とするパイプライン可逆断熱論理装置。 - 前記正論理関数回路は、少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第１クロックを利用して前段の出力値に対する正論理関数を計算する正論理関数計算部と、
前記第１クロックより１位相速い第３クロックで動作し、前記正論理関数計算部の出力を出力ノードに伝達する第１スイッチと、
少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第１クロックを利用して前段の相補出力値に対する相補正論理関数を計算する相補正論理関数計算部と、
前記第３クロックで動作し、前記相補正論理関数計算部の出力を相補出力ノードに伝達する第２スイッチを備えていることとを特徴とする請求項６に記載のパイプライン可逆断熱論理装置。 - 前記逆論理関数回路は、少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第２クロックを利用して前記後段の出力値に対する逆論理関数を計算する逆論理関数計算部と、
前記第２クロックより１位相遅い第４クロックで動作し、前記逆論理関数計算部の出力を出力ノードに伝達する第３スイッチと、
少なくとも一つ以上のＮＭＯＳトランジスターで構成され、前記第２クロックを利用して前記後段の相補出力値に対する相補逆論理関数を計算する相補逆論理関数計算部と、
前記第４クロックで動作し、前記相補逆論理関数計算部の出力を相補出力ノードに伝達する第４スイッチとを備えていることを特徴とする請求項７に記載のパイプライン可逆断熱論理装置。 - 前記補償回路は、それぞれゲート端子が前記出力ノードと相補出力ノードにクロス接続された一対のＰＭＯＳトランジスターで構成されていることを特徴とする請求項６に記載のパイプライン可逆断熱論理装置。
- 前記出力ノードと相補出力ノードの間に直列接続された二つのＮＭＯＳトランジスターで構成されるクランプ回路をさらに備えていることを特徴とする請求項６に記載のパイプライン可逆断熱論理装置。
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