JPH10247848A - ダイナミック型論理回路および自己同期型パイプラインデータパス回路 - Google Patents
ダイナミック型論理回路および自己同期型パイプラインデータパス回路Info
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- JPH10247848A JPH10247848A JP9061735A JP6173597A JPH10247848A JP H10247848 A JPH10247848 A JP H10247848A JP 9061735 A JP9061735 A JP 9061735A JP 6173597 A JP6173597 A JP 6173597A JP H10247848 A JPH10247848 A JP H10247848A
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- 238000007599 discharging Methods 0.000 claims abstract description 14
- 230000004913 activation Effects 0.000 claims description 50
- 230000007704 transition Effects 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000011664 signaling Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 18
- 238000012544 monitoring process Methods 0.000 description 16
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 10
- 238000010304 firing Methods 0.000 description 8
- 108091058543 REG3 Proteins 0.000 description 7
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 7
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 5
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 5
- 108700012361 REG2 Proteins 0.000 description 5
- 101150108637 REG2 gene Proteins 0.000 description 5
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 5
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- QGVYYLZOAMMKAH-UHFFFAOYSA-N pegnivacogin Chemical compound COCCOC(=O)NCCCCC(NC(=O)OCCOC)C(=O)NCCCCCCOP(=O)(O)O QGVYYLZOAMMKAH-UHFFFAOYSA-N 0.000 description 5
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 4
- 101001128833 Xenopus laevis Nuclear distribution protein nudE homolog 1-A Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101001096074 Homo sapiens Regenerating islet-derived protein 4 Proteins 0.000 description 3
- 108700032832 MP-33 Proteins 0.000 description 3
- 102100037889 Regenerating islet-derived protein 4 Human genes 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 description 2
- 101000588145 Homo sapiens Microtubule-associated tumor suppressor 1 Proteins 0.000 description 2
- 101001139122 Homo sapiens Nucleoporin NUP35 Proteins 0.000 description 2
- 102100020682 Nucleoporin NUP35 Human genes 0.000 description 2
- 101100472152 Trypanosoma brucei brucei (strain 927/4 GUTat10.1) REL1 gene Proteins 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100291915 Candida albicans (strain SC5314 / ATCC MYA-2876) MP65 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101000838014 Mus musculus Dual specificity tyrosine-phosphorylation-regulated kinase 1A Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0966—Self-timed logic
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Abstract
(57)【要約】
【課題】 ダイナミック型論理回路のプリチャージ時の
消費電力を低減すること。 【解決手段】 論理回路部分を構成するトランジスタＭ
Ｎ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２４を低
しきい値のＭＯＳで構成し、ディスチャージ用のトラン
ジスタＭＮ２３、ＭＮ２６を高しきい値のＭＯＳで構成
する。
消費電力を低減すること。 【解決手段】 論理回路部分を構成するトランジスタＭ
Ｎ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２４を低
しきい値のＭＯＳで構成し、ディスチャージ用のトラン
ジスタＭＮ２３、ＭＮ２６を高しきい値のＭＯＳで構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、待機時の静的リー
ク電流の低減を図ったドミノ型理論回路やｎｐＣＭＯＳ
型論理回路等のダイナミック型論理回路、およびこれら
ダイナミック型論理回路を組合せ回路として使用してデ
ータの流れに沿って非同期信号でその組合せ回路の待機
／動作を制御する自己同期型パイプラインデータパス回
路に関するものである。
ク電流の低減を図ったドミノ型理論回路やｎｐＣＭＯＳ
型論理回路等のダイナミック型論理回路、およびこれら
ダイナミック型論理回路を組合せ回路として使用してデ
ータの流れに沿って非同期信号でその組合せ回路の待機
／動作を制御する自己同期型パイプラインデータパス回
路に関するものである。
【０００２】
【従来の技術】従来、大規模同期システムにおけるタイ
ミング問題とクロック分配に伴う消費電力増大を解決す
るために、図１０、図１２に示すような自己同期型パイ
プラインデータパス回路が提案されている（Jan M.Raba
ey,"TIMING ISSUES IN DIGITALCIRCUITS" in DIGITAL I
NTEGRATED CIRCUITS,Prentice Hall, 1996. ）。
ミング問題とクロック分配に伴う消費電力増大を解決す
るために、図１０、図１２に示すような自己同期型パイ
プラインデータパス回路が提案されている（Jan M.Raba
ey,"TIMING ISSUES IN DIGITALCIRCUITS" in DIGITAL I
NTEGRATED CIRCUITS,Prentice Hall, 1996. ）。
【０００３】図１０に示す自己同期型パイプラインデー
タパス回路では、組合せ回路１１’、１２’の相互間に
接続されるレジスタＲＥＧ１〜ＲＥＧ３に加える書込み
信号ＥＮ１〜ＥＮ３を、その組み合回路１１’、１２’
のデータ処理状況に応じて自律的に生成するため、クロ
ックスキューによるデータのすり抜け等の問題を解決す
ることができる。図１２に示す自己同期型パイプライン
データパス回路でも同様である。このような自己同期型
パイプラインデータパス回路は、データの到来時のみ組
合せ回路が活性化して信号遷移が生じるため、消費電力
削減に有効である。
タパス回路では、組合せ回路１１’、１２’の相互間に
接続されるレジスタＲＥＧ１〜ＲＥＧ３に加える書込み
信号ＥＮ１〜ＥＮ３を、その組み合回路１１’、１２’
のデータ処理状況に応じて自律的に生成するため、クロ
ックスキューによるデータのすり抜け等の問題を解決す
ることができる。図１２に示す自己同期型パイプライン
データパス回路でも同様である。このような自己同期型
パイプラインデータパス回路は、データの到来時のみ組
合せ回路が活性化して信号遷移が生じるため、消費電力
削減に有効である。
【０００４】一方、このような組合せ回路として使用さ
れるダイナミック型論理回路として、図９（ａ）、
（ｂ）に示すドミノ型論理回路（R.Krambeck et al.,"H
ight-Speed Compact Circuits with CMOS,"IEEE Journa
l of Solid State Circuits, vol.SC-17,no.3,pp.614-6
19,June 1982）や（ｃ）に示すｎｐＣＭＯＳ型論理回路
（N.Goncalvez et al.,NORA:A Racefree Dynamic CMOS
Technique for PipelinedLogic Structures,"IEEE Jour
nal of Solid State Circuits,vol.SC-18,no.3,pp.261-
266,June 1983）が提案されている。
れるダイナミック型論理回路として、図９（ａ）、
（ｂ）に示すドミノ型論理回路（R.Krambeck et al.,"H
ight-Speed Compact Circuits with CMOS,"IEEE Journa
l of Solid State Circuits, vol.SC-17,no.3,pp.614-6
19,June 1982）や（ｃ）に示すｎｐＣＭＯＳ型論理回路
（N.Goncalvez et al.,NORA:A Racefree Dynamic CMOS
Technique for PipelinedLogic Structures,"IEEE Jour
nal of Solid State Circuits,vol.SC-18,no.3,pp.261-
266,June 1983）が提案されている。
【０００５】まず、図９の（ａ）に示すドミノ型論理回
路において、ｎＭＯＳトランジスタＭＮ５１、ＭＮ５２
はプルダウンネットワーク５１を構成し、ｎＭＯＳトラ
ンジスタＭＮ５５も同様にプルダウンネットワーク５３
を構成する。ｐＭＯＳトランジスタＭＰ５１、ＭＰ５２
はプリチャージ用、ｎＭＯＳトランジスタＭＮ５３、Ｍ
Ｎ５６はディスチャージ用である。ｐＭＯＳトランジス
タＭＰ５３とｎＭＯＳトランジスタＭＮ５４はＣＭＯＳ
インバータ５２を構成し、前段のプルダウンネットワー
ク５１で得られたデータを後段のプルダウンネットワー
ク５３に転送する。
路において、ｎＭＯＳトランジスタＭＮ５１、ＭＮ５２
はプルダウンネットワーク５１を構成し、ｎＭＯＳトラ
ンジスタＭＮ５５も同様にプルダウンネットワーク５３
を構成する。ｐＭＯＳトランジスタＭＰ５１、ＭＰ５２
はプリチャージ用、ｎＭＯＳトランジスタＭＮ５３、Ｍ
Ｎ５６はディスチャージ用である。ｐＭＯＳトランジス
タＭＰ５３とｎＭＯＳトランジスタＭＮ５４はＣＭＯＳ
インバータ５２を構成し、前段のプルダウンネットワー
ク５１で得られたデータを後段のプルダウンネットワー
ク５３に転送する。
【０００６】このドミノ型論理回路では、制御信号ＳＴ
１が“０”（＝低レベル電圧、以下同じ。）のとき、ト
ランジスタＭＰ５１、ＭＰ５２によりプリチャージ動作
が行われ、“１”（＝高レベル電圧、以下同じ。）にな
ると論理動作（サンプリング）が行われる。
１が“０”（＝低レベル電圧、以下同じ。）のとき、ト
ランジスタＭＰ５１、ＭＰ５２によりプリチャージ動作
が行われ、“１”（＝高レベル電圧、以下同じ。）にな
ると論理動作（サンプリング）が行われる。
【０００７】図９の（ｂ）に示すドミノ型論理回路にお
いて、ｐＭＯＳトランジスタＭＰ６２、ＭＰ６３はプル
アップネットワーク６１を構成し、ｐＭＯＳトランジス
タＭＰ６６も同様にプルアップネットワーク６３を構成
する。ｐＭＯＳトランジスタＭＰ６１、ＭＰ６５はチャ
ージ用、ｎＭＯＳトランジスタＭＮ６１、ＭＮ６３はプ
リディスチャージ用である。ｐＭＯＳトランジスタＭＰ
６４とｎＭＯＳトランジスタＭＮ６２はＣＭＯＳインバ
ータ６２を構成し、前段のプルアップネットワーク６１
で得られたデータを後段のプルアップネットワーク６３
に転送する。
いて、ｐＭＯＳトランジスタＭＰ６２、ＭＰ６３はプル
アップネットワーク６１を構成し、ｐＭＯＳトランジス
タＭＰ６６も同様にプルアップネットワーク６３を構成
する。ｐＭＯＳトランジスタＭＰ６１、ＭＰ６５はチャ
ージ用、ｎＭＯＳトランジスタＭＮ６１、ＭＮ６３はプ
リディスチャージ用である。ｐＭＯＳトランジスタＭＰ
６４とｎＭＯＳトランジスタＭＮ６２はＣＭＯＳインバ
ータ６２を構成し、前段のプルアップネットワーク６１
で得られたデータを後段のプルアップネットワーク６３
に転送する。
【０００８】このドミノ型論理回路では、制御信号ＳＴ
１＊（制御信号ＳＴ１の反転信号）が“１”のとき、ト
ランジスタＭＮ６１、ＭＮ６３によりプリディスチャー
ジ動作が行われ、“０”になると論理動作が行われる。
１＊（制御信号ＳＴ１の反転信号）が“１”のとき、ト
ランジスタＭＮ６１、ＭＮ６３によりプリディスチャー
ジ動作が行われ、“０”になると論理動作が行われる。
【０００９】図９の（ｃ）に示すｎｐＣＭＯＳ型論理回
路において、ｐＭＯＳトランジスタＭＰ７２、ＭＰ７３
はプルアップネットワーク７１を構成し、ｎＭＯＳトラ
ンジスタＭＮ７２は論理関数を構築するプルダウンネッ
トワーク７３を構成する。ｐＭＯＳトランジスタＭＰ７
１はチャージ用、ｐＭＯＳトランジスタＭＰ７４はプリ
チャージ用、ｎＭＯＳトランジスタＭＮ７１はプリディ
スチャージ用、ｎＭＯＳトランジスタＭＮ７３はディス
チャージ用である。
路において、ｐＭＯＳトランジスタＭＰ７２、ＭＰ７３
はプルアップネットワーク７１を構成し、ｎＭＯＳトラ
ンジスタＭＮ７２は論理関数を構築するプルダウンネッ
トワーク７３を構成する。ｐＭＯＳトランジスタＭＰ７
１はチャージ用、ｐＭＯＳトランジスタＭＰ７４はプリ
チャージ用、ｎＭＯＳトランジスタＭＮ７１はプリディ
スチャージ用、ｎＭＯＳトランジスタＭＮ７３はディス
チャージ用である。
【００１０】このｎｐＣＭＯＳ型論理回路では、制御信
号ＳＴ１＊が“１”（つまりＳＴ１が“０”）のとき、
トランジスタＭＮ７１によりプリディスチャージが、ま
たトランジスタＭＰ７４によりプリチャージ動作が行わ
れ、“０”（ＳＴ１が“１”）になると論理動作が行わ
れる。
号ＳＴ１＊が“１”（つまりＳＴ１が“０”）のとき、
トランジスタＭＮ７１によりプリディスチャージが、ま
たトランジスタＭＰ７４によりプリチャージ動作が行わ
れ、“０”（ＳＴ１が“１”）になると論理動作が行わ
れる。
【００１１】
【発明が解決しようとする課題】ことろが、上記したよ
うなダイナミック型論理回路を自己同期型パイプライン
データパス回路の組合せ回路として使用する場合、電源
電圧の低電圧化に合わせまた動作の高速化を図るために
当該ダイナミック論理回路を構成するＭＯＳトランジス
タに低しきい値電圧のものを使用すると、そのダイナミ
ック型論理回路のプリチャージ時やプリディスチャージ
時等の待機時に静的なリーク電流が流れ、消費電流低減
に逆行するようになるという問題が発生する。
うなダイナミック型論理回路を自己同期型パイプライン
データパス回路の組合せ回路として使用する場合、電源
電圧の低電圧化に合わせまた動作の高速化を図るために
当該ダイナミック論理回路を構成するＭＯＳトランジス
タに低しきい値電圧のものを使用すると、そのダイナミ
ック型論理回路のプリチャージ時やプリディスチャージ
時等の待機時に静的なリーク電流が流れ、消費電流低減
に逆行するようになるという問題が発生する。
【００１２】本発明の目的は、ダイナミック型論理回路
の動作の高速化を図りながら、回路動作の大部分を占め
るプリチャージ時やプリディスチャージ時の静的なリー
ク電流を抑制して、消費電力低減を図ることである。
の動作の高速化を図りながら、回路動作の大部分を占め
るプリチャージ時やプリディスチャージ時の静的なリー
ク電流を抑制して、消費電力低減を図ることである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、ＭＯＳトランジスタからなる論理回路
部と、該論理回路部に対するプリチャージ又はプリディ
スチャージ用のＭＯＳトランジスタと、前記論理回路部
の論理動作を行わせるディスチャージ又はチャージ用の
ＭＯＳトランジスタからなる単位ダイナミック型論理回
路を複数段具備するダイナミック型論理回路において、
前記論理回路部のＭＯＳトランジスタを低しきい値のＭ
ＯＳトランジスタで構成し、前記ディスチャージ又はチ
ャージ用のＭＯＳトランジスタを高しきい値のＭＯＳト
ランジスタで構成した。
の第１の発明は、ＭＯＳトランジスタからなる論理回路
部と、該論理回路部に対するプリチャージ又はプリディ
スチャージ用のＭＯＳトランジスタと、前記論理回路部
の論理動作を行わせるディスチャージ又はチャージ用の
ＭＯＳトランジスタからなる単位ダイナミック型論理回
路を複数段具備するダイナミック型論理回路において、
前記論理回路部のＭＯＳトランジスタを低しきい値のＭ
ＯＳトランジスタで構成し、前記ディスチャージ又はチ
ャージ用のＭＯＳトランジスタを高しきい値のＭＯＳト
ランジスタで構成した。
【００１４】第２の発明は、低しきい値のｎＭＯＳトラ
ンジスタからなるプルダウンネットワークと、プリチャ
ージ用のｐＭＯＳトランジスタと、ディスチャージ用の
高しきい値ｎＭＯＳトランジスタからなる単位ダイナミ
ック型論理回路を複数段有し、前段の単位ダイナミック
型論理回路と後段の単位ダイナミック型論理回路との間
に低しきい値ＣＭＯＳインバータを接続してドノミ型論
理回路となるよう構成した。
ンジスタからなるプルダウンネットワークと、プリチャ
ージ用のｐＭＯＳトランジスタと、ディスチャージ用の
高しきい値ｎＭＯＳトランジスタからなる単位ダイナミ
ック型論理回路を複数段有し、前段の単位ダイナミック
型論理回路と後段の単位ダイナミック型論理回路との間
に低しきい値ＣＭＯＳインバータを接続してドノミ型論
理回路となるよう構成した。
【００１５】第３の発明は低しきい値のｐＭＯＳトラン
ジスタからなるプルアップネットワークと、プリディス
チャージ用のｎＭＯＳトランジスタと、チャージ用の高
しきい値ｐＭＯＳトランジスタからなる単位ダイナミッ
ク型論理回路を複数段有し、前段の単位ダイナミック型
論理回路と後段の単位ダイナミック型論理回路との間に
低しきい値ＣＭＯＳインバータを接続してドノミ型論理
回路となるよう構成した。
ジスタからなるプルアップネットワークと、プリディス
チャージ用のｎＭＯＳトランジスタと、チャージ用の高
しきい値ｐＭＯＳトランジスタからなる単位ダイナミッ
ク型論理回路を複数段有し、前段の単位ダイナミック型
論理回路と後段の単位ダイナミック型論理回路との間に
低しきい値ＣＭＯＳインバータを接続してドノミ型論理
回路となるよう構成した。
【００１６】第４の発明は、低しきい値のｐＭＯＳトラ
ンジスタからなるプルアップネットワーク、プリディス
チャージ用のｎＭＯＳトランジスタ、およびチャージ用
の高しきい値ｐＭＯＳトランジスタからなる第１の単位
ダイナミック型論理回路と、低しきい値ｎＭＯＳトラン
ジスタかなるプルダウンネットワーク、プリチャージ用
のｐＭＯＳトランジスタ、およびディスチャージ用の高
しきい値ｎＭＯＳトランジスタからなる第２の単位ダイ
ナミック型論理回路とを具備し、前記第１の単位ダイナ
ミック型論理回路と前記第２の単位ダイナミック型論理
回路を交互に連続接続してｎｐＭＯＳ型論理回路となる
よう構成した。
ンジスタからなるプルアップネットワーク、プリディス
チャージ用のｎＭＯＳトランジスタ、およびチャージ用
の高しきい値ｐＭＯＳトランジスタからなる第１の単位
ダイナミック型論理回路と、低しきい値ｎＭＯＳトラン
ジスタかなるプルダウンネットワーク、プリチャージ用
のｐＭＯＳトランジスタ、およびディスチャージ用の高
しきい値ｎＭＯＳトランジスタからなる第２の単位ダイ
ナミック型論理回路とを具備し、前記第１の単位ダイナ
ミック型論理回路と前記第２の単位ダイナミック型論理
回路を交互に連続接続してｎｐＭＯＳ型論理回路となる
よう構成した。
【００１７】第５の発明は、入力したデータを処理する
少なくとも１個の組合せ回路と、該組合せ回路の入力側
および出力側に接続されるレジスタを有し、要求信号に
応じて前記レジスタのデータ転送を制御する非同期信号
制御回路とを具備する自己同期型パイプラインデータパ
ス回路において、前記組合せ回路を、第１乃至第４の発
明のダイナミック型論理回路で構成し、前記要求信号に
対応した活性化信号を作成する手段を具備させて、該活
性化信号生により前記組合せ回路のプリチャージとディ
スチャージ、および／又はプリディスチャージとチャー
ジを制御するよう構成した。
少なくとも１個の組合せ回路と、該組合せ回路の入力側
および出力側に接続されるレジスタを有し、要求信号に
応じて前記レジスタのデータ転送を制御する非同期信号
制御回路とを具備する自己同期型パイプラインデータパ
ス回路において、前記組合せ回路を、第１乃至第４の発
明のダイナミック型論理回路で構成し、前記要求信号に
対応した活性化信号を作成する手段を具備させて、該活
性化信号生により前記組合せ回路のプリチャージとディ
スチャージ、および／又はプリディスチャージとチャー
ジを制御するよう構成した。
【００１８】第６の発明は、第５の発明において、前記
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の前段のレジスタに対する要求信号と当該組合せ回路
の後段のレジスタに対する要求信号とを利用して生成さ
せるよう構成した。
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の前段のレジスタに対する要求信号と当該組合せ回路
の後段のレジスタに対する要求信号とを利用して生成さ
せるよう構成した。
【００１９】第７の発明は、入力したデータを処理する
少なくとも１個の組合せ回路と、該組合せ回路の入力側
および出力側に接続されるレジスタを有し、要求信号に
応じて前記レジスタのデータ転送を制御する非同期信号
制御回路とを具備する自己同期型パイプラインデータパ
ス回路において、前記レジスタを両エッジ型フリップフ
ロップ回路群で構成し、前記組合せ回路を、第１乃至第
４のダイナミック型論理回路で構成し、前記要求信号に
対応した活性化信号を作成する手段を具備させて、該活
性化信号生により前記組合せ回路のプリチャージとディ
スチャージ、および／又はプリディスチャージとチャー
ジを制御するよう２相のハンドシェイクプロトコルに基
づく自己同期型パイプラインデータパス回路として構成
した。
少なくとも１個の組合せ回路と、該組合せ回路の入力側
および出力側に接続されるレジスタを有し、要求信号に
応じて前記レジスタのデータ転送を制御する非同期信号
制御回路とを具備する自己同期型パイプラインデータパ
ス回路において、前記レジスタを両エッジ型フリップフ
ロップ回路群で構成し、前記組合せ回路を、第１乃至第
４のダイナミック型論理回路で構成し、前記要求信号に
対応した活性化信号を作成する手段を具備させて、該活
性化信号生により前記組合せ回路のプリチャージとディ
スチャージ、および／又はプリディスチャージとチャー
ジを制御するよう２相のハンドシェイクプロトコルに基
づく自己同期型パイプラインデータパス回路として構成
した。
【００２０】第８の発明は、第７の発明において、前記
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の直前段のレジスタに対する要求信号の遷移と当該組
合せ回路の直後段のレジスタに対する要求信号の遷移と
を利用して生成させるよう構成した。
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の直前段のレジスタに対する要求信号の遷移と当該組
合せ回路の直後段のレジスタに対する要求信号の遷移と
を利用して生成させるよう構成した。
【００２１】第９の発明は第５乃至第８の発明におい
て、前記非同期信号制御回路を、高しきい値ＭＯＳトラ
ンジスタで構成した。
て、前記非同期信号制御回路を、高しきい値ＭＯＳトラ
ンジスタで構成した。
【００２２】
［第１の実施の形態］図１は本発明の第１の実施の形態
のダイナミック論理回路であるドミノ型論理回路の構成
を示す図である。ＭＰ２１、ＭＰ２２は高しきい値又は
低しきい値のプリチャージ用のｐＭＯＳトランジスタ、
ＭＮ２３、ＭＮ２６は高しきい値のディスチャージ用の
ｎＭＯＳトランジスタである。また、ＭＮ２１、ＭＮ２
２はプルダウンネットワーク２１を構成する低しきい値
のｎＭＯＳトランジスタである。ＭＮ２５もプルダウン
ネットワーク２３を構成する低しきい値のｎＭＯＳトラ
ンジスタである。ＭＰ２３は低しきい値のｐＭＯＳトラ
ンジスタ、ＭＮ２４は低しきい値のｎＭＯＳトランジス
タであり、これらは前段のプルダウンネットワーク２１
で得られたデータを後段のプルダウンネットワーク２３
に転送するインバータ２２を構成する。
のダイナミック論理回路であるドミノ型論理回路の構成
を示す図である。ＭＰ２１、ＭＰ２２は高しきい値又は
低しきい値のプリチャージ用のｐＭＯＳトランジスタ、
ＭＮ２３、ＭＮ２６は高しきい値のディスチャージ用の
ｎＭＯＳトランジスタである。また、ＭＮ２１、ＭＮ２
２はプルダウンネットワーク２１を構成する低しきい値
のｎＭＯＳトランジスタである。ＭＮ２５もプルダウン
ネットワーク２３を構成する低しきい値のｎＭＯＳトラ
ンジスタである。ＭＰ２３は低しきい値のｐＭＯＳトラ
ンジスタ、ＭＮ２４は低しきい値のｎＭＯＳトランジス
タであり、これらは前段のプルダウンネットワーク２１
で得られたデータを後段のプルダウンネットワーク２３
に転送するインバータ２２を構成する。
【００２３】このドミノ型論理回路では、制御信号ＳＴ
１が“０”のとき、トランジスタＭＰ２１、ＭＰ２２が
導通し、トランジスタＭＮ２３、ＭＮ２６が遮断して、
トランジスタＭＮ２１、ＭＮ２５のドレイン（具体的に
は寄生容量）に対するプリチャージ動作が行われる。そ
して、制御信号ＳＴ１が“１”になると上記と逆に、ト
ランジスタＭＰ２１、ＭＰ２２が遮断し、トランジスタ
ＭＮ２３、ＭＮ２６が導通して、論理動作が行われる。
１が“０”のとき、トランジスタＭＰ２１、ＭＰ２２が
導通し、トランジスタＭＮ２３、ＭＮ２６が遮断して、
トランジスタＭＮ２１、ＭＮ２５のドレイン（具体的に
は寄生容量）に対するプリチャージ動作が行われる。そ
して、制御信号ＳＴ１が“１”になると上記と逆に、ト
ランジスタＭＰ２１、ＭＰ２２が遮断し、トランジスタ
ＭＮ２３、ＭＮ２６が導通して、論理動作が行われる。
【００２４】このとき、前段のプルダウンネットワーク
２１では入力データＡ１、Ａ２が両方とも“１”であれ
ば、トランジスタＭＮ２１のドレインの電荷を放電させ
てその電位を“１”→“０”に変化させるＮＡＮＤ動作
を行う。このデータ“０”はインバータ２２で反転され
て後段のプルダウンネットワーク２３に入力するので、
出力データＹは“１”→“０”の状態に変化する。ただ
し、入力データＡ１、Ａ２の少なくとも一方が“０”の
ときは、プルダウンネットワーク３１の出力が“１”か
ら変化せず、出力データＹは“１”から変化しない。
２１では入力データＡ１、Ａ２が両方とも“１”であれ
ば、トランジスタＭＮ２１のドレインの電荷を放電させ
てその電位を“１”→“０”に変化させるＮＡＮＤ動作
を行う。このデータ“０”はインバータ２２で反転され
て後段のプルダウンネットワーク２３に入力するので、
出力データＹは“１”→“０”の状態に変化する。ただ
し、入力データＡ１、Ａ２の少なくとも一方が“０”の
ときは、プルダウンネットワーク３１の出力が“１”か
ら変化せず、出力データＹは“１”から変化しない。
【００２５】この回路では、プルダウンネットワーク２
１、２３、インバータ２２がいずれも低しきい値のＭＯ
Ｓトランジスタで構成されているので、低い電源電圧Ｖ
ＤＤを使用しても、高速なダイナミック動作を実現する
ことができる。しかも、ディスチャージ用のトランジス
タＭＮ２３、ＭＮ２６が高しきい値であるので、プリチ
ャージ時にこのトランジスタＭＮ２３、ＭＮ２６でのリ
ーク電流は極て少なくなり、回路動作の大部分を占める
プリチャージ時の消費電力を大幅に低減することができ
る。
１、２３、インバータ２２がいずれも低しきい値のＭＯ
Ｓトランジスタで構成されているので、低い電源電圧Ｖ
ＤＤを使用しても、高速なダイナミック動作を実現する
ことができる。しかも、ディスチャージ用のトランジス
タＭＮ２３、ＭＮ２６が高しきい値であるので、プリチ
ャージ時にこのトランジスタＭＮ２３、ＭＮ２６でのリ
ーク電流は極て少なくなり、回路動作の大部分を占める
プリチャージ時の消費電力を大幅に低減することができ
る。
【００２６】［第２の実施の形態］図２は本発明の第２
の実施の形態のダイナミック論理回路であるドミノ型論
理回路の構成を示す図である。ＭＰ３１、ＭＰ３５は高
しきい値のチャージ用のｐＭＯＳトランジスタ、ＭＮ３
１、ＭＮ３３は高しきい値又は低しきい値のプリディス
チャージ用のｎＭＯＳトランジスタである。また、ＭＰ
３２、ＭＰ３３はプルアップネットワーク３１を構成す
る低しきい値のｐＭＯＳトランジスタである。ＭＰ３６
はプルアップネットワーク３３を構成する低しきい値の
ｐＭＯＳトランジスタである。ＭＰ３４は低しきい値の
ｐＭＯＳトランジスタ、ＭＮ３２は低しきい値のｎＭＯ
Ｓトランジスタであり、これらは前段のプルアップネッ
トワーク３１で得られたデータを後段のプルアップネッ
トワーク３３に転送するインバータ３２を構成する。
の実施の形態のダイナミック論理回路であるドミノ型論
理回路の構成を示す図である。ＭＰ３１、ＭＰ３５は高
しきい値のチャージ用のｐＭＯＳトランジスタ、ＭＮ３
１、ＭＮ３３は高しきい値又は低しきい値のプリディス
チャージ用のｎＭＯＳトランジスタである。また、ＭＰ
３２、ＭＰ３３はプルアップネットワーク３１を構成す
る低しきい値のｐＭＯＳトランジスタである。ＭＰ３６
はプルアップネットワーク３３を構成する低しきい値の
ｐＭＯＳトランジスタである。ＭＰ３４は低しきい値の
ｐＭＯＳトランジスタ、ＭＮ３２は低しきい値のｎＭＯ
Ｓトランジスタであり、これらは前段のプルアップネッ
トワーク３１で得られたデータを後段のプルアップネッ
トワーク３３に転送するインバータ３２を構成する。
【００２７】このドミノ型論理回路では、制御信号ＳＴ
１が“０”（つまり制御信号ＳＴ１＊が“１”）のと
き、トランジスタＭＮ３１、ＭＮ３３が導通し、トラン
ジスタＭＰ３１、ＭＰ３５が遮断して、トランジスタＭ
Ｐ３２、ＭＰ３３のドレインに対するプリディスチャー
ジ動作が行われる。そして、制御信号ＳＴ１が“１”に
なると上記と逆に、トランジスタＭＮ３１、ＭＮ３３が
遮断し、トランジスタＭＰ３１、ＭＰ３５が導通して、
論理動作が行われる。
１が“０”（つまり制御信号ＳＴ１＊が“１”）のと
き、トランジスタＭＮ３１、ＭＮ３３が導通し、トラン
ジスタＭＰ３１、ＭＰ３５が遮断して、トランジスタＭ
Ｐ３２、ＭＰ３３のドレインに対するプリディスチャー
ジ動作が行われる。そして、制御信号ＳＴ１が“１”に
なると上記と逆に、トランジスタＭＮ３１、ＭＮ３３が
遮断し、トランジスタＭＰ３１、ＭＰ３５が導通して、
論理動作が行われる。
【００２８】このとき、前段のプルアップネットワーク
３１では入力データＡ１、Ａ２の両方が“１”のときト
ランジスタＭＰ３２、ＭＰ３３のドレインの電位は
“０”を保持するＮＡＮＤ動作を行う。このデータ
“０”はインバータ３２で反転されて後段のプルアップ
ネットワーク３３に入力するので、出力データＹは
“０”から変化しない。ただし、入力データＡ１、Ａ２
のすくなくとも一方が“０”のときは、プルアップネッ
トワーク３１の出力が“１”に変化し、出力データＹは
“０”→“１”に変化する。
３１では入力データＡ１、Ａ２の両方が“１”のときト
ランジスタＭＰ３２、ＭＰ３３のドレインの電位は
“０”を保持するＮＡＮＤ動作を行う。このデータ
“０”はインバータ３２で反転されて後段のプルアップ
ネットワーク３３に入力するので、出力データＹは
“０”から変化しない。ただし、入力データＡ１、Ａ２
のすくなくとも一方が“０”のときは、プルアップネッ
トワーク３１の出力が“１”に変化し、出力データＹは
“０”→“１”に変化する。
【００２９】この回路では、プルアップネットワーク３
１、３３、インバータ３２がいずれも低しきい値のＭＯ
Ｓトランジスタで構成されているので、低い電源電圧Ｖ
ＤＤを使用しても、高速なダイナミック動作を実現する
ことができる。しかも、チャージ用のトランジスタＭＰ
３１、ＭＰ３５が高しきい値であるので、プリディスチ
ャージ時にこのトランジスタＭＰ３１、ＭＰ３５でのリ
ーク電流は極て少なくなり、回路動作の大部分を占める
プリディスチャージ時の消費電力を大幅に低減すること
ができる。
１、３３、インバータ３２がいずれも低しきい値のＭＯ
Ｓトランジスタで構成されているので、低い電源電圧Ｖ
ＤＤを使用しても、高速なダイナミック動作を実現する
ことができる。しかも、チャージ用のトランジスタＭＰ
３１、ＭＰ３５が高しきい値であるので、プリディスチ
ャージ時にこのトランジスタＭＰ３１、ＭＰ３５でのリ
ーク電流は極て少なくなり、回路動作の大部分を占める
プリディスチャージ時の消費電力を大幅に低減すること
ができる。
【００３０】［第３の実施の形態］図３は本発明の第３
の実施の形態のダイナミック論理回路であるｎｐＣＭＯ
Ｓ回路の構成を示す図である。ＭＰ４１は高しきい値の
チャージ用ｐＭＯＳトランジスタ、ＭＰ４４は高しきい
値又は低しきい値のプリチャージ用のｐＭＯＳトランジ
スタ、ＭＮ４１は高しきい値又は低しきい値のプリディ
スチャージ用のｎＭＯＳトランジスタ、ＭＮ４３は高し
きい値のディスチャージ用ｎＭＯＳトランジスタであ
る。また、ＭＰ４２、ＭＰ４３はプルアップネットワー
ク４１を構成する低しきい値のｐＭＯＳトランジスタで
ある。ＭＮ４２はプルダウンネットワーク４２を構成す
る低しきい値のｎＭＯＳトランジスタである。
の実施の形態のダイナミック論理回路であるｎｐＣＭＯ
Ｓ回路の構成を示す図である。ＭＰ４１は高しきい値の
チャージ用ｐＭＯＳトランジスタ、ＭＰ４４は高しきい
値又は低しきい値のプリチャージ用のｐＭＯＳトランジ
スタ、ＭＮ４１は高しきい値又は低しきい値のプリディ
スチャージ用のｎＭＯＳトランジスタ、ＭＮ４３は高し
きい値のディスチャージ用ｎＭＯＳトランジスタであ
る。また、ＭＰ４２、ＭＰ４３はプルアップネットワー
ク４１を構成する低しきい値のｐＭＯＳトランジスタで
ある。ＭＮ４２はプルダウンネットワーク４２を構成す
る低しきい値のｎＭＯＳトランジスタである。
【００３１】このｎｐＣＭＯＳ型論理回路では、制御信
号ＳＴ１が“０”（制御信号ＳＴ１＊が“１”）のと
き、トランジスタＭＮ４１、ＭＰ４４が導通し、トラン
ジスタＭＰ４１、ＭＮ４３が遮断して、トランジスタＭ
Ｐ４２、ＭＰ４３のドレインに対するプリディスチャー
ジ動作と、トランジスタＭＮ４２のドレインに対するプ
リチャージ動作が行われる。そして、制御信号ＳＴ１が
“１”になると上記と逆に、トランジスタＭＮ４１、Ｍ
Ｐ４４が遮断し、トランジスタＭＰ４１、ＭＮ４３が導
通して、論理動作が行われる。
号ＳＴ１が“０”（制御信号ＳＴ１＊が“１”）のと
き、トランジスタＭＮ４１、ＭＰ４４が導通し、トラン
ジスタＭＰ４１、ＭＮ４３が遮断して、トランジスタＭ
Ｐ４２、ＭＰ４３のドレインに対するプリディスチャー
ジ動作と、トランジスタＭＮ４２のドレインに対するプ
リチャージ動作が行われる。そして、制御信号ＳＴ１が
“１”になると上記と逆に、トランジスタＭＮ４１、Ｍ
Ｐ４４が遮断し、トランジスタＭＰ４１、ＭＮ４３が導
通して、論理動作が行われる。
【００３２】このとき、前段のプルアップネットワーク
４１では入力データＡ１、Ａ２の両方が“１”のとき、
トランジスタＭＰ４２、ＭＰ４３のドレインの電位が
“０”に保持されるＮＡＮＤ動作を行う。このデータ
“０”は後段のプルダウンネットワーク３３に入力する
ので、出力データＹは“１”から変化しない。ただし、
入力データＡ１、Ａ２の少なくとも一方が“１”のとき
は、プルアップネットワーク４１の出力が“０”→
“１”に変化し、出力データＹは“１”→“０”に変化
する。
４１では入力データＡ１、Ａ２の両方が“１”のとき、
トランジスタＭＰ４２、ＭＰ４３のドレインの電位が
“０”に保持されるＮＡＮＤ動作を行う。このデータ
“０”は後段のプルダウンネットワーク３３に入力する
ので、出力データＹは“１”から変化しない。ただし、
入力データＡ１、Ａ２の少なくとも一方が“１”のとき
は、プルアップネットワーク４１の出力が“０”→
“１”に変化し、出力データＹは“１”→“０”に変化
する。
【００３３】この回路では、プルアップネットワーク４
１、プルダウンネットワーク４２がいずれも低しきい値
のＭＯＳトランジスタで構成されているので、低い電源
電圧ＶＤＤを使用しても、高速なダイナミック動作を実
現することができる。しかも、チャージ用のトランジス
タＭＰ４１、ディスチャージ用のトランジスタＭＰ４３
が高しきい値であるので、プリディスチャージ時、プリ
チャージ時にこのトランジスタＭＰ４１、ＭＮ４３での
リーク電流は極て少なくなり、回路動作の大部分を占め
るプリディスチャージ時、プリチャージ時の消費電力を
大幅に低減することができる。
１、プルダウンネットワーク４２がいずれも低しきい値
のＭＯＳトランジスタで構成されているので、低い電源
電圧ＶＤＤを使用しても、高速なダイナミック動作を実
現することができる。しかも、チャージ用のトランジス
タＭＰ４１、ディスチャージ用のトランジスタＭＰ４３
が高しきい値であるので、プリディスチャージ時、プリ
チャージ時にこのトランジスタＭＰ４１、ＭＮ４３での
リーク電流は極て少なくなり、回路動作の大部分を占め
るプリディスチャージ時、プリチャージ時の消費電力を
大幅に低減することができる。
【００３４】［第４の実施の形態］図４は本発明の第４
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。１１Ａは図１に示したダイナミ
ック型論理回路を利用した１段目の組合せ回路、１２Ａ
も同様な構成の２段目の組合せ回路である。ここでは組
合せ回路１１Ａを代表して上部に示している。プルダウ
ンネットワーク２１、２３は複数段使用され、インバー
タ２２も同様である。１３Ａはこれら組合せ回路１１
Ａ、１２Ａにおけるデータ転送を制御するための非同期
信号制御回路である。ここでは、２段のパイプライン動
作を行うデータパス回路を示しているが、パイプライン
段数は２段に限定されるものではない。
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。１１Ａは図１に示したダイナミ
ック型論理回路を利用した１段目の組合せ回路、１２Ａ
も同様な構成の２段目の組合せ回路である。ここでは組
合せ回路１１Ａを代表して上部に示している。プルダウ
ンネットワーク２１、２３は複数段使用され、インバー
タ２２も同様である。１３Ａはこれら組合せ回路１１
Ａ、１２Ａにおけるデータ転送を制御するための非同期
信号制御回路である。ここでは、２段のパイプライン動
作を行うデータパス回路を示しているが、パイプライン
段数は２段に限定されるものではない。
【００３５】非同期信号制御回路１３Ａにおいて、ＲＥ
Ｑｉ、ＲＥＱ２、ＲＥＱ３はパイプライン制御用の要求
信号、ＥＮ１〜ＥＮ３はレジスタＲＥＧ１〜ＲＥＧ３へ
のデータの書込み信号、ＳＴ１は組合せ回路１１Ａに入
力する前記した制御信号、ＳＴ２は組合せ回路１１Ｂに
入力する制御信号である。以下では、これら制御信号Ｓ
Ｔ１、ＳＴ２を活性化信号と呼ぶ。
Ｑｉ、ＲＥＱ２、ＲＥＱ３はパイプライン制御用の要求
信号、ＥＮ１〜ＥＮ３はレジスタＲＥＧ１〜ＲＥＧ３へ
のデータの書込み信号、ＳＴ１は組合せ回路１１Ａに入
力する前記した制御信号、ＳＴ２は組合せ回路１１Ｂに
入力する制御信号である。以下では、これら制御信号Ｓ
Ｔ１、ＳＴ２を活性化信号と呼ぶ。
【００３６】レジスタＲＥＧ１〜ＲＥＧ３は組合せ回路
１１Ａ、１２Ａに対する入出力データを格納する一群の
Ｄ型フリップフロップ回路で構成されている。
１１Ａ、１２Ａに対する入出力データを格納する一群の
Ｄ型フリップフロップ回路で構成されている。
【００３７】１３１は１段目の組合せ回路１１Ａの動作
を監視する監視回路であって、遅延回路ＤＬ１、ナンド
ゲートＮＡＮＤ１、インバータＩＮＶ１等から構成さ
れ、書込み信号ＥＮ１が発火（“０”→“１”に遷移す
ること。以下同じ。）した時点から遅延回路ＤＬ１の遅
延時間が経過した後に、２段目への要求信号ＲＥＱ２を
発火する。この遅延回路ＤＬ１の遅延時間は、組合せ回
路１１Ａの信号伝搬遅延時間よりも大きくなるような時
間に設定されている。そして、この要求信号ＲＥＱ２
は、活性化信号ＳＴ１が完了（“１”→“０”に遷移す
ること。以下同じ。）することより、完了する。
を監視する監視回路であって、遅延回路ＤＬ１、ナンド
ゲートＮＡＮＤ１、インバータＩＮＶ１等から構成さ
れ、書込み信号ＥＮ１が発火（“０”→“１”に遷移す
ること。以下同じ。）した時点から遅延回路ＤＬ１の遅
延時間が経過した後に、２段目への要求信号ＲＥＱ２を
発火する。この遅延回路ＤＬ１の遅延時間は、組合せ回
路１１Ａの信号伝搬遅延時間よりも大きくなるような時
間に設定されている。そして、この要求信号ＲＥＱ２
は、活性化信号ＳＴ１が完了（“１”→“０”に遷移す
ること。以下同じ。）することより、完了する。
【００３８】１３２は２段目の組合せ回路１２Ａの動作
を監視する監視回路であって、遅延回路ＤＬ２、ナンド
ゲートＮＡＮＤ２、インバータＩＮＶ２等から構成さ
れ、前記した監視回路１３１と同様な動作を行う。
を監視する監視回路であって、遅延回路ＤＬ２、ナンド
ゲートＮＡＮＤ２、インバータＩＮＶ２等から構成さ
れ、前記した監視回路１３１と同様な動作を行う。
【００３９】ＮＯＲ１〜ＮＯＲ５はノアゲートである。
Ｃ１〜Ｃ５はＣエレメントであって、図１１に示すよう
な内容である。すなわち、図１１の（ｂ）に示すように
ｐＭＯＳトランジスタＭＰ８１〜ＭＰ８６、ｎＭＯＳト
ランジスタＭＮ８１〜ＭＮ８６によるＣＭＯＳ回路から
構成されている。このＣエレメントは、（ｃ）の真理値
に示すように、２個の入力データＡ１、Ａ２が“０”で
一致するとき“０”をデータＹとして出力し、“１”で
一致するとき“１”を出力し、不一致のとき以前のデー
タを出力し続ける。
Ｃ１〜Ｃ５はＣエレメントであって、図１１に示すよう
な内容である。すなわち、図１１の（ｂ）に示すように
ｐＭＯＳトランジスタＭＰ８１〜ＭＰ８６、ｎＭＯＳト
ランジスタＭＮ８１〜ＭＮ８６によるＣＭＯＳ回路から
構成されている。このＣエレメントは、（ｃ）の真理値
に示すように、２個の入力データＡ１、Ａ２が“０”で
一致するとき“０”をデータＹとして出力し、“１”で
一致するとき“１”を出力し、不一致のとき以前のデー
タを出力し続ける。
【００４０】なお、このＣエレメントについては、G.M.
Jacob et al."A Fully Asynchronous Digital Signal P
rocessor Usinig Self-Timed Circuits " IEEE Journal
onSolid State Circuits ,vol.25,No.6, December 199
0,pp.1526-1537.および M.Shames et al."A Comparison
of CMOS Implementations of an Asynchronous Circui
ts Primitive:the C-Element" International Symposiu
m onLow Power Electron Devices Monterey CA 1996,p
p.93-96.などに記載されている。
Jacob et al."A Fully Asynchronous Digital Signal P
rocessor Usinig Self-Timed Circuits " IEEE Journal
onSolid State Circuits ,vol.25,No.6, December 199
0,pp.1526-1537.および M.Shames et al."A Comparison
of CMOS Implementations of an Asynchronous Circui
ts Primitive:the C-Element" International Symposiu
m onLow Power Electron Devices Monterey CA 1996,p
p.93-96.などに記載されている。
【００４１】ここで、図１０において、従来のダイナミ
ック型の組合せ回路１１’、１２’を使用した自己同期
型パイプラインデータパス回路について説明する。１
３’は非同期信号制御回路である。図４に示したものと
同一のものには同一の符号を付している。
ック型の組合せ回路１１’、１２’を使用した自己同期
型パイプラインデータパス回路について説明する。１
３’は非同期信号制御回路である。図４に示したものと
同一のものには同一の符号を付している。
【００４２】このダイナミック型の組合せ回路１１’
（組合せ回路１２’も同じ）は、前記した図９の（ａ）
に示したダイナミック型論理回路の内容に加えて、この
組合せ回路１１’の実行終了を監視する監視回路５４を
含んでいる。この監視回路５４から出力する要求信号Ｒ
ＥＱ２は、活性化信号ＳＴ１が“０”のときにダイナミ
ック回路がプリチャージされるため、“０”の信号とな
る。一方、活性化信号ＳＴ１が“１”となり論理動作に
入ったときは、それからある時間経過の後に要求信号Ｒ
ＥＱ２は“１”となる。この要求信号ＲＥＱ２を“１”
にするタイミング処理は、監視回路５４の論理回路部５
５において当該ダイナミック回路の処理時間を演算して
行われる。なお、ＭＰ５４はプリチャージ用のｐＭＯＳ
トランジスタ、ＭＮ５７はディスチャージ用のｎＭＯＳ
トランジスタ、５６はインバータである。
（組合せ回路１２’も同じ）は、前記した図９の（ａ）
に示したダイナミック型論理回路の内容に加えて、この
組合せ回路１１’の実行終了を監視する監視回路５４を
含んでいる。この監視回路５４から出力する要求信号Ｒ
ＥＱ２は、活性化信号ＳＴ１が“０”のときにダイナミ
ック回路がプリチャージされるため、“０”の信号とな
る。一方、活性化信号ＳＴ１が“１”となり論理動作に
入ったときは、それからある時間経過の後に要求信号Ｒ
ＥＱ２は“１”となる。この要求信号ＲＥＱ２を“１”
にするタイミング処理は、監視回路５４の論理回路部５
５において当該ダイナミック回路の処理時間を演算して
行われる。なお、ＭＰ５４はプリチャージ用のｐＭＯＳ
トランジスタ、ＭＮ５７はディスチャージ用のｎＭＯＳ
トランジスタ、５６はインバータである。
【００４３】このように、次段の組合せ回路に対する要
求信号ＲＥＱ２は、活性化信号ＳＴ１の発火の後、組合
せ回路の遅延時間だけ遅れて発火し、活性化信号ＳＴ１
の完了と共に完了することが要求される。
求信号ＲＥＱ２は、活性化信号ＳＴ１の発火の後、組合
せ回路の遅延時間だけ遅れて発火し、活性化信号ＳＴ１
の完了と共に完了することが要求される。
【００４４】そこで、図４に示した本実施の形態では、
上記のような条件を満たす要求信号ＲＥＱ２を簡単に生
成するために、監視回路１３１を設けている。また、監
視回路１３２は要求信号ＲＥＱ３を生成するために同様
に設けたものである。
上記のような条件を満たす要求信号ＲＥＱ２を簡単に生
成するために、監視回路１３１を設けている。また、監
視回路１３２は要求信号ＲＥＱ３を生成するために同様
に設けたものである。
【００４５】次に動作を説明する（図５参照）。まず、
活性化信号ＳＴ１、ＳＴ２は当初は完了して“０”であ
り、組合せ回路１１Ａ、１２Ａはプリチャージ状態にあ
る。ここで、ＳＥＴ信号を発火し、非同期信号制御回路
１３Ａを活性状態にする。そして、１段目のレジスタＲ
ＥＧ１に入力するデータが揃った時点で、外部から要求
信号ＲＥＱｉを発火する。この結果、１段目のレジスタ
ＲＥＧ１に対する書込み信号ＥＮ１と１段目の組合せ回
路１１Ａに対する活性化信号ＳＴ１が各々発火する。書
込み信号ＥＮ１の発火により入力データが１段目のレジ
スタＲＥＧ１に格納される。また、活性化信号ＳＴ１が
発火すると、第１段目の組合せ回路１１Ａが論理動作
（サンプリング動作）を行う。
活性化信号ＳＴ１、ＳＴ２は当初は完了して“０”であ
り、組合せ回路１１Ａ、１２Ａはプリチャージ状態にあ
る。ここで、ＳＥＴ信号を発火し、非同期信号制御回路
１３Ａを活性状態にする。そして、１段目のレジスタＲ
ＥＧ１に入力するデータが揃った時点で、外部から要求
信号ＲＥＱｉを発火する。この結果、１段目のレジスタ
ＲＥＧ１に対する書込み信号ＥＮ１と１段目の組合せ回
路１１Ａに対する活性化信号ＳＴ１が各々発火する。書
込み信号ＥＮ１の発火により入力データが１段目のレジ
スタＲＥＧ１に格納される。また、活性化信号ＳＴ１が
発火すると、第１段目の組合せ回路１１Ａが論理動作
（サンプリング動作）を行う。
【００４６】次に、この活性化信号ＳＴ１が発火した時
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、監視回路１３１により第
２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が
発火する。この要求信号ＲＥＱ２の発火により、２段目
のレジスタＲＥＧ２に対する書込み信号ＥＮ２と２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が各々発
火する。そして、書込み信号ＥＮ２が発火したことによ
り、２段目のレジスタＲＥＧ２に対して１段目の組合せ
回路１１Ａで処理したデータが格納されると共に、第１
段目の組合せ回路１１Ａに対する活性化信号ＳＴ１が完
了し、２段目の組合せ回路１２Ａに対する要求信号ＲＥ
Ｑ２も完了する。この要求信号ＲＥＱ２の完了により書
込み信号ＥＮ２も完了することとなる。
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、監視回路１３１により第
２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が
発火する。この要求信号ＲＥＱ２の発火により、２段目
のレジスタＲＥＧ２に対する書込み信号ＥＮ２と２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が各々発
火する。そして、書込み信号ＥＮ２が発火したことによ
り、２段目のレジスタＲＥＧ２に対して１段目の組合せ
回路１１Ａで処理したデータが格納されると共に、第１
段目の組合せ回路１１Ａに対する活性化信号ＳＴ１が完
了し、２段目の組合せ回路１２Ａに対する要求信号ＲＥ
Ｑ２も完了する。この要求信号ＲＥＱ２の完了により書
込み信号ＥＮ２も完了することとなる。
【００４７】このとき、活性化信号ＳＴ１の完了により
１段目の組合せ回路１１Ａはプリチャージ状態となる。
一方、活性化信号ＳＴ２の発火により、２段目の組合せ
回路１２Ａは論理動作状態となって２段目のレジスタＲ
ＥＧ２から出力するデータを処理する。つまり、論理動
作状態が１段目の組合せ回路１１Ａから２段目の組合せ
回路１２Ａに転移する。
１段目の組合せ回路１１Ａはプリチャージ状態となる。
一方、活性化信号ＳＴ２の発火により、２段目の組合せ
回路１２Ａは論理動作状態となって２段目のレジスタＲ
ＥＧ２から出力するデータを処理する。つまり、論理動
作状態が１段目の組合せ回路１１Ａから２段目の組合せ
回路１２Ａに転移する。
【００４８】次に、活性化信号ＳＴ２が発火した時点か
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、監視回路１３２により３段目
のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火
し、この要求信号ＲＥＱ３の発火により、３段目のレジ
スタＲＥＧ３に対する書込み信号ＥＮ３が発火して、２
段目の組合せ回路１２Ａで処理した内容がそのレジスタ
ＲＥＧ３に格納される。また、この書込み信号ＥＮ３が
発火したことにより、２段目の組合せ回路１２Ａに対す
る活性化信号ＳＴ２が完了し、その２段目の組合せ回路
１２Ａがプリチャージ状態となる。また、３段目のレジ
スタＲＥＧ３に対する要求信号ＲＥＱ３も完了する。こ
の要求信号ＲＥＱ３の完了により書込み信号ＥＮ３も完
了する。
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、監視回路１３２により３段目
のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火
し、この要求信号ＲＥＱ３の発火により、３段目のレジ
スタＲＥＧ３に対する書込み信号ＥＮ３が発火して、２
段目の組合せ回路１２Ａで処理した内容がそのレジスタ
ＲＥＧ３に格納される。また、この書込み信号ＥＮ３が
発火したことにより、２段目の組合せ回路１２Ａに対す
る活性化信号ＳＴ２が完了し、その２段目の組合せ回路
１２Ａがプリチャージ状態となる。また、３段目のレジ
スタＲＥＧ３に対する要求信号ＲＥＱ３も完了する。こ
の要求信号ＲＥＱ３の完了により書込み信号ＥＮ３も完
了する。
【００４９】このように要求信号ＲＥＱ３の完了によっ
て、一連のパイプライン動作が終了する。なお、外部か
らの要求信号ＲＥＱｉが完了することにより、再度入力
データ待ちの初期状態となる。
て、一連のパイプライン動作が終了する。なお、外部か
らの要求信号ＲＥＱｉが完了することにより、再度入力
データ待ちの初期状態となる。
【００５０】以上のように、各組合せ回路１１Ａ、１２
Ａは直前のレジスタにデータが到来して論理動作を行う
必要があるときのみプリチャージ状態から論理動作状態
になる。プリチャージ状態では、組合せ回路１１Ａ、１
２Ａのダイナミック型論理回路のディスチャージ用の高
しきい値ＭＯＳトランジスタＭＮ２３、ＭＮ２６によっ
て静的なリーク電流が抑制されるので、間欠的に到来す
るデータを処理するパイプライン回路における消費電力
を低減することができるようになる。
Ａは直前のレジスタにデータが到来して論理動作を行う
必要があるときのみプリチャージ状態から論理動作状態
になる。プリチャージ状態では、組合せ回路１１Ａ、１
２Ａのダイナミック型論理回路のディスチャージ用の高
しきい値ＭＯＳトランジスタＭＮ２３、ＭＮ２６によっ
て静的なリーク電流が抑制されるので、間欠的に到来す
るデータを処理するパイプライン回路における消費電力
を低減することができるようになる。
【００５１】［第５の実施の形態］図６は本発明の第５
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。ここでは、２相のハンドシェイ
クプロトコルを用いた２段パイプライン動作を行うデー
タパス回路を示した。ただし、パイプライン段数は２段
に限定されるものではない。図４に示したものと同一の
ものには同一の符号を付している。つまり、組合せ回路
１１Ａ、１２Ａは図１に示したようなダイナミック型論
理回路である。１３Ｂは非同期信号制御回路を示す。
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。ここでは、２相のハンドシェイ
クプロトコルを用いた２段パイプライン動作を行うデー
タパス回路を示した。ただし、パイプライン段数は２段
に限定されるものではない。図４に示したものと同一の
ものには同一の符号を付している。つまり、組合せ回路
１１Ａ、１２Ａは図１に示したようなダイナミック型論
理回路である。１３Ｂは非同期信号制御回路を示す。
【００５２】この非同期信号制御回路１３において、Ｒ
ＥＧ４〜ＲＥＧ６は組合せ回路１１Ａ、１２Ａに対する
入出力データを格納する一群のＤ型フリップフロップ回
路からなるレジスタである。このＤ型フリップフロップ
回路は、クロックの立上りおよび立下りの両エッジでデ
ータを取り込む両エッジ形のＤ型フリップフロップ回路
である。
ＥＧ４〜ＲＥＧ６は組合せ回路１１Ａ、１２Ａに対する
入出力データを格納する一群のＤ型フリップフロップ回
路からなるレジスタである。このＤ型フリップフロップ
回路は、クロックの立上りおよび立下りの両エッジでデ
ータを取り込む両エッジ形のＤ型フリップフロップ回路
である。
【００５３】図８にその具体的な回路構成の一例を示し
た。９１、９２はクロック信号ＣＬＫの立上りエッジで
端子Ｄに入力するデータを取り込むＤ型フリップフロッ
プ回路、９３はクロック信号ＣＬＫが“１”のとき一方
のフリップフロップ回路９１の出力データを選択し、
“０”のとき他方のフリップフロップ回路９２の出力デ
ータを選択するセレクタ、ＩＮＶ２１はインバータであ
る。
た。９１、９２はクロック信号ＣＬＫの立上りエッジで
端子Ｄに入力するデータを取り込むＤ型フリップフロッ
プ回路、９３はクロック信号ＣＬＫが“１”のとき一方
のフリップフロップ回路９１の出力データを選択し、
“０”のとき他方のフリップフロップ回路９２の出力デ
ータを選択するセレクタ、ＩＮＶ２１はインバータであ
る。
【００５４】この回路では、クロック信号ＣＬＫが立上
るタイミングで一方のフリップフロップ回路９１に入力
データが保持され、そのクロック信号の“１”の期間中
そのデータがセレクタ９３で選択されて出力される。逆
にクロック信号ＣＬＫが立下るタイミングでは、他方の
フリップフロップ回路９２に入力データが保持され、そ
のクロック信号の“０”の期間中そのデータがセレクタ
９３で選択されて出力される。
るタイミングで一方のフリップフロップ回路９１に入力
データが保持され、そのクロック信号の“１”の期間中
そのデータがセレクタ９３で選択されて出力される。逆
にクロック信号ＣＬＫが立下るタイミングでは、他方の
フリップフロップ回路９２に入力データが保持され、そ
のクロック信号の“０”の期間中そのデータがセレクタ
９３で選択されて出力される。
【００５５】図６に戻って、ＤＬ３、ＤＬ４は遅延回路
であり、組合せ回路１１Ａ、１２Ａでの信号伝搬遅延時
間よりも大きな遅延時間が設定されている。Ｃ８〜Ｃ１
１はＣエレメント、ＮＯＲ８〜ＮＯＲ１１はノアゲー
ト、ＥＸＯＲ１〜ＥＸＯＲ３は排他的論理和ゲート、Ｉ
ＮＶ３〜ＩＮＶ８はインバータである。
であり、組合せ回路１１Ａ、１２Ａでの信号伝搬遅延時
間よりも大きな遅延時間が設定されている。Ｃ８〜Ｃ１
１はＣエレメント、ＮＯＲ８〜ＮＯＲ１１はノアゲー
ト、ＥＸＯＲ１〜ＥＸＯＲ３は排他的論理和ゲート、Ｉ
ＮＶ３〜ＩＮＶ８はインバータである。
【００５６】ここで、従来の２相のハンドシェイクプロ
トコルに基づく自己同期型のパイプラインデータパス回
路について、図１２にスタティック型の組合せ回路１
１”、１２”を使用した例について説明する。図６に示
したものと同一のものには同一の符号を付している。こ
のスタティック型の組合せ回路１１”（組合せ回路１
２”も同じ）に対しては、非同期信号制御回路１３”か
ら活性化信号を供給していない。
トコルに基づく自己同期型のパイプラインデータパス回
路について、図１２にスタティック型の組合せ回路１
１”、１２”を使用した例について説明する。図６に示
したものと同一のものには同一の符号を付している。こ
のスタティック型の組合せ回路１１”（組合せ回路１
２”も同じ）に対しては、非同期信号制御回路１３”か
ら活性化信号を供給していない。
【００５７】２相のハンドシェイクプロトコルでは、非
同期信号の遷移がイベントの発生とみなされ、処理が進
められる。すなわち、“０”→“１”への遷移（発火）
と、“１”→“０”への遷移（完了）が等価とみなさ
れ、非同期信号のレベル自体はイベントの進行に関与し
ない。
同期信号の遷移がイベントの発生とみなされ、処理が進
められる。すなわち、“０”→“１”への遷移（発火）
と、“１”→“０”への遷移（完了）が等価とみなさ
れ、非同期信号のレベル自体はイベントの進行に関与し
ない。
【００５８】こうした簡単な非同期システムでは、スタ
テック型論理回路である組合せ回路１１”は常時活性化
されており、その組合せ回路１１”の処理の完了と非同
期信号の信号遷移のタイミングを合わせるために、前段
のレジスタＲＥＧ４に対する書込み信号ＥＮ１を遅延回
路ＤＬ３に入力させ、この遅延回路ＤＬ３により次段の
レジスタＲＥＧ５に対する要求信号ＥＮ２を生成してい
る。２段目の組合せ回路１２”の処理の完了と非同期信
号の信号遷移のタイミングを合わせについても同様であ
る。
テック型論理回路である組合せ回路１１”は常時活性化
されており、その組合せ回路１１”の処理の完了と非同
期信号の信号遷移のタイミングを合わせるために、前段
のレジスタＲＥＧ４に対する書込み信号ＥＮ１を遅延回
路ＤＬ３に入力させ、この遅延回路ＤＬ３により次段の
レジスタＲＥＧ５に対する要求信号ＥＮ２を生成してい
る。２段目の組合せ回路１２”の処理の完了と非同期信
号の信号遷移のタイミングを合わせについても同様であ
る。
【００５９】しかし、図６に示した本実施の形態では、
図１に示したダイナミック型論理回路のプリチャージと
論理動作を切り替える必要がある。そこで、本実施の形
態では、非同期信号の遷移を検知して活性化信号ＳＴ
１、ＳＴ２を生成するために、活性化信号生成回路１３
５を付加している。
図１に示したダイナミック型論理回路のプリチャージと
論理動作を切り替える必要がある。そこで、本実施の形
態では、非同期信号の遷移を検知して活性化信号ＳＴ
１、ＳＴ２を生成するために、活性化信号生成回路１３
５を付加している。
【００６０】この活性化信号生成回路１３５では、１段
目のレジスタＲＥＧ４に対する書込み信号ＥＮ１の遷移
を、２個のインバータＩＮＶ３、ＩＮＶ４による遅延回
路と排他的論理和ゲートＥＸＯＲ１により、“１”のパ
ルス信号として検出する。また、２段目のレジスタＲＥ
Ｇ５に対する書込み信号ＥＮ２の遷移も、２個のインバ
ータＩＮＶ５、ＩＮＶ６による遅延回路と排他的論理和
ゲートＥＸＯＲ２により、同様に“１”のパルス信号と
して検出する。さらに、３段目のレジスタＲＥＧ６に対
する書込み信号ＥＮ３の遷移も、２個のインバータＩＮ
Ｖ７、ＩＮＶ８による遅延回路と排他的論理和ゲートＥ
ＸＯＲ３により、同様に“１”のパルス信号として検出
する。
目のレジスタＲＥＧ４に対する書込み信号ＥＮ１の遷移
を、２個のインバータＩＮＶ３、ＩＮＶ４による遅延回
路と排他的論理和ゲートＥＸＯＲ１により、“１”のパ
ルス信号として検出する。また、２段目のレジスタＲＥ
Ｇ５に対する書込み信号ＥＮ２の遷移も、２個のインバ
ータＩＮＶ５、ＩＮＶ６による遅延回路と排他的論理和
ゲートＥＸＯＲ２により、同様に“１”のパルス信号と
して検出する。さらに、３段目のレジスタＲＥＧ６に対
する書込み信号ＥＮ３の遷移も、２個のインバータＩＮ
Ｖ７、ＩＮＶ８による遅延回路と排他的論理和ゲートＥ
ＸＯＲ３により、同様に“１”のパルス信号として検出
する。
【００６１】書込み信号ＥＮ１に遷移がない場合は、排
他的論理和ゲートＥＸＯＲ１の出力は“０”であり、ノ
アゲートＮＯＲ１０の出力が“１”（ＳＥＴ信号は
“１”、ＥＸＯＲ２の出力は“０”）であるので、Ｃエ
レメントＣ１０の出力は前の状態を保持している。
他的論理和ゲートＥＸＯＲ１の出力は“０”であり、ノ
アゲートＮＯＲ１０の出力が“１”（ＳＥＴ信号は
“１”、ＥＸＯＲ２の出力は“０”）であるので、Ｃエ
レメントＣ１０の出力は前の状態を保持している。
【００６２】この状態で、書込み信号ＥＮ１が発火する
と排他的論理和ゲートＥＸＯＲ１の出力信号が一時的に
“１”となるので、ＣエレメントＣ１０の出力が“１”
となり、活性化信号ＳＴ１が発火する。そして、排他的
論理和ゲートＥＸＯＲ１の出力信号は直ちに“０”に戻
るが、ノアゲートＮＯＲ１０の出力が“１”を継続して
いるので、ＣエレメントＣ１０の出力、つまり活性化信
号ＳＴ１は前の状態である“１”を継続する。この後、
書込み信号ＥＮ２が発火することにより、ＥＸＯＲ２の
出力が一時的に“１”となってＮＯＲ１０の出力が
“０”となり、ＣエレメントＣ１０の出力である活性化
信号ＳＴ１は“０”、つまり完了する。以上の動作は、
他方の活性化信号ＳＴ２についても同様である。
と排他的論理和ゲートＥＸＯＲ１の出力信号が一時的に
“１”となるので、ＣエレメントＣ１０の出力が“１”
となり、活性化信号ＳＴ１が発火する。そして、排他的
論理和ゲートＥＸＯＲ１の出力信号は直ちに“０”に戻
るが、ノアゲートＮＯＲ１０の出力が“１”を継続して
いるので、ＣエレメントＣ１０の出力、つまり活性化信
号ＳＴ１は前の状態である“１”を継続する。この後、
書込み信号ＥＮ２が発火することにより、ＥＸＯＲ２の
出力が一時的に“１”となってＮＯＲ１０の出力が
“０”となり、ＣエレメントＣ１０の出力である活性化
信号ＳＴ１は“０”、つまり完了する。以上の動作は、
他方の活性化信号ＳＴ２についても同様である。
【００６３】以上のように、活性化信号発生回路１３５
によって、書込み信号ＥＮ１が発火してから書込み信号
ＥＮ２が発火するまでの期間、活性化信号ＳＴ１が
“１”となる。また、書込み信号ＥＮ２が発火してから
書込み信号ＥＮ３が発火するまでの期間、活性化信号Ｓ
Ｔ２が“１”となる。以上は、要求信号ＲＥＱｉを発火
した場合であるが、これを完了したときも遷移が発生す
るので、同様の動作が行われる。
によって、書込み信号ＥＮ１が発火してから書込み信号
ＥＮ２が発火するまでの期間、活性化信号ＳＴ１が
“１”となる。また、書込み信号ＥＮ２が発火してから
書込み信号ＥＮ３が発火するまでの期間、活性化信号Ｓ
Ｔ２が“１”となる。以上は、要求信号ＲＥＱｉを発火
した場合であるが、これを完了したときも遷移が発生す
るので、同様の動作が行われる。
【００６４】次に動作を説明する（図７参照）。まず、
活性化信号ＳＴ１、ＳＴ２は当初は完了して“０”であ
り、組合せ回路１１Ａ、１２Ａはプリチャージ状態にあ
る。ここで、ＳＥＴ信号を発火し、非同期信号制御回路
１３Ｂを活性状態にする。そして、１段目のレジスタＲ
ＥＧ４に入力するデータが揃った時点で、外部から要求
信号ＲＥＱｉを発火する。この結果、書込み信号ＥＮ
１、および活性化信号ＳＴ１が発火する。書込み信号Ｅ
Ｎ１の発火により１段目のレジスタＲＥＧ４に入力デー
タが格納される。また、活性化信号ＳＴ１の発火によ
り、第１段目の組合せ回路１１Ａが１段目のレジスタＲ
ＥＧ４から出力しているデータに対して論理動作を行
う。
活性化信号ＳＴ１、ＳＴ２は当初は完了して“０”であ
り、組合せ回路１１Ａ、１２Ａはプリチャージ状態にあ
る。ここで、ＳＥＴ信号を発火し、非同期信号制御回路
１３Ｂを活性状態にする。そして、１段目のレジスタＲ
ＥＧ４に入力するデータが揃った時点で、外部から要求
信号ＲＥＱｉを発火する。この結果、書込み信号ＥＮ
１、および活性化信号ＳＴ１が発火する。書込み信号Ｅ
Ｎ１の発火により１段目のレジスタＲＥＧ４に入力デー
タが格納される。また、活性化信号ＳＴ１の発火によ
り、第１段目の組合せ回路１１Ａが１段目のレジスタＲ
ＥＧ４から出力しているデータに対して論理動作を行
う。
【００６５】次に、この活性化信号ＳＴ１が発火した時
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、遅延回路ＤＬ３により要
求信号ＲＥＱ２が発火するので、書込み信号ＥＮ２およ
び活性化信号ＳＴ２が発火する。この書込み信号ＥＮ２
の発火により、１段目の組合せ回路１１Ａで処理したデ
ータが２段目のレジスタＲＥＧ５に格納されると共に、
活性化信号ＳＴ１が完了して、１段目の組合せ回路１１
Ａがプリチャージ状態となる。また、活性化信号ＳＴ２
が発火したことにより２段目の組合せ回路１２Ａで２段
目のレジスタＲＥＧ２から出力するデータに対して論理
動作を行う。
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、遅延回路ＤＬ３により要
求信号ＲＥＱ２が発火するので、書込み信号ＥＮ２およ
び活性化信号ＳＴ２が発火する。この書込み信号ＥＮ２
の発火により、１段目の組合せ回路１１Ａで処理したデ
ータが２段目のレジスタＲＥＧ５に格納されると共に、
活性化信号ＳＴ１が完了して、１段目の組合せ回路１１
Ａがプリチャージ状態となる。また、活性化信号ＳＴ２
が発火したことにより２段目の組合せ回路１２Ａで２段
目のレジスタＲＥＧ２から出力するデータに対して論理
動作を行う。
【００６６】次に、書込み信号ＥＮ２が発火した時点か
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、遅延回路ＤＬ４により書込み
信ＥＮ３が発火する。この書込み信号ＥＮ３の発火によ
り、２段目の組合せ回路１２Ａで処理されたデータが３
段目のレジスタＲＥＧ６に格納されると共に、第２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が完了し
この組合せ回路１２Ａはプリチャージ状態となる。
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、遅延回路ＤＬ４により書込み
信ＥＮ３が発火する。この書込み信号ＥＮ３の発火によ
り、２段目の組合せ回路１２Ａで処理されたデータが３
段目のレジスタＲＥＧ６に格納されると共に、第２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が完了し
この組合せ回路１２Ａはプリチャージ状態となる。
【００６７】書込み信号ＥＮ２が“１”にあるとき、要
求信号ＲＥＱｉを完了させると、ＣエレメントＣ８の両
入力が“０”となるので、その出力である書込み信号Ｅ
Ｎ１が完了して、上記と同様な動作が行われる。
求信号ＲＥＱｉを完了させると、ＣエレメントＣ８の両
入力が“０”となるので、その出力である書込み信号Ｅ
Ｎ１が完了して、上記と同様な動作が行われる。
【００６８】このように、本実施の形態では、要求信号
ＲＥＱｉの発火に応じてパイプライ動作が行われ、完了
に応じても同様なパイプライン動作が行われる。このと
き、各組合せ回路１１Ａ、１２Ａは直前のレジスタにデ
ータが到来して論理動作を行う必要があるときのみプリ
チャージが解除されてその動作を行い、論理動作を行わ
ないときはプリチャージ状態となり、このプリチャージ
状態ではリーク電流が抑制されるので、間欠的に到来す
るデータを処理するパイプライン回路における消費電力
を低減することができるようになる。
ＲＥＱｉの発火に応じてパイプライ動作が行われ、完了
に応じても同様なパイプライン動作が行われる。このと
き、各組合せ回路１１Ａ、１２Ａは直前のレジスタにデ
ータが到来して論理動作を行う必要があるときのみプリ
チャージが解除されてその動作を行い、論理動作を行わ
ないときはプリチャージ状態となり、このプリチャージ
状態ではリーク電流が抑制されるので、間欠的に到来す
るデータを処理するパイプライン回路における消費電力
を低減することができるようになる。
【００６９】［その他の実施の形態］なお、図４、図６
で説明した自己同期型パイプラインデータパス回路で
は、図１に示したダイナミック型論理回路を組合せ回路
１１Ａ、１２Ａとして使用した例について説明したが、
図２、図３に示したダイナミック型論理回路を使用した
場合にも全く同様な動作が行われる。これらの場合も、
データが到来しないときは活性化信号ＳＴ１、ＳＴ２が
完了した状態（“０”）にあり、プリチャージあるいは
プリディスチャージが行われが行われるが、このときチ
ャージ用、ディスチャージ用のＭＯＳトランジスタが高
しきい値であるので、リーク電流を抑制することがで
き、消費電力を低減できる。
で説明した自己同期型パイプラインデータパス回路で
は、図１に示したダイナミック型論理回路を組合せ回路
１１Ａ、１２Ａとして使用した例について説明したが、
図２、図３に示したダイナミック型論理回路を使用した
場合にも全く同様な動作が行われる。これらの場合も、
データが到来しないときは活性化信号ＳＴ１、ＳＴ２が
完了した状態（“０”）にあり、プリチャージあるいは
プリディスチャージが行われが行われるが、このときチ
ャージ用、ディスチャージ用のＭＯＳトランジスタが高
しきい値であるので、リーク電流を抑制することがで
き、消費電力を低減できる。
【００７０】また、以上の第４、第５の実施の形態にお
いて、非同期信号制御回路１３Ａ、１３Ｂについては、
高しきい値のＭＯＳトランジスタ、例えば図１〜図３に
示したダイナミック型回路のディスチャージ用の高しき
い値トランジスタＭＮ２３、ＭＮ２６、ＭＮ４３、チャ
ージ用の高きい値トランジスタＭＰ３１、ＭＰ３５、Ｍ
Ｐ４１と同様な高しきい値ＭＯＳトランジスタその回路
を構成すれば、その部分の静的消費電流も削減すること
ができる。これらの非同期信号制御回路１３Ａ、１３Ｂ
は、組合せ回路１１Ａ、１２Ａほどには高速動作を要求
されないので、高しきい値ＭＯＳトランジスタを用いて
も、動作上の問題は発生しない。
いて、非同期信号制御回路１３Ａ、１３Ｂについては、
高しきい値のＭＯＳトランジスタ、例えば図１〜図３に
示したダイナミック型回路のディスチャージ用の高しき
い値トランジスタＭＮ２３、ＭＮ２６、ＭＮ４３、チャ
ージ用の高きい値トランジスタＭＰ３１、ＭＰ３５、Ｍ
Ｐ４１と同様な高しきい値ＭＯＳトランジスタその回路
を構成すれば、その部分の静的消費電流も削減すること
ができる。これらの非同期信号制御回路１３Ａ、１３Ｂ
は、組合せ回路１１Ａ、１２Ａほどには高速動作を要求
されないので、高しきい値ＭＯＳトランジスタを用いて
も、動作上の問題は発生しない。
【００７１】
【発明の効果】以上から本発明のダイナミック型論理回
路によれば、低電源電圧領域で使用して高速化を図る場
合であっても、回路動作の大部分を占めるプリチャージ
時やプリディスチャージ時等の待機時のリーク電流を低
減することができ、消費電力削減に効果的である。ま
た、自己同期型パイプラインデータパス回路によれば、
データの流れに応じてそのダイナミック型論理回路のプ
リチャージとディスチャージ、および／又はプリディス
チャージとチャージを制御できるので、同様に消費電力
を削減することができる利点がある。
路によれば、低電源電圧領域で使用して高速化を図る場
合であっても、回路動作の大部分を占めるプリチャージ
時やプリディスチャージ時等の待機時のリーク電流を低
減することができ、消費電力削減に効果的である。ま
た、自己同期型パイプラインデータパス回路によれば、
データの流れに応じてそのダイナミック型論理回路のプ
リチャージとディスチャージ、および／又はプリディス
チャージとチャージを制御できるので、同様に消費電力
を削減することができる利点がある。
【図面の簡単な説明】
【図１】 第１の実施の形態のドミノ型論理回路の回路
図である。
図である。
【図２】 第２の実施の形態のドミノ型論理回路の回路
図である。
図である。
【図３】 第３の実施の形態のｎｐＣＭＯＳ型論理回路
の回路図である。
の回路図である。
【図４】 第４の実施の形態の自己同期型パイプライン
データパス回路の回路図である。
データパス回路の回路図である。
【図５】 図４の回路の非同期信号制御回路のタイミン
グチャートである。
グチャートである。
【図６】 第５の実施の形態の自己同期型パイプライン
データパス回路の回路図である。
データパス回路の回路図である。
【図７】 第６の回路の非同期信号制御回路のタイミン
グチャートである。
グチャートである。
【図８】 両エッジ型Ｄフリップフロップ回路の回路図
である。
である。
【図９】 （ａ）、（ｂ）は従来のドミノ型論理回路の
回路図、（ｃ）は従来のｎｐＣＭＯＳ型論理回路の回路
図である。
回路図、（ｃ）は従来のｎｐＣＭＯＳ型論理回路の回路
図である。
【図１０】 組合せ回路として従来のダイナミック型論
理回路を使用した自己同期型パイプラインデータパス回
路の回路図である。
理回路を使用した自己同期型パイプラインデータパス回
路の回路図である。
【図１１】 （ａ）はＣエレメントのシンボルの図、
（ｂ）はＣエレメントの回路図、（ｃ）はＣエレメント
の真理値の説明図である。
（ｂ）はＣエレメントの回路図、（ｃ）はＣエレメント
の真理値の説明図である。
【図１２】 組合せ回路としてスタティック型回路を
使用した従来の２相ハンドシェイクプロトコルに基づく
自己同期型パイプラインデータパス回路の回路図であ
る。
使用した従来の２相ハンドシェイクプロトコルに基づく
自己同期型パイプラインデータパス回路の回路図であ
る。
１１Ａ、１２Ａ：ダイナミック型論理回路からなる組合
せ回路、１３Ａ、１３Ｂ：非同期信号制御回路、１３
１、１３２：監視回路、１３３〜１３５：活性化信号生
成回路。
せ回路、１３Ａ、１３Ｂ：非同期信号制御回路、１３
１、１３２：監視回路、１３３〜１３５：活性化信号生
成回路。
Claims (9)
- 【請求項１】ＭＯＳトランジスタからなる論理回路部
と、該論理回路部に対するプリチャージ又はプリディス
チャージ用のＭＯＳトランジスタと、前記論理回路部の
論理動作を行わせるディスチャージ又はチャージ用のＭ
ＯＳトランジスタからなる単位ダイナミック型論理回路
を複数段具備するダイナミック型論理回路において、 前記論理回路部のＭＯＳトランジスタを低しきい値のＭ
ＯＳトランジスタで構成し、前記ディスチャージ又はチ
ャージ用のＭＯＳトランジスタを高しきい値のＭＯＳト
ランジスタで構成したことを特徴とするダイナミック型
論理回路。 - 【請求項２】低しきい値のｎＭＯＳトランジスタからな
るプルダウンネットワークと、プリチャージ用のｐＭＯ
Ｓトランジスタと，ディスチャージ用の高しきい値ｎＭ
ＯＳトランジスタからなる単位ダイナミック型論理回路
を複数段有し、 前段の単位ダイナミック型論理回路と後段の単位ダイナ
ミック型論理回路との間に低しきい値ＣＭＯＳインバー
タを接続してドノミ型論理回路となるよう構成した、 ことを特徴とするダイナミック型論理回路。 - 【請求項３】低しきい値のｐＭＯＳトランジスタからな
るプルアップネットワークと、プリディスチャージ用の
ｎＭＯＳトランジスタと、チャージ用の高しきい値ｐＭ
ＯＳトランジスタからなる単位ダイナミック型論理回路
を複数段有し、 前段の単位ダイナミック型論理回路と後段の単位ダイナ
ミック型論理回路との間に低しきい値ＣＭＯＳインバー
タを接続してドノミ型論理回路となるよう構成した、 ことを特徴とするダイナミック型論理回路。 - 【請求項４】低しきい値のｐＭＯＳトランジスタからな
るプルアップネットワーク、プリディスチャージ用のｎ
ＭＯＳトランジスタ、およびチャージ用の高しきい値ｐ
ＭＯＳトランジスタからなる第１の単位ダイナミック型
論理回路と、 低しきい値ｎＭＯＳトランジスタかなるプルダウンネッ
トワーク、プリチャージ用のｐＭＯＳトランジスタ、お
よびディスチャージ用の高しきい値ｎＭＯＳトランジス
タからなる第２の単位ダイナミック型論理回路とを具備
し、 前記第１の単位ダイナミック型論理回路と前記第２の単
位ダイナミック型論理回路を交互に連続接続してｎｐＣ
ＭＯＳ型論理回路となるよう構成した、 ことを特徴とするダイナミック型論理回路。 - 【請求項５】入力したデータを処理する少なくとも１個
の組合せ回路と、該組合せ回路の入力側および出力側に
接続されるレジスタを有し、要求信号に応じて前記レジ
スタのデータ転送を制御する非同期信号制御回路とを具
備する自己同期型パイプラインデータパス回路におい
て、 前記組合せ回路を、請求項１乃至４のダイナミック型論
理回路で構成し、 前記要求信号に対応した活性化信号を作成する手段を具
備させて、該活性化信号生により前記組合せ回路のプリ
チャージとディスチャージ、および／又はプリディスチ
ャージとチャージを制御するようにしたことを特徴とす
る自己同期型パイプラインデータパス回路。 - 【請求項６】前記組合せ回路を前記レジスタを介して２
段以上接続し、 当該組合せ回路に対する前記活性化信号を、当該組合せ
回路の前段のレジスタに対する要求信号と当該組合せ回
路の後段のレジスタに対する要求信号とを利用して生成
させることを特徴とする請求項５に記載の自己同期型パ
イプラインデータパス回路。 - 【請求項７】入力したデータを処理する少なくとも１個
の組合せ回路と、該組合せ回路の入力側および出力側に
接続されるレジスタを有し、要求信号に応じて前記レジ
スタのデータ転送を制御する非同期信号制御回路とを具
備する自己同期型パイプラインデータパス回路におい
て、 前記レジスタを両エッジ型フリップフロップ回路群で構
成し、 前記組合せ回路を、請求項１乃至４のダイナミック型論
理回路で構成し、 前記要求信号に対応した活性化信号を作成する手段を具
備させて、該活性化信号生により前記組合せ回路のプリ
チャージとディスチャージ、および／又はプリディスチ
ャージとチャージを制御するようにしたことを特徴とす
る２相のハンドシェイクプロトコルに基づく自己同期型
パイプラインデータパス回路。 - 【請求項８】前記組合せ回路を前記レジスタを介して２
段以上接続し、 当該組合せ回路に対する前記活性化信号を、当該組合せ
回路の直前段のレジスタに対する要求信号の遷移と当該
組合せ回路の直後段のレジスタに対する要求信号の遷移
とを利用して生成させることを特徴とする請求項７に記
載の自己同期型パイプラインデータパス回路。 - 【請求項９】前記非同期信号制御回路を、高しきい値Ｍ
ＯＳトランジスタで構成したことを特徴とする請求項５
乃至８に記載の自己同期型パイプラインデータパス回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06173597A JP3451579B2 (ja) | 1997-03-03 | 1997-03-03 | 自己同期型パイプラインデータパス回路 |
| EP98103620A EP0863614B1 (en) | 1997-03-03 | 1998-03-02 | Dynamic logic circuit and self-timed pipelined datapath system |
| DE69837775T DE69837775T2 (de) | 1997-03-03 | 1998-03-02 | Dynamische logische Schaltung und selbstgetaktetes Pipeline-Datenwegsystem |
| US09/033,913 US6225827B1 (en) | 1997-03-03 | 1998-03-03 | Dynamic logic circuit and self-timed pipelined datapath system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06173597A JP3451579B2 (ja) | 1997-03-03 | 1997-03-03 | 自己同期型パイプラインデータパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247848A true JPH10247848A (ja) | 1998-09-14 |
| JP3451579B2 JP3451579B2 (ja) | 2003-09-29 |
Family
ID=13179762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06173597A Expired - Lifetime JP3451579B2 (ja) | 1997-03-03 | 1997-03-03 | 自己同期型パイプラインデータパス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6225827B1 (ja) |
| EP (1) | EP0863614B1 (ja) |
| JP (1) | JP3451579B2 (ja) |
| DE (1) | DE69837775T2 (ja) |
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1998
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- 1998-03-02 EP EP98103620A patent/EP0863614B1/en not_active Expired - Lifetime
- 1998-03-03 US US09/033,913 patent/US6225827B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JP3451579B2 (ja) | 2003-09-29 |
| EP0863614A2 (en) | 1998-09-09 |
| EP0863614B1 (en) | 2007-05-16 |
| DE69837775D1 (de) | 2007-06-28 |
| EP0863614A3 (en) | 1999-09-08 |
| DE69837775T2 (de) | 2008-01-31 |
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