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Die
Erfindung betrifft eine Dynamiklogikschaltung wie etwa eine DOMINO-Logikschaltung und
eine npCMOS-Logikschaltung,
welche den statischen Leckstrom im inaktiven Zustand reduzieren können, und
sie betrifft außerdem
ein selbstgetaktetes Pipeline-Datenpfadsystem, das eine Vielzahl
von durch diese Dynamikschaltungen darin ausgebildeten Kombinationsschaltungen
verwendet, und deren aktive und inaktive Zustände zusammen mit der Datenflussreihenfolge
in Reaktion auf asynchrone Signale steuert.
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In
jüngster
Zeit verbrauchten die auf Kommunikationsausrüstungen beispielsweise in batteriebetriebener
tragbarer Bauart installierten LSI mehr Energie, umso mehr die von
ihnen zu bewältigende
Informationsmenge anstieg.
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Zur
Bewältigung
dieses Problems wurden verschiedene Techniken zur Verringerung des
Energieverbrauchs untersucht und entwickelt. Als ein Beispiel für ein derartiges
bekanntes Verfahren wurde ein selbstgetaktetes Pipeline-Datenpfadsystem
gemäß den 10 und 12 vorgeschlagen,
um den großen
Energieverbrauch zu lösen,
der durch eine Verteilung von Taktsignalen und das gleichzeitige Choreographieren
einer großen
Anzahl an Ereignissen verursacht wird, das in einem großformatigen synchronen
System stattfindet (vergleiche Jan M. Rabaey: „TIMING ISSUES IN DIGITAL
CIRCUITS", DIGITAL
INTEGRATED CIRCUITS, Prentice Hall, 1996).
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Bei
dem in 10 gezeigten selbstgetakteten
Pipeline-Datenpfadsystem
werden Schreibfreigabesignale EN1 bis EN3, die an die jeweils mit
Kombinationsschaltungen 11' und 12' verbundenen
Register REG1 bis REG3 anzulegen sind, gemäß dem Zustand des Datenverarbeitungsvorgangs
innerhalb der jeweiligen Kombinationsschaltungen 11' und 12' erzeugt. Aus
diesem Grund kann das bekannte Problem des Durchpassierens von unverarbeiteten
Daten aufgrund eines Taktversatzphänomens effizient vermieden
werden, und dieselbe Wirkung kann durch eine Konfiguration des selbstgetakteten
Pipeline-Datenpfadsystems gemäß 12 erhalten
werden. Ferner sind derartige selbstgetaktete Pipeline-Datenpfadsysteme
zum Reduzieren des Energieverbrauchs sehr effektiv, da die darin
verwendeten Kombinationsschaltungen aktiviert werden, und die Signalausgabe
lediglich bei einer Ankunft von Daten bei ihnen auftritt. Der Ausdruck „Ausgabe" bedeutet dabei in
der gesamten Spezifikation die Zustandsänderung eines Signals von „0” bis „1".
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Im Übrigen wurden
als die für
die vorstehend angeführten
Kombinationsschaltungen verwendeten Dynamikschaltungen eine DOMINO-Logikschaltung (vergleiche
R. Krambeck et al.: „High-Speed
Compact Circuits with CMOS",
IEEE Journal of Solid State Circuits, Band SSC-17, Nr. 3, Seiten
614–619,
Juni 1992) und eine npCMOS-Schaltung (vergleiche N. Goncalvez et
al.: „NORA:
A Racefree Dynamic CMOS Technique for Pipelined Logic Structures", IEEE Journal of
Solid State Circuits, Band SSC-18, Nr. 3, Seiten 261–266, Juni
1983) vorgeschlagen.
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In
einer DOMINO-Logikschaltung gemäß 9A konfigurieren
die nMOS-Transistoren MN51 und MN52 ein Pull-Down-Netzwerk 51,
und ein nMOS-Transistor MN55 konfiguriert ebenfalls ein Pull-Down-Netzwerk 53.
MP51 und MP52 bezeichnen pMOS-Transistoren für einen Vorladevorgang, und
MN53 und MN56 bezeichnen nMOS-Transistoren
für einen
Entladevorgang. Der pMOS-Transistor MP53
und der nMOS-Transistor MN54 konfigurieren einen CMOS-Inverter 52,
der die durch das Pull-Down-Netzwerk 51 der vorhergehenden
Stufe erhaltenen Daten an das Pull-Down-Netzwerk 53 in der
nachfolgenden Stufe überträgt.
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Bei
der vorstehend beschriebenen DOMINO-Logikschaltung führen die
Transistoren MP51 und MP52 einen Vorladevorgang durch, wenn das Steuersignal
ST1 auf „0" liegt (was in der
gesamten Spezifikation den niedrigen Spannungspegel bedeutet), wohingegen
ein Logikvorgang (Abtastvorgang) durchgeführt wird, wenn es den Wert „1" annimmt (was in
der gesamten Spezifikation den hohen Spannungspegel bedeutet).
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Bei
der in 9B gezeigten DOMINO-Logikschaltung
konfigurieren die pMOS-Transistoren MP62 und MP63 ein Pull-Up-Netzwerk 61,
und ein pMOS-Transistor MP66 konfiguriert ebenfalls ein Pull-Up-Netzwerk 63.
Die Bezugszeichen MP61 und MP65 bezeichnen pMOS-Transistoren für einen
Ladevorgang, und die Bezugszeichen MN61 und MN63 bezeichnen nMOS-Transistoren
für einen
Vor-Entladevorgang.
Der pMOS-Transistor MP64 und der nMOS-Transistor MN62 konfigurieren einen CMOS-Inverter 62,
der die durch das Pull-Up-Netzwerk 61 der vorhergehenden
Stufe erhaltenen Daten an das Pull-Up-Netzwerk 63 in der
nachfolgenden Stufe überträgt.
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Wenn
bei dieser DOMINO-Logikschaltung das Steuersignal ST1* (welches
das invertierte Signal ST1 ist) den Wert „1" annimmt, wird durch die Transistoren
MN61 und MN63 ein Vor-Entladevorgang durchgeführt, wohingegen ein Logikvorgang durchgeführt wird,
wenn es den Wert „0" annimmt.
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Bei
der in 9C gezeigten npCMOS-Logikschaltung
konfigurieren die pMOS-Transistoren MP72 und MP73 ein Pull-Up-Netzwerk 71,
und ein nMOS-Transistor 72 konfiguriert ein Pull-Down-Netzwerk 72.
Das Bezugszeichen MP71 bezeichnet einen pMOS-Transistor für einen
Ladevorgang, das Bezugszeichen MP74 bezeichnet einen pMOS-Transistor
für einen
Entladevorgang, das Bezugszeichen MN71 bezeichnet einen nMOS-Transistor
für einen Vor-Entladevorgang,
und das Bezugszeichen MN73 bezeichnet einen nMOS-Transistor für einen
Entladevorgang.
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Wenn
bei dieser npCMOS-Logikschaltung das Steuersignal ST1* den Wert „1" annimmt (was bedeutet,
dass das Signal ST1 den Wert „0" annimmt), wird mit
dem Transistor MN71 ein Vor-Entladevorgang durchgeführt, und
durch den Transistor MP74 wird ein Vorladevorgang durchgeführt, wohingegen
ein Logikvorgang ausgeführt
wird, wenn es den Wert „0" annimmt (was bedeutet,
dass das Signal ST1 den Wert „1" annimmt).
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Für den Fall,
dass diese Dynamikschaltungen bei der niedrigen Versorgungsspannung
als Kombinationsschaltungen bei dem selbstgetakteten Pipeline-Datenpfadsystem
verwendet werden, wird jedoch ein statischer Leckstrom erzeugt,
wenn sich die Dynamikschaltung im inaktiven Zustand befindet, nämlich in
einem Vorlade- oder Vor-Entladezustand, falls
die jede der Dynamikschaltungen zusammensetzenden MOS-Transistoren
eine niedrige Schwellenwertspannung aufweisen, um der niedrigen
Versorgungsspannung gerecht zu werden und ihre Betriebsgeschwindigkeit
zu beschleunigen, was für
die Reduktion des Energieverbrauchs ein kontraproduktives Phänomen ist.
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Davon
abgesehen wird gewürdigt,
dass die Druckschrift
US-5 486 774 eine
Logikschaltung offenbart, die eine Niederschwellenwertlogikspannung, ein
Paar aus einer ersten und einer zweiten Energieversorgungsleitung,
eine erste Scheinenergieversorgungsleitung, und eine erste Hochfrequenzlogikschaltung
beinhaltet. Die Niederschwellenwertlogikschaltung umfasst ein durch
eine Vielzahl von Feldeffekttransistoren mit niedrigem Schwellenwert
gebildetes Logikschaltungselement. Das Paar aus einer ersten und
einer zweiten Energieversorgungsleitung führt der Niederschwellenwertlogikschaltung
Energie zu. Die erste Scheinenergieversorgungsleitung ist mit einem
der Energieversorgungsquellenanschlüssen der Niederschwellenwertlogikschaltung
verbunden. Ein erster Steuertransistor mit hohem Schwellenwert ist
zwischen der ersten Scheinenergieversorgungsleitung und der ersten
Energieversorgungsleitung angeordnet.
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Die
vorliegende Erfindung wurde zur Lösung des vorstehend beschriebenen
Problems erzielt, und ihr liegt somit die Aufgabe zugrunde, ein
System bereitzustellen, das zum Beschleunigen der Betriebsgeschwindigkeit
der Dynamiklogikschaltung befähigt ist,
und dennoch den statischen Leckstrom in ihren Vorlade- und Vor-Entladezuständen reduzieren
kann, welche den größten Anteil
der in der gesamten Schaltung durchgeführten Vorgänge einnehmen, so dass der
Energieverbrauch gesenkt wird.
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Die
vorstehend angeführten
Probleme werden gemäß dem Gegenstand
des beigefügten
unabhängigen
Patentanspruchs gelöst.
Vorteilhafte Abwandlungen sind in den beigefügten abhängigen Patentansprüchen fortgeführt.
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Demnach
kann bei den erfindungsgemäßen Dynamiklogikschaltungen
selbst bei einer Verwendung mit MOS-Transistoren mit niedrigem Schwellenwert
bei einer geringen Versorgungsspannung für einen Betrieb sowohl bei
geringem Energieverbrauch als auch bei hoher Geschwindigkeit der
Leckstrom in einem inaktiven Zustand, wie etwa einem Vorlade- und/oder
Vor-Entladezustand, welche den größten Anteil an den in der gesamten
Schaltung durchgeführten
Vorgängen
einnehmen, reduziert werden, was somit zu einer effektiven Verringerung
des Energieverbrauchs beiträgt.
Ferner können
gemäß den selbstgetakteten
Pipeline-Datenpfadsystem Vorlade- und Entlade- und/oder Vor-Entlade-
und Ladevorgänge
der Dynamiklogikschaltung gemäß der Datenflussreihenfolge
gesteuert werden, was ebenfalls in großem Ausmaß zur Verringerung des Energieverbrauchs
beiträgt.
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Diese
und weitere Aufgaben, Wirkungen, Merkmale und Vorteile der Erfindung
werden aus der nachstehenden Beschreibung ihrer Ausführungsbeispiele
in Verbindung mit der beiliegenden Zeichnung näher ersichtlich.
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1 zeigt
ein Schaltbild einer DOMINO-Logikschaltung als erstem Ausführungsbeispiel
der Erfindung;
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2 zeigt
ein Schaltbild einer DOMINO-Logikschaltung als zweitem Ausführungsbeispiel
der Erfindung;
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3 zeigt
ein Schaltbild einer npCMOS-Logikschaltung als drittem Ausführungsbeispiel
der Erfindung;
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4 zeigt
ein Schaltbild eines selbstgetakteten Pipeline-Datenpfadsystems
als viertem Ausführungsbeispiel
der Erfindung;
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5 zeigt
einen Zeitverlauf für
den Betrieb einer asynchronen Signalsteuerschaltung nach 4;
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6 zeigt
ein Schaltbild eines selbstgetakteten Pipeline-Datenpfadsystems
als fünftem
Ausführungsbeispiel
der Erfindung;
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7 zeigt
einen Zeitverlauf für
den Betrieb der asynchronen Signalsteuerschaltung nach 6;
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8 zeigt
ein Schaltbild eines doppelflankengesteuerten Flip-Flops; die 9A und 9B zeigen
jeweils Schaltbilder von bekannten DOMINO-Logikschaltungen, und 9C zeigt
ein Schaltbild einer bekannten npCMOS-Schaltung;
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10 zeigt
ein Schaltbild eines selbstgetakteten Pipeline-Datenpfadsystems
unter Verwendung einer Dynamiklogikschaltung als eine Kombinationsschaltung;
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11A zeigt ein symbolisches Schaubild des C-Elementes, 11B zeigt ein Schaltbild des C-Elementes, und 11C zeigt eine Wahrheitstabelle des C-Elementes;
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12 zeigt
ein Schaltbild eines selbstgetakteten Pipeline-Datenpfadsystems
auf der Basis des zweiphasigen Übergabeprotokolls
unter Verwendung einer Statikschaltung als der Kombinationsschaltung;
und
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die 13A und 13B zeigen
Schaltbilder, die jeweils den Fall beschreiben, bei dem die pMOS-Transistoren
gemäß den 1, 2 oder 3 durch
Transistoren in der SOI-Bauart
ersetzt werden können,
und des Falls, bei dem die nMOS-Transistoren gemäß den 1, 2 oder 3 ebenfalls
durch Transistoren der SOI-Bauart ersetzt werden können.
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(Erstes Ausführungsbeispiel)
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1 zeigt
ein Schaltbild einer Konfiguration der DOMINO-Logikschaltung als
eine Dynamiklogikschaltung gemäß dem ersten
Ausführungsbeispiel der
Erfindung. In der Figur bezeichnen die Bezugszeichen MP21 und MP22
pMOS-Transistoren mit hohem oder niedrigem Schwellenwert für einen
Vorladebetrieb, und die Bezugszeichen MN23 und MN26 bezeichnen nMOS-Transistoren
mit hohem Schwellenwert für
einen Entladebetrieb. Ferner bezeichnen die Bezugszeichen MN21 und
MN22 nMOS-Transistoren mit niedrigem Schwellenwert, die ein Pull-Down-Netzwerk 21 konfigurieren.
Das Bezugszeichen MN25 bezeichnet ebenfalls einen nMOS-Transistor
mit niedrigem Schwellenwert, der ein Pull-Down-Netzwerk konfiguriert.
Das Bezugszeichen MP23 bezeichnet einen pMOS-Transistor mit niedrigem
Schwellenwert, und das Bezugszeichen MN24 bezeichnet einen nMOS-Transistor
mit niedrigem Schwellenwert, welche zusammen einen Inverter 22 zum Übertragen
der durch das Pull-Down-Netzwerk 21 der vorherigen Stufe
erhaltenen Daten an das Pull-Down-Netzwerk 23 der nachfolgenden
Stufe konfigurieren.
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Wenn
bei der DOMINO-Logikschaltung das Steuersignal ST1 den Wert „0" annimmt, sind die Transistoren
MP21 und MP22 angeschaltet, und die Transistoren MN23 und MN26 sind
abgeschaltet, so dass sie einen Vorladevorgang zu dem Drain-Anschluss
(genauer gesagt eine parasitäre
Kapazität) der
Transistoren MN21 und MN25 durchführt, wohingegen die Transistoren
MP21 und MP22 abgeschaltet sind, wenn das Steuersignal ST1 den Wert „1" annimmt, und die
Transistoren MN23 und MN26 sind angeschaltet, um den Vorgang durchzuführen.
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Falls
bei dem vorstehend beschriebenen Fall die Eingabedaten A1 und A2
beide an dem Pull-Down-Netzwerk 21 der vorherigen Stufe
den Wert „1" annehmen, wird ein
NAND-Vorgang zum Ändern
der Spannung an dem Drain-Anschluss
des Transistors MN21 von „1" auf „0" durch Entladen seiner
Kapazität
ausgeführt.
Da dieses Datum „0" am Inverter 22 invertiert
und in das Pull-Down-Netzwerk der nachfolgenden Stufe eingegeben
wird, ändert sich
das Ausgabedatum Y von „1" auf „0". Falls jedoch zumindest
eines der Eingabedaten A1 oder A2 den Wert „0" annimmt, dann ändert sich das Ausgabedatum
des Pull-Down-Netzwerks 21 nicht von dem Wert „1", und das Ausgabedatum
Y verbleibt unverändert
auf dem Wert „1".
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Da
bei dieser Schaltung die Pull-Down-Netzwerke 21, 23 und
der Inverter 22 alle durch MOS-Transistoren mit niedrigem
Schwellenwert ausgebildet sind, kann ein dynamischer Hochgeschwindigkeitsbetrieb
verwirklicht werden, selbst wenn eine geringe Energieversorgungsspannung
VDD verwendet wird. Da zudem die Transistoren MN23 und MN26 für einen
Entladevorgang eine hohe Schwellenwertspannung aufweisen, ist der
Leckstrom dieser Transistoren MN23 und MN26 auf dem Vorladezustand
der Schaltung extrem gering, so dass der Energieverbrauch während deren
Vorladevorgang, der den größten Anteil
der in der gesamten Schaltung durchgeführten Vorgänge einnimmt, stark reduziert wird.
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(Zweites Ausführungsbeispiel)
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2 zeigt
ein Schaltbild einer Konfiguration der DOMINO-Logikschaltung, welches
eine Dynamiklogikschaltung gemäß einem
zweiten Ausführungsbeispiel
der Erfindung ist. In der Figur bezeichnen die Bezugszeichen MP31
und MP35 pMOS-Transistoren mit hohem Schwellenwert für einen
Ladevorgang, und die Bezugszeichen MN31 und MN33 bezeichnen nMOS-Transistoren
mit hohem Schwellenwert oder niedrigem Schwellenwert für einen
Vor-Entladevorgang. Ferner bezeichnen die Bezugszeichen MP32 und
MP33 pMOS-Transistoren mit
niedrigem Schwellenwert, die ein Pull-Up-Netzwerk 31 konfigurieren.
Das Bezugszeichen MP36 bezeichnet ebenfalls einen pMOS-Transistor
mit niedrigem Schwellenwert, der ein Pull-Up-Netzwerk 33 konfiguriert.
Das Bezugszeichen MP34 bezeichnet einen pMOS-Transistor mit niedrigem
Schwellenwert, und das Bezugszeichen MN32 bezeichnet einen nMOS-Transistor
mit niedrigem Schwellenwert, die zusammen einen Inverter 32 zum Übertragen
der in dem Pull-Up-Netzwerk 31 der vorherigen Stufe erhaltenen
Daten an das Pull-Up-Netzwerk 33 der nachfolgenden Stufe
konfigurieren.
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Wenn
in der DOMINO-Logikschaltung das Steuersignal ST1 den Wert „0" annimmt (was bedeutet,
dass das Steuersignal ST1* den Wert „1" annimmt), sind die Transistoren MN31
und MN33 angeschaltet, und die Transistoren MP31 und MP35 sind abgeschaltet,
so dass sie einen Vor-Entladevorgang an dem Drain-Anschluss der
jeweiligen Transistoren MP32 und MP33 und auch an dem des Transistors MP36
durchführt.
Wenn demgegenüber
das Signal ST1 den Wert „1" annimmt, sind die
Transistoren MN31 und MN33 abgeschaltet, und die Transistoren MP31
und MP35 sind angeschaltet, um einen Logikvorgang durchzuführen.
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Falls
bei dem vorstehend beschriebenen Fall die Eingabedaten A1 und A2
beide den Wert „1" an dem Pull-Up-Netzwerk 31 der
vorherigen Stufe annehmen, wird ein NAND-Vorgang ausgeführt, um die Spannung an dem
Drain-Anschluss
der jeweiligen Transistoren MP32 und MP33 auf dem Wert „0" zu halten. Da dieses
Datum „0" an dem Inverter 32 invertiert
und in das Pull-Up-Netzwerk 33 der nachfolgenden Stufe
eingegeben wird, bleibt das Ausgabedatum Y gegenüber dem Zustand „0" unverändert. Falls
jedoch zumindest eines der Eingabedaten A1 und A2 den Wert „0" annimmt, dann werden
die Ausgabedaten des Pull-Up-Netzwerks 31 auf „1" geändert, und
das Ausgabedatum Y wird somit von „0" auf „1" geändert.
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Da
bei dieser Schaltung die Pull-Up-Netzwerke 31, 33 und
der Inverter 32 alle durch MOS-Transistoren mit niedrigem
Schwellenwert ausgebildet sind, kann ein dynamischer Hochgeschwindigkeitsbetrieb
verwirklicht werden, selbst falls eine geringe Energieversorgungsspannung
VDD verwendet wird. Da ferner die Transistoren MP31 und MP35 für einen
Ladevorgang eine hohe Schwellenwertspannung aufweisen, wird der
Leckstrom dieser Transistoren MP31 und MP35 in dem Vorladezustand
der Schaltung extrem verringert, so dass der Energieverbrauch während ihres
Vor-Entladevorgangs, der den meisten Anteil an den in der gesamten
Schaltung durchgeführten
Vorgängen
einnimmt, stark reduziert wird.
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(Drittes Ausführungsbeispiel)
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3 zeigt
ein Schaltbild einer Konfiguration der npCMOS-Logikschaltung, welches
eine Dynamiklogikschaltung gemäß einem
weiteren Ausführungsbeispiel
der Erfindung ist. In der Figur bezeichnet das Bezugszeichen MP41
einen pMOS-Transistor mit hohem Schwellenwert für einen Ladevorgang, das Bezugszeichen
MP44 bezeichnet einen pMOS-Transistor mit hohem Schwellenwert oder niedrigem
Schwellenwert für
einen Vorladevorgang, das Bezugszeichen MN41 bezeichnet einen nMOS-Transistor
mit hohem Schwellenwert oder niedrigem Schwellenwert für einen
Vor-Entladevorgang,
und das Bezugszeichen MN43 bezeichnet einen nMOS-Transistor mit
hohem Schwellenwert für einen
Entladevorgang. Ferner bezeichnen die Bezugszeichen MP42 und MP43
pMOS-Transistoren mit niedrigem Schwellenwert, die ein Pull-Up-Netzwerk 41 konfigurieren.
Das Bezugszeichen MN42 bezeichnet einen nMOS-Transistor mit niedrigem Schwellenwert,
der ein Pull-Down-Netzwerk 42 konfiguriert.
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Wenn
in dieser npCMOS-Logikschaltung das Steuersignal ST1 den Wert „0" annimmt (was bedeutet,
dass das Steuersignal ST1* den Wert „1" annimmt), sind die Transistoren MN41
und MP44 angeschaltet, und die Transistoren MP41 und MN43 sind abgeschaltet,
so dass ein Vor-Entladevorgang an den Drain-Anschluss der jeweiligen
Transistoren MP42 und MP43 und außerdem ein Vorladevorgang an
den Drain-Anschluss des Transistors MN42 durchgeführt wird.
Wenn demgegenüber
das Signal ST1 den Wert „1" annimmt, sind die
Transistoren MN41 und MP44 abgeschaltet, und die Transistoren MP41
und MN43 sind zur Durchführung
eines Logikvorgangs angeschaltet.
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Falls
bei dem vorstehend beschriebenen Fall die Eingabedaten A1 und A2
beide den Wert „1" an dem Pull-Up-Netzwerk 41 der
vorherigen Stufe annehmen, wird ein NAND-Vorgang ausgeführt, um die Spannung an dem
Drain-Anschluss
der jeweiligen Transistoren MP42 und MP43 auf dem Wert „0" zu halten. Da dieses
Datum „0" in das Pull-Down-Netzwerk 42 der
nachfolgenden Stufe eingegeben wird, bleibt das Ausgabedatum Y unverändert auf
dem Zustand „1". Falls jedoch zumindest
eines der Eingabedaten A1 und A2 den Wert „0" annimmt, dann ändert sich das Ausgabedatum
des Pull-Up-Netzwerks 41 von „0" auf „1", und das Ausgabedatum Y ändert sich somit
von „1" auf „0".
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Da
bei dieser Schaltung die Pull-Up-Netzwerke 41 und das Pull-Down-Netzwerk 42 beide durch
MOS-Transistoren mit niedrigem Schwellenwert ausgebildet sind, kann
ein dynamischer Hochgeschwindigkeitsbetrieb verwirklicht werden,
selbst falls eine geringe Versorgungsspannung VDD verwendet wird.
Da ferner der Transistor MP41 für
einen Ladevorgang und der Transistor MN43 für einen Entladevorgang eine
hohe Schwellenwertspannung aufweisen, wird ein Leckstrom dieser
Transistoren MP41 und MN43 in den jeweiligen Vor-Entlade- und Vorladezuständen der
Schaltung extrem verringert, so dass der Energieverbrauch während der
jeweiligen Vor-Entlade- und Vorladevorgänge, welche den meisten Anteil
der in der gesamten Schaltung durchgeführten Vorgänge einnehmen, stark reduziert
wird.
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(Viertes Ausführungsbeispiel)
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4 zeigt
ein Schaltbild einer Konfiguration des selbstgetakteten Pipeline-Datenpfadsystems
gemäß einem
vierten Ausführungsbeispiel
der Erfindung. In der Figur bezeichnet das Bezugszeichen 11A eine
die in 1 gezeigte Dynamiklogikschaltung verwendende Kombinationsschaltung
einer ersten Stufe, und das Bezugszeichen 12A bezeichnet eine
Kombinationsschaltung einer zweiten Stufe mit einer ähnlichen
Konfiguration zu der ersten Stufe. Dabei ist die Konfiguration der
Kombinationsschaltung 11A repräsentativ gezeigt, wobei viele
Stufen von Pull-Down-Netzwerken 21 und 23 sowie
der Inverter 22 verwendet werden. Das Bezugszeichen 13A bezeichnet
eine asynchrone Signalsteuerschaltung zum Steuern der Datenübertragung
in den Kombinationsschaltungen 11A und 12A. Dabei
ist eine Datenpfadschaltung zum Aktivieren eines zweistufigen Pipeline-Vorgangs
als Beispiel gezeigt. Die Pipelineartig zu verwendende Anzahl von
Stufen ist jedoch nicht auf nur zwei beschränkt.
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In
der asynchronen Signalsteuerschaltung 13A bezeichnen die
Bezugszeichen REQi, REQ2 und REQ3 Fragesignale zum Initiieren jeder
Pipeline-Stufe, die Bezugszeichen EN1 bis EN3 bezeichnen Schreibfreigabesignale
an die jeweiligen Register REGT bis REG3, welche diesen Registern
erlauben, die Eingabedaten zu verschieben, und die Bezugszeichen
ST1 und ST2 bezeichnen in die Kombinationsschaltungen 11A und 12A jeweils
eingegebene Steuersignale zum Steuern von deren aktiven/inaktiven
Zuständen.
Nachstehend wird jedes dieser Steuersignale als Aktivierungssignal
bezeichnet.
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Die
Register REG1 bis REG3 sind durch eine Reihe von D-Flip-Flops zum Speichern
der in die Kombinationsschaltungen 11A bzw. 12A eingegebenen
und/oder von den Kombinationsschaltungen 11A bzw. 12A ausgegebenen
Daten.
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Dabei
können
die Signale REQi, REQ2 und REQ3 als erstes, zweites bzw. drittes
Anfragesignal, die Register REG1 bis REG3 als erstes, zweites und drittes
Register, und gleichermaßen
die Signale EN1, EN2 und EN3 als erstes, zweites bzw. drittes Schreibfreigabesignal
in Bezug genommen werden.
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Das
Bezugszeichen 131 bezeichnet eine Überwachungsschaltung zum Überwachen
des Betriebes der Kombinationsschaltung 11A der ersten Stufe,
die aus einer Verzögerungsschaltung
DL1, einer NAND-Schaltung NAND1 und einem Inverter INV1 zusammengesetzt
ist. Durch diese Überwachungsschaltung
wird das zweite Anfragesignal REQ2 bezüglich der Kombinationsschaltung 12A der zweiten
Stufe ausgegeben, nachdem die in der Verzögerungsschaltung DL1 zu verzögernde Zeit
von dem Moment, zu dem das Schreibfreigabesignal EN1 ausgegeben
wurde, abgelaufen ist. (Dabei bedeutet der Begriff „Ausgeben" eine Zustandsänderung
eines Signals, wie es vorstehend beschrieben ist). Die in der Verzögerungsschaltung
DL1 zu verzögernde
Zeit ist derart vorbestimmt, dass sie länger als die Ausbreitungsverzögerungszeit
innerhalb der Kombinationsschaltung 11A ist. Das Anfragesignal REQ2
endet gemäß dem Ablauf
des Aktivierungssignals ST1. (Dabei bedeutet der Begriff „Ablauf" oder „Enden" eine Signalzustandsänderung
von „1" auf „0").
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Das
Bezugszeichen 132 bezeichnet eine Überwachungsschaltung zum Überwachen
der Kombinationsstufe 12A der zweiten Stufe, die aus einer Verzögerungsschaltung
DL2, einer NAND-Schaltung NAND2 und einem Inverter INV2 zusammengesetzt ist,
und eine Funktion genau wie die erste Überwachungsschaltung 131 durchführt.
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Die
Bezugszeichen NOR1 bis NOR5 bezeichnen NOR-Tore, und die Bezugszeichen
C1 bis C5 bezeichnen C-Elemente, die jeweils gemäß 11B konfiguriert
sind. Die C-Elemente sind nämlich
jeweils aus pMOS-Transistoren MP81 bis MP86 und nMOS-Transistoren
MN81 bis MN86 zusammengesetzt. Wenn im Hinblick auf das C-Element
gemäß der Wahrheitstabelle
nach 11C die beiden Eingabedaten
A1 und A2 gemeinsam den Wert „0" einnehmen, dann
wird der Wert „0" als das Datum Y ausgegeben,
wohingegen „1" ausgegeben wird, wenn
der gemeinsame Wert „1" ist. Falls die Werte nicht
zusammenfallen, dann wird weiterhin das vorherige Datum ausgegeben.
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Dabei
ist das C-Element in den nachstehend aufgeführten Druckschriften offenbart:
G.M. Jacob et al.: „A
Fully Asynchronous Digital Signal Processor Using Self-Timed Circuits", IEEE Jorunal an
Solid State Circuits, Band 25, Nr. 6, Dezember 1990, Seiten 1526–1537; und
M. Shames et al.: „A
Comparison of CMOS Implementations of an Asynchronous Circuits Primitive:
the C-Element",
International Symposium an Low Power Electron Devices Monterey CA,
1996, Seiten 93–96.
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Zur
Erleichterung des Verständnisses
für das vorliegende
Ausführungsbeispiel
ist nachstehend zunächst
ein vorbekanntes selbstgetaktetes Pipeline-Datenpfadsystem unter
Bezugnahme auf 10 beschrieben, wobei Dynamikkombinationsschaltungen 11' und 12' verwendet sind.
In eben dieser Figur bezeichnet das Bezugszeichen 13' eine asynchrone Signalsteuerschaltung.
Die zu 4 gleichen Elemente weisen dieselben Bezugszeichen
auf.
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Die
Dynamikkombinationsschaltung 11' (und gleichermaßen die
Kombinationsschaltung 12')
umfasst ferner eine Überwachungsschaltung 54 zum Überwachen
des Abschlusses des Betriebes in der Kombinationsschaltung 11' selbst, zusätzlich zu
der in 9A gezeigten Dynamiklogikschaltung.
Das von der Überwachungsschaltung 54 ausgegebene zweite
Anfragesignal wird auf „0" gesetzt, da die
Dynamikschaltung mit dem Zustand „0" des Aktivierungssignals ST1 vorgeladen
ist. Wenn andererseits das Aktivierungssignal ST1 den Wert „1" für die Durchführung eines
Logikvorgangs annimmt, ändert sich
das Anfragesignal REQ2 nach einem vorbestimmten Zeitablauf auf „1". Der Ablauf zum Ändern des
logischen Zustandes dieses Signals REQ2 auf den Wert „1" ist durch Heben
eines Signals zum Markieren des Abschlusses eines Logikvorgangs
in der entsprechenden Dynamikschaltung bestimmt. Das Signal wird
an der Logikschaltung 55 der Überwachungsschaltung 54 nach
einer für
den Logikvorgang erforderlichen Zeitdauer erzeugt. Dabei bezeichnet das
Bezugszeichen MP54 einen pMOS-Transistor für einen Vorladevorgang, das
Bezugszeichen NM57 bezeichnet einen nMOS-Transistor für einen
Entladevorgang, und das Bezugszeichen 56 bezeichnet einen
Inverter.
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Nach
vorstehender Beschreibung muss das Anfragesignal REQ2 bezüglich der
Kombinationsschaltung der nachfolgenden Stufe nach einer Ausbreitungszeit
der momentanen Kombinationsschaltung ab der Ausgabe des Aktivierungssignals
ST1 ausgegeben werden, und endet gemäß dem Ablauf des Aktivierungssignals
ST1.
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Folglich
wird bei dem vorliegenden Ausführungsbeispiel
die Überwachungsschaltung 131 gemäß 4 bereitgestellt,
so dass das Anfragesignal REQ2 leicht erzeugt wird, welches die
vorstehend angeführte
Bedingung erfüllt.
Auf dieselbe Weise wird die Überwachungsschaltung 132 zum
Erzeugen des Anfragesignals REQ3 bereitgestellt.
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Die
Betriebsweise gemäß dem vorliegenden Ausführungsbeispiel
ist nachstehend unter Bezugnahme auf 5 beschrieben.
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Zunächst befinden
sich die Aktivierungssignale ST1 und ST2 im Zustand „0", und die Kombinationsschaltungen 11A und 12A befinden
sich im Vorladezustand. In dieser Situation wird ein SET-Signal ausgegeben,
um die asynchrone Signalsteuerschaltung 13A in einen aktiven
Zustand zu versetzen. Dann wird in einem Zustand, bei dem alle in
das Register REGT einzugebenden Daten bereit sind, das Anfragesignal
REQi von außen
ausgegeben. In der Folge werden das in das Register der ersten Stufe REG1
(oder einfach in das erste Register) einzugebende Schreibfreigabesignal
EN1 und das in die (nachstehend nur als „erste Kombinationsschaltung" in Bezug genommene)
Kombinationsschaltung 11A der ersten Stufe einzugebende
Aktivierungssignal ST1 nacheinander ausgegeben. Der Ausgabe des Schreibfreigabesignals
EN1 folgend, wird das Eingabedatum in dem ersten Register REG1 gespeichert. Wenn
ferner das Aktivierungssignal ST1 ausgegeben wird, führt die
erste Kombinationsschaltung 11A einen Logikvorgang (Abtastvorgang)
durch.
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Wenn
eine längere
Zeitdauer als die Ausbreitungsverzögerungszeit in der ersten Kombinationsschaltung 11A nach
dem Moment der Ausgabe des Aktivierungssignals ST1 abgelaufen ist,
gibt sodann die Überwachungsschaltung 131 ein
Anfragesignal REQ2 bezüglich
der zweiten Kombinationsschaltung 12A aus. Gemäß der Ausgabe
des Anfragesignals REQ2 werden das in das Register der zweiten Stufe REG2
(oder einfach in das zweite Register) einzugebende Schreibfreigabesignal
EN2 und das in die (nachstehend nur als „zweite Kombinationsschaltung" in Bezug genommene)
Kombinationsschaltung der zweiten Stufe 12A einzugebende
Aktivierungssignal ST2 nacheinander ausgegeben. Aufgrund der Tatsache,
dass das Schreibfreigabesignal EN2 ausgegeben wurde, wird das in
der ersten Kombinationsschaltung 11A verarbeitete Datum
in das zweite Register REG2 gespeichert, und das der ersten Kombinationsschaltung 11A zuzuführende Aktivierungssignal
ST1 läuft
ab, und danach läuft
das zweite Anfragesignal REQ2 bezüglich der zweiten Kombinationsschaltung 12A ebenfalls
ab. Aufgrund des Ablaufs des Anfragesignals REQ2 endet das Schreibfreigabesignal
ebenfalls.
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Aufgrund
des Ablaufs des Aktivierungssignals ST1 wird dabei die Kombinationsschaltung 11A in
einen Vorladezustand versetzt. Andererseits wird aufgrund der Ausgabe
des Aktivierungssignals ST2 die Kombinationsschaltung 12A in
einen aktiven Zustand versetzt, und verarbeitet das von dem zweiten Register
REG2 ausgegebene Datum. Mit anderen Worten wird ein aktiver Zustand
von der ersten Kombinationsschaltung 11A zu der zweiten
Kombinationsschaltung 12A verschoben.
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Wenn
eine längere
Zeitdauer als die Ausbreitungsverzögerungszeit in der zweiten
Kombinationsschaltung 12A nach dem Moment der Ausgabe des Aktivierungssignals
ST2 abgelaufen ist, gibt sodann die Überwachungsschaltung 132 ein
Anfragesignal REQ3 bezüglich
dem dritten Register REG3 aus. Gemäß der Ausgabe des Anfragesignals
REQ3 wird das in das Register der dritten Stufe REG3 (oder einfach in
das dritte Register) einzugebende Schreibfreigabesignal EN3 ausgegeben,
und das in der zweiten Kombinationsschaltung 12A verarbeitete
Datum wird in dem Register REG3 gespeichert. Aufgrund der Ausgabe
des Schreibfreigabesignals EN3 endet zudem das an die zweite Kombinationsschaltung 12A einzugebende
Aktivierungssignal ST2, so dass die zweite Kombinationsschaltung 12A in
einen Vorladezustand versetzt wird, und danach endet das Anfragesignal
REQ3 bezüglich
dem dritten Register REG3 ebenfalls. Aufgrund des Ablaufs des Anfragesignals REQ3
endet auch das Schreibfreigabesignal EN3.
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Gemäß dem Ablauf
des Anfragesignals REQ3 wird auf diese Weise eine Reihe von Pipeline-Vorgängen abgeschlossen.
Nach dem Ablauf des Anfragesignals REQi von außen wird dabei die asynchrone
Signalsteuerschaltung in einen Wartezustand für ein weiteres Anfragesignal
versetzt.
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Nach
vorstehender Beschreibung werden die Kombinationsschaltungen 11A und 12A aus
dem Vorladezustand nur in einen aktiven Zustand versetzt, wenn ihre
jeweiligen Register Daten empfangen und diese Daten verarbeiten
müssen.
Wenn sie sich in einem Vorladezustand befinden, wird ein statischer
Leckstrom durch die MOS-Transistoren MN23 und MN26 in den jeweiligen
Kombinationsschaltungen 11A und 12A unterdrückt. Aus
diesem Grund kann der Energieverbrauch in der Pipeline-Schaltung zur
Verarbeitung von intermittierend empfangenen Daten stark reduziert
werden.
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(Fünftes
Ausführungsbeispiel)
-
6 zeigt
eine Konfiguration des selbstgetakteten Pipeline-Datenpfadsystems
gemäß einem fünften Ausführungsbeispiel
der Erfindung. Obwohl der bei diesem Ausführungsbeispiel gezeigte Datenpfad
eine Schaltung ist, bei der ein zweistufiger Pipeline-Betrieb durchgeführt wird,
der ein zweiphasiges Übergabeprotokoll
verwendet, ist die Stufenanzahl nicht hierauf beschränkt. Dabei
weisen die zu 4 gleichen Elemente dieselben
Bezugszeichen auf. Kurz gesagt sind die Kombinationsschaltungen 11A und 12A Dynamiklogikschaltungen
gemäß 1. Das
Bezugszeichen 13B bezeichnet eine asynchrone Signalsteuerschaltung.
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Bei
dieser asynchronen Signalsteuerschaltung 13B bezeichnen
die Bezugszeichen REG4 bis REG6 durch eine Reihe von Doppelflanken-gesteuerten
D-Flip-Flops (auch Doppelflanken-ausgelöstes D-Flip-Flop) zum Speichern
der in die Kombinationsschaltungen 11A und 12A eingegebenen
und/oder von diesen ausgegebenen Daten. Das Doppelflanken-gesteuerte
D-Flip-Flop verschiebt die Daten sowohl bei den ansteigenden als
auch bei den abfallenden Flanken des Taktsignals.
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8 zeigt
ein Beispiel seiner Konfiguration. Die Bezugszeichen 91 und 92 bezeichnen
jeweils D-Flip-Flops zum Verschieben der in den Anschluss D bei
der ansteigenden Flanke des Taktsignals CLK eingegebenen Daten.
In der Figur bezeichnet das Bezugszeichen 93 eine Auswahleinrichtung,
welche das ausgegebene Datum von dem Flip-Flop 91 auswählt, wenn
das Taktsignal den Wert „1" aufweist, wohingegen
es das andere ausgegebene Datum von dem Flip-Flop 92 auswählt, wenn
das Taktsignal den Wert „0" aufweist. Das Bezugszeichen
INV 21 bezeichnet einen Inverter.
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Bei
dieser vorstehend beschriebenen Schaltung wird das in die Flip-Flop-Schaltung 91 eingegebene
Datum bei der ansteigenden Flanke des Taktsignals CLK verschoben,
und an der Auswahleinrichtung 93 während der Periode ausgewählt, bei
der das Taktsignal den Wert „1" aufweist, so dass
es dort ausgegeben wird. Andererseits wird das in die Flip-Flop-Schaltung 92 eingegebene
Datum bei der abfallenden Flanke des Taktsignals CLK verschoben und
in der Auswahleinrichtung 93 während der Periode ausgewählt, bei
der das Taktsignal den Wert „0" aufweist, um dort
ausgegeben zu werden.
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Unter
erneuter Bezugnahme auf 6 bezeichnen die Bezugszeichen
DL3 und DL4 Verzögerungsschaltungen,
bei denen die Verzögerungszeit derart
eingestellt ist, dass sie länger
als die Ausbreitungsverzögerungszeit
in jeder der Kombinationsschaltungen 11A und 12A ist.
Die Bezugszeichen C8 bis C11 bezeichnen C-Elemente, die Bezugszeichen NOR8
bis NOR11 bezeichnen NOR-Tore, die Bezugszeichen EXOR1 bis EXOR3
bezeichnen Ausschließlich-oder-Tore, und die
Bezugszeichen INV3 bis INV8 bezeichnen Inverter.
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Nachstehend
ist zum erleichterten Verständnis
des vorliegenden Ausführungsbeispiels
hierbei ein im Stand der Technik offenbartes selbstgetaktetes Pipeline-Datenpfadsystem unter
Verwendung eines zweiphasigen Übergabeprotokolls
beschrieben, wobei der Fall aufgegriffen wird, bei dem statische Kombinationsschaltungen 11'' und 12'' gemäß 12 verwendet
werden. In 12 weisen die zu 6 gleichen
Elemente dieselben Bezugszeichen auf. Von der asynchronen Schaltung 13'' gibt es keine für eine der
Kombinationsschaltungen 11'', 12'' bereitgestellten Aktivierungssignale.
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Bei
dem zweiphasigen Übergabeprotokoll wird
jede Zustandsänderung
des asynchronen Signals als der Fortschritt eines Ereignisses betrachtet, und
eine Datenverarbeitung wird durchgeführt. Die Zustandsänderung
von „0" auf „1" (welche eine Ausgabe
bedeutet) wird nämlich
als dasselbe wie die Zustandsänderung
von „1" auf „0" (was einen Ablauf
bedeutet) betrachtet, so dass der Pegel des asynchronen Signals
selbst nichts mit dem Fortschritt des Ereignisses zu tun hat.
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Bei
einem derartigen einfachen asynchronen System wird die Kombinationsschaltung 11'' als eine statische Logikschaltung
stets in einen aktiven Zustand versetzt, wobei zum Einstellen des
Ablaufs des Abschlusses der Datenverarbeitung innerhalb der Kombinationsschaltung 11'' und dem der Zustandsänderung
des asynchronen Signals das in das Register der ersten Stufe REG4
einzugebende Schreibfreigabesignal EN1 und das in das Register der
zweiten Stufe REG5 einzugebende Schreibfreigabesignal EN2 sodann
durch die Verzögerungsschaltung
DL3 erzeugt werden. Die Ablaufeinstellung zwischen dem Abschluss
der Datenverarbeitung innerhalb der zweiten Kombinationsschaltung 12'' und dem der Zustandsänderung
des asynchronen Signals wird ebenfalls auf dieselbe Weise ausgeführt.
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Bei
dem in 6 gezeigten Ausführungsbeispiel ist es jedoch
erforderlich, den Vorladevorgang und den Logikvorgang der in 1 gezeigten
Dynamiklogikschaltung umzuschalten. Aus diesem Grund wird bei dem
vorliegenden Ausführungsbeispiel
eine Erzeugungsschaltung 135 für ein Aktivierungssignal hinzugefügt, um die
Zustandsänderung
des asynchronen Signals zu erfassen und Aktivierungssignale ST1
und ST2 zu erzeugen.
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Bei
dieser Erzeugungsschaltung 135 für ein Aktivierungssignal wird
die Zustandsänderung
des Schreibfreigabesignals EN1 an das erste Register REG4 als ein
Signalimpuls „1" durch eine durch
zwei Inverter INV3 und INV4 sowie ein Ausschließlich-oder-Tor EXOR1 ausgebildete
Verzögerungsschaltung
erfasst. Zudem wird die Zustandsänderung des
Schreibfreigabesignals EN2 an das zweite Register REG5 ebenfalls
als ein Signalimpuls „1" durch eine durch
zwei Inverter INV5 und INV6 und ein Ausschließlich-oder-Tor EXOR2 ausgebildete
Verzögerungsschaltung
erfasst. Weiterhin wird die Zustandsänderung des Schreibfreigabesignals
EN3 an das dritte Register REG6 ebenfalls als ein Signalimpuls „1" durch eine durch
zwei Inverter ENV7 und ENV8 und ein Ausschließlich-oder-Tor EXOR3 ausgebildete
Verzögerungsschaltung
erfasst.
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Wenn
keine Zustandsänderung
in dem Schreibfreigabesignal EN1 auftritt, nimmt die Ausgabe des
Ausschließlich-oder-Tors EXOR1 den Wert „0" an, und die des
NOR-Tors NOR10 nimmt den Wert „1" an (da das SET-Signal
den Wert „1" aufweist (mit anderen
Worten, das SET*-Signal in 6 den Wert „0" aufweist) und die
Ausgabe des Ausschließlich-oder-Tors
EXOR2 den Wert „0" aufweist), so dass
die Ausgabe des C-Elementes C10 unverändert gehalten wird.
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Wenn
bei diesem vorstehend beschriebenen Zustand das Schreibfreigabesignal
EN1 ausgegeben wird, ändert
sich das Ausgabesignal des Ausschließlich-ODER-Tors EXOR1 zeitweise
auf den Wert „1", der Ausgang des
C-Elementes C10 nimmt den Wert „1" an, und das Aktivierungssignal ST1
wird ausgegeben. Obwohl der Ausgang des Ausschließlich-oder-Tors EXOR1 sofort
auf den Wert „0" zurückkehrt,
bewahrt der Ausgang des C-Elementes C10, nämlich das Aktivierungssignal
ST1, seinen vorherigen Zustand „1", da der Ausgang „1" des NOR-Tores NOR10 unverändert gehalten
wird. Aufgrund der Ausgabe des Schreibfreigabesignals EN2 wird nach diesem
Vorgang der Ausgang des Ausschließlich-oder-Tors EXOR2 zeitweise auf „1" geändert, und
der Ausgang des NOR-Tores NOR10 wird auf „0" geändert,
so dass der Ausgang des C-Elementes C10, nämlich das Aktivierungssignal
ST1, den Wert „0" annimmt, was seinen Ablauf
bedeutet. All diese Vorgänge
werden gleichermaßen
bei dem anderen Aktivierungssignal ST2 durchgeführt.
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Durch
die Funktion der das Aktivierungssignal erzeugenden Schaltung 135 wird
gemäß vorstehender
Beschreibung während
der Periode von der Ausgabe des Aktivierungssignals ST1 bis zu der
Ausgabe des Schreibfreigabesignals EN2 das Aktivierungssignal ST1
auf dem Wert „1" gehalten. Ferner wird
während
der Periode von der Ausgabe des Schreibfreigabesignals EN2 zu der
Ausgabe des Schreibfreigabesignals EN3 das Aktivierungssignal ST2
auf den Wert „1" gehalten. All diese
Vorgänge werden
für den
Fall beobachtet, dass das Anfragesignal REQi ausgegeben wird. Derselbe
Vorgang kann jedoch beobachtet werden, selbst wenn das Anfragesignal
REQi abgelaufen ist, da das Signal REQi seinen Zustand dadurch ändert. Die
Betriebsweise nach dem vorliegenden Ausführungsbeispiel ist nachstehend
unter Bezugsnahme auf 7 beschrieben.
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Zunächst nehmen
die Aktivierungssignale ST1 und ST2 den Wert „0" an, und die Kombinationsschaltungen 11A und 12A befinden
sich beide in einem Vorladezustand. In dieser Situation wird das SET-Signal
ausgegeben, um die asynchrone Signalsteuerschaltung 13B in
einen aktiven Zustand zu versetzen. Dann wird in einem Zustand,
bei dem alle in das erste Register REG4 einzugebenden Daten fertig
sind, ein Anfragesignal REQi von außen ausgegeben. In der Folge
werden das Schreibfreigabesignal EN1 und das Aktivierungssignal
ST1 nacheinander ausgegeben. Danach werden die eingegebenen Daten
in dem ersten Register REG4 aufgrund der Ausgabe des Schreibfreigabesignals
EN1 gespeichert. Aufgrund der Ausgabe des Aktivierungssignals ST1 wird
ferner die erste Kombinationsschaltung 11A in einen aktiven
Zustand versetzt, und führt
einen logischen Verarbeitungsvorgang an den Daten aus, die von dem
ersten Register REG4 in die Kombinationsschaltung 11A eingegeben
wurden.
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Wenn
eine längere
Zeitdauer als die Ausbreitungsverzögerungszeit in der ersten Kombinationsschaltung 11A nach
dem Moment verstrichen ist, zu dem das Aktivierungssignal ST1 ausgegeben
wurde, wird sodann das Anfragesignal REQ2 durch die Verzögerungsschaltung
DEL3 ausgegeben, und das Schreibfreigabesignal EN2 und das Aktivierungssignal
ST2 werden dadurch ausgegeben. Aufgrund der Tatsache, dass das Schreibfreigabesignal
EN2 ausgegeben wurde, wird das in der ersten Kombinationsschaltung 11A verarbeitete
Datum in dem zweiten Register REG5 gespeichert, und das Aktivierungssignal
ST1 läuft
ab, wodurch die erste Kombinationsschaltung 11A in einen
Vorladezustand versetzt ist. Aufgrund der Ausgabe des Aktivierungssignals
ST2 führt
ferner die zweite Kombinationsschaltung 12A einen logischen
Verarbeitungsvorgang bezüglich
der von dem zweiten Register REG5 ausgegebenen Daten aus.
-
Wenn
eine längere
Zeitdauer als die Ausbreitungsverzögerungszeit in der zweiten
Kombinationsschaltung 12A nach dem Moment verstrichen ist,
zu dem das Schreibfreigabesignal EN2 ausgegeben wurde, wird sodann
das Schreibfreigabesignal EN3 durch die Verzögerungsschaltung DEL4 ausgegeben.
Aufgrund der Ausgabe dieses Schreibfreigabesignals EN3 wird das
in der zweiten Kombinationsschaltung 12A verarbeitete Datum
in dem dritten Register REG6 gespeichert, und das der zweiten Kombinationsschaltung 12A zuzuführende Aktivierungssignal
ST2 endet, so dass die zweite Kombinationsschaltung 12A in
einen Vorladezustand versetzt ist.
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Falls
das Anfragesignal REQi während
der Zeitdauer abläuft,
zu dem sich das Schreibfreigabesignal in dem Zustand „1" befindet, nehmen
dabei die beiden Eingänge
des C-Elementes C8 den Wert „0" an. Durch diese
Funktion endet das Schreibfreigabesignal EN1 als Ausgabe des C-Elementes C8, und ein
zu vorstehender Beschreibung ähnlicher
Vorgang wird durchgeführt.
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Gemäß vorstehender
Beschreibung wird der Pipeline-Betrieb bei dem vorliegenden Ausführungsbeispiel
in Reaktion zu der Ausgabe des Anfragesignals REQi sowie zu dem
Ablauf des REQi-Signals durchgeführt.
Dabei werden die Kombinationsschaltungen 11A und 12A nur
aus ihrem Vorladebetrieb entlassen, wenn die Daten zur Eingabe an
die jeweils mit deren Eingangsseiten verbundenen Register fertig
sind, und darin verarbeitet werden müssen, wohingegen sie in einen
Vorladezustand versetzt werden, wenn keine Datenverarbeitung benötigt wird,
wodurch ein Leckstrom reduziert wird. Aus diesem Grund kann der
Energieverbrauch der Pipeline-Datenpfadschaltung, bei der die intermittierend
eingegebenen Daten verarbeitet werden, reduziert werden.
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(Weitere Abwandlungen)
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Bei
dem in den 4 und 6 gezeigten selbstgetakteten
Pipeline-Datenpfadsystem wird die Dynamiklogikschaltung nach 1 für die Kombinationsschaltungen 11A und 12A verwendet.
Die Betriebsweise der Schaltung kann jedoch selbst in einem Fall
gleichermaßen
durchgeführt
werden, bei dem die Kombinationsschaltungen 11A und 12A mit den
Dynamiklogikschaltungen nach den 2 und 3 versehen sind.
Auch in diesen Fällen
befinden sich die Aktivierungssignale ST1 und ST2 im Zustand „0", wenn zu verarbeitende
Daten nicht fertig sind, und ein Vorlade- oder Vor-Entladevorgang wird somit ausgeführt. Da
die MOS-Transistoren für
die Lade-/Entladevorgänge
eine hohe Schwellenwertspannung aufweisen, kann jedoch der Leckstrom
unterdrückt
werden, und der Energieverbrauch kann dadurch reduziert werden.
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Falls
bei den vorstehend beschriebenen und in den 4 und 6 gezeigten
Ausführungsbeispielen
die asynchronen Signalsteuerschaltungen 13A, 13B durch
MOS-Transistoren mit hohem Schwellenwert ähnlich zu den Transistoren
MN23, MN26 und MN43 mit hohem Schwellenwert für den Entladevorgang und den
Transistoren MP31, MP35 und MP41 mit hohem Schwellenwert für den Ladevorgang
ausgebildet sind, welche eine in den 1 bis 3 gezeigte
Dynamiklogikschaltung zusammensetzen, dann kann zudem der Energieverbrauch in
diesen spezifischen Bereichen reduziert werden. Da hierbei diese
asynchronen Signalsteuerschaltungen 13A und 13B nicht
mit hoher Betriebsgeschwindigkeit erwartet werden, wird die durch
die Verwendung von MOS-Transistoren mit hohem Schwellenwert verursachte
Verringerung in der Verarbeitungsgeschwindigkeit kaum die Geschwindigkeitsleistungsfähigkeit
als Ganzes beeinflussen.
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Bei
den in den 1, 2 und 3 gezeigten
Ausführungsbeispielen
können
weiterhin die MOS-Transistoren
mit hohem Schwellenwert für
den Lade- oder Entladevorgang als DTMOS-Struktur konfiguriert sein,
indem jeweils der Körper
und die Gate-Elektrode verbunden werden (vergleiche F. Assaderaghi,
et al.: „A
dynamic threshold voltage MOSFET (DTMOS) for ultra-low voltage Operation", IEDM Tech. Dig.,
1994, Seiten 809–812).
Durch diese Anordnung kann der Schwellenwertspannungspegel jedes
Transistors im Sperrzustand hoch gehalten werden, wohingegen er
im Durchlasszustand etwas geringer als im Sperrzustand eingestellt
werden kann. Folglich wird die Stromansteuerungsbefähigung des Transistors
während
seinem Lade- oder Entladevorgang verbessert, und der Logikbetrieb
der dynamischen Schaltung mit diesen Transistoren wird somit beschleunigt.
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Die
bei allen vorstehend beschriebenen Ausführungsbeispielen verwendeten
Transistoren können
zudem in einer Silizium-auf-Isolator-Struktur („silicon-on-insulator-structure": SOI-Structure)
aufgebaut sein. Bei den in den 1, 2 und 3 gezeigten
Ausführungsbeispielen
können
beispielsweise die MOS-Transistoren
für den
Lade- oder Entladevorgang durch teilweise verarmte MOS-Transistoren in
SOI-Bauart ersetzt werden, wohingegen die MOS-Transistoren für den Vorlade- oder Vor-Entladevorgang
und die das Pull-Down-Netzwerk oder das Pull-Up-Netzwerk konfigurierenden
MOS-Transistoren
durch völlig
verarmte MOS-Transistoren in SOI-Bauart ersetzt werden können. Ferner
können die
MOS-Transistoren
für den
Lade- oder Entladevorgang in der vorstehend beschriebenen DTMOS-Struktur
aufgebaut sein.
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Als
weiteres die Transistoren in SOI-Bauart verwendendes Ausführungsbeispiel
können
bei den in den 1, 2 und 3 gezeigten
Ausführungsbeispielen
die MOS-Transistoren
für den
Lade- oder Entladevorgang, nämlich
die pMOS- und nMOS-Transistoren, durch die in den 13A und 13B gezeigten
Schaltungen ersetzt werden, bei denen die Transistoren MP2 und MN2
völlig
verarmt und die Transistoren MP1 und MN1 teilweise verarmt sind.
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Die
Erfindung ist vorstehend unter Bezugnahme auf bevorzugte Ausführungsbeispiele
näher beschrieben,
und dem Fachmann ist nunmehr ersichtlich, dass Änderungen und Abwandlungen
erfolgen können,
ohne von der Erfindung im weiteren Sinne abzuweichen, und es ist
daher bei den beigefügten
Patentansprüchen
beabsichtigt, alle derartigen Änderungen
und Abwandlungen abzudecken, die in den Erfindungsbereich fallen.