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HINTERGRUND
DER ERFINDUNG 1. Gebiet der Erfindung
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Die vorliegende Erfindung betrifft
einen Flip-Flop-Schaltkreis und insbesondere den Flip-Flop-Schaltkreis,
der in eine Halbleiter-Speichervorrichtung oder in eine Art von
integrierter Halbleiter-Schaltkreisvorrichtung (IC) oder dergleichen
eingebaut ist.
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2. Beschreibung des verwandten
Standes der Technik
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Von Akeyoshi et al wurde ein derartiger Flip-Flop-Schaltkreis
vorgeschlagen, der eine kleinere Anzahl an Bauelementen aufweist,
indem er sich der Funktionalität
eines negativen differentiellen Widerstandselements bedient. Diese
Art von Flip-Flop-Schaltkreis
ist in der japanischen Offenlegungsschrift der Patentanmeldung Nr.
Hei-9-162705 beschrieben.
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Die Konfiguration und der Betrieb
dieses Flip-Flop-Schaltkreises des Standes der Technik sind kurz
mit Bezug auf 5 be schrieben. 5 zeigt das Schaltkreisdiagramm
eines herkömmlichen D-Flip-Flop-Schaltkreises.
Dieser Schaltkreis des Standes der Technik schließt negative
differentielle Widerstandselemente 2, 12, 18 und 19 ein,
die einen Anschluss zur Steuerung eines Elementenstromwerts aufweisen,
weiter andere negative differentielle Widerstandselemente 1 und 13,
sowie Reihenschaltkreise 8, 16 und 20,
die aus Paaren von negativen differentiellen Widerstandselementen 1 und 2, 12 und 13 bzw. 18 und 19 bestehen.
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Die Anschlüsse SSl, SS2 und SS6 sind geerdet,
während
die Stromversorgungsanschlüsse
DD1 und DD2 der Reihenschaltungen 8 bzw. 16 mit
einer Schwingungsspannung versorgt werden, die mit einem Taktsignal
CLK synchronisiert ist. Ein Stromversorgunsanschluss DD6 der Reihenschaltung 20 wird andererseits
mit einer Konstantspannung versorgt. An einen Steueranschluss der
negativen differentiellen Widerstandselemente 2 und 12 wird
ein Eingangssignal angelegt, so dass ein Ausgangssignal dieses Schaltkreises
als Ganzes an einen Ausgangsanschluss OUT5 der Reihenschaltung 20 geliefert wird.
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Die 6A, 6B und 6C zeigen Belastungskurven oder -kennlinien,
die den Betrieb oder Funktionen der Reihenschaltung 8 anzeigen.
Hierbei werden die negativen differentiellen Widerstandselemente 1 und 2 so
eingestellt, dass sie derartige Eigenschaften besitzen, dass, wenn
das Eingangssignal einen hohen Pegel (nachfolgend mit HIGH abgekürzt) aufweist,
das negative differentielle Widerstandselement 2, dessen
Spitzenstrom mit einem Eingangssignalpegel gesteuert werden kann,
einen größeren Spitzenstrom
als das negative differentielle Widerstandselement 1 aufweisen
kann, und sobald das Eingangssignal einen niedrigen Pegel aufweist (nachfolgend
mit LOW abgekürzt),
kann das negative differentielle Widerstandselement 2 andererseits
einen kleineren Spitzenwert als den des negativen differentiellen
Widerstandselements 1 aufweisen.
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Auf diese Weise bleibt, wenn das
Taktsignal CLK den niedrigen Pegel LOW aufweist, eine Spannung eines
Ausgangsanschlusses OUT1 auf dem niedrigen Pegel LOW, unabhängig davon,
welchen Pegel die Eingangsspannung gemäß 6A aufweist. Wenn das Taktsignal CLK
den hohen Pegel HIGH annimmt, steigt eine Spannung am Anschluss DD1
an, um eine Belastungskurve oder -kennlinie zu schaffen, die in 6B oder auch 6C gezeigt ist, so dass die Spannung
am Ausgangsanschluss OUTl einen LOW-HIGH bistabilen Zustand annehmen
kann. Wenn das Eingangssignal den hohen Pegel HIGH aufweist und
das negative differentielle Widerstandselement 2 einen
größeren Spitzenstrom
als das negative Widerstandselement 1 wie in 6B gezeigt aufweist, nimmt
der Ausgangsanschluss OUTl einen niedrigen Pegel LOW an, und wenn
das Eingangssignal den niedrigen Pegel LOW aufweist, so nimmt der
Ausgangsanschluss OUT1 andererseits den hohen Pegel HIGH an, wie
es in 6C dargestellt
ist. Ist der Zustand eines Spannungspegels des Ausgangsanschlusses
OUT1 einmal bestimmt, so wird dieser Zustand so lange beibehalten,
wie das Taktsignal CLK auf dem hohen Pegel HIGH bleibt, sogar dann,
wenn sich der Pegel des Eingangssignals verändert. Dies bedeutet, dass
ein invertierter Wert des Eingangssignals an einer Vorderflanke
des Taktsignals CLK am Ausgangsanschluss OUT1 auftritt.
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Für
die Reihenschaltung 16 werden die negativen differentiellen
Widerstandselemente 12 und 13 andererseits so
eingestellt, dass sie derartige Eigenschaften aufweisen, dass, wenn
das Eingangssignal den hohen Pegel HIGH aufweist, das negative differentielle
Widerstandselement 12 einen höheren Spitzenstrom als den
des negativen differentiellen Widerstandselements 13 aufweisen
kann, und wenn das Eingangssignal den niedrigen Pegel LOW aufweist,
einen niedrigere Spitzenwert haben kann; auf diese Weise wird an
der Vorderflanke des Taktsignals CLK ein Signal mit der selben Phase
wie das Eingangssignal am Ausgangsanschluss OUT2 ausgegeben und
wird gehalten, bis der Pegel des Taktsignals CLK vollständig ansteigt.
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Die 7A, 7B und 7C zeigen Belastungskurven oder -kennlinien
der Reihenschaltung 20. Der Reihenschaltkreis 20 wird
von einer Stromversorgung angetrieben, welche eine Konstantspannung liefert.
Wie in 7A gezeigt führt, wenn
beide Steueranschlüsse
Y1 und Y2 der negativen differentiellen Widerstandselemente 18 bwz. 19 den
niedrigen Pegel LOW aufweisen, eine Spannung des Ausgangsanschlusses
OUT5 einen bistabilen Zwischenspeicherungsvorgang aus. Falls in
diesem Fall nur die Spannung des Steueranschlusses Y1 des negativen differentiellen
Widerstandselements 18 den hohen Pegel HIGH annimmt, wie
es in 7B gezeigt ist, nimmt
die Ausgangsspannung ebenfalls den hohen Pegel HIGH an, und sogar
dann, wenn der Steueranschluss Y1 anschließend auf den niedrigen Pegel LOW
zurückgeht,
behält
der Ausgang den hohen Pegel HIGH bei. Wenn die Spannung des Steueranschlusses
Y2 des negativen differentiellen Widerstandselement 19 erst
einmal den hohen Pegel HIGH annimmt, wie es in 7C gezeigt ist, nimmt die Ausgangsspannung
den niedrigen Pegel LOW an, und auch wenn der Steueranschluss Y2
anschließend
zurück
auf den niedrigen Pegel LOW geht, bleibt die Ausgangsspannung auf
dem niedrigen Pegel LOW.
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Wie in 5 gezeigt,
ist der Ausgangsanschluss OUT1 im Reihenschaltkreis 8 an
den Steueranschluss Y2 des negativen differentiellen Widerstandselements 19 in
der Reihenschaltung 20 angeschlossen, wohingegen der Ausgangsanschluss OUT2
im Reihenschaltkreis 8 mit dem Steueranschluss Y1 des negativen
differentiellen Widerstandselements 18 in der Reihenschaltung 20 verbunden ist.
Sobald die Eingangsspannung den hohen Pegel HIGH an der Vorderflanke
des Taktsignals CLK aufweist, nimmt der Ausgang der Reihenschaltung 16 den
hohen Pegel HIGH an und die Reihenschaltung 8 nimmt den
niedrigen Pegel LOW an, so dass der Ausgangsanschluss OUT1 der Reihenschaltung 20 den
hohen Pegel HIGH annimmt. Sogar in dem Fall, dass das Eingangssignal
seinen Pegel verändert, wenn
das Taktsignal CLK den hohen Pegel HIGH aufweist, bleiben die Zustände der
Ausgangsanschlüsse
OUT1 und OUT2 beide unverändert,
wodurch die Ausgangsspannung auf dem Pegel gehalten wird, auf dem
sie gerade ist.
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Des Weiteren hält, sogar wenn die Spannung
des Taktsignals CLK fällt
und somit die Ausgangsanschlüsse
OUT1 und OUT2 einen niedrigen Pegel LOW annehmen, die Reihenschaltung 20 die Ausgangsspannung
unverändert
auf dem Pegel, auf dem sie ist. Ähnlich
geht, wenn das Eingangssignal auf dem niedrigen Pegel LOW gehalten
wird, sobald die Spannung des Taktsignals CLK steigt, der Pegel des
Ausgangsanschlusses OUT5 auf den niedrigen Pegel Low und bleibt
dort unverändert,
bis das Taktsignal CLK das nächste
Mal steigt. Dies bedeutet, dass der Schaltkreis als D-Flip-Flop wirkt,
der an einer positiv verlaufende Flanke ausgelöst wird.
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Falls in diesem Schaltkreis eine
Resonanz-Tunneldiode als negative differentielle Widerstandselemente 1 und 13 eingesetzt
wird, und ein parallel geschaltetes Element bestehend aus der Resonanz-Tunneldiode
und einem Feldeffekttransistor (FET) als die negativen differentiellen
Widerstandselemente 2, 12, 18 und 19 eingesetzt
werden, deren Anschluss zur Steuerung des Elementenstromwerts vorgesehen
ist, kann die Anzahl der erforderlichen Elemente auf zehn reduziert
werden, wodurch eine bemerkenswerte Reduzierung im Vergleich zu
einem Schaltkreis, der nur FET-Transistoren aufweist, geschaffen
wird.
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Auf diese Weise kann im Beispiel
des Standes der Technik unter Verwendung der Funktionalität der negativen
differentiellen Widerstandselemente die Anzahl der erforderlichen
Elemente im Vergleich zu dem Fall erheblich reduziert werden, bei
dem nur Transistoren zur Bildung des Schaltkreises verwendet werden.
Halbleiter-Speichervorrichtungen und integrierte Schaltungsvorrichtungen
werden neuerdings mit einer sogar noch größeren Integrationsdichte und
einem sogar noch größeren Integrationsgrad
benötigt.
Dadurch ist es notwendig, die Anzahl der erforderlichen Bauelemente
und die Fläche
des Flip-Flop-Schaltkrei ses zu reduzieren, der in großer Stückzahl in
einer derartigen Halbleiter-Speichervorrichtung und integrierten
Schaltkreisvorrichtung eingebaut ist. Es ist zudem wünschenswert,
den Stromverbrauch so gering wie möglich zu halten.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Angesichts des vorstehend Gesagten
ist es eine Aufgabe der vorliegenden Erfindung, einen Flip-Flop-Schaltkreis
zu schaffen, der eine Reduzierung sowohl der Anzahl der Bauelemente
als auch der Fläche
der Schaltkreisanordnung bewirken kann. Eine weitere Aufgabe der
vorliegenden Erfindung ist es, den Flip-Flop-Schaltkreis bereitzustellen,
der den Stromverbrauch senken kann.
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Gemäß einem ersten Aspekt der vorliegenden
Erfindung ist ein Flip-Flop-Schaltkreis vorgesehen, der Folgendes
aufweist:
eine Reihenschaltung mit einem ersten negativen differentiellen
Widerstandselement sowie einem zweiten negativen differentiellen
Widerstandselement in einer derartigen Anordnung, dass ein Ende
des ersten negativen differentiellen Widerstandselements und ein
Ende des zweiten negativen differentiellen Widerstandselements an
einem gemeinsamen Reihenschaltungs-Verbindungspunkt miteinander
verbunden sind, dass das zweite negative differentielle Widerstandselement
einen Steueranschluss aufweist, der zur Steuerung eines Werts eines
Elementstroms in der Lage ist, und dass der Reihenschaltungs-Verbindungspunkt
als Ausgangsanschluss arbeitet;
einen Schwingungsspannungs-Versorgungsschaltkreis
zum Liefern einer Schwingungsspannung, die mit einem Taktsignal
als Betriebsenergieversorgung für
die Reihenschaltung synchronisiert ist;
einen Zwischenspeicherschaltkreis;
ein
Transfergatter, das zwischen einem Ausgangsanschluss der Reihenschaltung
und dem Zwischenspeicherschaltkreis angeordnet ist, und das ebenfalls durch
das Taktsignal ein- und ausgeschaltet wird; und
einen Inverterschaltkreis,
der mit dem Zwischenspeicherschaltkreis verbunden ist;
wobei
ein Eingangssignal an den Steueranschluss des zweiten negativen
differentiellen Widerstandselement angelegt wird, während ein
Ausgang des Inverterschaltkreises als Ausgangssignal vorgesehen ist.
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In dem zuvor beschriebenen ersten
Aspekt handelt es sich bei einem bevorzugten Modus um einen, bei
dem der Zwischenspeicherschaltkreis ein drittes negatives differentielles
Widerstandselement sowie ein viertes negatives differentielles Widerstandselement
aufweist, die zwischen einer Bezugsspannung und einer Stromversorgungsspannung
in Reihe geschaltet sind.
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Darüber hinaus ist ein bevorzugter
Modus einer, bei dem das erste negative differentielle Widerstandselement
eine Resonanz-Tunneldiode ist.
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Ferner ist ein bevorzugter Modus
einer, bei dem das zweite negative differentielle Widerstandselement
ein parallel geschaltetes Element ist, das sich aus einer Resonanz-Tunneldiode
und einem FET-Bauelement zusammensetzt.
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Des Weiteren ist ein bevorzugter
Modus einer, bei dem der Schwingungsspannungs-Versorgungsschaltkreis
so angepasst ist, dass er das Taktsignal direkt an einen Stromversorgungsanschluss der
Reihenschaltung als dessen Betriebsstromversorgung liefert.
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Weiter ist ein bevorzugter Modus
einer, bei dem der Schwingungsspannungs-Versorgungsschaltkreis so
ausgelegt ist, dass er eine Betriebsstromversorgung für die erste
oder zweite Reihenschaltung über
ein FET-Element liefert, das in Synchronisation mit dem Taktsignal
ein- und ausgeschaltet wird.
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Gemäß einem zweiten Aspekt der
vorliegenden Erfindung ist ein Flip-Flop-Schaltkreis vorgesehen,
der Folgendes aufweist:
eine Reihenschaltung, die ein erstes
negatives differentielles Widerstandselement sowie ein zweites differentielles
Widerstandselement in einer derartigen Anordnung aufweist, dass
ein Ende des ersten negativen differentiellen Widerstandselements
und ein Ende des zweiten negativen differentiellen Widerstandselements
an einem gemeinsamen Reihenschaltungs-Verbin- dungspunkt miteinander
verbunden sind, dass zumindest das erste negative differentielle
Widerstandselement einen Steueranschluss aufweist, der zur Steuerung
eines Werts eines Ele- mentstroms fähig ist, und dass der gemeinsame
Reihenschaltungs-Verbindungspunkt als Ausgangsanschluss arbeitet;
einen
Schwingungsspannungs-Versorgungsschaltkreis zum Liefern einer Schwingungsspannung,
die mit einem Taktsignal als Betriebsenergieversorgung für die Reihenschaltung
synchronisiert ist;
einen Zwischenspeicherschaltkreis;
ein
Transfergatter, das zwischen einem Ausgangsanschluss der Reihenschaltung
und dem Zwischenspeicherschaltkreis angeordnet ist, und das ebenfalls durch
das Taktsignal ein- und ausgeschaltet wird; und
einen Pufferschaltkreis,
der mit dem Zwischenspeicherschalt- kreis verbunden ist;
wobei
ein Eingangssignal an den Steueranschluss des ersten negativen differentiellen
Widerstandselements angelegt wird und ein Ausgang des Pufferschaltkreises
als Ausgangssignal vorgesehen ist.
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Ein bevorzugter Modus ist einer,
bei dem der Zwischenspeicherschaltkreis ein drittes negatives differentielles
Widerstandselement sowie ein viertes negatives differentielles Widerstandselement
aufweist, die zwischen einer Referenzspannung und einer Stromversorgungsspannung
in Reihe geschaltet sind.
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Weiter ist ein bevorzugter Modus
einer, bei dem das zweite negative differentielle Widerstandselement
eine Resonanz-Tunneldiode
ist.
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Des Weiteren ist ein bevorzugter
Modus einer, bei dem das erste negative differentielle Widerstandselement
ein parallel geschaltetes Element ist, das aus einer Resonanz-Tunneldiode
und einem FET-Element aufgebaut ist.
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Darüber hinaus ist ein bevorzugter
Modus der, dass der Schwingungsspannungs-Versorgungsschaltkreis
so ausgelegt ist, dass er das Taktsignal direkt an einen Stromversorgungsanschluss
der Reihenschaltung als deren Betriebsenergieversorgung liefert.
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Auch ist ein bevorzugter Modus der,
bei dem der Schwingungsspannungs-Versorgungsschaltkreis so ausgelegt
ist, dass er eine Betriebsenergieversorgung für die Reihenschaltung über ein
FET-Element liefert, das in Synchronisation mit dem Taktsignal ein- und
ausgeschaltet wird.
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Mit Hilfe der vorstehend beschriebenen
Konfiguration ist es im Vergleich zu dem Beispiel des Standes der
Technik möglich,
die Anzahl der in dem Schaltkreis erforderlichen Bauelemente zu
verringern und zudem die vom Schaltkreis benötigte Fläche um ungefähr 20% zu
reduzieren. Aufgrund der Verringerung der Anzahl an Bauelementen
kann zudem der Stromverbrauch gesenkt und die Verdrahtungs-Verzögerungszeit
reduziert werden, wodurch ein Hochgeschwindigkeitsbetrieb ermöglicht wird.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Weitere Einzelheiten, Vorteile und
Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung
mehrerer Ausführungsformen
der Erfindung anhand der Zeichnungen.
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Es zeigen:
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1 ein
Schaltkreisdiagramm einer ersten erfindungsgemäßen Ausführungsform;
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2 ein
Schaubild, das den Betrieb eines Zwischenspeicherschaltkreises zeigt,
der eine Ausführungsform
von 1 bildet;
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3 ein
Schaltkreisdiagramm einer zweiten erfindungsgemäßen Ausführungsform;
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4A und 4B Blockdiagramme, die ein
Beispiel für
ein Verfahren zum Anlegen einer Schwingungsspannung in einem Schaltkreis
gemäß einer erfindungsgemäßen Ausführungsform
zeigen;
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5 ein
Schaltkreisdiagramm eines Beispiels des Standes der Technik;
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6A, 6B und 6C Schaubilder, welche den Betrieb des
Beispiels des Standes der Technik und eine erfindungsgemäße Reihenschaltung
zeigen; und
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7A, 7B und 7C Schaubilder, die den Betrieb der Reihenschaltung
des Standes der Technik zeigen.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Im Folgenden werden Ausführungsformen der
vorliegenden Erfindung mit Bezug auf die anliegenden Zeichnungen
beschrieben. In den 1 und 5 bezeichnen gleiche Bezugszeichen ähnliche
Funktionen. In einem in 1 gezeigten
Schaltkreis sind eine Reihenschaltung 8, ein Transfergatter 9,
ein Zwischenspeicherschaltkreis 10 und ein Inverterschaltkreis 11 in
dieser Reihenfolge zwischen einem Eingangsanschluss IN und einem
Schaltkreis-Ausgangsanschluss OUTS verbunden.
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Die Reihenschaltung 8 weist
ein negatives differentielles Widerstandselement 1 und
ein negatives differentielles Widerstandselement 2 auf,
das einen Steueranschluss zum Steuern eines Werts eines Elementenstroms
besitzt, wobei die beiden negativen differentiellen Widerstandselemente 1 und 2 in einer
derartigen Konfiguration in Reihe geschaltet sind, dass ein Ende
des negativen differentiellen Widerstandselements 1 mit
einem Ausgangsanschluss OUT1 verbunden ist, bei dem es sich um einen
Reihenschaltungsverbindungspunkt handelt, und das andere Ende des
negativen differentiellen Widerstandselements 1 an einen
Stromversorgungsanschluss DD1 angeschlossen ist. In dieser Konfiguration
ist ein Ende des negativen differentiellen Widerstandselements 2 an
den Ausgangsanschluss OUT1 angeschlossen, bei dem es sich um den
Reihenschaltungsverbindungspunkt handelt, und ein anderes Ende an
einen Masseanschluss SS1. Darüber
hinaus wird der Steueranschluss des negativen differentiellen Widerstandselements 2 mit
einem Eingangssignal für
den Eingangsanschluss IN versorgt, während ein Taktsignal CLK an
den Stromversorgungsanschluss DD1 angelegt wird.
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Das Transfergatter 9 setzt
sich aus einem FET-Element 3 zusammen, an dessen Steueranschluss
das Taktsignal CLK angelegt wird.
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Der Zwischenspeicherschaltkreis 10 weist negative
differentielle Widerstandselemente 4 und 5 auf,
die in einer derartigen Konfiguration, dass ein Ende des negativen
differentiellen Widerstandselements 4 an einen Reihenschaltungs-Verbindungspunktanschluss
X und ein anderes Ende an einen Stromversorgungsanschluss DD3 angeschlossen
ist, in Reihe geschaltet sind. Zudem ist ein Ende des negativen
differentiellen Widerstandselements 5 an den Reihenschaltungs-Verbindungspunktanschluss
X und das andere Ende an einen Masseanschluss SS3 angeschlossen.
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Der Inverterschaltkreis 11 schließt ein FET-Element 6 als
ein Antriebsbauelement und ein negatives differentielles Widerstandselement 7 als Lastelement
in einer derartigen Konfiguration ein, dass ein Ende des FET-Elements 6 an
den Schaltkreis-Ausgangsanschluss
OUT3 angeschlossen ist, und das andere Ende an einen Masseanschluss SS4.
Des Weiteren ist ein Ende des negativen differentiellen Widerstandselements 7 an
den Schaltkreis-Ausgangsanschluss OUT3 und das andere Ende an einen
Stromversorgungsanschluss DD4 angeschlossen.
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Im Folgenden wird eine Ausführungsform beschrieben,
bei der eine Resonanz-Tunneldiode als die negativen differentiellen
Widerstandselemente 1, 4, 5 und 7 eingesetzt
wird, und ein parallel geschaltetes Element, das sich aus einer
Resonanz-Tunneldiode und einem FET zusammensetzt, wird als das negative
differentielle Widerstandselement 2 verwendet, und ein
FET von der N-Kanal-Art wird als ein FET-Element 3 eingesetzt,
welches das Transfergatter 9 bildet, sowie als ein FET-Element 6.
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Das Taktsignal CLK wird sowohl an
den Stromversorgungsanschluss DD1 für die Reihenschaltung 8 als
auch an einen Steueranschluss des FET-Elements 3 angelegt,
das das Transfergatter 9 bildet. Wie in 6 gezeigt, wird an der Vorderflanke des
Taktsignals CLK ein invertiertes Signal eines Eingangs am Ausgangsanschluss
OUT1 ausgegeben. Sobald das Taktsignal CLK den hohen Pegel HIGH annimmt, öffnet sich
das Transfergatter 9, um eine Spannung des Ausgangsanschlusses OUT1
an den Anschluss X des Zwischenspeicherschaltkreises 10 zu
liefern. In diesem Fall kann, da ein Strompegel der negativen differentiellen
Widerstandselemente 4 und 5 des Zwischenspeicherschaltkreises 10 ausreichend
niedriger als der der Elemente der Reihenschaltung 8 und
des Transfergatters 9 ist, die am Ausgangsanschluss OUT1
auftretende Spannung an den Anschluss X weitergeleitet werden, der
von dem Zwischenspeicherschaltkreis 10 nicht beeinflusst wird,
so lange das Transfergatter 9 geöffnet ist.
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Die Spannung des Anschlusses X wird
am Inverterschaltkreis 11 der letzten Stufe erneut invertiert,
wodurch ein Signal an den Schaltkreis-Ausgangsanschluss OUT3 geliefert
wird, das die selbe Phase wie das Eingangssignal aufweist. Wie anhand des
Beispiels des Standes der Technik beschrieben worden ist, bleibt,
wenn das Taktsignal CLK den hohen Pegel HIGH aufweist, die Spannung
des Ausgangsanschlusses OUT1 unverändert, auch dann, wenn sich
der Pegel des Eingangssignal verändert hat.
Wenn die Spannung des Ausgangsanschlusses OUT1 an den Anschluss
X übertragen
wird, wird das FET-Element 3, welches das Transfergatter 9 bildet, abgeschaltet.
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Wenn der Pegel des Taktsignals CLK
das nächste
Mal ansteigt, nimmt der Ausgangsanschluss OUT1 den niedrigen Pegel
LOW an, und gleichzeitig nimmt die Spannung des Steueranschlusses
des Transfergatters 9 ebenfalls den niedrigen Pegel LOW an,
so dass das FET-Element 3, welches das Transfergatter 9 bildet,
in einem abgeschalteten Zustand verweilt und das Transfergatter 9 geschlossen
bleibt. Aus diesem Grund wird die Spannung des Anschlusses X weiter
vom Zwischenspeicherschaltkreis 10 gehalten, so dass der
Ausgang des Inverterschaltkreises folglich seinen vorherigen Wert
auch dann halten kann, wenn das Taktsignal CLK den niedrigen Pegel
LOW annimmt, wodurch ein D-Flip-Flop-Schaltkreis,
der an einer positiv verlaufender Flanke ausgelöst wird, in einem erfindungsgemäßen Schaltkreis
gebildet werden kann. Die Schaltkreiskonfiguration der vorliegenden
Erfindung ermöglicht
eine Bildung eines derartigen D-Flip-Flop-Schaltkreises
mit nur acht Elementen, was weniger ist als beim Schaltkreis des
Standes der Technik.
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Der Zwischenspeicherschaltkreis 10 speichert
die Spannung des Anschlusses X nur dann, wenn sich das das Tranfergatter 9 bildende
FET-Element 3 in abgeschaltetem Zustand befindet, so dass der
Eingang des Inverterschaltkreises 11 der letzten Stufe
direkt durch den Ausgang aus der Reihenschaltung 8 betrieben
wird, wenn das Tranfergatter 9 geöffnet ist. Aus diesem Grund
wird die Betriebsgeschwindigkeit des Schaltkreises als Ganzes auch dann
nicht beeinträchtigt,
wenn der Strompegel der negativen differentiellen Widerstandselemente 4 und 5 des
Zwischenspeicherschaltkreises 10 extrem reduziert wird,
so lange sein Zwischenspeicherbetrieb sichergestellt ist.
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2 zeigt
den Betrieb des Zwischenspeicherschaltkreises 10, wenn
das Transfergatter 9 geschlossen ist. Wie gezeigt wird
die Kennlinienkurve des negativen differentiellen Widerstandselements 5 von
einem Leckstrom des Inverterschaltkreises der nächsten Stufe überlagert
und von dem des FET-Elements 3, welches das Transfergatter 9 bildet.
Um eine Zwischenspeicherung zu ermöglichen, muss eine Summe dieser
Leckströme
und ein Sperrstrom des negativen differentiellen Widerstandselements 5 lediglich
kleiner als ein Spitzenstrom des negativen differentiellen Widerstandselements 4 sein.
Mit anderen Worten kann der Strompegel der negativen differentiellen
Widerstandselemente 4 und 5 auf den vorstehend
genannten Leckstrompegel reduziert werden, wodurch der Stromverbrauch
des Zwischenspeicherschaltkreises 10 extrem gesenkt wird.
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In 3 bezeichnen
die gleichen Bezugszeichen wie in den 1 und 5 die selben Funktionen in all
diesen Figuren. In einem in 3 gezeigten Schaltkreis
sind eine Reihenschaltung 16, das Transfergatter 9,
der Zwischenspeicherschaltkreis 10 und ein Pufferschaltkreis 17 in
dieser Reihenfolge zwischen dem Eingang IN und einem Schaltkreis-Ausgangsanschluss
OUT4 angeschlossen. Auf eine Beschreibung der Bauteile, die denen
der ersten erfindungsgemäßen Ausführungsform
nach 1 entsprechen,
wird hier verzichtet.
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Die Reihenschaltung 16 weist
negative differentielle Widerstandselemente 12 und 13 auf,
die in Reihe in einer derartigen Konfiguration geschaltet sind,
dass ein Ende des negativen differentiellen Widerstandselements 12 an
einen Ausgangsanschluss OUT2 angeschlossen ist, bei dem es sich
um einen Reihenschaltungsverbindungspunkt handelt, und ein anderes
Ende ist an den Stromversorgungsanschluss DD2 angeschlossen. Darüber hinaus
ist ein Ende des negativen differentiellen Widerstandselements 13 an
den Ausgangsanschluss OUT2 angeschlossen, bei dem es sich um den
Reihenschaltungsverbindungspunkt handelt, und ein anderes Ende ist
an den Masseanschluss SS2 angeschlossen. Dem Steueranschluss des
negativen differentiellen Widerstandselements 12 wird ein
Eingangssignal an den Eingangsanschluss IN geliefert, während das
Taktsignal CLK an den Stromversorgungsanschluss DD2 angelegt wird.
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Der Pufferschaltkreis 17 weist
ein FET-Element 14 als Antriebselement und ein Verarmungs-FET-Element 15 als
Lastelement in einer derartigen Konfiguration auf, dass ein Ende
des FET-Elements 14 an den Schaltkreis-Ausgangsanschluss
OUT4 angeschlossen ist, und ein anderes Ende an einen Stromversorgungsanschluss
DD5. Des Weiteren ist ein Ende des FET-Elements 15 an den
Schaltkreis-Ausgangsanschluss OUT4 und das andere Ende an einen
Masseanschluss SS5 angeschlossen.
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Im Folgenden wird eine Ausführungsform beschrieben,
bei der eine Resonanz-Tunneldiode als die negativen differentiellen
Widerstandselemente 13, 4 und 5 verwendet
wird, ein parallel geschaltetes Element bestehend aus einer Resonanz-Tunneldiode
und einem FET als das negative differentielle Widerstandselement 12 verwendet
wird, und ein N-Kanal-FET als das FET-Element 3 eingesetzt
wird, welches das Transfergatter 9 bildet, als das FET-Element 14 und
als das FET-Element 15.
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Das Taktsignal CLK wird an den Stromversorgungsanschluss
DD2 der Reihenschaltung 16 und an den Steueranschluss des
FET-Elements 3, welches
das Transfergatter 9 bildet, angelegt. Wie es in Zusammenhang
mit dem Beispiel des Standes der Technik beschrieben worden ist,
wird an der Vorderflanke des Taktsignals CLK am Ausgangsanschluss OUT2
ein Signal ausgegeben, das die selbe Phase wie der Eingang aufweist.
Wenn das Taktsignal CLK vollständig
den hohen Pegel HIGH annimmt, wird das Transfergatter 9 geöffnet, wodurch
die Spannung des Ausgangsanschlusses OUT2 an den Anschluss X des
Zwischenspeicherschaltkreises 10 übertragen wird. In diesem Fall
kann dadurch, dass der Strompegel der negativen differentiellen
Widerstandselemente 4 und 5 des Zwischenspeicherschaltkreises
10 im Vergleich zum Strompegel der Elemente der Reihenschaltung 16 und
des Tranfergatters 9 ausreichend weniger reduziert wird,
der Spannungsausgang am Ausgangsanschluss OUT2 an den Anschluss
X übertragen
werden, wobei dieser nicht durch den Zwischenspeicherschaltkreis 10 beeinflusst
wird, solange das Transfergatter 9 geöffnet ist.
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Die Spannung am Anschluss X wird über den Pufferschaltkreis 17 der
letzten Stufe ausgegeben. Wie es mit Hilfe des Beispiels des Standes
der Technik beschrieben worden ist, wird, wenn das Taktsignal CLK
den hohen Pegel HIGH aufweist, die Spannung des Ausgangsanschlusses
OUT2 gehalten, auch dann, wenn sich der Eingang verändert hat. Wenn
die Spannung des Ausgangsanschlusses OUT2 an den Anschluss X übertragen
wird, wird das FET-Element 3, welches das Transfergatter 9 bildet, abgeschaltet.
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Wenn das Taktsignal CLK das nächste Mal ansteigt,
nimmt die Spannung des Ausgangsanschlusses OUT2 den niedrigen Pegel
LOW an, und gleichzeitig nimmt die Spannung des Steueranschlusses
des Transfergatters 9 ebenfalls den niedrigen Pegel LOW
an, so dass das FET-Element 3, welches das Transfergatter 9 bildet,
im abgeschalteten Zustand verweilt, und das Transfergatter 9 bleibt
geschlossen. Auf diese Weise wird die Spannung des Anschlusses X
weiter durch den Zwischenspeicherschaltkreis 10 gehalten.
Als Ergebnis kann der Ausgang des Pufferschaltkreises 17 seinen
vorherigen Wert auch dann halten, wenn das Taktsignal CLK einen
niedrigen Pegel LOW angenommen hat, wodurch ein D-Flip-Flop-Schaltkreis,
der an einer positiv verlaufenden Flanke ausgelöst wird, auch in einem erfindungsgemäßen Schaltkreis
gebildet wird.
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Diese Schaltkreiskonfiguration gemäß der vorliegenden
Ausführungsform
kann ebenso wie die erste Ausführungsform
im Vergleich zu dem Beispiel des Standes der Technik eine Anzahl
der erforderlichen Elemente auf acht verringern. Ebenso wie im Falle
der ersten Ausführungsform
hält in
der Schaltkreiskonfiguration gemäß der vorliegenden
Ausführungsform
der Zwischenspeicherschaltkreis 10 ebenfalls die Spannung
des Anschlusses X nur dann, wenn sich das das Transfergatter 9 bildende FET-Element 3 im
abgeschalteten Zustand befindet, so dass der Eingang des Pufferschaltkreises 17 der letzten
Stufe direkt durch den Ausgang der Reihenschaltung 16 angetrieben
wird, wenn das Tranfergatter 9 geöffnet ist. Daher wird die Betriebsgeschwindigkeit
des Schaltkreises als Ganzes auch dann nicht beeinträchtigt,
wenn der Strompegel der negativen differentiellen Widerstandselemente 4 und 5 des
Zwischenspeicherschaltkreises 10 extrem reduziert ist, sofern
die Zwischenspeicherung sichergestellt ist. Auf diese Weise kann
der Stromverbrauch des Zwischenspeicherschaltkreises 10 extrem
gesenkt werden.
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Obwohl in der ersten und zweiten
erfindungsgemäßen Ausfüh rungsform
zwei negative differentielle Widerstandselemente zur Bildung des Zwischenspeicherschaltkreises
verwendet wurden, kann ein zusammengesetztes Element verwendet werden,
das sich aus einem negativen differentiellen Widerstandselement
und einem Widerstand zusammensetzt, um die selben Funktionen bereitzustellen.
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Darüber hinaus ist es möglich, obwohl
in den erfindungsgemäßen Ausführungsformen
das Taktsignal direkt an die Reihenschaltung zum Antrieb der Reihenschaltungen 8, 16 mit
einer mit dem Taktsignal synchronisierten Schwingungsspannung angelegt worden
ist, FET-Elemente 21 und 22 auf den Ober- bzw.
Unterseiten der Reihenschaltungen 8, 16 hinzuzufügen, wie
es in den 4A und 4B gezeigt ist, so dass das
Taktsignal an die Steuergatter der FET-Elemente 21 und 22 angelegt
werden kann.
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Des Weiteren kann, obwohl in der
ersten und zweiten erfindungsgemäßen Ausführungsform
eine Resonanz-Tunneldiode und ein FET als die negativen differentiellen
Widerstandselemente verwendet worden sind, jedes andere negative
differentielle Widerstandselement, Zwischenband-Tunneldiode, anstelle
dessen eingesetzt werden. Darüber
hinaus kann als das negative differentielle Widerstandselement,
das den Steueranschluss zur Steuerung des Stromwerts aufweist, beispielsweise
ein Tunneltransistor von der Art verwendet werden, wie sie in der
japanischen Offenlegungsschrift der Patentanmeldung Nr.
Hei
05-41520 von Baba beschrieben ist.
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Es ist daher offensichtlich, dass
die vorliegende Erfindung nicht auf die vorstehend genannten Ausführungsformen
beschränkt
ist, sondern verändert
und modifiziert werden kann, ohne vom Schutzumfang der Erfindung
gemäß Definition
in den anliegenden Ansprüchen
abzuweichen.
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Abschließend beansprucht die vorliegende Anmeldung
die Priorität
der japanischen Patentanmeldung Nr.
Hei 11-120987 vom
28. April 1999, auf welche hierbei vollinhaltlich Bezug genommen
wird.