JP3475851B2 - フリップフロップ回路 - Google Patents
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- H03K3/315—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductor devices with two electrodes, one or two potential barriers, and exhibiting a negative resistance characteristic the devices being tunnel diodes
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Description
【０００１】
【発明の属する技術分野】本発明はフリップフロップ回
路に関し、特に半導体記憶装置あるいは種々の半導体集
積回路装置に搭載されるフリップフロップ回路に関する
ものである。
路に関し、特に半導体記憶装置あるいは種々の半導体集
積回路装置に搭載されるフリップフロップ回路に関する
ものである。
【０００２】
【従来の技術】負性微分抵抗素子の機能性を用い、少な
い素子数で構成されたフリップフロップ回路が明吉らに
より提案されている。この回路については、特開平９−
１６２７０５号公報に開示されている。この従来のフリ
ップフロップ回路の構成と動作を、その構成図をもとに
簡単に説明する。図５に従来のＤフリップフロップ回路
の構成図を示す。この従来の回路において、２，１２，
１８及び１９は素子電流の値を制御する端子を有する負
性微分抵抗素子、１及び１３は負性微分抵抗素子、８，
１６及び２０はそれぞれ負性微分抵抗素子１と２、１２
と１３及び１８と１９からなる直列回路である。
い素子数で構成されたフリップフロップ回路が明吉らに
より提案されている。この回路については、特開平９−
１６２７０５号公報に開示されている。この従来のフリ
ップフロップ回路の構成と動作を、その構成図をもとに
簡単に説明する。図５に従来のＤフリップフロップ回路
の構成図を示す。この従来の回路において、２，１２，
１８及び１９は素子電流の値を制御する端子を有する負
性微分抵抗素子、１及び１３は負性微分抵抗素子、８，
１６及び２０はそれぞれ負性微分抵抗素子１と２、１２
と１３及び１８と１９からなる直列回路である。
【０００３】端子ＳＳ１、ＳＳ２及びＳＳ６は接地され
ており、直列回路８及び１６の電源端子ＤＤ１とＤＤ２
にはクロック信号に同期した振動電圧が供給される。一
方、直列回路２０の電源端子ＤＤ６には一定電圧が印加
される。負性微分抵抗素子２及び１２の制御端子には入
力信号が加えられ、全体の回路出力は直列回路２０の端
子ＯＵＴ５より取り出される。
ており、直列回路８及び１６の電源端子ＤＤ１とＤＤ２
にはクロック信号に同期した振動電圧が供給される。一
方、直列回路２０の電源端子ＤＤ６には一定電圧が印加
される。負性微分抵抗素子２及び１２の制御端子には入
力信号が加えられ、全体の回路出力は直列回路２０の端
子ＯＵＴ５より取り出される。
【０００４】図６に直列回路８の動作を示す負荷曲線を
示す。素子２のピーク電流値は入力と信号レベルにより
制御できるが、いま入力信号がハイレベル（以下、単に
ハイと略記する）のとき、素子２のピーク電流が素子１
のそれよりも大きく、入力信号がローレベル（以下、単
にローと略記する）のときは、逆に素子２のピーク電流
が素子１のそれよりも小さくなるように各素子の特性を
設定する。
示す。素子２のピーク電流値は入力と信号レベルにより
制御できるが、いま入力信号がハイレベル（以下、単に
ハイと略記する）のとき、素子２のピーク電流が素子１
のそれよりも大きく、入力信号がローレベル（以下、単
にローと略記する）のときは、逆に素子２のピーク電流
が素子１のそれよりも小さくなるように各素子の特性を
設定する。
【０００５】クロック信号がローのとき、図６（ａ）に
示すように、端子ＯＵＴ１の電位は入力電圧にかかわら
ずローである。クロックがハイになると端子ＤＤ１の電
位が上昇し、負荷曲線は図６（ｂ）もしくは（ｃ）のよ
うになり、端子ＯＵＴ１の電位はローとハイの双安定状
態となる。ここで、図６（ｂ）に示すように、入力信号
がハイで素子２のピーク電流が素子１のそれよりも大き
い場合、端子ＯＵＴ１はローとなり、逆に入力信号がロ
ーの時は図６（ｃ）のように端子ＯＵＴ１はハイとな
る。一旦、端子ＯＵＴ１の電圧レベルが確定すれば、こ
の状態はクロックがハイの間は入力が変化しても保持さ
れる。すなわち、クロックの立ち上がり時における入力
の反転値が端子ＯＵＴ１に現れる。
示すように、端子ＯＵＴ１の電位は入力電圧にかかわら
ずローである。クロックがハイになると端子ＤＤ１の電
位が上昇し、負荷曲線は図６（ｂ）もしくは（ｃ）のよ
うになり、端子ＯＵＴ１の電位はローとハイの双安定状
態となる。ここで、図６（ｂ）に示すように、入力信号
がハイで素子２のピーク電流が素子１のそれよりも大き
い場合、端子ＯＵＴ１はローとなり、逆に入力信号がロ
ーの時は図６（ｃ）のように端子ＯＵＴ１はハイとな
る。一旦、端子ＯＵＴ１の電圧レベルが確定すれば、こ
の状態はクロックがハイの間は入力が変化しても保持さ
れる。すなわち、クロックの立ち上がり時における入力
の反転値が端子ＯＵＴ１に現れる。
【０００６】一方、直列回路１６では、入力信号がハイ
のとき、素子１２のピーク電流が素子１３のそれよりも
大きく、ローのときは逆に小さくなるように素子特性を
設定すると、クロックの立ち上がり時に端子ＯＵＴ２に
は入力と同相の信号が出力され、それがクロックの立ち
上がりの間保持される。
のとき、素子１２のピーク電流が素子１３のそれよりも
大きく、ローのときは逆に小さくなるように素子特性を
設定すると、クロックの立ち上がり時に端子ＯＵＴ２に
は入力と同相の信号が出力され、それがクロックの立ち
上がりの間保持される。
【０００７】図７は直列回路２０の負荷曲線を示す。直
列回路２０は一定電圧の電源で駆動されている。素子１
８及び１９の制御端子Ｙ１，Ｙ２がともにローのとき、
図７（ａ）のように、出力端子ＯＵＴ５の電位は双安定
のラッチ動作を行う。ここで、素子１８の制御端子Ｙ１
のみハイになると、図７（ｂ）に示すように出力電圧は
ハイとなり、この後、制御端子Ｙ１の電位がローに戻る
と、出力にはハイ状態が保持される。一方、素子１９の
制御端子Ｙ２が一旦ハイになると、図７（ｃ）に示すよ
うに出力電圧はローとなり、制御端子Ｙ２の電位がロー
に戻っても出力はロー状態を保持する。
列回路２０は一定電圧の電源で駆動されている。素子１
８及び１９の制御端子Ｙ１，Ｙ２がともにローのとき、
図７（ａ）のように、出力端子ＯＵＴ５の電位は双安定
のラッチ動作を行う。ここで、素子１８の制御端子Ｙ１
のみハイになると、図７（ｂ）に示すように出力電圧は
ハイとなり、この後、制御端子Ｙ１の電位がローに戻る
と、出力にはハイ状態が保持される。一方、素子１９の
制御端子Ｙ２が一旦ハイになると、図７（ｃ）に示すよ
うに出力電圧はローとなり、制御端子Ｙ２の電位がロー
に戻っても出力はロー状態を保持する。
【０００８】さて、直列回路８の出力端子ＯＵＴ１は直
列回路２０の素子１９の制御端子Ｙ２に接続され、一
方、直列回路８の出力端子ＯＵＴ２は直列回路２０の素
子１８の制御端子Ｙ１に接続されている。いま、入力電
圧がハイのとき、クロックの立ち上がりで、直列回路１
６の出力はハイ、直列回路８の出力はローとなるので、
直列回路２０の出力端子ＯＵＴ１はハイとなる。クロッ
クがハイの間に入力が変化しても端子ＯＵＴ１とＯＵＴ
２の状態はかわらず、従って出力電位は保持されてい
る。
列回路２０の素子１９の制御端子Ｙ２に接続され、一
方、直列回路８の出力端子ＯＵＴ２は直列回路２０の素
子１８の制御端子Ｙ１に接続されている。いま、入力電
圧がハイのとき、クロックの立ち上がりで、直列回路１
６の出力はハイ、直列回路８の出力はローとなるので、
直列回路２０の出力端子ＯＵＴ１はハイとなる。クロッ
クがハイの間に入力が変化しても端子ＯＵＴ１とＯＵＴ
２の状態はかわらず、従って出力電位は保持されてい
る。
【０００９】さらに、クロックが立ち下がって、端子Ｏ
ＵＴ１とＯＵＴ２の電位がともにローとなっても、直列
回路２０は出力電圧を保持している。同様にクロックの
立ち上がり時に入力信号がローのとき、出力端子ＯＵＴ
５の電位もローとなり、次回のクロックの立ち上がりま
で、その状態が保持される。すなわち、この回路はポジ
ティブエッジトリガ型のＤフリップフロップとなる。
ＵＴ１とＯＵＴ２の電位がともにローとなっても、直列
回路２０は出力電圧を保持している。同様にクロックの
立ち上がり時に入力信号がローのとき、出力端子ＯＵＴ
５の電位もローとなり、次回のクロックの立ち上がりま
で、その状態が保持される。すなわち、この回路はポジ
ティブエッジトリガ型のＤフリップフロップとなる。
【００１０】この回路において、１及び１３の負性微分
抵抗素子として共鳴トンネルダイオード、２，１２，１
８及び１９の素子電流の値を制御する端子を有する負性
微分抵抗素子として、共鳴トンネルダイオードと電界効
果トランジスタ（ＦＥＴ）の並列接続構造を用いると、
素子数は１０個となり、ＦＥＴのみで構成した回路に比
べて著しく少なくすることができる。
抵抗素子として共鳴トンネルダイオード、２，１２，１
８及び１９の素子電流の値を制御する端子を有する負性
微分抵抗素子として、共鳴トンネルダイオードと電界効
果トランジスタ（ＦＥＴ）の並列接続構造を用いると、
素子数は１０個となり、ＦＥＴのみで構成した回路に比
べて著しく少なくすることができる。
【００１１】
【発明が解決しようとする課題】従来例において、負性
微分抵抗素子の機能性を利用することにより、トランジ
スタのみで構成する場合に比較して大幅な素子数の低減
をはかることができる。しかしながら、近年の半導体記
憶装置及び半導体集積回路装置では、ますます高集積化
及び大規模化が必要となっている。従って、このような
半導体記憶装置及び半導体集積回路装置に多数搭載され
るフリップフロップ回路の素子数及び回路面積をさらに
縮小することが必要となっている。また、その消費電力
も極力低減できることが望ましい。
微分抵抗素子の機能性を利用することにより、トランジ
スタのみで構成する場合に比較して大幅な素子数の低減
をはかることができる。しかしながら、近年の半導体記
憶装置及び半導体集積回路装置では、ますます高集積化
及び大規模化が必要となっている。従って、このような
半導体記憶装置及び半導体集積回路装置に多数搭載され
るフリップフロップ回路の素子数及び回路面積をさらに
縮小することが必要となっている。また、その消費電力
も極力低減できることが望ましい。
【００１２】本発明の目的は、素子数をより低減し、回
路面積の縮小に寄与し得るフリップフロップ回路を提供
することである。また、本発明の他の目的は消費電力を
より低減できるフリップフロップ回路を提供することで
ある。
路面積の縮小に寄与し得るフリップフロップ回路を提供
することである。また、本発明の他の目的は消費電力を
より低減できるフリップフロップ回路を提供することで
ある。
【００１３】
【課題を解決するための手段】本発明によれば、直列接
続点において互いの一端同士が共通接続された第１及び
第２の負性微分抵抗素子からなり、少なくとも前記第２
の負性微分抵抗素子が素子電流の値を制御可能な制御端
子を有し、前記直列接続点が出力端子とされた第１の直
列回路と、前記第１の直列回路の動作電源としてクロッ
ク信号に同期した振動電圧を供給する振動電圧供給手段
と、ラッチ回路と、前記第１の直列回路の出力端子と前
記ラッチ回路との間に設けられ、前記クロック信号によ
りオンオフ制御される転送ゲートと、前記ラッチ回路に
接続されたインバータ回路とを含み、前記第２の負性微
分抵抗素子の制御端子に入力信号を加え、前記インバー
タ回路の出力を出力信号とすることを特徴とするフリッ
プフロップ回路が得られる。
続点において互いの一端同士が共通接続された第１及び
第２の負性微分抵抗素子からなり、少なくとも前記第２
の負性微分抵抗素子が素子電流の値を制御可能な制御端
子を有し、前記直列接続点が出力端子とされた第１の直
列回路と、前記第１の直列回路の動作電源としてクロッ
ク信号に同期した振動電圧を供給する振動電圧供給手段
と、ラッチ回路と、前記第１の直列回路の出力端子と前
記ラッチ回路との間に設けられ、前記クロック信号によ
りオンオフ制御される転送ゲートと、前記ラッチ回路に
接続されたインバータ回路とを含み、前記第２の負性微
分抵抗素子の制御端子に入力信号を加え、前記インバー
タ回路の出力を出力信号とすることを特徴とするフリッ
プフロップ回路が得られる。
【００１４】また、本発明によれば、直列接続点におい
て互いの一端同士が共通接続された第３及び第４の負性
微分抵抗素子からなり、少なくとも前記第３の負性微分
抵抗素子が素子電流の値を制御可能な制御端子を有し、
前記直列接続点が出力端子とされた第２の直列回路と、
前記第２の直列回路の動作電源としてクロック信号に同
期した振動電圧を供給する振動電圧供給手段と、ラッチ
回路と、前記第２の直列回路の出力端子と前記ラッチ回
路との間に設けられ、前記クロック信号によりオンオフ
制御される転送ゲートと、前記ラッチ回路に接続された
バッファ回路とを含み、前記第３の負性微分抵抗素子の
制御端子に入力信号を加え、前記バッファ回路の出力を
出力信号とすることを特徴とするフリップフロップ回路
が得られる。
て互いの一端同士が共通接続された第３及び第４の負性
微分抵抗素子からなり、少なくとも前記第３の負性微分
抵抗素子が素子電流の値を制御可能な制御端子を有し、
前記直列接続点が出力端子とされた第２の直列回路と、
前記第２の直列回路の動作電源としてクロック信号に同
期した振動電圧を供給する振動電圧供給手段と、ラッチ
回路と、前記第２の直列回路の出力端子と前記ラッチ回
路との間に設けられ、前記クロック信号によりオンオフ
制御される転送ゲートと、前記ラッチ回路に接続された
バッファ回路とを含み、前記第３の負性微分抵抗素子の
制御端子に入力信号を加え、前記バッファ回路の出力を
出力信号とすることを特徴とするフリップフロップ回路
が得られる。
【００１５】そして、前記ラッチ回路は、基準電位と電
源電位との間に直列接続された第５及び第６の負性微分
抵抗素子からなることを特徴とし、また前記第１及び第
４の負性微分抵抗素子は共鳴トンネルダイオードであ
り、前記第２及び第３の負性微分抵抗素子は共鳴トンネ
ルダイオードとＦＥＴ素子の並列接続構成であることを
特徴とする。
源電位との間に直列接続された第５及び第６の負性微分
抵抗素子からなることを特徴とし、また前記第１及び第
４の負性微分抵抗素子は共鳴トンネルダイオードであ
り、前記第２及び第３の負性微分抵抗素子は共鳴トンネ
ルダイオードとＦＥＴ素子の並列接続構成であることを
特徴とする。
【００１６】更に、前記振動電圧供給手段は、前記第１
または第２の直列回路の動作電源として直接これ等直列
回路の電源端子に前記クロック信号を供給するようにし
たことを特徴とし、また前記振動電圧供給手段は、前記
クロック信号に同期してオンオフ制御されるＦＥＴ素子
を介して前記第１または第２の直列回路の動作電源を供
給するようにしたことを特徴とする。
または第２の直列回路の動作電源として直接これ等直列
回路の電源端子に前記クロック信号を供給するようにし
たことを特徴とし、また前記振動電圧供給手段は、前記
クロック信号に同期してオンオフ制御されるＦＥＴ素子
を介して前記第１または第２の直列回路の動作電源を供
給するようにしたことを特徴とする。
【００１７】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を説明する。図１は本発明の第１の実施例の回路
図を示す図であり、図１において図５と同じ記号は図５
と同等の機能を果たすものである。この図１の回路にお
いては、第１の直列回路８と、転送ゲート９と、ラッチ
回路１０と、インバータ回路１１とが、入力ＩＮと出力
ＯＵＴ３との間にこの順に接続されている。
実施例を説明する。図１は本発明の第１の実施例の回路
図を示す図であり、図１において図５と同じ記号は図５
と同等の機能を果たすものである。この図１の回路にお
いては、第１の直列回路８と、転送ゲート９と、ラッチ
回路１０と、インバータ回路１１とが、入力ＩＮと出力
ＯＵＴ３との間にこの順に接続されている。
【００１８】第１の直列回路８は、第１の負性微分抵抗
素子１と、素子電流の値を制御できる制御端子を有した
第２の負性微分抵抗素子２との直列接続構成であり、第
１の負性微分抵抗素子１の一端は直列接続点である出力
端子ＯＵＴ１に、他端は電源端子ＤＤ１に夫々接続され
ている。また、第２の負性微分抵抗素子２の一端は直列
接続点である出力端子ＯＵＴ１に、他端は接地端子ＳＳ
１に夫々接続されている。そして、第２の負性微分抵抗
素子２の制御端子に入力端子ＩＮへの入力信号が供給さ
れており、電源端子ＤＤ１にはクロック信号ＣＬＫが印
加されている。
素子１と、素子電流の値を制御できる制御端子を有した
第２の負性微分抵抗素子２との直列接続構成であり、第
１の負性微分抵抗素子１の一端は直列接続点である出力
端子ＯＵＴ１に、他端は電源端子ＤＤ１に夫々接続され
ている。また、第２の負性微分抵抗素子２の一端は直列
接続点である出力端子ＯＵＴ１に、他端は接地端子ＳＳ
１に夫々接続されている。そして、第２の負性微分抵抗
素子２の制御端子に入力端子ＩＮへの入力信号が供給さ
れており、電源端子ＤＤ１にはクロック信号ＣＬＫが印
加されている。
【００１９】転送ゲート９はＦＥＴ素子３からなってお
り、その制御端子にはクロック信号ＣＬＫが印加されて
いる。
り、その制御端子にはクロック信号ＣＬＫが印加されて
いる。
【００２０】ラッチ回路１０は負性微分抵抗素子４及び
５の直列接続構成であり、負性微分抵抗素子４の一端は
直列接続点であるＸに、他端は電源端子ＤＤ３に夫々接
続されている。また、負性微分抵抗素子５の一端は直列
接続点である直列接続点Ｘに、他端は接地端子ＳＳ３に
夫々接続されている。
５の直列接続構成であり、負性微分抵抗素子４の一端は
直列接続点であるＸに、他端は電源端子ＤＤ３に夫々接
続されている。また、負性微分抵抗素子５の一端は直列
接続点である直列接続点Ｘに、他端は接地端子ＳＳ３に
夫々接続されている。
【００２１】インバータ回路１１は、ＦＥＴ素子６を駆
動素子とし負性微分抵抗素子７を負荷素子とした構成で
あり、ＦＥＴ素子６の一端は回路出力ＯＵＴ３に、他端
は接地端子ＳＳ４に夫々接続されている。また、負性微
分抵抗素子７の一端は回路出力ＯＵＴ３に、他端は電源
端子ＤＤ４に夫々接続されている。
動素子とし負性微分抵抗素子７を負荷素子とした構成で
あり、ＦＥＴ素子６の一端は回路出力ＯＵＴ３に、他端
は接地端子ＳＳ４に夫々接続されている。また、負性微
分抵抗素子７の一端は回路出力ＯＵＴ３に、他端は電源
端子ＤＤ４に夫々接続されている。
【００２２】以下の説明では、負性微分抵抗素子１，
４，５及び７として共鳴トンネルダイオード、第２の負
性微分抵抗素子２として共鳴トンネルダイオードとＦＥ
Ｔとの並列接続構成、転送ゲートを構成する素子３及び
素子６としてＮチャンネルＦＥＴを、夫々用いた例につ
いて説明する。
４，５及び７として共鳴トンネルダイオード、第２の負
性微分抵抗素子２として共鳴トンネルダイオードとＦＥ
Ｔとの並列接続構成、転送ゲートを構成する素子３及び
素子６としてＮチャンネルＦＥＴを、夫々用いた例につ
いて説明する。
【００２３】直列回路８の電源端子ＤＤ１及び転送ゲー
トのトランジスタ３の制御端子にクロック信号ＣＬＫが
印加される。図６で示したように、クロック信号の立ち
上がりにおいて、入力の反転信号が端子ＯＵＴ１に出力
される。クロック信号がハイになると転送ゲート９が開
き、端子ＯＵＴ１の電位がラッチ回路１０の端子Ｘに伝
送される。このとき、ラッチ回路を構成する負性微分抵
抗素子４と５の電流レベルを直列回路８や転送ゲート９
を構成する素子のそれらよりも十分小さくすることによ
り、転送ゲートが開いている間は、ラッチ回路の影響を
受けずに、端子ＯＵＴ１に出力された電位が端子Ｘに伝
送される。
トのトランジスタ３の制御端子にクロック信号ＣＬＫが
印加される。図６で示したように、クロック信号の立ち
上がりにおいて、入力の反転信号が端子ＯＵＴ１に出力
される。クロック信号がハイになると転送ゲート９が開
き、端子ＯＵＴ１の電位がラッチ回路１０の端子Ｘに伝
送される。このとき、ラッチ回路を構成する負性微分抵
抗素子４と５の電流レベルを直列回路８や転送ゲート９
を構成する素子のそれらよりも十分小さくすることによ
り、転送ゲートが開いている間は、ラッチ回路の影響を
受けずに、端子ＯＵＴ１に出力された電位が端子Ｘに伝
送される。
【００２４】端子Ｘの電位は最終段のインバータ回路１
１により再び反転され、出力端子ＯＵＴ３には入力信号
と同相の信号が出力される。従来例で示したように、ク
ロックがハイの間は、入力が変化しても端子ＯＵＴ１の
電位は保持される。端子ＯＵＴ１の電位が端子Ｘに伝送
されると、転送ゲートのトランジスタ３はカットオフ状
態となる。
１により再び反転され、出力端子ＯＵＴ３には入力信号
と同相の信号が出力される。従来例で示したように、ク
ロックがハイの間は、入力が変化しても端子ＯＵＴ１の
電位は保持される。端子ＯＵＴ１の電位が端子Ｘに伝送
されると、転送ゲートのトランジスタ３はカットオフ状
態となる。
【００２５】次にクロックが立ち下がると、端子ＯＵＴ
１はローレベルになるが、同時に転送ゲートの制御端子
の電位もローレベルになり、転送ゲートのトランジスタ
はカットオフ状態が続き、転送ゲートは閉じたままであ
る。そのため、端子Ｘの電位はラッチ回路１０により保
持され続け、その結果、インバータ回路の出力は、クロ
ックがローになっても以前の値を保持し続けることがで
き、本発明の回路においてもポジティブエッジトリガ型
のＤフリップフロップが構成できる。本回路構成では、
素子数が従来例に比べ少なく、８個で構成できることに
なる。
１はローレベルになるが、同時に転送ゲートの制御端子
の電位もローレベルになり、転送ゲートのトランジスタ
はカットオフ状態が続き、転送ゲートは閉じたままであ
る。そのため、端子Ｘの電位はラッチ回路１０により保
持され続け、その結果、インバータ回路の出力は、クロ
ックがローになっても以前の値を保持し続けることがで
き、本発明の回路においてもポジティブエッジトリガ型
のＤフリップフロップが構成できる。本回路構成では、
素子数が従来例に比べ少なく、８個で構成できることに
なる。
【００２６】ラッチ回路１０は、転送ゲートのトランジ
スタがカットオフしているときに端子Ｘの電位を保持す
るのみで、最終段のインバ−タ回路の入力側の駆動は、
転送ゲ−トが開いているときに第１の直列回路の出力に
より直接なされる。そのため、ラッチ回路１０を構成す
る負性微分抵抗素子４及び５の電流レベルをラッチ動作
が保証されるかぎりにおいて極力小さくしても、回路全
体の動作速度は影響を受けない。
スタがカットオフしているときに端子Ｘの電位を保持す
るのみで、最終段のインバ−タ回路の入力側の駆動は、
転送ゲ−トが開いているときに第１の直列回路の出力に
より直接なされる。そのため、ラッチ回路１０を構成す
る負性微分抵抗素子４及び５の電流レベルをラッチ動作
が保証されるかぎりにおいて極力小さくしても、回路全
体の動作速度は影響を受けない。
【００２７】図２に転送ゲートが閉じているときのラッ
チ回路の動作図を示す。負性微分抵抗素子５の特性曲線
に、次段のインバータ回路の入力回路及びカットオフし
ている転送ゲートのトランジスタ３のリーク電流が重畳
される。ラッチ動作をするには、これらのリーク電流と
負性微分抵抗素子５のバレイ電流の和が負性微分抵抗素
子４のピーク電流よりも小さければ良い。換言すれば、
素子４及び５の電流レベルは前記のリ−ク電流レベルま
で小さくすることができ、ラッチ回路の消費電力は極め
て低く抑えることが可能となる。
チ回路の動作図を示す。負性微分抵抗素子５の特性曲線
に、次段のインバータ回路の入力回路及びカットオフし
ている転送ゲートのトランジスタ３のリーク電流が重畳
される。ラッチ動作をするには、これらのリーク電流と
負性微分抵抗素子５のバレイ電流の和が負性微分抵抗素
子４のピーク電流よりも小さければ良い。換言すれば、
素子４及び５の電流レベルは前記のリ−ク電流レベルま
で小さくすることができ、ラッチ回路の消費電力は極め
て低く抑えることが可能となる。
【００２８】図３に本発明の第２の実施例の回路図を示
す。図３において、図１及び図５と同じ記号は図１と図
５と同等の機能を果たすものである。この図３の回路に
おいては、第２の直列回路１６と、転送ゲート９と、ラ
ッチ回路１０と、バッファ回路１７とが、入力ＩＮと出
力ＯＵＴ４との間にこの順に接続されている。尚、図１
に示した第１の実施例の回路と同等部分の構成について
はその説明を省略するものとする。
す。図３において、図１及び図５と同じ記号は図１と図
５と同等の機能を果たすものである。この図３の回路に
おいては、第２の直列回路１６と、転送ゲート９と、ラ
ッチ回路１０と、バッファ回路１７とが、入力ＩＮと出
力ＯＵＴ４との間にこの順に接続されている。尚、図１
に示した第１の実施例の回路と同等部分の構成について
はその説明を省略するものとする。
【００２９】第２の直列回路１６は、素子電流の値を制
御できる制御端子を有した第３の負性微分抵抗素子１２
と、負性微分抵抗素子１３との直列接続構成であり、負
性微分抵抗素子１２の一端は直列接続点である出力端子
ＯＵＴ２に、他端は電源端子ＤＤ２に夫々接続されてい
る。また、負性微分抵抗素子１３の一端は直列接続点で
ある出力端子ＯＵＴ２に、他端は接地端子ＳＳ１に夫々
接続されている。そして、負性微分抵抗素子１２の制御
端子に入力端子ＩＮへの入力信号が供給されており、電
源端子ＤＤ１にはクロック信号ＣＬＫが印加されてい
る。
御できる制御端子を有した第３の負性微分抵抗素子１２
と、負性微分抵抗素子１３との直列接続構成であり、負
性微分抵抗素子１２の一端は直列接続点である出力端子
ＯＵＴ２に、他端は電源端子ＤＤ２に夫々接続されてい
る。また、負性微分抵抗素子１３の一端は直列接続点で
ある出力端子ＯＵＴ２に、他端は接地端子ＳＳ１に夫々
接続されている。そして、負性微分抵抗素子１２の制御
端子に入力端子ＩＮへの入力信号が供給されており、電
源端子ＤＤ１にはクロック信号ＣＬＫが印加されてい
る。
【００３０】バッファ回路１７は、ＦＥＴ素子１４を駆
動素子としディプリーション型ＦＥＴ素子１５を負荷素
子とした構成であり、ＦＥＴ素子１４の一端は回路出力
ＯＵＴ４に、他端は電源端子ＤＤ５に夫々接続されてい
る。また、ＦＥＴ素子１５の一端は回路出力ＯＵＴ４
に、他端は接地端子ＳＳ５に夫々接続されている。
動素子としディプリーション型ＦＥＴ素子１５を負荷素
子とした構成であり、ＦＥＴ素子１４の一端は回路出力
ＯＵＴ４に、他端は電源端子ＤＤ５に夫々接続されてい
る。また、ＦＥＴ素子１５の一端は回路出力ＯＵＴ４
に、他端は接地端子ＳＳ５に夫々接続されている。
【００３１】以下の説明では、負性微分抵抗素子１３，
４及び５として共鳴トンネルダイオード、負性微分抵抗
素子１２として共鳴トンネルダイオードとＦＥＴとの並
列接続構成、転送ゲートを構成する素子３及び素子１
４，１５としてＮチャンネルＦＥＴを、夫々用いた例に
ついて説明する。
４及び５として共鳴トンネルダイオード、負性微分抵抗
素子１２として共鳴トンネルダイオードとＦＥＴとの並
列接続構成、転送ゲートを構成する素子３及び素子１
４，１５としてＮチャンネルＦＥＴを、夫々用いた例に
ついて説明する。
【００３２】直列回路１６の端子ＤＤ２及び転送ゲート
のトランジスタ３の制御端子にクロック信号ＣＬＫが印
加されている。従来例で説明したように、クロック信号
の立ち上がりにおいて、入力と同相の信号が端子ＯＵＴ
２に出力される。クロック信号がハイになると転送ゲー
トが開き、端子ＯＵＴ２の電位がラッチ回路１０の端子
Ｘに伝送される。このときラッチ回路を構成する負性微
分抵抗素子４と５の電流レベルを、直列回路１６や転送
ゲート９を構成する素子のそれらよりも十分小さくする
ことにより、転送ゲートが開いている間は、ラッチ回路
の影響を受けずに、端子ＯＵＴ２に出力された電位が端
子Ｘに伝送される。
のトランジスタ３の制御端子にクロック信号ＣＬＫが印
加されている。従来例で説明したように、クロック信号
の立ち上がりにおいて、入力と同相の信号が端子ＯＵＴ
２に出力される。クロック信号がハイになると転送ゲー
トが開き、端子ＯＵＴ２の電位がラッチ回路１０の端子
Ｘに伝送される。このときラッチ回路を構成する負性微
分抵抗素子４と５の電流レベルを、直列回路１６や転送
ゲート９を構成する素子のそれらよりも十分小さくする
ことにより、転送ゲートが開いている間は、ラッチ回路
の影響を受けずに、端子ＯＵＴ２に出力された電位が端
子Ｘに伝送される。
【００３３】端子Ｘの電位は最終段のバッファ回路１７
を経て出力される。従来例で示したように、クロックが
ハイの間は、入力が変化しても端子ＯＵＴ２の電位は保
持される。端子ＯＵＴ２の電位が端子Ｘに伝送される
と、転送ゲートのトランジスタ３はカットオフ状態とな
る。次にクロックが立ち下がると、端子ＯＵＴ２はロー
レベルになるが、同時に転送ゲートの制御端子の電位も
ローレベルになり、転送ゲートのトランジスタはカット
オフ状態が続き、転送ゲートは閉じたままである。その
ため、端子Ｘの電位はラッチ回路１０により保持され続
ける。その結果、バッファ回路の出力は、クロックがロ
ーになっても以前の値を保持し続けることができ、本発
明の回路においてもポジティブエッジトリガ型のＤフリ
ップフロップが構成できることになる。
を経て出力される。従来例で示したように、クロックが
ハイの間は、入力が変化しても端子ＯＵＴ２の電位は保
持される。端子ＯＵＴ２の電位が端子Ｘに伝送される
と、転送ゲートのトランジスタ３はカットオフ状態とな
る。次にクロックが立ち下がると、端子ＯＵＴ２はロー
レベルになるが、同時に転送ゲートの制御端子の電位も
ローレベルになり、転送ゲートのトランジスタはカット
オフ状態が続き、転送ゲートは閉じたままである。その
ため、端子Ｘの電位はラッチ回路１０により保持され続
ける。その結果、バッファ回路の出力は、クロックがロ
ーになっても以前の値を保持し続けることができ、本発
明の回路においてもポジティブエッジトリガ型のＤフリ
ップフロップが構成できることになる。
【００３４】本回路構成においても、第１の実施例同
様、素子数が従来例に比べ少なく、８個で構成できる。
第１の実施例同様、本回路構成においてもラッチ回路１
０は転送ゲートのトランジスタがカットオフしていると
きに端子Ｘの電位を保持するのみで、最終段のバッファ
回路の入力側の駆動は、転送ゲ−トが開いているときに
第２の直列回路の出力により直接なされる。そのため、
ラッチ回路１０を構成する負性微分抵抗素子４及び５の
電流レベルをラッチ動作が保証されるかぎりにおいて極
力小さくしても、回路全体の動作速度は影響を受けな
い。これにより、ラッチ回路の消費電力は極めて低く抑
えることが可能となる。
様、素子数が従来例に比べ少なく、８個で構成できる。
第１の実施例同様、本回路構成においてもラッチ回路１
０は転送ゲートのトランジスタがカットオフしていると
きに端子Ｘの電位を保持するのみで、最終段のバッファ
回路の入力側の駆動は、転送ゲ−トが開いているときに
第２の直列回路の出力により直接なされる。そのため、
ラッチ回路１０を構成する負性微分抵抗素子４及び５の
電流レベルをラッチ動作が保証されるかぎりにおいて極
力小さくしても、回路全体の動作速度は影響を受けな
い。これにより、ラッチ回路の消費電力は極めて低く抑
えることが可能となる。
【００３５】本発明の第１及び第２の実施例において
は、ラッチ回路として２個の負性微分抵抗素子で形成す
る例を示したが、これ以外にも例えば、負性微分抵抗素
子と抵抗の組合せでも同様の機能が実現できる。
は、ラッチ回路として２個の負性微分抵抗素子で形成す
る例を示したが、これ以外にも例えば、負性微分抵抗素
子と抵抗の組合せでも同様の機能が実現できる。
【００３６】また、本発明の実施例においては、第１及
び第２の直列回路をクロック信号と同期した振動電圧で
駆動するため、クロック信号を直接、直列回路に印加し
たが、図４（ａ）及び（ｂ）に示すように、第１と第２
の直列回路の上側もしくは下側にＦＥＴ２１，２２を夫
々付加し、クロック信号をこれ等ＦＥＴ２１，２２の制
御ゲ−トに印加しても同様の動作が得られる。
び第２の直列回路をクロック信号と同期した振動電圧で
駆動するため、クロック信号を直接、直列回路に印加し
たが、図４（ａ）及び（ｂ）に示すように、第１と第２
の直列回路の上側もしくは下側にＦＥＴ２１，２２を夫
々付加し、クロック信号をこれ等ＦＥＴ２１，２２の制
御ゲ−トに印加しても同様の動作が得られる。
【００３７】さらに、本発明の第１及び第２の実施例に
おいては負性微分抵抗素子として共鳴トンネルダイオー
ドとＦＥＴを用いた例を示したが、共鳴トンネルダイオ
ードの代わりに他の負性微分抵抗素子、例えばバンド間
トンネルダイオードを用いても同様の回路が構成でき
る。さらに、電流の値を制御できる制御端子を有する負
性微分抵抗素子として、例えば、馬場による特願平３−
１９６３２１号明細書（特開平５−４１５２０号公報）
に開示のトンネルトランジスタを用いることも可能であ
る。
おいては負性微分抵抗素子として共鳴トンネルダイオー
ドとＦＥＴを用いた例を示したが、共鳴トンネルダイオ
ードの代わりに他の負性微分抵抗素子、例えばバンド間
トンネルダイオードを用いても同様の回路が構成でき
る。さらに、電流の値を制御できる制御端子を有する負
性微分抵抗素子として、例えば、馬場による特願平３−
１９６３２１号明細書（特開平５−４１５２０号公報）
に開示のトンネルトランジスタを用いることも可能であ
る。
【００３８】
【発明の効果】本発明の構成を用いることにより、従来
例に比べ、回路の素子数を低減でき、回路の占有面積に
して、約２０％程度縮小することができる。さらに素子
数の低減に伴い、低消費電力特性が得られるとともに、
配線遅延時間が低減され、高速動作も可能となる。
例に比べ、回路の素子数を低減でき、回路の占有面積に
して、約２０％程度縮小することができる。さらに素子
数の低減に伴い、低消費電力特性が得られるとともに、
配線遅延時間が低減され、高速動作も可能となる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の実施例を構成するラッチ回路の動作を説
明するための図である。
明するための図である。
【図３】本発明の第２の実施例の回路図である。
【図４】本発明の実施例の回路における振動電圧の印加
方式の例を示す図である。
方式の例を示す図である。
【図５】従来例を示す回路図である。
【図６】従来例及び本発明の第１の直列回路の動作を説
明するための図である。
明するための図である。
【図７】従来例における直列回路の動作を説明するため
の図である。
の図である。
１，２，４，５，７，１２，１３ 負性微分抵抗素子
３，６，１４，２１，２２ ＮチャンネルＦＥＴ
８，１６ 直列回路
９ 転送ゲ−ト
１０ ラッチ回路
１１ インバータ回路
１５ ディプリーション型ＮチャンネルＦＥＴ
１７ バッファ回路
ＣＬＫ クロック信号
ＩＮ データ入力端子
ＯＵＴ１，２ 直列回路の出力端子
ＯＵＴ３ インバータ回路の出力端子
ＯＵＴ４ バッファ回路の出力端子
Claims (11)
- 【請求項１】直列接続点において互いの一端同士が共通
接続された第１及び第２の負性微分抵抗素子からなり、
少なくとも前記第２の負性微分抵抗素子が素子電流の値
を制御可能な制御端子を有し、前記直列接続点が出力端
子とされた第１の直列回路と、 前記第１の直列回路の動作電源としてクロック信号に同
期した振動電圧を供給する振動電圧供給手段と、 ラッチ回路と、 前記第１の直列回路の出力端子と前記ラッチ回路との間
に設けられ、前記クロック信号によりオンオフ制御され
る転送ゲートと、 前記ラッチ回路に接続されたインバータ回路とを含み、 前記第２の負性微分抵抗素子の制御端子に入力信号を加
え、前記インバータ回路の出力を出力信号とすることを
特徴とするフリップフロップ回路。 - 【請求項２】 前記第１の負性微分抵抗素子は共鳴トン
ネルダイオードであることを特徴とする請求項１記載の
フリップフロップ回路。 - 【請求項３】 直列接続点において互いの一端同士が共
通接続された第３及び第４の負性微分抵抗素子からな
り、少なくとも前記第３の負性微分抵抗素子が素子電流
の値を制御可能な制御端子を有し、前記直列接続点が出
力端子とされた第２の直列回路と、 前記第２の直列回路の動作電源としてクロック信号に同
期した振動電圧を供給する振動電圧供給手段と、 ラッチ回路と、 前記第２の直列回路の出力端子と前記ラッチ回路との間
に設けられ、前記クロック信号によりオンオフ制御され
る転送ゲートと、 前記ラッチ回路に接続されたバッファ回路とを含み、 前記第３の負性微分抵抗素子の制御端子に入力信号を加
え、前記バッファ回路の出力を出力信号とすることを特
徴とするフリップフロップ回路。 - 【請求項４】 前記第４の負性微分抵抗素子は共鳴トン
ネルダイオードであることを特徴とする請求項３記載の
フリップフロップ回路。 - 【請求項５】 前記ラッチ回路は、基準電位と電源電位
との間に直列接続された第５及び第６の負性微分抵抗素
子からなることを特徴とする請求項１〜４いずれか記載
のフリップフロップ回路。 - 【請求項６】 前記第２の負性微分抵抗素子は共鳴トン
ネルダイオードとＦＥＴ素子の並列接続構成であること
を特徴とする請求項１または２記載のフリップフロップ
回路。 - 【請求項７】 前記第３の負性微分抵抗素子は共鳴トン
ネルダイオードとＦＥＴ素子の並列接続構成であること
を特徴とする請求項３または４記載のフリップフロップ
回路。 - 【請求項８】 前記振動電圧供給手段は、前記第１の直
列回路の動作電源として直接この等直列回路の電源端子
に前記クロック信号を供給するようにしたことを特徴と
する請求項１，２，６いずれか記載のフリップフロップ
回路。 - 【請求項９】 前記振動電圧供給手段は、前記第２の直
列回路の動作電源として直接この直列回路の電源端子に
前記クロック信号を供給するようにしたことを特徴とす
る請求項３，４，７いずれか記載のフリップフロップ回
路。 - 【請求項１０】 前記振動電圧供給手段は、前記クロッ
ク信号に同期してオンオフ制御されるＦＥＴ素子を介し
て前記第１の直列回路の動作電源を供給するようにした
ことを特徴とする請求項１，２，６，８いずれか記載の
フリップフロップ回路。 - 【請求項１１】 前記振動電圧供給手段は、前記クロッ
ク信号に同期してオンオフ制御されるＦＥＴ素子を介し
て前記第２の直列回路の動作電源を供給するようにした
ことを特徴とする請求項３，４，７，９いずれか記載の
フリップフロップ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12098799A JP3475851B2 (ja) | 1999-04-28 | 1999-04-28 | フリップフロップ回路 |
| US09/558,793 US6323708B1 (en) | 1999-04-28 | 2000-04-26 | Flip-flop circuit |
| DE60007218T DE60007218T2 (de) | 1999-04-28 | 2000-04-28 | Flip-flop-schaltkreis |
| EP00109053A EP1050964B1 (en) | 1999-04-28 | 2000-04-28 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12098799A JP3475851B2 (ja) | 1999-04-28 | 1999-04-28 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312136A JP2000312136A (ja) | 2000-11-07 |
| JP3475851B2 true JP3475851B2 (ja) | 2003-12-10 |
Family
ID=14799987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12098799A Expired - Fee Related JP3475851B2 (ja) | 1999-04-28 | 1999-04-28 | フリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6323708B1 (ja) |
| EP (1) | EP1050964B1 (ja) |
| JP (1) | JP3475851B2 (ja) |
| DE (1) | DE60007218T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US6724655B2 (en) | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| JP2003051184A (ja) | 2001-08-06 | 2003-02-21 | Nec Corp | メモリ装置 |
| US7453083B2 (en) | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6956262B1 (en) | 2001-12-21 | 2005-10-18 | Synopsys Inc. | Charge trapping pull up element |
| US6847562B2 (en) | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6864104B2 (en) | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6795337B2 (en) | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6912151B2 (en) | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
| US6980467B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6812084B2 (en) | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US6979580B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US7012833B2 (en) | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6806117B2 (en) | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6849483B2 (en) | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| JP4400619B2 (ja) * | 2004-08-27 | 2010-01-20 | 富士電機ホールディングス株式会社 | 論理回路 |
| DE102004047610B4 (de) * | 2004-09-30 | 2006-08-24 | Infineon Technologies Ag | Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor |
| KR100719310B1 (ko) * | 2005-09-23 | 2007-05-17 | 한국과학기술원 | 셋/리셋 래치 회로, 시미트 트리거 회로 및 셋/리셋 래치회로를 이용한 모바일 기반의 ｄ형 플립 플롭 회로와주파수 분배기 회로 |
| KR100642211B1 (ko) | 2005-12-06 | 2006-11-02 | 재단법인서울대학교산학협력재단 | 엔알지 모드 출력을 갖는 모바일 기반의 디형 플립플롭 |
| CN101453200B (zh) * | 2007-12-05 | 2010-08-18 | 中国科学院半导体研究所 | 共振隧穿二极管d触发器 |
| US8314765B2 (en) | 2008-06-17 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2228984C3 (de) * | 1972-06-14 | 1979-02-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung mit zwei gleichsinnig in Reihe geschalteten Tunneldioden |
| US4855617A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Schottky transistor logic floating latch flip-flop |
| FR2642227A1 (fr) * | 1989-01-24 | 1990-07-27 | Labo Electronique Physique | Dispositif semiconducteur integre incluant une bascule bistable |
| US5001371A (en) * | 1990-06-11 | 1991-03-19 | Motorola, Inc. | Meta-stable free flipflop |
| JPH04263510A (ja) * | 1991-02-18 | 1992-09-18 | Nec Corp | フリップフロップ回路 |
| US5140188A (en) * | 1991-03-19 | 1992-08-18 | Hughes Aircraft Company | High speed latching comparator using devices with negative impedance |
| US5313117A (en) * | 1991-07-22 | 1994-05-17 | Nippon Telegraph And Telephone Corporation | Semiconductor logic circuit using two n-type negative resistance devices |
| JP2773474B2 (ja) | 1991-08-06 | 1998-07-09 | 日本電気株式会社 | 半導体装置 |
| JP2970389B2 (ja) * | 1994-03-30 | 1999-11-02 | 日本電気株式会社 | フリップ・フロップ回路 |
| US5552738A (en) * | 1995-04-21 | 1996-09-03 | Texas Instruments Incorporated | High performance energy efficient push pull D flip flop circuits |
| US5767716A (en) * | 1995-09-26 | 1998-06-16 | Texas Instruments Incorporated | Noise insensitive high performance energy efficient push pull isolation flip-flop circuits |
| JP3469979B2 (ja) | 1995-12-12 | 2003-11-25 | 日本電信電話株式会社 | フリップ・フロップ回路 |
| JPH09232920A (ja) * | 1996-02-28 | 1997-09-05 | Nec Ic Microcomput Syst Ltd | フリップフロップ回路 |
| US5930323A (en) * | 1997-08-26 | 1999-07-27 | Texas Instruments Incorporation | Ultra fast shift register using resonant tunnel diodes |
-
1999
- 1999-04-28 JP JP12098799A patent/JP3475851B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-26 US US09/558,793 patent/US6323708B1/en not_active Expired - Fee Related
- 2000-04-28 EP EP00109053A patent/EP1050964B1/en not_active Expired - Lifetime
- 2000-04-28 DE DE60007218T patent/DE60007218T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE60007218D1 (de) | 2004-01-29 |
| EP1050964B1 (en) | 2003-12-17 |
| DE60007218T2 (de) | 2004-09-02 |
| US6323708B1 (en) | 2001-11-27 |
| JP2000312136A (ja) | 2000-11-07 |
| EP1050964A3 (en) | 2002-02-06 |
| EP1050964A2 (en) | 2000-11-08 |
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Legal Events
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