JPH02170618A - 多ビット定電流出力回路を有する半導体集積回路 - Google Patents
多ビット定電流出力回路を有する半導体集積回路Info
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- JPH02170618A JPH02170618A JP32432888A JP32432888A JPH02170618A JP H02170618 A JPH02170618 A JP H02170618A JP 32432888 A JP32432888 A JP 32432888A JP 32432888 A JP32432888 A JP 32432888A JP H02170618 A JPH02170618 A JP H02170618A
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＥＤプリンター等に使用されるドライバー
ＩＣとしての多ビット定電流出力回路を有する半導体集
積回路に関する。
ＩＣとしての多ビット定電流出力回路を有する半導体集
積回路に関する。
従来、この種の多ビット定電流出力回路を有する半導体
集積回路は、第７図に示すように、クロック信号ＣＬＫ
に同期してデータ入力信号ＳＩＮを順次転送してデータ
出力信号ＳＯを出力するｎビットのシフトレジスタ回路
１と、シフトレジスタ回路１のデータをラッチ信号ＳＴ
Ｂの入力で取り込み一時記憶するｎビットのラッチ回路
２と、出力制御信号ＥＮＢに同期してｎビットの定電流
出力回路４をオン・オフ制御するゲート回路３と、夫々
ＬＥＤ等の負荷が接続される定電流出力端子Ｏ１〜Ｏｎ
を備えるｎビットの定電流出力回路４と、定電流出力回
路４のバイアス電圧を制御する基準電流を出力する基準
電流回路５とから概略構成されている。
集積回路は、第７図に示すように、クロック信号ＣＬＫ
に同期してデータ入力信号ＳＩＮを順次転送してデータ
出力信号ＳＯを出力するｎビットのシフトレジスタ回路
１と、シフトレジスタ回路１のデータをラッチ信号ＳＴ
Ｂの入力で取り込み一時記憶するｎビットのラッチ回路
２と、出力制御信号ＥＮＢに同期してｎビットの定電流
出力回路４をオン・オフ制御するゲート回路３と、夫々
ＬＥＤ等の負荷が接続される定電流出力端子Ｏ１〜Ｏｎ
を備えるｎビットの定電流出力回路４と、定電流出力回
路４のバイアス電圧を制御する基準電流を出力する基準
電流回路５とから概略構成されている。
この回路において、１ビット当たりのゲート回路３，１
ビット当たりの定電流出力回路４及び基準電流回路５の
具体的構成を、第８図に示す。基準電流回路５はロジッ
ク電源電圧ＶＯＯに電流制限抵抗ＲＬ を介して接続さ
れたＮチャネルＭＯ３ＦＥＴ５ａからなり、そのＦＥＴ
５ａのゲートＧとドレインＤとが短絡されており、基準
電圧Ａを生成するものである。定電流出力回路４は、出
力電源電圧Ｖｃｃで付勢された一対のＰチャネルＭＯ３
ＦＥＴ４ａ、４ｂからなるカレントミラー回路Ｍと、上
記基準電圧Ａを受けてカレントミラー回路Ｍのバイアス
電圧Ｂを動作電圧となすＮチャネルＭＯ３ＦＥＴ４ｃと
、論理値信号Ｃを受けて開閉動作しそのＨレベル入力に
よりバイアス電圧Ｂをロジック電源電圧ＶＯＯとなすＰ
チャネルＭＯ３ＦＥＴ４ｄとから構成されている。また
１ビット当たりのゲート回路３はラッチ回路２よりのデ
ータ信号Ｄ＋ と出力制御信号ＥＮＢを入力として上
記論理値信号Ｃを出力するＮＯＲゲー）Ｇｉ からな
る。なお、Ｏｉは定電流出力端子である。
ビット当たりの定電流出力回路４及び基準電流回路５の
具体的構成を、第８図に示す。基準電流回路５はロジッ
ク電源電圧ＶＯＯに電流制限抵抗ＲＬ を介して接続さ
れたＮチャネルＭＯ３ＦＥＴ５ａからなり、そのＦＥＴ
５ａのゲートＧとドレインＤとが短絡されており、基準
電圧Ａを生成するものである。定電流出力回路４は、出
力電源電圧Ｖｃｃで付勢された一対のＰチャネルＭＯ３
ＦＥＴ４ａ、４ｂからなるカレントミラー回路Ｍと、上
記基準電圧Ａを受けてカレントミラー回路Ｍのバイアス
電圧Ｂを動作電圧となすＮチャネルＭＯ３ＦＥＴ４ｃと
、論理値信号Ｃを受けて開閉動作しそのＨレベル入力に
よりバイアス電圧Ｂをロジック電源電圧ＶＯＯとなすＰ
チャネルＭＯ３ＦＥＴ４ｄとから構成されている。また
１ビット当たりのゲート回路３はラッチ回路２よりのデ
ータ信号Ｄ＋ と出力制御信号ＥＮＢを入力として上
記論理値信号Ｃを出力するＮＯＲゲー）Ｇｉ からな
る。なお、Ｏｉは定電流出力端子である。
出力制御信号ＥＮＢがＨレベルの場合、データ信号Ｄｉ
の如何にかかわらず、ＮＯＲゲー）Ｇｉの出力たる論理
値信号ＣはＬレベルとなる。このため、定電流出力回路
４内のＰチャネルＭＯ３ＦＥＴ４ｄがオン状態となり、
これによりＮチャネルＭＯ３ＦＥＴ４ｃの出力たるバイ
アス電圧Ｂがロジック電源電圧ＶＯＯ側即ちＨレベルに
プルアップされるので、カレントミラー回路Ｍがオフ状
態となり、定電流出力端子Ｏ１から負荷（図示せず）に
対する電流が遮断される。
の如何にかかわらず、ＮＯＲゲー）Ｇｉの出力たる論理
値信号ＣはＬレベルとなる。このため、定電流出力回路
４内のＰチャネルＭＯ３ＦＥＴ４ｄがオン状態となり、
これによりＮチャネルＭＯ３ＦＥＴ４ｃの出力たるバイ
アス電圧Ｂがロジック電源電圧ＶＯＯ側即ちＨレベルに
プルアップされるので、カレントミラー回路Ｍがオフ状
態となり、定電流出力端子Ｏ１から負荷（図示せず）に
対する電流が遮断される。
一方、出力制御信号ＥＮＢがＬレベルの場合に限り、デ
ータ信号ＤｉのＨレベル／ヒレベルにより定電流出力が
制御される。即ち、データ信号（Ｊ）ｉがＬレベルのと
きは、ＮＯＲゲートＧｉの出力たる論理値信号ＣはＨレ
ベルとなり、ＰチャネルＭＯ３ＦＥＴ４ｄがオン状態と
なる。このため、ＮチャネルＭＯ３ＦＥＴ４ｃの出力た
るバイアス１圧Ｂは、基準電流回路５から出力される基
準電圧へに基づいて動作電圧となるので、カレントミラ
ー回路Ｍがオン状態となり゛、定電流出力端子Ｏｉから
定電流が出力される。また、データ信号Ｄｉがト（レベ
ルのときには、論理値信号ＣがＬレベルとなるから、出
力制御信号ＥＮＢがＨレベルの場合と同様にカレントミ
ラー回路Ｍがオフ状態、となる。
ータ信号ＤｉのＨレベル／ヒレベルにより定電流出力が
制御される。即ち、データ信号（Ｊ）ｉがＬレベルのと
きは、ＮＯＲゲートＧｉの出力たる論理値信号ＣはＨレ
ベルとなり、ＰチャネルＭＯ３ＦＥＴ４ｄがオン状態と
なる。このため、ＮチャネルＭＯ３ＦＥＴ４ｃの出力た
るバイアス１圧Ｂは、基準電流回路５から出力される基
準電圧へに基づいて動作電圧となるので、カレントミラ
ー回路Ｍがオン状態となり゛、定電流出力端子Ｏｉから
定電流が出力される。また、データ信号Ｄｉがト（レベ
ルのときには、論理値信号ＣがＬレベルとなるから、出
力制御信号ＥＮＢがＨレベルの場合と同様にカレントミ
ラー回路Ｍがオフ状態、となる。
しかしながら、上記の定電流出力回路を有する半導体集
積回路にあっては、次の問題点がある。
積回路にあっては、次の問題点がある。
■ＰチャネルＭＯ３ＦＥＴ４ｄのオフ状態ではバイアス
電圧Ｂは動作電圧（Ｌレベル）であるが、出力制御信号
ＥＮＢがＨレベルに立ち上がり、ＰチャネルＭＯ５ＦＥ
Ｔ４ｄがオン状態になると、バイアス電圧Ｂが強制的に
ロジック電源電圧ＶＯＯ（Ｈレベル）側にプルアップさ
れ、カレントミラー回路Ｍがオフ状態になると共に、そ
れ以前に比してＰチャネルＭＯ３ＦＥＴ４ｄを介してＮ
ｌヤネルＭＯ３ＦＥＴ４ｃに向かう過大な貫通電流が流
れることになる。
電圧Ｂは動作電圧（Ｌレベル）であるが、出力制御信号
ＥＮＢがＨレベルに立ち上がり、ＰチャネルＭＯ５ＦＥ
Ｔ４ｄがオン状態になると、バイアス電圧Ｂが強制的に
ロジック電源電圧ＶＯＯ（Ｈレベル）側にプルアップさ
れ、カレントミラー回路Ｍがオフ状態になると共に、そ
れ以前に比してＰチャネルＭＯ３ＦＥＴ４ｄを介してＮ
ｌヤネルＭＯ３ＦＥＴ４ｃに向かう過大な貫通電流が流
れることになる。
■この貫通電流は、定電流出力回路４のスイッチング時
間を速くする必要上、カレントミラー回路のオン状態に
おけるＰチャネルＭＯ３ＦＥＴ４ａを介してＮチャネル
ＭＯ３ＦＥＴ４ｃに向かって流れる電流（動作電流）よ
り大きく、通常１０倍程度の大きさに設定されている。
間を速くする必要上、カレントミラー回路のオン状態に
おけるＰチャネルＭＯ３ＦＥＴ４ａを介してＮチャネル
ＭＯ３ＦＥＴ４ｃに向かって流れる電流（動作電流）よ
り大きく、通常１０倍程度の大きさに設定されている。
■出力制御信号ＥＮＢはデータ信号Ｄ１ に優先して
定電流出力回路４の能動を制御するもので、駆動される
ＬＥＤ等の負荷の特性にもよるが、通常デユーティ比（
出力制御信号ＥＮＢのＬレベル期間／出力制御信号ＥＮ
Ｂの周期）は３０％〜５０％程度であるから、出力制御
信号ＥＮＢのＨレベル期間は全体の５０％〜７０％で、
その期間中は過大な貫通電流がＮチャネルＭＯ３ＦＥＴ
４ｃに流れている。
定電流出力回路４の能動を制御するもので、駆動される
ＬＥＤ等の負荷の特性にもよるが、通常デユーティ比（
出力制御信号ＥＮＢのＬレベル期間／出力制御信号ＥＮ
Ｂの周期）は３０％〜５０％程度であるから、出力制御
信号ＥＮＢのＨレベル期間は全体の５０％〜７０％で、
その期間中は過大な貫通電流がＮチャネルＭＯ３ＦＥＴ
４ｃに流れている。
■また、このような貫通電流が流れる１ビット当たりの
定電流出力回路を多ビット（多出力）集積化した半導体
集積回路にふいては、非常に大きな消費電流の浪費を余
儀なくされている。
定電流出力回路を多ビット（多出力）集積化した半導体
集積回路にふいては、非常に大きな消費電流の浪費を余
儀なくされている。
そこで、本発明の課題は、ＮチャネルＭＯ３ＦＥＴ４ｃ
の貫通電流を防止することによって、消費電流を低減し
得る多ビット定電流出力回路を有する半導体集積回路を
提供することにある。
の貫通電流を防止することによって、消費電流を低減し
得る多ビット定電流出力回路を有する半導体集積回路を
提供することにある。
上記課題を解決するために、本発明の講じた手段は、１
ビット当たりの定電流出力回路において、スイッチング
能動手段〈Ｐチャネル間Ｏ８ＦＥＴ４ｄなど）の開成に
際し、出力制御信号（ＥＮＢ）。
ビット当たりの定電流出力回路において、スイッチング
能動手段〈Ｐチャネル間Ｏ８ＦＥＴ４ｄなど）の開成に
際し、出力制御信号（ＥＮＢ）。
データ信号（Ｄｌ）又はこれらに基づく論理値信号（Ｃ
）を用いて電流制限能動手段（ＮチャネルＭＯ３ＦＥＴ
４ｃなど）を直接開成せしめる制御手段（ＮチャネルＭ
Ｏ３ＦＥＴ６．）ランスミッションゲートＴＧＩなど）
を付加したものである。
）を用いて電流制限能動手段（ＮチャネルＭＯ３ＦＥＴ
４ｃなど）を直接開成せしめる制御手段（ＮチャネルＭ
Ｏ３ＦＥＴ６．）ランスミッションゲートＴＧＩなど）
を付加したものである。
また、別の解決手段としては、スイッチング能動手段の
開成に際し、これと電流制限能動手段とを切り離す開閉
手段（ＮチャネルＭＯ５ＦＥＴ１２゜トランスミッショ
ンゲー）Ｔ０２など）を付加したものである。
開成に際し、これと電流制限能動手段とを切り離す開閉
手段（ＮチャネルＭＯ５ＦＥＴ１２゜トランスミッショ
ンゲー）Ｔ０２など）を付加したものである。
かかる制御手段を設けた場合には、論理値信号の一方の
レベル入力によりカレントミラー回路のバイアス電圧が
非動作電圧に切り換え設定され、カレントミラー回路が
オフ状態になるが、その際同時に制御手段により制御さ
れる電流制限能動手段自体が開成されるので、これに向
かうべきスイッチング能動手段からの貫通電流が遮断さ
れる。
レベル入力によりカレントミラー回路のバイアス電圧が
非動作電圧に切り換え設定され、カレントミラー回路が
オフ状態になるが、その際同時に制御手段により制御さ
れる電流制限能動手段自体が開成されるので、これに向
かうべきスイッチング能動手段からの貫通電流が遮断さ
れる。
また、開閉手段を設けた場合には、電流制限能動手段自
体でなく、これとスイッチング能動手段との接続が切り
離されるので、やはり電流制限能動手段への貫通電流が
遮断される。
体でなく、これとスイッチング能動手段との接続が切り
離されるので、やはり電流制限能動手段への貫通電流が
遮断される。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明に係る多ビット定電流出力回路を有す
る半導体集積回路の第１実施例の全体構成を示すブロッ
ク回路図である。ｌはクロック信号ＣＬＫに同期してデ
ータ入力信号ＳＩＮを順次転送してデータ出力信号ＳＯ
を出力するｎビットのシフトレジスタ回路、２はシフト
レジスタ回路ｌのデータをラッチ信号ＳＴＢの入力で取
り込み一時記憶するｎビットのラッチ回路、３は出力側
（和信号ＥＮＢに同期してｎビットの定電流出力回路４
をオン・オフ制御するゲート回路で、ｎ個のＮＯＲゲー
トＧｌ〜Ｇｎで構成されている。４は夫々ＬＥＤ等の負
荷が接続される定電流出力端子Ｏ！〜Ｏｎを備えるｎビ
ットの定電流出力回路、５は定電流出力回路４のバイア
ス電圧Ｂを制御する基準電流回路、６は基準電流回路４
のゲート電圧を制御して定電流出力回路４のＮチャネル
ＭＯ３ＦＥＴ４ｃを開成させる制御手段としてのＮチャ
ネルＭＯ３ＦＥＴである。
る半導体集積回路の第１実施例の全体構成を示すブロッ
ク回路図である。ｌはクロック信号ＣＬＫに同期してデ
ータ入力信号ＳＩＮを順次転送してデータ出力信号ＳＯ
を出力するｎビットのシフトレジスタ回路、２はシフト
レジスタ回路ｌのデータをラッチ信号ＳＴＢの入力で取
り込み一時記憶するｎビットのラッチ回路、３は出力側
（和信号ＥＮＢに同期してｎビットの定電流出力回路４
をオン・オフ制御するゲート回路で、ｎ個のＮＯＲゲー
トＧｌ〜Ｇｎで構成されている。４は夫々ＬＥＤ等の負
荷が接続される定電流出力端子Ｏ！〜Ｏｎを備えるｎビ
ットの定電流出力回路、５は定電流出力回路４のバイア
ス電圧Ｂを制御する基準電流回路、６は基準電流回路４
のゲート電圧を制御して定電流出力回路４のＮチャネル
ＭＯ３ＦＥＴ４ｃを開成させる制御手段としてのＮチャ
ネルＭＯ３ＦＥＴである。
定電流出力回路４は、一対のＰチャネルＭＯ３ＦＥＴ４
ａ、４ｂからなるカレントミラー回路Ｍと、バイアス電
圧Ｂを動作電圧となすＮチャネルＭＯ３ＦＥＴ４ｃと、
論理値信号Ｃを受けて開閉動作し論理値信号ＣのＨレベ
ル入力により閉成するＰチャネルＭＯ５ＦＥＴ４ｄとか
ら構成されている。カレントミラー回路Ｍは出力電源電
圧Ｖｃｃで付勢されており、定電流出力端子０１を有す
る。
ａ、４ｂからなるカレントミラー回路Ｍと、バイアス電
圧Ｂを動作電圧となすＮチャネルＭＯ３ＦＥＴ４ｃと、
論理値信号Ｃを受けて開閉動作し論理値信号ＣのＨレベ
ル入力により閉成するＰチャネルＭＯ５ＦＥＴ４ｄとか
ら構成されている。カレントミラー回路Ｍは出力電源電
圧Ｖｃｃで付勢されており、定電流出力端子０１を有す
る。
基準電流回路５はロジック電源電圧ＶＤＤで付勢され、
電流制限抵抗ＲＬ を介して接続されたＮチャネルＭＯ
３ＦＥＴ５ａを有し、そのドレインＤとゲートＧとが接
続されている。
電流制限抵抗ＲＬ を介して接続されたＮチャネルＭＯ
３ＦＥＴ５ａを有し、そのドレインＤとゲートＧとが接
続されている。
開成用ＰチャネルＭＯ３ＦＥＴ６はドレインＤがＮチャ
ネルＭＯ３ＦＥＴ５ａ及びＮチャネルＭＯ３ＦＥＴ４
ＣのゲートＧに接続され、出力制御信号ＥＮＢをそのゲ
ートＧに受ける。なお、ＮチャネルＭＯ３ＦＥＴ５ａと
Ｎチャネル間Ｏ８ＦＥＴ４ｃとはカレントミラー回路を
構成している。
ネルＭＯ３ＦＥＴ５ａ及びＮチャネルＭＯ３ＦＥＴ４
ＣのゲートＧに接続され、出力制御信号ＥＮＢをそのゲ
ートＧに受ける。なお、ＮチャネルＭＯ３ＦＥＴ５ａと
Ｎチャネル間Ｏ８ＦＥＴ４ｃとはカレントミラー回路を
構成している。
次に、上記実施例の作用効果につき説明する。
出力制御信号ＥＮＢがＨレベルの場合、開成用Ｎチャネ
ルＭＯ５ＦＥＴ６はオン状態であり、ゲート電圧ＡはＬ
レベルで、ＮチャネルＭＯＳＦＥＴ４ａはオフ状態であ
る。一方、ＮＯＲゲート回路Ｇ１の出力たる論理値信号
Ｃはデータ信号Ｄｌの如何にかかわらずＬレベル状態で
あるので、Ｐチャネル間Ｏ３ＦＥＴ４ｄはオン状態であ
り、これによりバイアス電圧Ｂがロジック電源電圧ＶＤ
Ｄ側にプルアップされ、Ｈレベル状態となり、カレント
ミラー回路Ｍはオフ状態となる。しかしながら、この出
力制御信号ＥＮＢのＨレベル期間においては、Ｎチャネ
ルＭＯＳＦＥＴ４ａが開成されているので、Ｎチャネル
ＭＯＳＦＥＴ４ａにはＰチャネル間Ｏ３ＦＥＴ４ｄから
の貫通電流が流れない。
ルＭＯ５ＦＥＴ６はオン状態であり、ゲート電圧ＡはＬ
レベルで、ＮチャネルＭＯＳＦＥＴ４ａはオフ状態であ
る。一方、ＮＯＲゲート回路Ｇ１の出力たる論理値信号
Ｃはデータ信号Ｄｌの如何にかかわらずＬレベル状態で
あるので、Ｐチャネル間Ｏ３ＦＥＴ４ｄはオン状態であ
り、これによりバイアス電圧Ｂがロジック電源電圧ＶＤ
Ｄ側にプルアップされ、Ｈレベル状態となり、カレント
ミラー回路Ｍはオフ状態となる。しかしながら、この出
力制御信号ＥＮＢのＨレベル期間においては、Ｎチャネ
ルＭＯＳＦＥＴ４ａが開成されているので、Ｎチャネル
ＭＯＳＦＥＴ４ａにはＰチャネル間Ｏ３ＦＥＴ４ｄから
の貫通電流が流れない。
次に、出力制御信号ＥＮＢがＬレベルの場合には、開成
用ＮチャネルＭＯＳＦＥＴ６が開成されるため、Ｎチャ
ネルＭＯＳＦＥＴ５ａのゲート電圧がそのまま他方のＮ
チャネルＭＯＳＦＥＴ４ａのゲー）Ｇにゲート電圧Ａと
して印加されるので、ＮチャネルＭＯＳＦＥＴ４ａが開
成される。かかる状態において、データ信号ＤＩがＨレ
ベルであると、論理値信号ＣはＬレベルで、Ｐチャネル
間Ｏ３ＦＥＴ４ｄはオン状態であるので、バイアス電圧
ＢはＨレベルであり、貫通電流がＮチャネルＭＯＳＦＥ
Ｔ４ａに流れる。
用ＮチャネルＭＯＳＦＥＴ６が開成されるため、Ｎチャ
ネルＭＯＳＦＥＴ５ａのゲート電圧がそのまま他方のＮ
チャネルＭＯＳＦＥＴ４ａのゲー）Ｇにゲート電圧Ａと
して印加されるので、ＮチャネルＭＯＳＦＥＴ４ａが開
成される。かかる状態において、データ信号ＤＩがＨレ
ベルであると、論理値信号ＣはＬレベルで、Ｐチャネル
間Ｏ３ＦＥＴ４ｄはオン状態であるので、バイアス電圧
ＢはＨレベルであり、貫通電流がＮチャネルＭＯＳＦＥ
Ｔ４ａに流れる。
また、データ信号ＤＩがＬレベルであると、論理値信号
ＣがＨレベルであるので、Ｐチャネル間Ｏ３ＦＥＴ４ｄ
がオフ状態となり、バイアス電圧Ｂが動作電圧となって
カレントミラー回路Ｍの一方のＰチャネルＭＯ３ＦＥＴ
４ａに電流が流れ、これにより定電流出力端子０１ か
ら負荷に対１．て定電流が供給される。
ＣがＨレベルであるので、Ｐチャネル間Ｏ３ＦＥＴ４ｄ
がオフ状態となり、バイアス電圧Ｂが動作電圧となって
カレントミラー回路Ｍの一方のＰチャネルＭＯ３ＦＥＴ
４ａに電流が流れ、これにより定電流出力端子０１ か
ら負荷に対１．て定電流が供給される。
この実施例によれば、出力制御信号Ｅ Ｎ Ｂ ｆＪ（
Ｉ、レベルでデータ信号Ｄ１ がＨレベルの期間のみＮ
チャネルＭＯＳＦＥＴ４ａに貫通電流が流れるものの、
出力制御信号ＥＮＢがＨレベルの期間においては貫通電
流が一切流れない。貫通電流が流れるのは、出力制御信
号ＥＮＢがＬレベルでテ゛−タ信号ＤＩ〜ＤｎがＨレベ
ルの期間であるが、データ信号ＤＩ−ＤｎのうちＨとＬ
のものが半分ずつであるとすれば、制御信号ＥＮＢの１
周期中平均（、て１５％程度であり、制御信号ＥＮＢが
Ｈレベルの期間は、その周期中５０〜７０％を占め、貫
通電流は流れないのであるから、電力消費を大幅に低減
することができる。
Ｉ、レベルでデータ信号Ｄ１ がＨレベルの期間のみＮ
チャネルＭＯＳＦＥＴ４ａに貫通電流が流れるものの、
出力制御信号ＥＮＢがＨレベルの期間においては貫通電
流が一切流れない。貫通電流が流れるのは、出力制御信
号ＥＮＢがＬレベルでテ゛−タ信号ＤＩ〜ＤｎがＨレベ
ルの期間であるが、データ信号ＤＩ−ＤｎのうちＨとＬ
のものが半分ずつであるとすれば、制御信号ＥＮＢの１
周期中平均（、て１５％程度であり、制御信号ＥＮＢが
Ｈレベルの期間は、その周期中５０〜７０％を占め、貫
通電流は流れないのであるから、電力消費を大幅に低減
することができる。
第２図は、本発明の第２実施例における要部を示す回路
図である。なお、第２図において第１図に示す部分と同
一部分には同一参照符号を付し、その説明を省略する。
図である。なお、第２図において第１図に示す部分と同
一部分には同一参照符号を付し、その説明を省略する。
第１実施例と異なる点は、開成用ＮチャネルＭＯ５ＦＥ
Ｔ６自体の貫通電流を防止するために、制御回路７にお
いて、ＰチャネルＭｏ Ｓ Ｆ ＥＴ ８ ａとＮチャ
ネルＭＯ５ＦＥＴ８ｂとがソース及びドレインで夫々共
通接続されたトランスミッションゲートＴＧＩ とイ
ンバータ９とを設けたところにある。
Ｔ６自体の貫通電流を防止するために、制御回路７にお
いて、ＰチャネルＭｏ Ｓ Ｆ ＥＴ ８ ａとＮチャ
ネルＭＯ５ＦＥＴ８ｂとがソース及びドレインで夫々共
通接続されたトランスミッションゲートＴＧＩ とイ
ンバータ９とを設けたところにある。
出力制御信号ＥＮＢがＨレベルの場合、開成用Ｎチャネ
ルＭＯＳＦＥＴ６がオン状態となるが、トランスミッシ
ョンゲートＴＧＩ のＰチャネルＭＯ３ＦＥＴ８ａが
オフ状態となると共に、インバータ９の出力がＬレベル
状態であるので、ＮチャネルＭＯ３ＦＥＴａｂもオフ状
態となり、閉成用ＮチャネルＭＯ３ＦＥＴ６には貫通電
流が流れない。逆に、出力制御信号ＥＮＢがＬレベルの
場合、開成用ＮチャネルＭＯ５ＦＥＴ６がオフ状態にな
ると共に、トランスミッションゲートＴＧＩ がオン
状態となるので、基準電圧ＡがＮチャネル間Ｏ３ＦＥＴ
４Ｃに印加してこれがオン状態となる。
ルＭＯＳＦＥＴ６がオン状態となるが、トランスミッシ
ョンゲートＴＧＩ のＰチャネルＭＯ３ＦＥＴ８ａが
オフ状態となると共に、インバータ９の出力がＬレベル
状態であるので、ＮチャネルＭＯ３ＦＥＴａｂもオフ状
態となり、閉成用ＮチャネルＭＯ３ＦＥＴ６には貫通電
流が流れない。逆に、出力制御信号ＥＮＢがＬレベルの
場合、開成用ＮチャネルＭＯ５ＦＥＴ６がオフ状態にな
ると共に、トランスミッションゲートＴＧＩ がオン
状態となるので、基準電圧ＡがＮチャネル間Ｏ３ＦＥＴ
４Ｃに印加してこれがオン状態となる。
第３図は、本発明の第３実施例の要部を示す回路図であ
る。なお、第３図において第２図に示す部分と同一部分
には同一参照符号を付ｊ１、その説明を省略する。
る。なお、第３図において第２図に示す部分と同一部分
には同一参照符号を付ｊ１、その説明を省略する。
この実施例における開成用ＮチャネルＭ ＯＳ ＦＥＴ
６はデータ信号ＤＩ によってオン・オフ制御される
。即ち、データ信号ＤｉのＨレベル状態では開成用Ｎチ
ャネルＭＯ３ＦＥＴ６がオン状態となるので、その際、
Ｐチャネル間Ｏ３ＦＥＴ４ｄがオン状態（論理値信号Ｃ
がＬレベル）のときでも、ＮチャネルＭＯＳＦＥＴ４ａ
には貫通電流は流れない。一方、論理値信号ＣがＬレベ
ルでＰチャネルＭＯ５ＦＥＴ４ｄがオン状態にあり、デ
ータ信号ＤｉがＬレベルの場合には、ＮチャネルＭ０５
ＦＥＴ４ｃがオン状態にあるので、これに貫通電流が流
れる。この実施例は出力制御信号ＥＮＢのデユーティ比
が比較的小さい場合に好適である。出力制御信号ＥＮＢ
のＨレベル期間の半分程度の時間に亘り貫通電流が流れ
るだけだからである。
６はデータ信号ＤＩ によってオン・オフ制御される
。即ち、データ信号ＤｉのＨレベル状態では開成用Ｎチ
ャネルＭＯ３ＦＥＴ６がオン状態となるので、その際、
Ｐチャネル間Ｏ３ＦＥＴ４ｄがオン状態（論理値信号Ｃ
がＬレベル）のときでも、ＮチャネルＭＯＳＦＥＴ４ａ
には貫通電流は流れない。一方、論理値信号ＣがＬレベ
ルでＰチャネルＭＯ５ＦＥＴ４ｄがオン状態にあり、デ
ータ信号ＤｉがＬレベルの場合には、ＮチャネルＭ０５
ＦＥＴ４ｃがオン状態にあるので、これに貫通電流が流
れる。この実施例は出力制御信号ＥＮＢのデユーティ比
が比較的小さい場合に好適である。出力制御信号ＥＮＢ
のＨレベル期間の半分程度の時間に亘り貫通電流が流れ
るだけだからである。
第４図は、本発明の第４実施例の要部を示すブロック回
路図である。
路図である。
この実施例においては、ゲート回路３をＯＲゲート３ａ
で構成し、その出力をＮチャネルＭＯＳＦＥＴ６に加え
ると共に、インバータｌＯを介した出力を論理値信号Ｃ
とするもので、ＯＲゲート３ａとインバータ１０とは実
質的なＮＯＲゲートを構成しており、論理値信号Ｃは上
記各実施例の場合と同様である。ＯＲアゲ−３ａの出力
は、出力制御信号ＥＮＢがＨレベルの場合又はデータ信
号ＤｉがＨレベルの場合にＨレベルとなる。 したがっ
て、いずれの場合でもＮチャネルＭＯＳＦＥＴ６がオン
状態となるため、ＮチャネルＭＯ３ＦＥＴ ４ ｃには
すべての期間において貫通電流が一切流れない。
で構成し、その出力をＮチャネルＭＯＳＦＥＴ６に加え
ると共に、インバータｌＯを介した出力を論理値信号Ｃ
とするもので、ＯＲゲート３ａとインバータ１０とは実
質的なＮＯＲゲートを構成しており、論理値信号Ｃは上
記各実施例の場合と同様である。ＯＲアゲ−３ａの出力
は、出力制御信号ＥＮＢがＨレベルの場合又はデータ信
号ＤｉがＨレベルの場合にＨレベルとなる。 したがっ
て、いずれの場合でもＮチャネルＭＯＳＦＥＴ６がオン
状態となるため、ＮチャネルＭＯ３ＦＥＴ ４ ｃには
すべての期間において貫通電流が一切流れない。
第５図は、本発明の第５実施例の要部を示す回路図であ
る。なお、第５図において第１図に示す部分と同一部分
には同一参照符号を付し、その説明を省略する。
る。なお、第５図において第１図に示す部分と同一部分
には同一参照符号を付し、その説明を省略する。
この実施例においては、ＰチャネルＭＯＳＦＥＴ４ｄと
ＮチャネルＭＯＳＦＥＴ４ｃとの間に回路開成用Ｎチャ
ネルＭＯ３ＦＥＴ１２が直列接続されており、そのゲー
トＧには論理値信号Ｃが印加される。
ＮチャネルＭＯＳＦＥＴ４ｃとの間に回路開成用Ｎチャ
ネルＭＯ３ＦＥＴ１２が直列接続されており、そのゲー
トＧには論理値信号Ｃが印加される。
論理値信号ＣがＬレベルの場合（出力制御信号ＥＮＢが
Ｈレベルの場合又はデータ信号Ｄｉ がＨレベルの場
合）に、ＰチャネルＭＯＳＦＥＴ４ｄがオン状態となる
が、この時、回路開成用ＮチャネルＭＯ５ＦＥＴ１２が
オフ状態となり、ＰチャネルＭＯＳＦＥＴ４ｄとＮチャ
ネルＭＯＳＦＥＴ４ｃの接続が断たれるので、Ｎチャネ
ルＭＯＳＦＥＴ４ｃへは貫通電流が流れない。一方、出
力制御信号ＥＮＢがＬレベルで且つデータ信号［）＋
がＬレベルの場合、論理値信号ＣがＨレベルとなるので
、ＰチャネルＭＯＳＦＥＴ４ｄがオフ状態となると共に
、回路開成用ＮチャネルＭＯ３ＦＥＴ１２がオン状暫と
なり、これにより、バイアス電圧Ｂが動作電圧となって
定電流出力端子Ｑｉ から定電流が負荷に対して供給
される。
Ｈレベルの場合又はデータ信号Ｄｉ がＨレベルの場
合）に、ＰチャネルＭＯＳＦＥＴ４ｄがオン状態となる
が、この時、回路開成用ＮチャネルＭＯ５ＦＥＴ１２が
オフ状態となり、ＰチャネルＭＯＳＦＥＴ４ｄとＮチャ
ネルＭＯＳＦＥＴ４ｃの接続が断たれるので、Ｎチャネ
ルＭＯＳＦＥＴ４ｃへは貫通電流が流れない。一方、出
力制御信号ＥＮＢがＬレベルで且つデータ信号［）＋
がＬレベルの場合、論理値信号ＣがＨレベルとなるので
、ＰチャネルＭＯＳＦＥＴ４ｄがオフ状態となると共に
、回路開成用ＮチャネルＭＯ３ＦＥＴ１２がオン状暫と
なり、これにより、バイアス電圧Ｂが動作電圧となって
定電流出力端子Ｑｉ から定電流が負荷に対して供給
される。
この実施例によれば、ＮチャネルＭＯＳＦＥＴ４Ｃの貫
通電流を完全に防止でと、しかも回路構成が簡素であり
、高密度集積化に寄与する。
通電流を完全に防止でと、しかも回路構成が簡素であり
、高密度集積化に寄与する。
第６図は、本発明の第６実施例の要部を示す回路図であ
る。
る。
この実施例においては、ＮチャネルＭＯＳ Ｆ ＥＴ４
ＧとＰチャネルＭＯ３ＦＥ４４ｄとの接続を開成する手
段として、トランスミッションゲートＴＧ２とインバー
タ１４が設けられている。 トランスミッシンヨンゲー
）ＴＧ２ はＰチャネルＭＯ５ＦＥＴ１２ａとＮチャネ
ルＭＯ３ＦＥＴ１２ｂとから構成されＮヂャネルＭＯ５
ＦＥＴ１２ｂのゲートＧには論理値信号Ｃが加えられる
。インバータ１４の入力は論理値信号Ｃで、その出力は
ＰチャネルＭＯ３ＦＥＴ１２ａのゲートＧに加えられる
。
ＧとＰチャネルＭＯ３ＦＥ４４ｄとの接続を開成する手
段として、トランスミッションゲートＴＧ２とインバー
タ１４が設けられている。 トランスミッシンヨンゲー
）ＴＧ２ はＰチャネルＭＯ５ＦＥＴ１２ａとＮチャネ
ルＭＯ３ＦＥＴ１２ｂとから構成されＮヂャネルＭＯ５
ＦＥＴ１２ｂのゲートＧには論理値信号Ｃが加えられる
。インバータ１４の入力は論理値信号Ｃで、その出力は
ＰチャネルＭＯ３ＦＥＴ１２ａのゲートＧに加えられる
。
論理値信号ＣがＬレベルの場合、ＮチャネルＭＯ３ＦＥ
Ｔ１２ａがオフ状態になると共に、インバータ１４のＨ
レベルの出力が印加されるＮチャネルＭＯ３ＦＥＴ１２
ｂはオフ状態となるので、トランスミッションＴＧ２は
非導通となり、 これによりＰチャネルＭＯＳＦＥＴ４
ｄとＮチャネルＭＯＳＦＥＴ４ｃとは切り離されるので
、ＰチャネルＭＯＳＦＥＴ４ｄがオン状態であるにもか
かわらず、ＮチャネルＭＯＳＦＥＴ４ｃには貫通電流が
流れない。かかる場合、トランスミッションゲー）ＴＧ
２ の寄生容量によってＮチャネルＭＯＳＦＥＴ４ｃは
オン状態に保持される。論理値信号ＣがＨレベルに立ち
上がると、トランスミッションＴＧ２ がオン状態にな
ると共にＰチャネルＭＯＳＦＥＴ４ｄがオフ状態となる
が、それ以前からＮチャネルＭＯＳＦＥＴ４ｃがオン状
態で維持されているので、ＮチャネルＭＯＳＦＥＴ４ｃ
に速い応答性で電流が流れ、定電流が出力されることに
なる。
Ｔ１２ａがオフ状態になると共に、インバータ１４のＨ
レベルの出力が印加されるＮチャネルＭＯ３ＦＥＴ１２
ｂはオフ状態となるので、トランスミッションＴＧ２は
非導通となり、 これによりＰチャネルＭＯＳＦＥＴ４
ｄとＮチャネルＭＯＳＦＥＴ４ｃとは切り離されるので
、ＰチャネルＭＯＳＦＥＴ４ｄがオン状態であるにもか
かわらず、ＮチャネルＭＯＳＦＥＴ４ｃには貫通電流が
流れない。かかる場合、トランスミッションゲー）ＴＧ
２ の寄生容量によってＮチャネルＭＯＳＦＥＴ４ｃは
オン状態に保持される。論理値信号ＣがＨレベルに立ち
上がると、トランスミッションＴＧ２ がオン状態にな
ると共にＰチャネルＭＯＳＦＥＴ４ｄがオフ状態となる
が、それ以前からＮチャネルＭＯＳＦＥＴ４ｃがオン状
態で維持されているので、ＮチャネルＭＯＳＦＥＴ４ｃ
に速い応答性で電流が流れ、定電流が出力されることに
なる。
この実施例は、ＮチャネルＭＯＳＦＥＴ４ Ｃには全く
貫通電流が流れないので、電流消費を大幅に低減できる
ことは勿論、第５実施例の場合に比してスイッチング速
度が速いという利点がある。
貫通電流が流れないので、電流消費を大幅に低減できる
ことは勿論、第５実施例の場合に比してスイッチング速
度が速いという利点がある。
以上説明したように、本発明に係る多ビット定電流出力
回路を有する半導体集積回路は、カレントミラー回路の
バイア電圧を非動作電圧に切り換えて設定するスイッチ
ング能動手段の閉成に際し、出力制御信号、データ信号
又は論理値信号を用いて電流開眼能動手段を開成せしめ
る制御手段、又はスイッチング能動手段と電流制限手段
との接続を断つ開閉手段を設けた定電流出力回路を有す
るものであるから、スイッチング能動手段の閉成時にお
ける電流制限手段に向かう貫通電流が少なくとも部分的
に遮断されるので、従前に比して消費電流の相当の低減
を図ることができる。
回路を有する半導体集積回路は、カレントミラー回路の
バイア電圧を非動作電圧に切り換えて設定するスイッチ
ング能動手段の閉成に際し、出力制御信号、データ信号
又は論理値信号を用いて電流開眼能動手段を開成せしめ
る制御手段、又はスイッチング能動手段と電流制限手段
との接続を断つ開閉手段を設けた定電流出力回路を有す
るものであるから、スイッチング能動手段の閉成時にお
ける電流制限手段に向かう貫通電流が少なくとも部分的
に遮断されるので、従前に比して消費電流の相当の低減
を図ることができる。
第１図は、本発明に係る多ビット定電流出力回路を有す
る半導体集積回路の第１実施例の全体構成を示すブロッ
ク回路図である 第２図は、本発明の第２実施例の要部を示す回路図であ
る。 第３図は、本発明の第３実施例の要部を示す回路図であ
る。 第４図は、本発明の第４実施例の要部を示す回路図であ
る。 第５図は、本発明の第５実施例の要部を示す回路図であ
る。 第６図は、本発明の第６実施例の要部を示す回路図であ
る。 第７図は、従来の多ビット定電流出力回路を有する半導
体集積回路の概略的構成を示すブロック図である。 第８図は、従来の多ビット定電流出力回路を有する半導
体集積回路における定電流出力回路、基準電流回路及び
ゲート回路の具体的構成を示す回路図である。 ｌ シフトレジスタ回路、２ ラッチ回路、３ゲ一ト回
路、Ｇ１−Ｇｎ ＮＯＲゲート、４ 定電流出力回路
、Ｍ カレントミラー回路、４Ｃ電流制限能動手段とし
てのＮチャネルＭＯＳ Ｆ ＥＴ、４ｄ スイッチン
グ能動手段としてのＰチャネルＭＯ３ＦＥＴ、５・・基
準電流回路、６ 制御手段としてのＮチャネルＭＯＳＦ
ＥＴ、？・制御回路、ＴＧｌ トランスミッションゲー
ト、９゜１０、１４ インバータ、１２− 開閉手段
としてのＮチャネルＭＯ３ＦＥＴＳ ＴＧ２ 開閉手
段としてのトランスミッションゲート、ＥＮＢ 出力
制御信号、ＤＩ、 ＤＩ データ信号、Ｃ論理値信号
、へ基準電圧（ゲート電圧）、Ｂ・バイアス電圧、Ｏ１
〜Ｏｎ 定電流出力端子、Ｖｃｃ 出力電源電圧、
ＶＤＤ ロジック電源電圧。 Ｄｉデータ信号 ＴＧｌ ： ）−ランスミッションゲート９：インバー
タ ６：開成用Ｎ′ｆ−ヤネルＭＯ５ＦＥＴ第 図 Ｍカレントミラー回路 データ信号 ６：開成用ＮチャネルＭＯ５ＦＥＴ 第 図 Ｄ１データ信号 ＴＧｌ： トランスミッションゲート ９：インバータ ６：開成用ＮチャネルＭＯ５ＦＥＴ 第 図 Ｍカレントミラー回路 第 図 Ｍカレントミラー回路 Ｄ データ信号 第 図 第 図
る半導体集積回路の第１実施例の全体構成を示すブロッ
ク回路図である 第２図は、本発明の第２実施例の要部を示す回路図であ
る。 第３図は、本発明の第３実施例の要部を示す回路図であ
る。 第４図は、本発明の第４実施例の要部を示す回路図であ
る。 第５図は、本発明の第５実施例の要部を示す回路図であ
る。 第６図は、本発明の第６実施例の要部を示す回路図であ
る。 第７図は、従来の多ビット定電流出力回路を有する半導
体集積回路の概略的構成を示すブロック図である。 第８図は、従来の多ビット定電流出力回路を有する半導
体集積回路における定電流出力回路、基準電流回路及び
ゲート回路の具体的構成を示す回路図である。 ｌ シフトレジスタ回路、２ ラッチ回路、３ゲ一ト回
路、Ｇ１−Ｇｎ ＮＯＲゲート、４ 定電流出力回路
、Ｍ カレントミラー回路、４Ｃ電流制限能動手段とし
てのＮチャネルＭＯＳ Ｆ ＥＴ、４ｄ スイッチン
グ能動手段としてのＰチャネルＭＯ３ＦＥＴ、５・・基
準電流回路、６ 制御手段としてのＮチャネルＭＯＳＦ
ＥＴ、？・制御回路、ＴＧｌ トランスミッションゲー
ト、９゜１０、１４ インバータ、１２− 開閉手段
としてのＮチャネルＭＯ３ＦＥＴＳ ＴＧ２ 開閉手
段としてのトランスミッションゲート、ＥＮＢ 出力
制御信号、ＤＩ、 ＤＩ データ信号、Ｃ論理値信号
、へ基準電圧（ゲート電圧）、Ｂ・バイアス電圧、Ｏ１
〜Ｏｎ 定電流出力端子、Ｖｃｃ 出力電源電圧、
ＶＤＤ ロジック電源電圧。 Ｄｉデータ信号 ＴＧｌ ： ）−ランスミッションゲート９：インバー
タ ６：開成用Ｎ′ｆ−ヤネルＭＯ５ＦＥＴ第 図 Ｍカレントミラー回路 データ信号 ６：開成用ＮチャネルＭＯ５ＦＥＴ 第 図 Ｄ１データ信号 ＴＧｌ： トランスミッションゲート ９：インバータ ６：開成用ＮチャネルＭＯ５ＦＥＴ 第 図 Ｍカレントミラー回路 第 図 Ｍカレントミラー回路 Ｄ データ信号 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）多ビット定電流出力回路を有する半導体集積回路に
おいて、各定電流出力回路は、 基準電圧を受けてカレントミラー回路のバイアス電圧を
動作電圧に設定する電流制限能動手段と、出力制御信号
とデータ信号とに基づく論理値信号を受けて開閉動作し
その一方のレベル入力により閉成して該バイアス電圧を
非動作電圧に切り換えて設定するスイッチング能動手段
と、 該スイッチング能動手段の閉成に際し、該出力制御信号
、該データ信号又は該論理値信号を用いて該電流制限能
動手段を開成せしめる制御手段と、を含むことを特徴と
する多ビット定電流出力回路を有する半導体集積回路。 ２）多ビット定電流出力回路を有する半導体集積回路に
おいて、各定電流出力回路は、 基準電圧を受けてカレントミラー回路のバイアス電圧を
動作電圧に設定する電流制限能動手段と、出力制御信号
とデータ信号に基づく論理値信号を受けて開閉動作しそ
の一方のレベル入力により閉成して該バイアス電圧を非
動作電圧に切り換えて設定するスイッチング能動手段と
、 該スイッチング能動手段の閉成に際し、該出力制御信号
、該データ信号又は該論理値信号を用いて該スイッチン
グ能動手段と該電流制限能動手段との接続を断つ開閉手
段と、 を含むことを特徴とする多ビット定電流出力回路を有す
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32432888A JPH02170618A (ja) | 1988-12-22 | 1988-12-22 | 多ビット定電流出力回路を有する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32432888A JPH02170618A (ja) | 1988-12-22 | 1988-12-22 | 多ビット定電流出力回路を有する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170618A true JPH02170618A (ja) | 1990-07-02 |
Family
ID=18164562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32432888A Pending JPH02170618A (ja) | 1988-12-22 | 1988-12-22 | 多ビット定電流出力回路を有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170618A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006007763A (ja) * | 2004-05-27 | 2006-01-12 | Canon Inc | 記録ヘッド用基板、記録ヘッド、ヘッドカートリッジ、及び記録装置 |
| JP2006315346A (ja) * | 2005-05-13 | 2006-11-24 | Canon Inc | ヘッド基板、記録ヘッド、ヘッドカートリッジ、及び記録装置 |
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1988
- 1988-12-22 JP JP32432888A patent/JPH02170618A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006007763A (ja) * | 2004-05-27 | 2006-01-12 | Canon Inc | 記録ヘッド用基板、記録ヘッド、ヘッドカートリッジ、及び記録装置 |
| JP4681943B2 (ja) * | 2004-05-27 | 2011-05-11 | キヤノン株式会社 | 記録ヘッド用基板、インクジェット記録ヘッド、及びヘッドカートリッジ |
| JP2006315346A (ja) * | 2005-05-13 | 2006-11-24 | Canon Inc | ヘッド基板、記録ヘッド、ヘッドカートリッジ、及び記録装置 |
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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