CN1235423A - 具有休眠功能以及低功耗和小面积的半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路包括具有总电源线VCC、通过电源开关晶体管接到VCC的本地电源线QVCC,及总接地线VSS的电源电路,接在QVCC与VSS之间的低阈值逻辑电路和在VCC与VSS间的包含低阈值和高阈值输入部分的数据存储电路。为导引半导体集成电路的休眠方式,在低阈值逻辑电路与VSS之间、低阈值输入部分与VCC之间,以及低阈值输入部分与VSS之间接入方式开关晶体管。利用减小电路尺寸来保持低功率消耗。

Description

具有休眠功能以及低功耗和小面积的半导体集成电路
本发明涉及到一种具有休眠功能以及低功耗和小面积的半导体集成电路，尤其是涉及到一种包括具有一条总电源线，一条总接地线，以及一条本地电源线或本地接地线的电源电路的半导体集成电路，用于以较小面积低功率消耗工作。
大规模半导体集成电路(LSI)越来越需要在低电压电池驱动下长时间连续工作，这由便携式数据助理器的最近发展而得到促进。因此，一种结合在便携式数据助理器的LSI越来越需要工作于低功率消耗，以及在低电源电压下高速度操作。为了在降低电源电压而不降低工作速度的情况下使CMOS LSI(互补型金属氧化物大规模集成电路)工作，该CMOS LSI最好在用于CMOSFET(互补型金属氧化物半导体场效应晶体管)的降低的阈值电压下工作。然而众所周知，工作在降低阈值电压的COMSFET与具有高阈值的COMSFET相比对于穿透电流问题更可靠，该穿透电流导致较高的功率消耗。
专利公报JP-A-6-29834提出一种能够解决穿透电流问题的大规模集成电路，其中COMSFET工作于降低的功率消耗状态。参考图1，该大规模集成电路包括具有低阈值电压(Vth)的逻辑电路(组合逻辑电路)301和302，包括一个具有一个高阈值电压用于在逻辑电路301与302之间传输数据的数据存储电路(时序逻辑电路)303，和一个具有四条电源线的电源电路：一条总电源线VCC，一条本地电源线QVCC，一条总接地线VSS和一条本地接地线QVSS。
一个开关晶体管304接在总电源线VCC与本地电源线QVCC之间，而一个开关晶体管305接在总接地线VSS和本地接地线QVSS之间。为了提供电源低阈值电压逻辑电路301和302接在本地电源线QVCC与本地接地线QVSS之间，而为了提供电源高阈值数据存储电路303被接在总电源线VCC与总接地线VSS之间。
图2显示图1的LSI中低阈值逻辑电路301的输出级附近部分结构和高阈值数据存储电路303的详细结构。低阈值逻辑电路301的输出级是由包括一个P-MOS场效应晶体管(PMOSFET)312和一个N-MOS场效应晶体管(NMOSFET)112的CMOS反相门来实现。作为一个整体包括输出级CMOS反相门和用来驱动输出级CMOS反相门的反相门311，其连接在本地电源线QVCC与本地接地线QVSS之间。
在这个例子中数据存储电路303是由一个锁存电路实现。该锁存电路303包括一个低阈值反相门317，一对高阈值反相门316和318，一对低阈值传输门314和315，以及一对高阈值PMOS场效应晶体管319和NMOS场效应晶体管320。高阈值反相门316和318直接连在总电源线VCC与总接地线VSS之间。低阈值反相门317通过高阈值PMOS场效应晶体管319接到总电源线VCC，并且通过高阈值NMOS场效应晶体管320接到总接地线VSS。
在上述的常规LSI中，在休眠方式期间漏电流被高阈值开关晶体管304和305抑制，高阈值开关晶体管304和305被接在可能形成在低阈值逻辑电路中的漏电流通路中，从总电源线VCC到总接地线VSS之间。因为开关晶体管304和305通过大的电源电流，所以在此使用的开关晶体管304和305具有较大的控制极宽度。然而对于LSI讲，较大的控制极宽度或较大的晶体管尺寸就涉及大的芯片尺寸。
本发明的目的是提供能够减小芯片尺寸同时又保证一个低功率消耗的一种半导体集成电路，其功耗等同于在JP-A-6-29834中描述的常规半导体集成电路中的功率消耗。
本发明提供的一种半导体集成电路包括：一个包含一条第一总电源线，一条通过电源开关晶体管连接到第一总电源线的本地电源线，和一条第二电源线；接在本地电源线与第二总电源线之间并包括一个输出级的一低阈值逻辑电路；一个接在第一总电源线与第二总电源线之间的数据存储电路，该数据存储电路包括一个用于接收来自输出级的数据信号的低阈值输入部分和一个用来锁存由输入部分接收的数据信号的高阈值锁存部分，该电源电路还包括一个用来连接输出级和第二总电源线的第一方式开关晶体管，一个用来连接输入部分和第一总电源线的第二方式开关晶体管，和一个用来连接输入部分和第二电源线的第三方式开关晶体管，第一到第三方式开关晶体管的每个与电源开关晶体管都是由一个方式信号控制用于从第一和第二总电源线提供电源。
根据本发明的半导体集成电路，通过采用较小数量的电源线能获得等效于具有四根电源线的常规半导体集成电路的低功率消耗。
从下面参照附图的描述中，本发明上述的和其他的目的，特点及优点将更明显。
图1是一个常规半导体集成电路的方框示意图；
图2是一个图1中的半导体集成电路的一部分的详细电路图；
图3是一个根据本发明第一个实施例的半导体集成电路的方框示意图；
图4是一个图3的半导体集成电路的一部分的电路图；
图5是一个图3的半导体集成电路的信号时序图；
图6是一个根据本发明第二个实施例的半导体集成电路的方框示意图；
图7是一个图6的半导体集成电路的电路图；以及
图8是一个图6的半导体集成电路的信号时序图。
现在，参考附图更详细地描述本发明，其中类似组成元件用类似的参考标号表示。
参考图3，根据本发明第一个实施例的半导体集成电路包括具有低阈值电压(Vth)的逻辑电路(组合逻辑电路)101和102，一个数据存储电路(时序逻辑电路)103，它具有高的阈值电压，用于在逻辑电路101和102之间传输数据，以及一个具有三根电源线的供电电路：一个总电源线(第一总电源线)VCC，一根本地电源线QVCC与一根总接地线(第二总电源线)VSS。
一个电源开关晶体管104接在总电源线VCC和本地电源线QVCC之间，而一个方式开关晶体管105接在总电源线VSS和低阈值逻辑电路101之间。详细地讲，半导体集成电路进入激活方式或休眠方式(等待方式)是通过控制电源开关晶体管104和方式开关晶体管105实现。
在低阈值逻辑电路101和102中的晶体管具有较低的阈值，因此半导体集成电路以高速工作。在半导体集成电路中的低阈值(电压)的逻辑电路根据电源电压被分成两种类型。具体地说，逻辑电路102是直接地连接到本地电源线QVCC和总接地线VSS的第一种类型。逻辑电路101是一第二种类型，其具有一个直接连接到本地电源线QVCC和总接地线VSS的第一电路部件和一个通过具有一个高阈值电压的开关晶体管105直接连接到本地电源线VCC和总接地线VSS的第二电路部件。
数据存储电路103包括低阈值晶体管以及高阈值晶体管，并且直接从总电源线VCC和总接地线VSS获得电源。数据存储电路103的结构与图1中的数据锁存电路303的结构类似。
虽然本实施例的半导体集成电路仅有三根电源线，但本实施例的半导体集成电路具有类似于在日本专利JP-A-6-29834中描述的功能。应看到虽然本实施例的半导体集成电路具有总电源线VCC，本地电源线QVCC和总接地线VSS，只要半导体集成电路具有总电源线/本地电源线和总接地线/本地接地线中的三根线就可以获得类似的优点。在本实施例中，方式开关晶体管105具有一个大大地小于图1中电源开关晶体管305的控制极宽度，因此本实施例的半导体集成电路具有比图1中的半导体集成电路小的占用面积。
图3中，每个低阈值逻辑电路101和102是通过一个组合逻辑电路来实现的，该组合逻辑电路一般包括一个功能电路模块或一个功能宏模块。数据存储电路103是通过一个时序逻辑电路来实现的，该时序逻辑电路一般包括一个锁存电路或一个触发器(F/F)。连接在总电源线VCC和本地电源线QVCC之间的开关晶体管104具有高阈值电压，并且是通过一个方式信号SLP的控制来选择半导体集成电路的激活方式或休眠方式。
参考图4显示类似于图2的图3的半导体集成电路详图，低阈值逻辑电路101的输出级是由一个包括一个低阈值PMOS场效应晶体管112和一个低阈值NMOS场效应晶体管113的CMOS反相门来实现的。PMOS场效应晶体管112的源极连接到本地电源线QVCC而NMOS场效应晶体管113通过高阈值NMOS场效应晶体管105连接到总接地线VSS。包括用于驱动输出级CMOS反相门的反相器111的低阈值逻辑电路101的其他电路部分直接连接到本地电源线QVCC和总接地线VSS。NMOS场效应晶体管105是由方式信号SLP的补偿的方式信号SLPB控制的。通过在该低阈值逻辑电路中实现的晶体管作为低阈值晶体管，本实施例能够获得高速信号传输。
数据存储电路103是由本例中的锁存电路实现的。锁存电路103包括一个低阈值传输门114用于接收和通过一个输入数据信号，二者输入端都连接到锁存电路的输出节点“B”上的一个低阈值反相门117和一个高阈值反相门116，一个用于将反相门116和117二者的输出点“C”的电位通过一个低阈值传输门115的反相后反馈到输入节点“B”的高阈值PMOS场效应晶体管118，以及分别地用于将低阈值反相门117连接到总电源线VCC和总接地线VSS的一个高阈值PMOS场效应晶体管119和一个高阈值NMOS场效应晶体管120。传输门114和115的每个都是由一对儿并联的PMOS场效应晶体管和NMOS场效应晶体管来实现的。传输门114和115是通过一对儿互补的时钟信号CLK/CLKB来控制的，而PMOS场效应晶体管119和NMOS场效应晶体管120是通过一对互补的方式信号SLP/SLPB来控制的。
在本实施例的半导体集成电路中，组成电源电路一部分的开关晶体管是由方式信号SLP/SLPB来控制，以导通高阈值PMOS场效应晶体管104和119以及高阈值NMOS场效应晶体管105和120用来进入激活方式，或者截止这些晶体管104,119,105和120用来进入一种休眠方式。锁存电路103是由时钟信号CLK/CLKB，以便分别导通晶体管门114和截止晶体管门115，用来通过它们传输一个输入信号，和分别截止晶体管门114和导通晶体管门115，用来锁存通过那里传输的数据信号。
参考图5，图中示出了图4的半导体集成电路中的时钟信号CLK/CLKB，方式信号SLP/SLPB，以及节点“A”,“B”和“C”的信号电位。时间周期Ta和Ts分别表示半导体集成电路的激活方式和休眠方式。下面通过进一步将这些周期Ta和Ts分成六个周期T1到T6来描述集成电路的工作。
在周期T1，方式信号SLP是处于实现激活方式的低电平(即，SLPB是处于高电平)。此外，时钟信号CLK在周期T1处于低电平(即，CLKB是处于高电平)以便允许锁存电路103通过数据。因而，一个输入到节点“A”的数据“低”经过包括低阈值PMOS场效应晶体管112和低阈值NMOS场效应晶体管113反相门以及低阈值反相门114被传输到节点“B”作为一个数据“高”，它进一步通过低阈值反相门117传输到节点“C”作为一个数据“低”。因为从节点“A”到节点“C”信号通路是由低阈值晶体管实现的，所以该数据以一个高速度传输。
在周期T2，为了保持该激活方式，方式信号SLP是如周期T1的情况处于低电平。然而在这个周期T2期间，时钟信号CLK从低电平上升到高电平以分别截止晶体管门114和导通晶体管门115，因此允许锁存电路103工作在锁存方式。因此，在包括反相门116和118的数据存储电路的锁存部分，输入到节点“A”的作为数据“低”的数据信号分别保持在节点“B”和“C”作为数据“高”和数据“低”。
在周期T3，方式信号SLP从低电平上升到高电平而截止开关晶体管104，因此导致休眠方式而使本地电源线QVCC进入浮动状态。结果，接收来自本地电源线QVCC的信号电位的反相门111的输出节点“A”与电源线隔离而进入一个浮动状态。此外，开关晶体管119和120也被截止，所以来自总电源线VCC和总地线VSS的电源电位没有加到低阈值反相门117。因此，反相门117进入一种非激活状态。在这种状态，节点“B”和“C”数据被高阈值反相门116和118保持。
在周期T4，为了在半导体集成电路的休眠方式期间节省电，在周期T3集成电路呈现的状态和信号简单地保持不变。在周期T4，由于来自总电源线VCC和总地线VSS提供的电位，构成锁存部分的反相门116和118保持节点“B”和“C”的数据“高”和数据“低”。在这个阶段，从保持在高电平的节点“B”到总地线VSS可能形成在低阈值晶体管113中漏电流通路被高阈值开关晶体管105阻断，该晶体管105由于方式信号SLPB的低电平被截止。因此，在休眠方式期间通过低阈值晶体管113的漏电流非常低并且可以忽略。如果在这个阶段保持在节点“B”和“C”的数据相对这个例子完全相反，则可能形成在低阈值反相门117中的从保持在高电平的节点“C”到总地线VSS漏电流通路被高阈值开关晶体管120阻断，该晶体管由于方式信号SLPB的低电平被截止。
在周期T5，方式信号SLP从一个高电平降到一个低电平后导致一个激活方式，逻辑电路中每个节点的电位稳定，因此时钟信号CLK/CLKB能够可靠地接收。方式信号SLP/SLPB的电位变化导通开关晶体管104使本地电源线QVCC的电位等于总电源线VCC的电位，因此稳定了节点“A”的电位作为输入数据“高”。
在周期T6，时钟信号CLK由于瞬态周期T5期间电路中的工作而降到低电平，因此锁存电路再一次进入一个传输输入数据信号的状态。所以，一个输入到节点“A”的数据“高”经过包括低阈值PMOS场效应晶体管112和低阈值NMOS场效应晶体管113的反相门以及低阈值反相门114被传输到节点“B”作为一个数据“低”，它进一步通过低阈值反相门117传输到节点“C”作为一个数据“高”。
参考图6，一种根据本发明第二实施例的半导体集成电路，除了电源是由一个总地线(第一总电源线)VSS，一个总电源线(第二总电源线)VCC，以及一个在本实施例中的本地地线QVSS提供外，类似于第一实施例。高阈值电源开关晶体管205被提供用来连接总地线VSS和本地地线QVSS，并且由方式信号控制用来实现激活方式或休眠方式。
在低阈值逻辑电路101和102中的晶体管由一些低阈值晶体管来实现。半导体集成电路中的低阈值逻辑电路根据电源电压分成两种类型。具体地说，逻辑电路102具有直接地连接到本地电源线VCC和总接地线QVSS的第一种类型。逻辑电路101是第二种类型，其具有一个直接地连接到本地电源线VCC和总接地线QVSS的第一电路部件和一个通过具有一个高阈值电压的开关晶体管204直接连接到本地接地线QVSS和总电源线VCC的第二电路部件。
数据存储电路103包括低阈值晶体管以及高阈值晶体管，并且直接从总电源线VCC和总接地线VSS获得电源，如同第一实施例的情况。数据存储电路103的结构与JP-A-6-29834中描述的数据锁存电路303的结构类似。
参考类似于图2的图7所示的图6的半导体集成电路详图，低阈值逻辑电路101的输出级是由一个包括一个低阈值PMOS场效应晶体管112和一个低阈值NMOS场效应晶体管113的CMOS反相门来实现的。PMOS场效应晶体管112的源极通过一个高阈值PMOS场效应晶体管204连接到总电源线VCC而NMOS场效应晶体管113的源极直接连接到本地接地线QVSS。包括用于驱动输出级CMOS反相门的反相门111的低阈值逻辑电路101的其他电路部分直接连接到总电源线VCC和本地接地线QVSS。在这个例子中数据存储电路103是由一个类似于第一实施例中的锁存电路的锁存电路来实现。
本实施例半导体集成电路的工作是完全由方式信号SLP/SLPB控制的，其中导通高阈值PMOS场效应晶体管204和119以及高阈值NMOS场效应晶体管205和120以便进入激活方式，和截止这些晶体管204,119,205和120以便进入休眠方式。互补的时钟信号CLK/CLKB控制锁存电路103用于传输一个输入数据信号或者锁存被传输的数据信号。在本实施例中，总电源线VCC，总接地线VSS和本地接地线QVSS构成电源电路。
参考图8，在此显示的是时钟信号CLK/CLKB，方式信号SLP/SLPB，以及图6的半导体集成电路中节点“A”,“B”和“C”的信号电位。时钟信号CLK/CLKB和方式信号SLP/SLPB与第一实施例的响应信号类似。时间周期Ta和Ts分别表示半导体集成电路的激活方式和休眠方式。下面通过进一步将周期Ta和Ts分成六个周期T1到T6来描述集成电路的工作。
在周期T1，方式信号SLP是处于实现激活方式的低电平(即，SLPB是处于高电平)。此外，时钟信号CLK在周期T1处于低电平(即，CLKB是处于高电平)以便允许锁存电路通过数据。因而，一个输入到节点“A”的数据“高”经过包括低阈值PMOS场效应晶体管112和低阈值NMOS场效应晶体管113的CMOS反相门以及低阈值反相门114被传输到节点“B”作为一个数据“低”，它进一步通过低阈值反相门117传输到节点“C”作为一个数据“高”。因为从节点“A”到节点“C”的信号通路是由低阈值晶体管实现的，所以该数据以一个高速度传输。
在周期T2，为了保持该激活方式，方式信号SLP如周期T1的情况是处于低电平。然而在这个周期T2期间，时钟信号CLK从低电平上升到高电平，因此允许锁存电路103工作在锁存方式。因此，在包括反相门116和118的数据存储电路的锁存部分，输入到节点“A”作为数据“高”的数据信号分别保持在节点“B”和“C”作为数据“低”和数据“高”。
在周期T3，方式信号SLP从低电平上升到高电平而截止开关晶体管205，因此导致休眠方式而使本地接地线QVSS进入浮动状态。结果，从本地接地线QVSS接收信号电位的反相门111的输出节点“A”与总接地线VSS绝缘而进入一种浮动状态。此外，开关晶体管119和120也被截止，所以来自总电源线VCC和总地线VSS的电源电位没有加到低阈值反相门117。因此，反相门117进入一种非激活状态。在这种状态，节点“B”和“C”的数据被高阈值反相门116和118保持。
在周期T4，在周期T3集成电路呈现的状态保持不变。在周期T4，由于来自总电源线VCC和总地线VSS提供的电位，构成锁存部分的反相门116和118保持在节点“B”和“C”的数据“低”和数据“高”。在这个阶段，从总电源线VCC到保持在低电平的节点“B”的可能形成在低阈值晶体管112中漏电流通路被高阈值开关晶体管204阻断，该晶体管由于方式信号SLP的高电平被截止。因此，这个通过低阈值晶体管112的漏电流非常低并且可以忽略。
在周期T5，方式信号SLP从一个高电平降到一个低电平后导致一个激活方式，逻辑电路中每个节点的电位稳定，因此时钟信号CLK/CLKB能够可靠地接收。方式信号SLP/SLPB的电位变化导通开关晶体管205使本地接地线QVSS的电位等于总接地线VSS的电位，因此稳定了节点“A”的电位作为输入数据“低”。
在周期T6，时钟信号CLK由于周期T5期间电路中的工作而降到低电平，因此锁存电路103再一次进入一个传输输入数据信号的状态。所以，下一个输入到节点“A”的数据“低”经过包括低阈值PMOS场效应晶体管112和低阈值NMOS场效应晶体管113的反相门以及低阈值反相门114被传输到节点“B”作为一个数据“高”，它进一步通过低阈值反相门117传输到节点“C”作为一个数据“低”。
在本实施例中，具有大的控制极宽度的高阈值晶体管205可以用一个NMOS场效应晶体管来实现，它一般有比具有同等控制极宽度的PMOS场效应晶体管大的电流驱动能力，因此进一步减少了半导体集成电路的占用面积。
用在第一与第二实施例中锁存部分信号环路的低阈值传输门115不引起任何穿透电流，因为传输门115一般没有一条流向或者来自任何电源线的电流通路。
因为上述实施例仅对一些例子进行了描述，本发明并不限于上述实施例，在不脱离本发明的情况下，那些技术上熟练的人能够容易的从中作出各种各样的修改和替换。

Claims (6)

1．一种半导体集成电路，其中包括：包含一条第一总电源线，一条通过电源开关晶体管连接到所述第一总电源线的本地电源线，和一条第二电源线的一个电源电路；一个接在本地电源线与第二总电源线之间的低阈值逻辑电路，所述低阈值逻辑电路包括一个输出级；一个接在所述第一总电源线与所述第二总电源线之间的数据存储电路，所述数据存储电路包括一个用来接收来自所述输出级的数据信号的低阈值输入部分和一个用来锁存由所述输入部分接收的数据信号的高阈值锁存部分，所述电源电路还包括一个用来连接所述输出级和所述第二总电源线的第一方式开关晶体管，一个用来连接所述输入部分和所述第一总电源线的第二方式开关晶体管，和一个用来连接所述输入部分和所述第二电源线的第三方式开关晶体管，所述第一到第三方式开关晶体管的每个与所述电源开关晶体管都是由一个方式信号控制用于从所述第一和第二总电源线提供电源。
2．根据权利要求1上述的半导体集成电路，其特征在于所述方式信号导致所述半导体集成电路的一种激活方式和一种休眠方式。
3．根据权利要求2上述的半导体集成电路，其特征在于所述第一到第三方式开关晶体管中的每个和所述电源开关晶体管在休眠方式期间都是截止的。
4．根据权利要求2上述的半导体集成电路，其特征在于所述输入部分在所述激活方式期间传输一个数据信号到所述数据锁存部分。
5．根据权利要求4上述的半导体集成电路，其特征在于所述输入部分在所述休眠方式期间停止传输数据信号。
6．根据权利要求1上述的半导体集成电路，其特征在于所述高阈值锁存部分包括一个在所述高阈值锁存部分的信号路径中的低阈值传输门。
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