JP2001044820A - レベルシフタ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】
【課題】 容易に高速動作を実現することのできるレベ
ルシフタ回路を提供すること。 【解決手段】 低電源電圧動作インバータＩＮＶ４、高
電源電圧動作インバータＩＮＶ５、及びＮＭＯＳトラン
ジスタＮＴ５、ＮＴ６、ＰＭＯＳトランジスタＰＴ３に
より構成されている。低電源電圧動作インバータＩＮＶ
４の出力とＮＭＯＳトランジスタＮＴ６のソース、及び
ＰＭＯＳトランジスタＰＴ３のゲートが接続され、高電
源電圧動作インバータＩＮＶ５の入力と、ＮＭＯＳトラ
ンジスタＮＴ６のドレイン、及びＮＭＯＳトランジスタ
ＮＴ５、ＰＭＯＳトランジスタＰＴ３のソースが接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ５のドレ
イン、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６のゲー
トが高電源電圧源の供給ラインに接続され、低電源電圧
動作インバータＩＮＶ４の入力が入力信号端子Ｖｉｎ２
となり、高電源電圧動作インバータＩＮＶ５の出力が出
力信号端子Ｖｏｕｔ２となっている。
ルシフタ回路を提供すること。 【解決手段】 低電源電圧動作インバータＩＮＶ４、高
電源電圧動作インバータＩＮＶ５、及びＮＭＯＳトラン
ジスタＮＴ５、ＮＴ６、ＰＭＯＳトランジスタＰＴ３に
より構成されている。低電源電圧動作インバータＩＮＶ
４の出力とＮＭＯＳトランジスタＮＴ６のソース、及び
ＰＭＯＳトランジスタＰＴ３のゲートが接続され、高電
源電圧動作インバータＩＮＶ５の入力と、ＮＭＯＳトラ
ンジスタＮＴ６のドレイン、及びＮＭＯＳトランジスタ
ＮＴ５、ＰＭＯＳトランジスタＰＴ３のソースが接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ５のドレ
イン、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６のゲー
トが高電源電圧源の供給ラインに接続され、低電源電圧
動作インバータＩＮＶ４の入力が入力信号端子Ｖｉｎ２
となり、高電源電圧動作インバータＩＮＶ５の出力が出
力信号端子Ｖｏｕｔ２となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、その動作電源電圧
が異なる回路を内蔵した半導体集積回路装置に於いて、
低電源電圧動作回路よりの出力信号をレベルシフトして
高電源電圧動作回路へ出力するレベルシフタ回路に関す
るものである。
が異なる回路を内蔵した半導体集積回路装置に於いて、
低電源電圧動作回路よりの出力信号をレベルシフトして
高電源電圧動作回路へ出力するレベルシフタ回路に関す
るものである。
【０００２】
【従来の技術】図２は、従来のレベルシフタ回路の構成
例を示す回路図である（特開平７−１９３４８８号公報
参照）。
例を示す回路図である（特開平７−１９３４８８号公報
参照）。
【０００３】このレベルシフタ回路は、低電源電圧動作
インバータＩＮＶ１、ＩＮＶ２、高電源電圧動作インバ
ータＩＮＶ３、及びＮチャネル型ＭＯＳ（以下、「ＮＭ
ＯＳ」と略す）トランジスタＮＴ１、ＮＴ２、ＮＴ３、
ＮＴ４、Ｐチャネル型ＭＯＳ（以下、「ＰＭＯＳ」と略
す）トランジスタＰＴ１、ＰＴ２により構成されてい
る。低電源電圧動作インバータＩＮＶ１の出力と低電源
電圧動作インバータＩＮＶ２の入力、及びＮＭＯＳトラ
ンジスタＮＴ１、ＮＴ３のゲートが接続され、低電源電
圧動作インバータＩＮＶ２の出力とＮＭＯＳトランジス
タＮＴ２、ＮＴ４のゲートが接続されている。高電源電
圧動作インバータＩＮＶ３の入力と、ＮＭＯＳトランジ
スタＮＴ２、ＰＭＯＳトランジスタＰＴ２のドレイン及
びＰＭＯＳトランジスタＰＴ１のゲート、並びにＮＭＯ
ＳトランジスタＮＴ３のソースが接続され、ＮＭＯＳト
ランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１のドレ
インとＰＭＯＳトランジスタＰＴ２のゲート、及びＮＭ
ＯＳトランジスタＮＴ４のソースが接続されている。そ
して、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のソース、
及びＮＭＯＳトランジスタＮＴ３、ＮＴ４のドレインが
高電源電圧源の供給ラインに接続され、低電源電圧動作
インバータＩＮＶ１の入力が入力端子Ｖｉｎ１となり、
高電源電圧動作インバータＩＮＶ３の出力が出力端子Ｖ
ｏｕｔ１となっている。
インバータＩＮＶ１、ＩＮＶ２、高電源電圧動作インバ
ータＩＮＶ３、及びＮチャネル型ＭＯＳ（以下、「ＮＭ
ＯＳ」と略す）トランジスタＮＴ１、ＮＴ２、ＮＴ３、
ＮＴ４、Ｐチャネル型ＭＯＳ（以下、「ＰＭＯＳ」と略
す）トランジスタＰＴ１、ＰＴ２により構成されてい
る。低電源電圧動作インバータＩＮＶ１の出力と低電源
電圧動作インバータＩＮＶ２の入力、及びＮＭＯＳトラ
ンジスタＮＴ１、ＮＴ３のゲートが接続され、低電源電
圧動作インバータＩＮＶ２の出力とＮＭＯＳトランジス
タＮＴ２、ＮＴ４のゲートが接続されている。高電源電
圧動作インバータＩＮＶ３の入力と、ＮＭＯＳトランジ
スタＮＴ２、ＰＭＯＳトランジスタＰＴ２のドレイン及
びＰＭＯＳトランジスタＰＴ１のゲート、並びにＮＭＯ
ＳトランジスタＮＴ３のソースが接続され、ＮＭＯＳト
ランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１のドレ
インとＰＭＯＳトランジスタＰＴ２のゲート、及びＮＭ
ＯＳトランジスタＮＴ４のソースが接続されている。そ
して、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のソース、
及びＮＭＯＳトランジスタＮＴ３、ＮＴ４のドレインが
高電源電圧源の供給ラインに接続され、低電源電圧動作
インバータＩＮＶ１の入力が入力端子Ｖｉｎ１となり、
高電源電圧動作インバータＩＮＶ３の出力が出力端子Ｖ
ｏｕｔ１となっている。
【０００４】以上のように構成された従来のレベルシフ
タ回路について、以下、その動作について説明する。低
電源電圧動作回路からの入力信号端子Ｖｉｎ１より、Ｖ
ＳＳレベル（以下、「Ｌレベル」と略す）からＶＤＤ１
レベル（以下、「Ｈレベル」と略す）に変化する信号が
入力したとき、低電源電圧動作インバータＩＮＶ１の出
力信号は、ＨレベルからＬレベルへと変化する。そのと
き、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が
徐々に上昇し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３の
ソース−ドレイン間電圧が上昇する。ほぼ同時に、低電
源電圧動作インバータＩＮＶ２からの出力信号がＬレベ
ルからＨレベルに変化し、ＮＭＯＳトランジスタＮＴ
２、ＮＴ４が導通して、そのオン抵抗が徐々に低下し、
ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイ
ン間電圧が低下する。ＮＭＯＳトランジスタＮＴ４がオ
ンすることで、ＰＭＯＳトランジスタＰＴ２のゲート電
位が中間電位まで上昇し、そのオン抵抗が上昇する。こ
れにより、ＮＭＯＳトランジスタＮＴ２によるノードｎ
２の電位の低下が生じる。同時に、ノードｎ２の電位の
低下によりＰＭＯＳトランジスタＰＴ１のオン抵抗が低
下し、ノードｎ１の電位が上昇する。完全に低電源電圧
動作回路からの入力信号端子Ｖｉｎ１がＨレベルとなる
と、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオフ、ＮＭ
ＯＳトランジスタＮＴ２、ＮＴ４はオン、ＰＭＯＳトラ
ンジスタＰＴ１はオン、ＰＭＯＳトランジスタＰＴ２は
オフとなって、高電源電圧動作回路への出力信号端子Ｖ
ｏｕｔ１の信号はＶＤＤ２レベル（以下、「ＨＨレベ
ル」と略す）となって安定する。
タ回路について、以下、その動作について説明する。低
電源電圧動作回路からの入力信号端子Ｖｉｎ１より、Ｖ
ＳＳレベル（以下、「Ｌレベル」と略す）からＶＤＤ１
レベル（以下、「Ｈレベル」と略す）に変化する信号が
入力したとき、低電源電圧動作インバータＩＮＶ１の出
力信号は、ＨレベルからＬレベルへと変化する。そのと
き、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が
徐々に上昇し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３の
ソース−ドレイン間電圧が上昇する。ほぼ同時に、低電
源電圧動作インバータＩＮＶ２からの出力信号がＬレベ
ルからＨレベルに変化し、ＮＭＯＳトランジスタＮＴ
２、ＮＴ４が導通して、そのオン抵抗が徐々に低下し、
ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイ
ン間電圧が低下する。ＮＭＯＳトランジスタＮＴ４がオ
ンすることで、ＰＭＯＳトランジスタＰＴ２のゲート電
位が中間電位まで上昇し、そのオン抵抗が上昇する。こ
れにより、ＮＭＯＳトランジスタＮＴ２によるノードｎ
２の電位の低下が生じる。同時に、ノードｎ２の電位の
低下によりＰＭＯＳトランジスタＰＴ１のオン抵抗が低
下し、ノードｎ１の電位が上昇する。完全に低電源電圧
動作回路からの入力信号端子Ｖｉｎ１がＨレベルとなる
と、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオフ、ＮＭ
ＯＳトランジスタＮＴ２、ＮＴ４はオン、ＰＭＯＳトラ
ンジスタＰＴ１はオン、ＰＭＯＳトランジスタＰＴ２は
オフとなって、高電源電圧動作回路への出力信号端子Ｖ
ｏｕｔ１の信号はＶＤＤ２レベル（以下、「ＨＨレベ
ル」と略す）となって安定する。
【０００５】一方、低電源電圧動作回路からの入力信号
端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信
号が入力したとき、低電源電圧動作インバータＩＮＶ１
の出力信号は、ＬレベルからＨレベルへと変化する。そ
のとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵
抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ１、ＮＴ
３のソース−ドレイン間電圧が低下する。ほぼ同時に、
低電源電圧動作インバータＩＮＶ２からの出力信号がＨ
レベルからＬレベルに変化し、ＮＭＯＳトランジスタＮ
Ｔ２、ＮＴ４が非導通となって、そのオン抵抗が徐々に
上昇し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース
−ドレイン間電圧が上昇する。ＮＭＯＳトランジスタＮ
Ｔ３がオンすることで、ＰＭＯＳトランジスタＰＴ１の
ゲート電位が中間電位まで上昇し、そのオン抵抗が上昇
する。これにより、ＮＭＯＳトランジスタＮＴ１による
ノードｎ１の電位の低下が生じる。同時に、ノードｎ１
の電位の低下によりＰＭＯＳトランジスタＰＴ２のオン
抵抗が低下し、ノードｎ２の電位が上昇する。完全に低
電源電圧動作回路からの入力信号端子Ｖｉｎ１がＬレベ
ルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオ
ン、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオフ、ＰＭ
ＯＳトランジスタＰＴ１はオフ、ＰＭＯＳトランジスタ
ＰＴ２はオンとなって、高電源電圧動作回路への出力信
号端子Ｖｏｕｔ１の信号はＬレベルとなって安定する。
端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信
号が入力したとき、低電源電圧動作インバータＩＮＶ１
の出力信号は、ＬレベルからＨレベルへと変化する。そ
のとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵
抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ１、ＮＴ
３のソース−ドレイン間電圧が低下する。ほぼ同時に、
低電源電圧動作インバータＩＮＶ２からの出力信号がＨ
レベルからＬレベルに変化し、ＮＭＯＳトランジスタＮ
Ｔ２、ＮＴ４が非導通となって、そのオン抵抗が徐々に
上昇し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース
−ドレイン間電圧が上昇する。ＮＭＯＳトランジスタＮ
Ｔ３がオンすることで、ＰＭＯＳトランジスタＰＴ１の
ゲート電位が中間電位まで上昇し、そのオン抵抗が上昇
する。これにより、ＮＭＯＳトランジスタＮＴ１による
ノードｎ１の電位の低下が生じる。同時に、ノードｎ１
の電位の低下によりＰＭＯＳトランジスタＰＴ２のオン
抵抗が低下し、ノードｎ２の電位が上昇する。完全に低
電源電圧動作回路からの入力信号端子Ｖｉｎ１がＬレベ
ルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオ
ン、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオフ、ＰＭ
ＯＳトランジスタＰＴ１はオフ、ＰＭＯＳトランジスタ
ＰＴ２はオンとなって、高電源電圧動作回路への出力信
号端子Ｖｏｕｔ１の信号はＬレベルとなって安定する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のレベルシフタ回路には、以下に示す問題点があっ
た。すなわち、従来のレベルシフタ回路では、例えば、
低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、
ＬレベルからＨレベルに変化する信号が入力したとき、
低電源電圧動作インバータＩＮＶ１の出力信号は、Ｈレ
ベルからＬレベルへと変化し、低電源電圧動作インバー
タＩＮＶ２の出力信号は、ＬレベルからＨレベルへと変
化する。そのとき、低電源電圧動作インバータＩＮＶ２
の出力信号は、低電源電圧動作インバータＩＮＶ１の出
力信号より遅れて変化するため、一時的にＮＭＯＳトラ
ンジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４及びＰＭＯＳ
トランジスタＰＴ１、ＰＴ２がオフし、ノードｎ１、ｎ
２の電位が不安定になり、高速動作が難しいという問題
点があった。また、このことは、低電源電圧動作回路か
らの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベル
に変化する信号が入力したときについても、言えること
である。
来のレベルシフタ回路には、以下に示す問題点があっ
た。すなわち、従来のレベルシフタ回路では、例えば、
低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、
ＬレベルからＨレベルに変化する信号が入力したとき、
低電源電圧動作インバータＩＮＶ１の出力信号は、Ｈレ
ベルからＬレベルへと変化し、低電源電圧動作インバー
タＩＮＶ２の出力信号は、ＬレベルからＨレベルへと変
化する。そのとき、低電源電圧動作インバータＩＮＶ２
の出力信号は、低電源電圧動作インバータＩＮＶ１の出
力信号より遅れて変化するため、一時的にＮＭＯＳトラ
ンジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４及びＰＭＯＳ
トランジスタＰＴ１、ＰＴ２がオフし、ノードｎ１、ｎ
２の電位が不安定になり、高速動作が難しいという問題
点があった。また、このことは、低電源電圧動作回路か
らの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベル
に変化する信号が入力したときについても、言えること
である。
【０００７】本発明は、従来のレベルシフタ回路におけ
る上記問題点を解決できるレベルシフタ回路を提供する
ことを目的とするものである。
る上記問題点を解決できるレベルシフタ回路を提供する
ことを目的とするものである。
【０００８】
【課題を解決するための手段】本発明のレベルシフタ回
路は、低電源電圧動作回路よりの出力信号をレベルシフ
トして高電源電圧動作回路へ出力するレベルシフタ回路
に於いて、上記低電源電圧動作回路よりの出力信号を、
その入力端子に受け、上記低電源電圧で動作する第１の
インバータと、該第１のインバータよりの出力信号に応
じてオン・オフ制御されるＭＯＳトランジスタを含む、
それぞれ、所定のオン抵抗を有する複数のＭＯＳトラン
ジスタの接続回路が、上記高電源電圧と接地電圧間に接
続されて構成され、上記第１のインバータよりの出力信
号に応じて、所定レベルの出力信号を出力する抵抗分割
回路と、該抵抗分割回路よりの出力信号を、その入力端
子に受け、上記高電源電圧で動作する第２のインバータ
とを含んで構成されることを特徴とするものである。
路は、低電源電圧動作回路よりの出力信号をレベルシフ
トして高電源電圧動作回路へ出力するレベルシフタ回路
に於いて、上記低電源電圧動作回路よりの出力信号を、
その入力端子に受け、上記低電源電圧で動作する第１の
インバータと、該第１のインバータよりの出力信号に応
じてオン・オフ制御されるＭＯＳトランジスタを含む、
それぞれ、所定のオン抵抗を有する複数のＭＯＳトラン
ジスタの接続回路が、上記高電源電圧と接地電圧間に接
続されて構成され、上記第１のインバータよりの出力信
号に応じて、所定レベルの出力信号を出力する抵抗分割
回路と、該抵抗分割回路よりの出力信号を、その入力端
子に受け、上記高電源電圧で動作する第２のインバータ
とを含んで構成されることを特徴とするものである。
【０００９】また、本発明のレベルシフタ回路は、上記
のレベルシフタ回路に於いて、そのゲート及びドレイン
が上記高電源電圧に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、そのゲートが上記高電源電圧に接続
され、そのドレインが上記第１のＮチャネル型ＭＯＳト
ランジスタのソースに接続され、そのソースが上記第１
のインバータの出力端子に接続された第２のＮチャネル
型ＭＯＳトランジスタと、そのゲートが上記第１のイン
バータの出力端子に接続され、そのドレインが上記接地
電圧に接続され、そのソースが、上記第１のＮチャネル
型ＭＯＳトランジスタのソースと上記第２のＮチャネル
型ＭＯＳトランジスタのドレインとの接続点に接続され
た第１のＰチャネル型ＭＯＳトランジスタとから成り、
上記第１のＮチャネル型ＭＯＳトランジスタのソースと
上記第２のＮチャネル型ＭＯＳトランジスタのドレイン
と上記第１のＰチャネル型ＭＯＳトランジスタのソース
との接続点を、その出力端子とする上記抵抗分割回路を
設けて成ることを特徴とするものである。
のレベルシフタ回路に於いて、そのゲート及びドレイン
が上記高電源電圧に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、そのゲートが上記高電源電圧に接続
され、そのドレインが上記第１のＮチャネル型ＭＯＳト
ランジスタのソースに接続され、そのソースが上記第１
のインバータの出力端子に接続された第２のＮチャネル
型ＭＯＳトランジスタと、そのゲートが上記第１のイン
バータの出力端子に接続され、そのドレインが上記接地
電圧に接続され、そのソースが、上記第１のＮチャネル
型ＭＯＳトランジスタのソースと上記第２のＮチャネル
型ＭＯＳトランジスタのドレインとの接続点に接続され
た第１のＰチャネル型ＭＯＳトランジスタとから成り、
上記第１のＮチャネル型ＭＯＳトランジスタのソースと
上記第２のＮチャネル型ＭＯＳトランジスタのドレイン
と上記第１のＰチャネル型ＭＯＳトランジスタのソース
との接続点を、その出力端子とする上記抵抗分割回路を
設けて成ることを特徴とするものである。
【００１０】更に、本発明のレベルシフタ回路は、上記
のレベルシフタ回路に於いて、上記第１のＮチャネル型
ＭＯＳトランジスタのチャネル長をＬ１、同チャネル幅
をＷ１とし、また、上記第２のＮチャネル型ＭＯＳトラ
ンジスタのチャネル長をＬ２、同チャネル幅をＷ２と
し、更に、上記第１のＰチャネル型ＭＯＳトランジスタ
のチャネル長をＬ３、同チャネル幅をＷ３とするとき、
Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足する
ように、上記第１及び第２のＮチャネル型ＭＯＳトラン
ジスタ、並びに上記第１のＰチャネル型ＭＯＳトランジ
スタが構成されて成ることを特徴とするものである。
のレベルシフタ回路に於いて、上記第１のＮチャネル型
ＭＯＳトランジスタのチャネル長をＬ１、同チャネル幅
をＷ１とし、また、上記第２のＮチャネル型ＭＯＳトラ
ンジスタのチャネル長をＬ２、同チャネル幅をＷ２と
し、更に、上記第１のＰチャネル型ＭＯＳトランジスタ
のチャネル長をＬ３、同チャネル幅をＷ３とするとき、
Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足する
ように、上記第１及び第２のＮチャネル型ＭＯＳトラン
ジスタ、並びに上記第１のＰチャネル型ＭＯＳトランジ
スタが構成されて成ることを特徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明の実施形態に基づい
て、本発明を詳細に説明する。
て、本発明を詳細に説明する。
【００１２】図１は、本発明の一実施形態であるレベル
シフタ回路の構成を示す回路図である。
シフタ回路の構成を示す回路図である。
【００１３】本実施形態のレベルシフタ回路は、低電源
電圧動作インバータＩＮＶ４、高電源電圧動作インバー
タＩＮＶ５、及びＮＭＯＳトランジスタＮＴ５、ＮＴ
６、ＰＭＯＳトランジスタＰＴ３により構成されてい
る。低電源電圧動作インバータＩＮＶ４の出力とＮＭＯ
ＳトランジスタＮＴ６のソース、及びＰＭＯＳトランジ
スタＰＴ３のゲートが接続され、高電源電圧動作インバ
ータＩＮＶ５の入力と、ＮＭＯＳトランジスタＮＴ６の
ドレイン、及びＮＭＯＳトランジスタＮＴ５、ＰＭＯＳ
トランジスタＰＴ３のソースが接続されている。そし
て、ＮＭＯＳトランジスタＮＴ５のドレイン、及びＮＭ
ＯＳトランジスタＮＴ５、ＮＴ６のゲートが高電源電圧
源の供給ラインに接続され、低電源電圧動作インバータ
ＩＮＶ４の入力が入力信号端子Ｖｉｎ２となり、高電源
電圧動作インバータＩＮＶ５の出力が出力信号端子Ｖｏ
ｕｔ２となっている。また、ＮＭＯＳトランジスタＮＴ
５のチャネル長をＬ１、同チャネル幅をＷ１とし、ＮＭ
ＯＳトランジスタＮＴ６のチャネル長をＬ２、同チャネ
ル幅をＷ２とし、ＰＭＯＳトランジスタＰＴ３のチャネ
ル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ
３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、
上記ＮＭＯＳトランジスタＮＴ５、ＮＴ６、及びＰＭＯ
ＳトランジスタＰＴ３のトランジスタサイズは決定され
ている。
電圧動作インバータＩＮＶ４、高電源電圧動作インバー
タＩＮＶ５、及びＮＭＯＳトランジスタＮＴ５、ＮＴ
６、ＰＭＯＳトランジスタＰＴ３により構成されてい
る。低電源電圧動作インバータＩＮＶ４の出力とＮＭＯ
ＳトランジスタＮＴ６のソース、及びＰＭＯＳトランジ
スタＰＴ３のゲートが接続され、高電源電圧動作インバ
ータＩＮＶ５の入力と、ＮＭＯＳトランジスタＮＴ６の
ドレイン、及びＮＭＯＳトランジスタＮＴ５、ＰＭＯＳ
トランジスタＰＴ３のソースが接続されている。そし
て、ＮＭＯＳトランジスタＮＴ５のドレイン、及びＮＭ
ＯＳトランジスタＮＴ５、ＮＴ６のゲートが高電源電圧
源の供給ラインに接続され、低電源電圧動作インバータ
ＩＮＶ４の入力が入力信号端子Ｖｉｎ２となり、高電源
電圧動作インバータＩＮＶ５の出力が出力信号端子Ｖｏ
ｕｔ２となっている。また、ＮＭＯＳトランジスタＮＴ
５のチャネル長をＬ１、同チャネル幅をＷ１とし、ＮＭ
ＯＳトランジスタＮＴ６のチャネル長をＬ２、同チャネ
ル幅をＷ２とし、ＰＭＯＳトランジスタＰＴ３のチャネ
ル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ
３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、
上記ＮＭＯＳトランジスタＮＴ５、ＮＴ６、及びＰＭＯ
ＳトランジスタＰＴ３のトランジスタサイズは決定され
ている。
【００１４】以上のように構成された本実施形態のレベ
ルシフタ回路について、以下、その動作について説明す
る。低電源電圧動作回路からの入力信号端子Ｖｉｎ２よ
り、ＬレベルからＨレベルに変化する信号が入力したと
き、低電源電圧動作インバータＩＮＶ４の出力信号は、
ＨレベルからＬレベルへと変化する。そのとき、ＰＭＯ
ＳトランジスタＰＴ３のオン抵抗が徐々に低下し、ＰＭ
ＯＳトランジスタＰＴ３のソース−ドレイン間電圧が低
下し、ノードｎ３の電位が低下する。完全に低電源電圧
動作回路からの入力信号端子Ｖｉｎ２がＨレベルになる
と、ノードｎ３の電位は、ＮＭＯＳトランジスタＮＴ５
と、ＮＭＯＳトランジスタＮＴ６、インバータＩＮＶ４
の接地側ＮＭＯＳトランジスタ（図示せず）、及びＰＭ
ＯＳトランジスタＰＴ３のオン抵抗で分割されたものと
なる。ここで、ＮＭＯＳトランジスタＮＴ６を通る電流
経路と、ＰＭＯＳトランジスタＰＴ３とは並列であり、
Ｌ２／Ｗ２≫Ｌ３／Ｗ３であることから、該並列回路の
合成抵抗値は、ほぼ、ＰＭＯＳトランジスタＰＴ３のオ
ン抵抗に等しくなる。また、ＮＭＯＳトランジスタＮＴ
５とＰＭＯＳトランジスタＰＴ３とは直列接続であり、
Ｌ１／Ｗ１≫Ｌ３／Ｗ３であるために、ＰＭＯＳトラン
ジスタＰＴ３のオン抵抗が、ＮＭＯＳトランジスタＮＴ
５のオン抵抗と比較して極めて小さいことから、ノード
ｎ３の電位は、ほぼ、Ｌレベルとなる。これにより、高
電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号は
ＨＨレベルとなって安定する。
ルシフタ回路について、以下、その動作について説明す
る。低電源電圧動作回路からの入力信号端子Ｖｉｎ２よ
り、ＬレベルからＨレベルに変化する信号が入力したと
き、低電源電圧動作インバータＩＮＶ４の出力信号は、
ＨレベルからＬレベルへと変化する。そのとき、ＰＭＯ
ＳトランジスタＰＴ３のオン抵抗が徐々に低下し、ＰＭ
ＯＳトランジスタＰＴ３のソース−ドレイン間電圧が低
下し、ノードｎ３の電位が低下する。完全に低電源電圧
動作回路からの入力信号端子Ｖｉｎ２がＨレベルになる
と、ノードｎ３の電位は、ＮＭＯＳトランジスタＮＴ５
と、ＮＭＯＳトランジスタＮＴ６、インバータＩＮＶ４
の接地側ＮＭＯＳトランジスタ（図示せず）、及びＰＭ
ＯＳトランジスタＰＴ３のオン抵抗で分割されたものと
なる。ここで、ＮＭＯＳトランジスタＮＴ６を通る電流
経路と、ＰＭＯＳトランジスタＰＴ３とは並列であり、
Ｌ２／Ｗ２≫Ｌ３／Ｗ３であることから、該並列回路の
合成抵抗値は、ほぼ、ＰＭＯＳトランジスタＰＴ３のオ
ン抵抗に等しくなる。また、ＮＭＯＳトランジスタＮＴ
５とＰＭＯＳトランジスタＰＴ３とは直列接続であり、
Ｌ１／Ｗ１≫Ｌ３／Ｗ３であるために、ＰＭＯＳトラン
ジスタＰＴ３のオン抵抗が、ＮＭＯＳトランジスタＮＴ
５のオン抵抗と比較して極めて小さいことから、ノード
ｎ３の電位は、ほぼ、Ｌレベルとなる。これにより、高
電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号は
ＨＨレベルとなって安定する。
【００１５】一方、低電源電圧動作回路からの入力信号
端子Ｖｉｎ２より、ＨレベルからＬレベルに変化する信
号が入力したとき、低電源電圧動作インバータＩＮＶ４
の出力信号は、ＬレベルからＨレベルへと変化する。そ
のとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々
に上昇し、ＰＭＯＳトランジスタＰＴ３のソース−ドレ
イン間電圧が上昇し、ノードｎ３の電位が上昇する。完
全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２が
Ｌレベルになると、ＰＭＯＳトランジスタＰＴ３はオフ
となり、ノードｎ３の電位は、高電源電圧ＶＤＤ２−低
電源電圧ＶＤＤ１間の電位差が、ほぼＮＭＯＳトランジ
スタＮＴ５とＮＭＯＳトランジスタＮＴ６のオン抵抗で
分割されたものとなる（低電源電圧動作インバータＩＮ
Ｖ４の電源側ＰＭＯＳトランジスタのオン抵抗は、上記
両ＮＭＯＳトランジスタＮＴ５、ＮＴ６のオン抵抗に比
較して極めて小さい）。ここで、ＮＭＯＳトランジスタ
ＮＴ５とＮＭＯＳトランジスタＮＴ６とは直列接続であ
り、Ｌ２／Ｗ２≫Ｌ１／Ｗ１であるために、ＮＭＯＳト
ランジスタＮＴ５のオン抵抗が、ＮＭＯＳトランジスタ
ＮＴ６のオン抵抗と比較して極めて小さいことから、ノ
ードｎ３の電位は、ほぼ、ＨＨレベルとなる。これによ
り、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の
信号はＬレベルとなって安定する。
端子Ｖｉｎ２より、ＨレベルからＬレベルに変化する信
号が入力したとき、低電源電圧動作インバータＩＮＶ４
の出力信号は、ＬレベルからＨレベルへと変化する。そ
のとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々
に上昇し、ＰＭＯＳトランジスタＰＴ３のソース−ドレ
イン間電圧が上昇し、ノードｎ３の電位が上昇する。完
全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２が
Ｌレベルになると、ＰＭＯＳトランジスタＰＴ３はオフ
となり、ノードｎ３の電位は、高電源電圧ＶＤＤ２−低
電源電圧ＶＤＤ１間の電位差が、ほぼＮＭＯＳトランジ
スタＮＴ５とＮＭＯＳトランジスタＮＴ６のオン抵抗で
分割されたものとなる（低電源電圧動作インバータＩＮ
Ｖ４の電源側ＰＭＯＳトランジスタのオン抵抗は、上記
両ＮＭＯＳトランジスタＮＴ５、ＮＴ６のオン抵抗に比
較して極めて小さい）。ここで、ＮＭＯＳトランジスタ
ＮＴ５とＮＭＯＳトランジスタＮＴ６とは直列接続であ
り、Ｌ２／Ｗ２≫Ｌ１／Ｗ１であるために、ＮＭＯＳト
ランジスタＮＴ５のオン抵抗が、ＮＭＯＳトランジスタ
ＮＴ６のオン抵抗と比較して極めて小さいことから、ノ
ードｎ３の電位は、ほぼ、ＨＨレベルとなる。これによ
り、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の
信号はＬレベルとなって安定する。
【００１６】以上に説明したように、本実施形態のレベ
ルシフタ回路によれば、入力信号のレベル遷移時に、そ
の電位が不安定になるノードが存在しないので、ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタのトランジス
タサイズを調整することにより、容易に高速動作を実現
することができるものである。また、上記従来のレベル
シフタ回路と比較して、極めて少ない素子数で、レベル
シフタ回路を構成することができるものである。すなわ
ち、図２の従来のレベルシフタ回路では、１２個のＭＯ
Ｓトランジスタを要していたものが、本実施形態の構成
によれば、わずか７個のＭＯＳトランジスタによってレ
ベルシフタ回路を構成することができるものである。
ルシフタ回路によれば、入力信号のレベル遷移時に、そ
の電位が不安定になるノードが存在しないので、ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタのトランジス
タサイズを調整することにより、容易に高速動作を実現
することができるものである。また、上記従来のレベル
シフタ回路と比較して、極めて少ない素子数で、レベル
シフタ回路を構成することができるものである。すなわ
ち、図２の従来のレベルシフタ回路では、１２個のＭＯ
Ｓトランジスタを要していたものが、本実施形態の構成
によれば、わずか７個のＭＯＳトランジスタによってレ
ベルシフタ回路を構成することができるものである。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、容易に高速動作を実現できるとともに、その構
成素子数も少ない、極めて有用なレベルシフタ回路を提
供することができるものである。
よれば、容易に高速動作を実現できるとともに、その構
成素子数も少ない、極めて有用なレベルシフタ回路を提
供することができるものである。
【図１】本発明の一実施形態のレベルシフタ回路の構成
を示す回路図である。
を示す回路図である。
【図２】従来のレベルシフタ回路の構成を示す回路図で
ある。
ある。
ＩＮＶ４ 低電源電圧動作インバータ ＩＮＶ５ 高電源電圧動作インバータ ＮＴ５、ＮＴ６ ＮＭＯＳトランジスタ ＰＴ３ ＰＭＯＳトランジスタ Ｖｉｎ２ 入力信号端子 Ｖｏｕｔ２ 出力信号端子 ｎ３ ノード
Claims (3)
- 【請求項１】 低電源電圧動作回路よりの出力信号をレ
ベルシフトして高電源電圧動作回路へ出力するレベルシ
フタ回路に於いて、 上記低電源電圧動作回路よりの出力信号を、その入力端
子に受け、上記低電源電圧で動作する第１のインバータ
と、該第１のインバータよりの出力信号に応じてオン・
オフ制御されるＭＯＳトランジスタを含む、それぞれ、
所定のオン抵抗を有する複数のＭＯＳトランジスタの接
続回路が、上記高電源電圧と接地電圧間に接続されて構
成され、上記第１のインバータよりの出力信号に応じ
て、所定レベルの出力信号を出力する抵抗分割回路と、
該抵抗分割回路よりの出力信号を、その入力端子に受
け、上記高電源電圧で動作する第２のインバータとを含
んで構成されることを特徴とするレベルシフタ回路。 - 【請求項２】 そのゲート及びドレインが上記高電源電
圧に接続された第１のＮチャネル型ＭＯＳトランジスタ
と、そのゲートが上記高電源電圧に接続され、そのドレ
インが上記第１のＮチャネル型ＭＯＳトランジスタのソ
ースに接続され、そのソースが上記第１のインバータの
出力端子に接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、そのゲートが上記第１のインバータの出力端
子に接続され、そのドレインが上記接地電圧に接続さ
れ、そのソースが、上記第１のＮチャネル型ＭＯＳトラ
ンジスタのソースと上記第２のＮチャネル型ＭＯＳトラ
ンジスタのドレインとの接続点に接続された第１のＰチ
ャネル型ＭＯＳトランジスタとから成り、上記第１のＮ
チャネル型ＭＯＳトランジスタのソースと上記第２のＮ
チャネル型ＭＯＳトランジスタのドレインと上記第１の
Ｐチャネル型ＭＯＳトランジスタのソースとの接続点
を、その出力端子とする上記抵抗分割回路を設けて成る
ことを特徴とする、請求項１に記載のレベルシフタ回
路。 - 【請求項３】 上記第１のＮチャネル型ＭＯＳトランジ
スタのチャネル長をＬ１、同チャネル幅をＷ１とし、ま
た、上記第２のＮチャネル型ＭＯＳトランジスタのチャ
ネル長をＬ２、同チャネル幅をＷ２とし、更に、上記第
１のＰチャネル型ＭＯＳトランジスタのチャネル長をＬ
３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１
／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、上記第１
及び第２のＮチャネル型ＭＯＳトランジスタ、並びに上
記第１のＰチャネル型ＭＯＳトランジスタが構成されて
成ることを特徴とする、請求項２に記載のレベルシフタ
回路。
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|---|---|---|---|
| JP21174199A JP3556533B2 (ja) | 1999-07-27 | 1999-07-27 | レベルシフタ回路 |
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012253789A (ja) * | 2010-03-02 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| JP3916931B2 (ja) * | 2001-11-19 | 2007-05-23 | 富士通株式会社 | 電圧発生回路、レベルシフト回路及び半導体装置 |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| US7443202B2 (en) * | 2006-06-02 | 2008-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus having the same |
| KR102594977B1 (ko) * | 2019-04-09 | 2023-10-30 | 에스케이하이닉스 주식회사 | 신호전달회로 및 이를 포함하는 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
| JP3070373B2 (ja) | 1993-12-27 | 2000-07-31 | 松下電器産業株式会社 | レベルシフタ回路 |
| DE19536020C1 (de) * | 1995-09-27 | 1997-02-20 | Siemens Ag | Bidirektionale Treiberschaltung für PCI-Bussysteme |
| US5914617A (en) * | 1996-12-23 | 1999-06-22 | Lsi Logic Corporation | Output driver for sub-micron CMOS |
-
1999
- 1999-07-27 JP JP21174199A patent/JP3556533B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-26 TW TW089107857A patent/TW465189B/zh not_active IP Right Cessation
- 2000-05-02 US US09/563,228 patent/US6304105B1/en not_active Expired - Fee Related
- 2000-07-26 KR KR10-2000-0043042A patent/KR100378237B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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