CN105739590A - 用于在多电源域芯片中在低功率模式期间降低低阈值晶体管的栅极泄露的方法和设备 - Google Patents

用于在多电源域芯片中在低功率模式期间降低低阈值晶体管的栅极泄露的方法和设备 Download PDF

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Abstract

本发明提供了一种用于降低在CMOS(互补金属氧化物半导体)集成电路芯片28的可切换电源域10A中的栅极泄露电流的电路，该电路包括第一晶体管MN1，该第一晶体管具有耦合至电源开关4的第一端子6的漏极，电源开关4具有耦合至第一参考电压VDD的第二端子，该第一晶体管具有栅电极、主体电极和源电极。源电极和主体电极耦合至第二参考电压GND。如果电源开关打开并且第一晶体管的栅电极的表示第一逻辑电平的电压超过主体电极的电压多于第一预定量，则第一晶体管具有相对高的第一栅极泄露电流ILEAKN，该栅极泄露电流ILEAKN从其栅电极流入至其主体电极。当需要芯片的降低的功率消耗时，电路在第一晶体管的栅电极上产生表示第二逻辑电平的相对低的电压，以大体上降低第一栅极泄露电流。

Description

用于在多电源域芯片中在低功率模式期间降低低阈值晶体管的栅极泄露的方法和设备
技术领域
本发明总体上涉及一种功率非常低的“片上系统”(SOC)，该系统能够间歇性操作、而大多数的时间处于其睡眠模式或待机模式中，并且其能够通过非常小的“纽扣式”电池用于长时间(例如，超过约一年)供电。更具体地，本发明涉及用于降低MOS晶体管的栅极泄露电流的量的电路系统，该栅极泄露电流通常造成在SOC芯片的“可切换电源域”中的电路系统的功率消耗。
背景技术
术语“域”或“电源域”总体上涉及SOC芯片。在SOC芯片中，在被称作衬底的“岛”的区域中提供特定活动或特定类型的电路系统，其中在衬底上制造该SOC芯片。通过由控制信号控制的一个或更多个开关，可以将衬底上的一个或更多个这种电源域耦合至具体的电源电压VDD。这种电源域被称作为“可切换电源域”。SOC芯片的一个或更多个电源域可以是非可切换的或被总是连接至VDD的“始终开启”的电源域(在下文中，“AON”电源域)。
图1示出可切换电源域电路1包括常规的CMOS反相器3，CMOS反相器3耦合至地并且还通过电源开关4耦合至电源电压VDD。CMOS反相器3包括N沟道晶体管MN1，该N沟道晶体管MN1具有以下连接方式：其源极连接至地，其主体(或体)电极连接至地，其栅极连接至输入导体2，以及其漏极连接至P沟道MOS晶体管MP1的漏极。晶体管MP1的栅极连接至传导输入逻辑信号VLOGIC-IN的导体2。晶体管MP1的源电极和主体电极连接至电源开关4的一个端子。电源开关4的另一个端子连接至VDD。电源开关4的控制端子15接收控制信号SWITCH_CONTROL。箭头5N指示了N沟道晶体管MN1的栅极泄露电流ILEAKN的电流路径的方向，并且箭头5P指示了P沟道晶体管MP1的栅极泄露电流ILEAKP的电流路径的方向。如果在栅电极和主体电极之间的电压(即，栅极氧化层两端的电压)足够高，则栅极泄露电流ILEAKN和ILEAKP分别“隧道”穿过N沟道晶体管MN1和P沟道晶体管MN1的栅极氧化层。随着在对应的SOC芯片的电源域中的全部晶体管的累积效应，这种栅极泄露电流通常具有针对HVT(高阈值电压)晶体管的在皮安培的范围内的幅度，和针对SVT(标准阈值电压)晶体管的在微安培范围内的幅度。
当电源开关4关闭且同时VLOGIC-IN在高“1”电压电平处时，图1中的栅极泄露电流ILEAKN始终出现。例如，如果VDD等于1.25V(伏特)且电源开关4关闭，则针对SVT晶体管的ILEAKN可能约为70pA(皮安培)，而如果电源开关4打开，则ILEAKN可能是更高的(约为800pA)。另外，如果电源开关4打开且VLOGIC-IN是在高“1”电平处，如果晶体管MP1的源极已经“漂移(float)”下降至近地电压电平，则可能存在流过P沟道晶体管MP1的栅极泄露电流ILEAKP的显著电平。在本发明的一个实施方式中，如果使用典型的CMOS反相器3，则对于输入电压在0和大约700mV(毫伏特)之间的值，总的栅极泄露电流为0PA，并且当CMOS反向器输入电压到达约1.1V时，总的栅极泄露电流以指数的方式增加至近200pA，并且当输入电压到达约1.2V时，总的栅极泄露电流增加至大约400pA，以及当输入电压到达约1.25V时，总的栅极泄露电流增加至大约800pA。
图2A至图2D示出能够导致不可接受的高栅极泄露电流的电路构造的若干不同示例，高栅极泄露电流在利用纽扣电池持续很长段(例如，持续长于一年的时间)操作的CMOSSOC芯片中可能是不可接受。图2A示出SOC芯片中的可切换电源域10A，SOC芯片还包括AON(始终开启)电源域8A。AON电源域8A包括各种AON逻辑电路系统11和ISO控制电路系统12，它们二者被直接连接至VDD，并且它们二者还接收来在自芯片上的各种其它电路的输入信号。可切换电源域10A通常包括：缓冲电路系统3(其可以是CMOS反相器)、可切换逻辑电路系统16、和隔离电路或单元14；每当通过导体15上的开关控制信号SWITCH_CONTROL的“激活”逻辑电平关闭电源开关4时，全部这些通过导体6和电源开关4直接从VDD接收它们的操作电源。注意：信号ISO能够打开但不能够关闭电源开关4。导体6连接至电源开关4的一个端子，电源开关4的另一个端子连接至VDD。响应于隔离控制信号ISO打开电源开关4，并且其余的时间关闭电源开关4。AON逻辑电路系统11的输出连接至可切换电源域10A中的输入缓冲电路系统(或CMOS反相器)3的输入。输入缓冲电路系统3的输出通过导体7连接至可切换逻辑电路系统16的输入。可切换逻辑电路系统16的输出连接至隔离单元14的一个输入。隔离单元14的使能输入通过导体17连接至AON隔离信号控制电路系统12的输出ISO。为了关断可切换电源域10A，首先断言导体17域上的ISO的激活电平以关断可切换电源域10A。然后，去断言导体15上的切换控制输入信号SWITCH_CONTROL。为了开启可切换电源域10A，首先断言开关控制信号SWITCH_CONTROL，并且然后去断言导体17上的信号ISO。
当可切换电源域10A关断时，电源开关4是打开的，但一个或更多个可切换电源域的(一个或更多个)输入可以继续接收输入信号，该输入信号可以是来自AON逻辑电路系统11的逻辑“1”或逻辑“0”。因此，取决于图1中的CMOS输入反相器3(其能够用作图2中的输入缓冲电路系统3)是否正从AON逻辑电路系统11接收逻辑“1”或逻辑“0”，图1中的CMOS输入反相器3有可能具有显著数量的栅极泄露电流。(在某种意义上，导体7将是“漂移的(floating)”，但是由于可切换电源域10A是关断的，所以它将不导致任何“漂移的”CMOS栅极泄露电流。在这种情况下唯一发生的泄露电流是缓冲器3中的栅极泄露电流。)
参照图2B，其示出D型触发器电路18，如果可切换电源域处于其关断条件下，则该D型触发器电路18通常执行保持可切换电源域中的数据的功能。D型触发器电路18包括：输入反相器X2、包括CMOS输入反相器X3和X4的主锁存器18A、CMOS传输门M1、包括CMOS输出反相器X5和X6的从锁存器18B和输出反相器X7。主锁存器18A的输出通过CMOS传输门M1耦合至从锁存器18B的输入。为了降低其中的栅极泄露电流，除了使用SVT(标准阈值VT)晶体管形成输出反相器X7以在输出反相器X7的输出处提供增加的驱动电流，使得该增加的驱动电流能够足以驱动其它电路系统(未示出)之外，D型触发器18由HVT晶体管组成，并且主锁存器18A仅包括SVT晶体管。注意：由于从锁存器18B的输出可能正在生成“1”电压电平，同时从锁存器18B的相关可切换电源域是关断的，所以输出反相器X7的栅极可能具有高栅极泄露电流(见图1)，由于SOC芯片上的全部晶体管的累积效应，该高栅极泄露电流可能高达约1.5μA。(本文使用的术语“低阈值晶体管”或“SVT晶体管”用于指在SOC芯片上的大多数晶体管所使用种类的相对小的、相对廉价的CMOS晶体管；相反，本文使用的术语“高阈值晶体管”或“HVT晶体管”用于指具有比SVT晶体管的阈值电压VT大体上更高的阈值电压的相对大的、相对昂贵的CMOS晶体管。)
参照图2C，电路系统20包括存储器阵列20-1，存储器阵列20-1由HVT晶体管组成，从而在包含存储器阵列20-1的可切换电源域处于其关断条件时(即，在存储器阵列20-1的“保持模式”期间)降低其中的栅极泄露电流。在存储器阵列20-1中的各个存储器单元能够与图2C的D型触发器18相似或相同。图2C中的电路系统20还包括耦合至存储器阵列20-1的常规相关外围逻辑电路系统20-2，以实行存储器阵列20-1的普通读写操作。可切换电源域中包含外围逻辑20-2。传统上通过利用SVT晶体管改进由外围逻辑电路20-2获得的读/写性能。不幸的是，这极大地增加了在先参照图1所描述的种类的栅极泄露电流的量，并且大体上减少了用于图2C的电源电路系统20的纽扣电池的寿命。
接下来参照图2D，低功率SOC芯片21包括可切换电源域21-1，该可切换电源域21-1被示出为处于其关断条件下。可切换电源域21-1包括逻辑电路系统21-2，该逻辑电路系统21-2的输入通过在相邻AON电源域中的AON(始终开启)电路系统21-3进行驱动。AON电路系统21-3可以包括数字和/或模拟电路系统，该数字和/或模拟电路可以正将高逻辑“1”电压电平施加至可切换电源域21-1中的数字逻辑电路系统21-2。结果，即使在电源域21-1处于其关断条件下时，在逻辑电路系统21-2中仍可能存在大量不可接受的栅极泄露电流。
接下来参照图2E，典型的现有技术的隔离单元电路14(另在图2A中提及)包括CMOS反相器，该CMOS反相器包括P沟道晶体管M02和N沟道晶体管M03，P沟道晶体管M02和N沟道晶体管M03具有连接至导体23-1上的输入信号INPUT的它们的对应栅电极。晶体管M03的源极连接至地，并且其漏极连接至晶体管M02的漏极和连接至包括P沟道晶体管M06和N沟道晶体管M04的另一个CMOS反相器的栅电极。晶体管M02的源极通过导体6A连接至晶体管M06的源极和连接至P沟道电源切换晶体管M01的漏极。晶体管M04的源极连接至地，并且其漏极连接至晶体管M06的漏极和连接至输出导体23-2，且在输出导体23-2上生成信号OUTPUT。晶体管M01的源极连接至VDD，并且其栅极通过导体17连接至AON隔离控制电路系统12(图2A中示出)以接收隔离控制信号ISO。N沟道晶体管M05的栅电极连接至ISO，其源极连接至地，并且其漏极连接至导体23-2。如果ISO处于其“激活”电平处，则ISO单元14的晶体管M01可以是关断的，但是晶体管M02和M06的栅电极可以是电漂移的。然而，因为当ISO为低时，晶体管M05将是导通的，这将在导体23-2上确保“0”电压电平，所以这将不会导致在导体23-2上的不确定的输出电压电平。
在图2E中的现有技术ISO单元电路14的问题在于通过AONISO控制电路系统12(见图2A)在导体17上生成的ISO信号导致在晶体管M01的栅极处的栅极泄露电流。另外，在隔离单元14中使用HVT晶体管大体上降低隔离单元14位于其中的SOC芯片的操作速度。此外，在D型触发(如图2B所示)的输出反向器X7中使用SVT晶体管能够在N沟道晶体管M05中导致大体上增加的栅极泄露电流。
因此，应当理解，在SOC睡眠模式或待机模式期间，包含高性能逻辑电路系统的切换的电源域已被切断，以大体上降低其中的栅极泄露电流。然而，在处于其关断条件下的可切换电源域中，如果AON电路系统正在将“1”电压电平施加至SVT晶体管的栅电极，则即使其电源域是关断的，在该晶体管中仍将存在大量的栅极泄露电流。
还应当理解，包括SOC芯片的一些低功率RF产品需要通过小的纽扣型电池进行比一年更长的时间的供电。在许多这种产品中，SOC芯片在其睡眠或待机模式中花费了超过90％的时间。因此，在睡眠或待机模式操作期间，SOC芯片中的栅极泄露电流和相关功率损耗的量对延长电池的寿命是非常重要的。不幸地，上述在隔离单元中使用由HVT晶体管组成的高阈值电压隔离单元以降低栅极泄露电流的常规技术以各种方式降低了电路性能。
因此，在集成电路芯片中，存在对于降低切断的电源域中的栅极泄露电流量的改进电路和方法的未满足需求。
还存在对于延长电池寿命的改进电路和方法的未满足的需求，该电池根据需要为SOC芯片提供长时间的功率。
发明内容
本发明的一个目的是提供用于降低集成电路芯片中被切断的电源域中的栅极泄露电流量的改进电路和方法。
本发明的另一个目的是提供用于延长电池寿命的改进电路和方法，其根据需要为SOC芯片提供长时间的功率。
简单地描述并根据一个示例，本发明提供了一种用于降低在CMOS(互补金属氧化物半导体)集成电路芯片28的可切换电源域10A中的栅极泄露电流的电路25、26，所述电路包括：第一晶体管MN1，所述第一晶体管MN1具有耦合至电源开关4的第一端子6的漏电极，所述电源开关4具有耦合至第一参考电压VDD的第二端子的，所述第一晶体管具有栅电极、主体电极和源电极。所述源电极和主体电极耦合至第二参考电压GND。如果所述电源开关打开并且所述第一晶体管的栅电极的表示第一逻辑电平的电压超过主体电极的电压多于第一预定量，则所述第一晶体管具有相对高的第一栅极泄露电流ILEAKN，该第一栅极泄露电流ILEAKN从第一晶体管的栅电极流入至其主体电极。当需要降低的芯片功率消耗时，第一电路25-2、26-2在所述第一晶体管的栅电极上产生表示第二逻辑电平的相对低的电压，以大体上降低所述第一栅极泄露电流。
在一个实施方式中，本发明提供用于降低CMOS(互补金属氧化物半导体)集成电路芯片28的可切换电源域10A中的栅极泄露电流的电路25、16，所述电路包括：第一晶体管MN1，所述第一晶体管MN1具有耦合至电源开关4的第一端子6的漏电极，所述电源开关4具有耦合至第一参考电压VDD的第二端子，所述第一晶体管MN1具有栅电极、主体电极和源电极，源电极和主体电极耦合至第二参考电压GND；如果所述电源开关4打开且所述第一晶体管MN1的栅电极的表示第一逻辑电平(“1”)的电压超出所述主体电极的电压多于第一预定量，则所述第一晶体管MN1具有相对高的第一栅极泄露电流ILEAKN，所述泄露电流从其栅电极流入至其主体电极。当需要芯片28的降低的功率消耗时，第一电路25-2、26-2在所述第一晶体管MN1的所述栅电极上产生表示第二逻辑电平(“0”)的相对低的电压，以大体上降低所述第一栅极泄露电流ILEAKN。
在一个实施方式中，第一电路25-2包括逻辑“与”电路25-2，所述逻辑“与”电路25-2具有经耦合用于接收第一逻辑信号VLOGIC_IN的第一输入和经耦合用于接收栅极泄露电流禁用信号ISO的第二输入，逻辑“与”电路25-2的输出2耦合至所述第一晶体管MN1的所述栅电极，其中，当所述栅极泄露电流禁用信号ISO具有指示电源开关4打开的预定激活值时，逻辑“与”电路25-2在所述第一晶体管MN1的所述栅电极上施加相对低的电压。第二晶体管MP1具有耦合至所述电源开关4的所述第一端子6的源电极和主体电极，以及具有耦合至所述第一晶体管MN1的所述漏电极的漏电极。
在一个实施方式中，所述第一晶体管MN1是N沟道晶体管并且所述第二晶体管MP1是P沟道晶体管，所述第二晶体管MP1具有耦合至所述第一晶体管MN1的所述栅电极的栅电极，并且所述第一晶体管MN1和第二晶体管MP1形成CMOS反相器3。所述第一晶体管MN1是SVT(低阈值电压)晶体管，并且所述第二晶体管MP1是SVT(低阈值电压)晶体管。
在一个实施方式中，所述第一电路26-2包括由HVT(高阈值)晶体管组成的CMOS反相器26-2。第二晶体管MP1耦合在所述电源开关4的所述第一端子6和所述第一晶体管MN1的所述漏电极之间。所述第一晶体管MN1是N沟道晶体管并且所述第二晶体管MP1是P沟道晶体管，以及所述第二晶体管MP1具有耦合至所述第一晶体管MN1的所述栅电极的栅电极，由此，所述第一晶体管MN1和第二晶体管MP1形成CMOS反相器3。
在一个实施方式中，所述逻辑“与”电路25-2包括与门电路系统。在一个实施方式中，所述第一逻辑信号VLOGIC_IN是已产生的具有逻辑电平的门控逻辑信号，当打开电源开关4时，所述逻辑电平导致所述第一电路26-2在所述第一晶体管MN1的所述栅极2上产生低电压电平。
在一个实施方式中，本发明提供了一种用于降低CMOS(互补金属氧化半导体)集成电路芯片28的可切换电源域10A中的栅极泄露电流的方法，所述方法包括以下步骤：将第一晶体管MN1的漏电极耦合至电源开关4的第一端子6，所述电源开关4具有耦合至第一参考电压VDD的第二端子，以及将所述第一晶体管MN1的主体电极和源电极耦合至第二参考电压GND；所述第一晶体管MN1具有栅电极，并且如果所述电源开关4打开并且所述第一晶体管MN1的所述栅电极的表示第一逻辑电平(“1”)的电压超出所述主体电极的电压多于所述第一预定量，则所述第一晶体管MN1具有从其栅电极流入至其主体电极的相对高的第一栅极泄露电流ILEAKN；并且当需要所述芯片28的降低的功率消耗时，在第一晶体管MN1的栅电极上产生表示第二逻辑电平(“0”)的相对低的电压，以大体上降低所述第一栅极泄露电流ILEAKN。
在一个实施方式中，所述方法包括以下步骤：耦合逻辑“与”电路25-2的第一输入以接收第一逻辑信号VLOGIC_IN，以及耦合逻辑“与”电路25-2的第二输入以接收栅极泄露电流禁用信号ISO，将所述逻辑“与”电路25-2的输出2耦合至所述第一晶体管MN1的所述栅电极，以及当栅极泄露电流禁用信号ISO具有指示所述电源开关4打开的预定激活值时，操作所述逻辑“与”电路25-2以导致其在所述第一晶体管MN1的所述栅电极上施加相对低的电压。
在一个实施方式中，所述方法包括以下步骤：将第二晶体管MP1的源电极和主体电极耦合至所述电源开关4的所述第一端子6，并且将所述第二晶体管MP1的漏电极耦合至所述第一晶体管MN1的所述漏电极，其中，所述第一晶体管MN1是N沟道晶体管并且所述第二晶体管MP1是P沟道晶体管，所述第二晶体管MP1具有耦合至所述第一晶体管MN1的所述栅电极的栅电极，所述第一晶体管MN1和第二晶体管MP1形成CMOS反相器3，其中，所述第一晶体管MN1和第二晶体管MP1是SVT(低阈值电压)晶体管。
在一个实施方式中，所述方法包括以下步骤：耦合CMOS反相器26-2的输入以接收第一逻辑信号VLOGIC_IN并且将所述CMOS反相器26-2的输出2耦合至所述第一晶体管MN1的所述栅电极，以及当打开所述电源开关4时，操作所述CMOS反相器26-2以导致其在第一晶体管MN1的栅电极上施加相对低的电压，其中，所述CMOS反相器26-2由HVT(高阈值)晶体管组成。
在一个实施方式中，所述方法包括以下步骤：提供作为已产生的具有逻辑电平的逻辑信号的第一逻辑信号VLOGIC_IN，当打开所述电源开关4时，所述逻辑电平导致所述第一电路26-2在所述第一晶体管MN1的所述栅极2上产生低电压电平。
在一个实施方式中，本发明提供了一种用于降低CMOS(互补金属氧化物半导体)集成电路芯片28的可切换电源域10A中的栅极泄露电流的电路25、26，所述电路包括：在可切换电源域10A中的用于将第一晶体管MN1的漏电极耦合至电源开关4的第一端子6以及将第一晶体管MN1的主体电极和源电极耦合至第二参考电压GND的装置2、3、6，所述电源开关4具有耦合至第一参考电压VDD的第二端子，所述第一晶体管MN1具有栅电极，并且如果电源开关4打开而且所述第一晶体管MN1的所述栅电极的表示第一逻辑电平(“1”)的电压超出所述主体电极的电压多于第一预定量多，则所述第一晶体管MN1具有从其栅电极流入至其所述主体电极的相对高的第一栅极泄露电流ILEAKN；以及在可切换电源域10A中的用于在需要所述芯片28的降低的功率消耗时，在所述第一晶体管MN1的所述栅电极上产生表示第二逻辑电平(“0”)的相对低的电压，以大体上降低所述第一栅极泄露电流ILEAKN的装置25-2、26-2。
附图说明
图1是示出CMOS反相器的栅极泄露电流的示意图，在SOC芯片中CMOS反相器接收通过AON(始终开启)电路系统生成的输入信号。
图2A是SOC芯片中的可切换电源域和相关电路系统的框图。
图2B是在SOC芯片的可切换电源域中使用的D型触发器的框图。
图2C是示出SOC芯片的可切换电源域中的存储器阵列的框图。
图2D是示出切换电源域中的AON电路驱动逻辑电路系统的框图。
图2E是在SOC芯片的可切换电源域中使用的常规隔离单元的示意图。
图3A是本发明的一个实施方式的简化示意图。
图3B是本发明的另一个实施方式的简化示意图。
图4A是示出SOC芯片的AON电源域中的可切换电源域和相关电路系统的框图。
图4B是在可切换电源域中使用的隔离单元的示意图。
图5A是与图3A中示出的电路和技术结合使用的D型触发器的框图。
图5B是与图3B中示出的电路和技术结合使用的D型触发器的框图。
图6A是与图3A中示出的电路和技术结合使用的包括存储器阵列的SOC芯片的框图。
图6B是与图3B中示出的电路和技术结合使用的包括存储器阵列的SOC芯片的示意图。
图7A是示出包括图2D中示出AON电路系统驱动电路系统并与图3A中示出的电路和技术结合的SOC芯片的框图。
图7B是示出包括图2D中示出的AON电路系统驱动电路系统并与图3B中示出的电路和技术结合的SOC芯片的框图。
具体实施方式
执行各种实验以测量和表征在各种MOS晶体管中的栅极泄露电流，其中，将逻辑“0”电压电平施加至各种CMOS反相器的P沟道和N沟道晶体管的栅电极。利用施加的“0”电平没有检测到跨过晶体管的栅极氧化层至接地的源电极和接地的主体电极的显著数量的栅极泄露电流。另外，将逻辑“1”电压电平施加至CMOS反相器的P沟道和N沟道晶体管的栅电极，其中主体电极接地。测量跨过晶体管的栅极氧化层至接地主体电极的产生的栅极泄露电流的量，并且确定当电源域打开时，在可切换电源域中不存在CMOS晶体管的显著栅极泄露电流(与可切换电源域中的亚阈值(sub-threshold)泄露电流进行比较)。还确定当打开可切换电源域时，当将高“1”逻辑电压施加至可切换电源域中的晶体管的栅电极时，电池消耗掉相对大和显著量的栅极泄露电流。
图3A示出包括在地和电源开关4的一个端子6之间耦合的CMOS反相器3的可切换电源域电路25，电源开关4的另一个端子耦合至电源电压VDD。如在图1的现有技术中，图3A中的CMOS反相器3包括N沟道晶体管MN1，N沟道晶体管MN1具有以下连接方式：其源电极连接至地，其主体电极连接至地，其栅电极连接至导体2，以及其漏极连接至P沟道MOS晶体管MP1的漏极。通过输入导体2连接晶体管MP1的栅极，以传导逻辑信号VLOGIC_IN。晶体管MP1的源电极和主体电极连接至电源开关4的端子6。电源开关4的控制端子接收导体15上的控制信号SWITCH_CONTROL。箭头5N指示N沟道晶体管MN1的栅极泄露电流ILEAKN的路径，并且箭头5P指示P沟道晶体管MP1的栅极泄露电流ILEAKP的路径。如果跨过它们的栅极氧化层的电压足够高，则事实上栅极泄露电流ILEAKN和ILEAKP分别隧道穿过N沟道晶体管MN1和P沟道晶体管MP1的栅极氧化层。对于HVT(高阈值)晶体管，在电源域中的全部晶体管的累积栅极泄露电流可能具有大约皮安培量级的幅度，以及对于SVT(标准阈值)晶体管，针对全部晶体管的累积效应，栅极泄露电流可能具有在微安培范围内的幅度。
根据本发明的一个实施方式，HVT与门25-2(等)的一个输入接收导体25-1上的信号VLOGIC-IN，并且另一个输入接收导体17上的门控信号或使能信号ISO。使能门25-2的输出通过导体2连接至CMOS反向器3的输入。施加至与门25-2的输入的ISO的“激活”电平导致其在导体2上生成低“0”电压电平。在这个示例中，ISO的“激活”或“1”电平是高电压。信号ISO作为激活“1”被“断言”，同时可切换电源域是OFF。为了在可切换电源域关断时，驱动“0”电平以降低栅极泄露电流，与门25-2被示出为在其输入处具有“泡状(bubble)”以指示被断言的ISO信号能够在导体2上驱动“0”电平，以降低栅极泄露电流。因此，通过在CMOS反向器3的晶体管MP1和MN1的栅电极上导致上述低“0”电压电平，ISO信号禁用栅极泄露电流ILEAKN和ILEAKP。也就是，当ISO具有指示包含CMOS反相器3的可切换电源域关断的值时，与门25-2响应于ISO信号从而在CMOS反相器输入2上产生低“0”电压电平。由于高数值的栅极泄露电流ILEAKN和ILEAKP发生在导体2上的电压是高“1”电压电平同时电源开关4打开时(即，当可切换电源域关断时)，所以强加在导体2上的低“0”电压电平有效地禁用了泄露电流ILEAKN和ILEAKP。
图3B示出本发明的另一个实施方式，其中，在VDD和地之间耦合的CMOS反相器26-2替代了图3A的域使能与门25-2。图3B的CMOS反相器26-2包括P沟道晶体管MP2和N沟道晶体管MN2，P沟道晶体管MP2的源极和主体电极通过导体6连接至电源开关4，P沟道晶体管MP2的漏电极通过导体2耦合至N沟道晶体管MN2的漏极，N沟道晶体管MN2具有其连接至地的源极和主体电极。导体2还连接至CMOS反向器3的输入。晶体管MP2和MN2的栅电极被连接以接收导体26-1上的VLOGIC_IN。当包含CMOS反向器3的切换电源域处于其关断条件下时，数字输入信号VLOGIC_IN将CMOS反向器3(另见图3B)的输入电压强加至“0”。由于HVT反向器26-2通过导体6和电源开关4进行供电，所以当其可切换电源域是关断时，HVT反向器26-2不产生导体2上的“1”电平以及导致栅极泄露电流发生在反相器3中。为了使在反相器26-2中的栅极泄露电流最小化，晶体管MP2和MN2是HVT(高阈值电压)晶体管。因此，大体上降低SOC芯片中的栅极电流泄露的另一个方式在于将HVTCMOS反相器的输出连接至SVT(低阈值电压)CMOS反相器(诸如位于可切换电源域中的反相器3)的输入，以及连接HVT反相器的输入以接收由AON电源域中电路系统生成的输入逻辑信号(诸如VLOGIC_IN)。注意：如果栅电极接收由AON电源域中的晶体管生成的信号，则栅极泄露电流仅发生在可切换域中的该晶体管的栅电极中。因此，如果发生栅极泄露电流的晶体管是HVT晶体管，则能够大大地降低该栅极泄露电流。
注意：图3A和3B的方式提供了大约相同量的栅极泄露电流降低，并且因此提供了电池寿命方面大约相同量的增加。
图4A示出SOC芯片28，该SOC芯片28包括AON(始终开启)电源域8A和可切换电源域10A。AON电源域8A包括各种AON逻辑电路系统11和ISO控制电路系统12，二者均直接连接至VDD，并且二者均接收来自各种其它电路系统的输入信号(未示出)。可切换电源域10A通常包括缓冲器电路系统3(诸如CMOS反相器)、可切换逻辑电路系统16和隔离单元29，每当响应于隔离控制信号的激活电平而关闭电源开关4时，全部通过导体6和电源开关4间接从VDD接收它们的操作电源。导体6连接至电源开关4的一个端子，电源开关4的另一个端子连接至VDD。AON逻辑电路系统11的输出通过导体2连接至可切换电源域10A中的输入缓冲器电路系统3的输入。可切换逻辑电路系统16的输入通过导体7连接至缓冲器电路3的输出。可切换逻辑电路系统16的输出连接至隔离单元29的一个输入。隔离单元29的另一输入经由导体17接收隔离控制信号ISO，导体17还连接至AON隔离信号控制电路系统12的输出。
当可切换电源域10A是关断时，打开电源开关。然而，一个或更多个可切换电源域的(一个或更多个)输入可以继续接收输入信号，该输入信号可以是来自AON逻辑电路系统11的逻辑“1”或逻辑“0”。因此，根据是否正在接收来自AON逻辑电路系统11的逻辑“1”或逻辑“0”，缓冲器3的输入晶体管有可能具有显著量的栅极泄漏电流，并且通过提供作为HVT缓存器的缓存器3来降低该栅极泄露电流。如在图2A中，导体7能够被认为是“漂移的”，但是由于电源电源域10A是关断的，所以它将不导致任何漂移的CMOS栅极泄露电流。发生在这种情况下的唯一的泄露电流是在缓冲器3中的栅极泄露电流。
接下来参照图4B，隔离单元电路29包括CMOS反相器，该CMOS反相器包括P沟道晶体管M02和N沟道晶体管M03，该P沟道晶体管M02和N沟道晶体管M03具有它们连接至导体23-1上的输入信号INPUT的栅电极。晶体管M03的源极连接至地，并且其漏极连接至晶体管M02的漏极以及连接至另一个CMOS反相器的栅电极，另一个CMOS反相器包括P沟道晶体管M06和N沟道晶体管M04。晶体管M02的源极连接至晶体管M06的源极并连接至P沟道晶体管M01的漏极。晶体管M01的源极通过导体6和先前描述的电源开关4耦合至VDD，并且通过导体17-1连接其栅极以接收由缓冲器电路30的输出生成的隔离控制信号ISO1，缓冲器电路30的输入通过导体17连接至AON隔离控制电路12的输出ISO(在图4A示出)。缓冲器电路30通过导体6和先前描述的电源开关由VDD间接供电。晶体管M04的源极连接至地，并且其漏极连接至晶体管M06的漏极以及连接至输出导体23-2，在输出导体23-2上生成信号OUTPUT。N沟道HVT(高阈值电压)晶体管M05具有以下连接方式，其源极连接至地，其栅极连接用于接收隔离控制信号ISO，以及其漏极连接至导体23-2。隔离单元29的其余部分由SVT(标准阈值)晶体管组成。注意：缓存30能够驱动多个隔离单元。
图5A中的电路32和图5B中的电路33每个都包括D型触发器电路32-1，当电源开关4是断开(即，打开)时，响应于隔离控制信号ISO的激活电平，D型触发器电路执行保持可切换电源域中的数据的功能，使得包含D型触发器电路32-1的可切换电源域处于其关断条件下。D型触发器电路32-1包括输入反相器X2、包括CMOS输入反相器X3和X4的主锁存器18A、CMOS传输门M1、以及包括CMOS输出反相器X5和X6的从锁存器18B。主锁存器18A的输出通过CMOS传输门M1耦合至从锁存器18B的输入。从锁存器18B由HVT晶体管组成。在图5A的电路32和图5B的电路33二者中，从锁存器18B的输出耦合至输出反相器X7的输入。电源开关4耦合在VDD和导体6之间。连接导体6以将来自电源开关4的操作电源供应至主锁存器18A中的反相器X3和X4、供应至输出反相器X7、以及供应至反相器X1和X2。连接VDD以始终将操作电源供应至从锁存器18B中的反相器X5和X6。
在图5A中，先前描述的使用HVT与门25-2(另见图3A)的技术响应于ISO的激活电平，禁用D型触发器32-1的从锁存器18B的来自可切换电源域中的电路的输入晶体管的栅电极的输出，以控制输出反相器X7的输入。具体地，D型触发器32-1包括上述参照图3A描述的相同的主锁存器18A和相同的从锁存器18B。与门25-2具有连接至从锁存器18B的输出的一个输入，以及连接其另一个输入用于接收导体17上的门控信号ISO。与门25-2的输出在D型触发器32-1的输出反相器X7的输入上强加低“0”电压。这阻止了CMOS输出反相器X7在ISO激活电平期间具有高栅极泄露电流，并且还允许由SVT(低阈值电压)晶体管组成的输出反相器X7，因此能够获得更快的电流性能。因此，在图5A的电路中使用先前描述的图3A的技术，降低了SVTCMOS反相器X7的输入电压，从而大大降低其栅极泄露电流。从锁存器18B的反相器X5和X6由HVT晶体管组成以降低反相器X5和X6的晶体管的亚阈值泄露电流。(注意：MOS晶体管的亚阈值泄露电流小于其栅极泄露电流。)
图5B中的电路33与图5A中的上述电路32相似，但是利用了先前描述的参照图3B先前描述的技术，在可切换电源域的输入处在从锁存器18B中插入一个或更多个非常高的阈值晶体管(而不是如图2B中的现有技术的SVT晶体管)，使得输出反相器X7中的栅极泄露电流得以大体上降低。图3B的先前描述的技术通过在逻辑输入信号(图3B的VLOGIC_IN)和CMOS反相器3的驱动输入晶体管的栅电极之间耦合HVT反相器(或晶体管)，降低了驱动CMOS反相器(诸如，CMOS反相器3)的输入电压，以降低穿过其N沟道晶体管和其P沟道晶体管的其栅极泄露电流。
参照图6A，电路系统35-1包括始终由VDD供电的存储器阵列20-1，即，该存储器阵列20-1位于AON电源域中。存储器阵列20-1由HVT晶体管组成，以降低栅极泄露电流。(在存储器阵列20-1中的各个存储器单元能够与图2C的D型触发器相似或相同。)图6A中的电路系统35-1还包括耦合至存储器阵列20-1的常规相关外围逻辑电路系统20-2，以执行普通的读和写操作。外围逻辑电路20-2经常被包括在AON域中，并且因此通过电源开关4和导体6进行供电。若干HVT与门25-2中的每个都具有一个输入，该输入接收诸如在导体25-1上的VLOGIC-IN的相应信号。每个与门25-2的另一个输入接收在导体17上的门控信号ISO。与门25-2的输出通过多个导体2分别连接至相应CMOS反相器20-4的输入。(能够在图3A中示出CMOS反相器20-4中的每个。)CMOS反相器20-4位于可切换电源域中，当ISO是“激活”时，该可切换电源域通过电源开关4和导体6进行供电。
CMOS反相器20-4中的晶体管应该是SVT晶体管以实现快速电路操作。事实上，ISO信号的激活电平通过在COMS反相器20-4的晶体管MP1和MN1的栅电极上强加低“0”电压电平来禁用在每个CMOS反相器20-4中的栅极泄露电流ILEAKN和ILEAKP。因此，当包含CMOS反相器20-4的可切换电源域处于其关断条件时，当门控信号ISO具有激活值时，与门25-2响应于门控信号ISO在各种CMOS反相器输入2上产生低“0”电压电平。由于当在导体2上的输入电压是在高“1”电压电平处并且电源开关4打开时，泄露电流ILEAKN和ILEAKP发生，所以当门控信号ISO在“1”电平处时，强加在导体2上的低“0”电压电平禁用全部的泄露电流ILEAKN和ILEAKP。
图6B中，在图3B中示出的若干CMOS反相器26-2中的每个都包括P沟道晶体管MP2和N沟道晶体管MN2，该P沟道晶体管MP2具有以下连接方式，其源极和其主体电极连接至VDD、其漏极通过相应导体2耦合至N沟道晶体管MN2的漏极，N沟道晶体管MN2的源极和主体电极连接至地。晶体管MP2和MN2的栅电极(图3B)连接用于接收诸如在相应导体25-1上的VLOGIC_IN信号的信号。为了分别降低在多个CMOS反相器26-2中的栅极泄露电流，在每个CMOS反相器26-2中的晶体管MP2和MN2是HVT晶体管。
因此，在SOC芯片中大体上降低栅极泄露电流的另一种方法在于在CMOS反相器20-4的输入和通过存储器阵列20-1中的电路或与其相关的电路生成的相应输入逻辑信号(诸如各种VLOGIC-IN信号)之间提供HVTCMOS反相器，其为AON电源域，其中COMS反相器20-4位于可切换电源域中。每当包含CMOS反向器3的切换电源域处于其关断条件时，数字输入信号VLOGIC_IN将CMOS反向器3(另见图3B)的输入电压强加为“0”。
参照图7A，使用图3A的电路和技术的方法的另一个示例提供了低功率SOC芯片37-1，低功率SOC芯片37-1包括可切换电源域21-1，其在ISO是“激活”时通过导体6和电源开关4由VDD供电并在图7A中被示出为处于其关断条件下。可切换电源域21-1包括具有一个输入25-1的与门25-2，该输入25-1接收诸如通过AON电路系统21-3生成的VLOGIC_IN的信号，该AON电路系统21-3在制造SOC芯片37-1的衬底上的相邻AON电源域中。与门25-2的输出被连接至CMOS反相器20-4的输入2，该CMOS反向器20-4与图3A中的CMOS反相器3相同。AON电路系统21-3可以将施加至可切换电源域21-1中的与门25-2的一个输入的VLOGIC_IN驱动至高逻辑“1”或低逻辑“0”电压电平。因此，即使电源域21-1是在其关断条件下，在CMOS反相器21-4的晶体管中可以存在由高逻辑“1”电平导致的不可接受地大量栅极泄露电流。与门25-2的另一个输入接收导体17上的门控信号ISO。在CMOS反相器20-4(其与图3A中的反相器3相同)中的晶体管MP1和MN1应该是SVT晶体管以便获得快速电路性能。ISO的激活电平通过在晶体管MP1和MN1的栅电极上强加低“0”电压电平来禁用栅极泄露电流ILEAKN和ILEAKP。因此，当包含CMOS反相器20-4的可切换电源域21-1关断时，当门控信号ISO具有激活值时，门电路或与门25-2响应于门控信号ISO，以在CMOS反相器输入导体2上产生低“0”电压电平。在导体2上的低“0”电压电平有效地禁用栅极泄漏电流ILEAKN和ILEAKP。
在图7B中，与图3B中的CMOS反相器26-2相同的CMOS反相器26-2通过VDD进行供电，并且COMS反相器26-2包括P沟道晶体管MP2和N沟道晶体管MN2，该P沟道晶体管MP2具有以下连接方式，其源极和主体电极连接至VDD、其漏电极通过导体2耦合至N沟道晶体管MN2的漏极，N沟道晶体管MN2的源极和主体电极连接至地。晶体管MP2和MN2的栅电极(图3B)连接用于接收在导体25-1上的VLOGIC_IN信号。为了降低在CMOS反相器26-2中的栅极泄露电流，则这些晶体管MP2和MN2是HVT晶体管。这大体上降低了在可切换电源域21-4中的CMOS反相器20-4的晶体管MP1和MN1中的栅极泄露电流。每当包含CMOS反向器3的切换电源域是在其关断条件时，数字输入信号VLOGIC_IN将CMOS反向器3(另见图3B)的输入电压强加为“0”。
注意：通过以下方式能够确定在SOC芯片中的栅极泄露电流的位置：通过向SOC芯片供电，测量随着SOC芯片的操作模式改变的沿着可切换电源域边界的表面温度变化，来获得芯片表面的热曲线(特别是沿着可切换电源域的各种边缘或边界的热曲线)。
所描述的本发明的实施方式提供使用自定义隔离单元以提供在SOC中的高速度性能的优点，该SOC芯片具有低栅极泄露电流并且因此具有降低的功率消耗，并且因此提供增加的电池寿命。在一个示例中，主要由SVT(低阈值)晶体管组成的隔离单元中的栅极泄露电流的量已被降低至大约二十分之一。这在包括以下针对各种应用的器件的低功率SOC芯片中是非常有利的：处理器或微处理器、存储器和诸如模拟电路系统、数字电路系统、ADC、DAC、调制解调器等的大量其它电路。例如，在一些应用中，诸如在火警系统、用于监控水质的系统、和各种其它间歇计量监控应用中，低功率SOC芯片几乎所有的时间可以是在其关断或睡眠模式中。
尽管已经参照在此的若干具体实施方式对本发明进行描述，本领域技术人员将能够对本发明所描述的实施例进行各种修改而不偏离其真实精神和范围。所有与权利要求中阐述的元件和步骤非实质性不同，而是以基本相同的方式分别执行基本相同功能，从而获得与权利要求书中所要求的相同结果的元件和步骤，都旨在包含在本发明的范围中。

Claims (20)

1.一种用于降低CMOS集成电路芯片即互补金属氧化物半导体集成电路芯片的可切换电源域中的栅极泄露电流的电路，所述电路包括：
(a)第一晶体管，所述第一晶体管具有耦合至电源开关的第一端子的漏电极，所述电源开关具有耦合至第一参考电压的第二端子，所述第一晶体管具有栅电极、主体电极和源电极，所述源电极和主体电极耦合至第二参考电压；如果所述电源开关打开且所述第一晶体管的所述栅电极的表示第一逻辑电平的电压超出所述主体电极的电压多于第一预定量，则所述第一晶体管具有从其栅电极流入至其主体电极的相对高的第一栅极泄露电流；以及
(b)第一电路，当需要所述芯片的降低的功率消耗时，所述第一电路用于在所述第一晶体管的所述栅电极上产生表示第二逻辑电平的相对低的电压，以大体上降低所述第一栅极泄露电流。
2.根据权利要求1所述的电路，其中，所述第一电路包括逻辑与电路，所述逻辑与电路具有经耦合以接收第一逻辑信号的第一输入和经耦合以接收栅极泄露电流禁用信号的第二输入，所述逻辑与电路的输出耦合至所述第一晶体管的所述栅电极，其中，当所述栅极泄露电流禁用信号具有指示所述电源开关打开的预定激活值时，所述逻辑与电路在所述第一晶体管的所述栅电极上施加相对低的电压。
3.根据权利要求2所述的电路，包括：第二晶体管，所述第二晶体管具有耦合至所述电源开关的所述第一端子的源电极和主体电极以及耦合至所述第一晶体管的所述漏电极的漏电极。
4.根据权利要求3所述的电路，其中，所述第一晶体管是N沟道晶体管并且所述第二晶体管是P沟道晶体管，所述第二晶体管具有耦合至所述第一晶体管的所述栅电极的栅电极，并且所述第一晶体管和第二晶体管形成CMOS反相器。
5.根据权利要求1所述的电路，其中，所述第一晶体管是SVT晶体管即低阈值电压晶体管。
6.根据权利要求5所述的电路，其中，所述第二晶体管是SVT晶体管即低阈值电压晶体管。
7.根据权利要求1所述的电路，其中，所述第一电路包括CMOS反相器，所述CMOS反相器包括HVT晶体管即高阈值晶体管。
8.根据权利要求7所述的电路，包括：第二晶体管，所述第二晶体管耦合在所述电源开关的所述第一端子和所述第一晶体管的所述漏电极之间。
9.根据权利要求8所述的电路，其中，所述第一晶体管是N沟道晶体管并且所述第二晶体管是P沟道晶体管，所述第二晶体管具有耦合至所述第一晶体管的所述栅电极的栅电极，并且所述第一晶体管和第二晶体管形成CMOS反相器。
10.根据权利要求1所述的电路，其中，所述逻辑与电路包括与门电路系统。
11.根据权利要求6所述的电路，其中，所述第一逻辑信号是已产生的具有逻辑电平的门控逻辑信号，当打开所述电源开关时，所述逻辑电平导致所述第一电路在所述第一晶体管的所述栅极上产生低电压电平。
12.根据权利要求1所述的电路，其中，所述第一晶体管定位在被耦合至所述电源开关的所述第一端子的可切换电源域中。
13.根据权利要求12所述的电路，其中，所述第一晶体管的所述栅电极连接至定位在始终开启电源域中的电路。
14.根据权利要求13所述电路，其中，所述第一晶体管是定位在所述可切换电源域中的反相器的一部分。
15.一种用于降低CMOS集成电路芯片即互补金属氧化物半导体集成电路芯片的可切换电源域中的栅极泄露电流的方法，所述方法包括以下步骤：
(a)将第一晶体管的漏电极耦合至电源开关的第一端子，所述电源开关具有耦合至第一参考电压的第二端子，并且将所述第一晶体管的主体电极和源电极耦合至第二参考电压，所述第一晶体管具有栅电极，以及如果所述电源开关打开并且所述第一晶体管的所述栅电极的表示第一逻辑电平的电压超出所述主体电极的电压多于第一预定量，则所述第一晶体管具有从其栅电极流入至其主体电极的相对高的第一栅极泄露电流，以及
(b)当需要所述芯片的降低的功率消耗时，在所述第一晶体管的所述栅电极上产生表示第二逻辑电平的相对低的电压，以大体上降低所述第一栅极泄露电流。
16.根据权利要求15的所述方法，包括：耦合逻辑与电路的第一输入用于接收第一逻辑信号，并且耦合所述逻辑与电路的第二输入用于接收栅极泄露电流禁用信号，将所述逻辑与电路的输出耦合至所述第一晶体管的所述栅电极，并且当所述栅极泄露电流禁用信号具有指示所述电源开关打开的预定激活值时，操作所述逻辑与电路以导致其在所述第一晶体管的所述栅电极上施加所述相对低的电压。
17.根据权利要求16的所述方法，包括：将第二晶体管的源电极和主体电极耦合至所述电源开关的所述第一端子，并且将所述第二晶体管的漏电极耦合至所述第一晶体管的所述漏电极，其中，所述第一晶体管是N沟道晶体管并且所述第二晶体管是P沟道晶体管，所述第二晶体管具有耦合至所述第一晶体管的所述栅电极的栅电极，所述第一晶体管和第二晶体管形成CMOS反相器，其中，所述第一晶体管和第二晶体管是SVT晶体管即低阈值电压晶体管。
18.根据权利要求15所述方法，包括：耦合CMOS反相器的输入用于接收第一逻辑信号，并且将所述CMOS反相器的输出耦合至所述第一晶体管的所述栅电极，以及当所述电源开关打开时，操作所述CMOS反相器以导致其在所述第一晶体管的所述栅电极上施加所述相对低的电压，其中，所述CMOS反相器包括HVT晶体管即高阈值晶体管。
19.根据权利要求18所述的方法，包括：提供作为已产生的具有逻辑电平的逻辑信号的所述第一逻辑信号，当电源开关打开时，所述逻辑电平导致所述第一电路在所述第一晶体管的所述栅极上产生低电压电平。
20.一种用于降低CMOS集成电路芯片即互补金属氧化物半导体集成电路芯片的可切换电源域中的栅极泄露电流的电路，所述电路包括：
(a)在所述可切换电源域中的用于将第一晶体管的漏电极耦合至电源开关的第一端子，并且将所述第一晶体管的主体电极和源电极耦合至第二参考电压的装置，其中，所述电源开关具有耦合至第一参考电压的第二端子，所述第一晶体管具有栅电极，如果所述电源开关打开并且所述第一晶体管的所述栅电极的表示第一逻辑电平的电压超出所述主体电极的电压多于第一预定量，则所述第一晶体管具有从其栅电极流入至其主体电极的相对高的第一栅极泄露电流；以及
(b)在所述可切换电源域中的用于当需要芯片的降低功率消耗时，在所述第一晶体管的所述栅电极上产生表示第二逻辑电平的相对低的电压，以大体上降低所述第一栅极泄露电流的装置。
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