CN111462789A - 用于减少漏电流的装置及方法 - Google Patents

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Abstract

一种用于减少漏电流的装置包括存储单元阵列，电源开关和核心逻辑。存储单元阵列电连接到提供第一电压电平的第一电源导轨。当电源开关接通时，通过电源开关核心逻辑电路电连接到第二电源导轨。第二电源导轨提供低于第一电压电平的第二电压电平。通过提供于电源开关的栅极端的第一电压电平电源开关被关断，从而将处于休眠状态的核心逻辑电路与第二电源导轨断开。

Description

用于减少漏电流的装置及方法
技术领域
本发明涉及双轨装置中的电源管理，尤其涉及用于减少漏电流的装置及方法。
背景技术
双轨处理器将存储单元的电压与逻辑电路的电压分离。这种分离允许存储单元在安全电压范围内具有稳定的电压，而逻辑电路电压可被减少以减少功耗。功耗的减少与电池供电装置(例如移动装置和物联网(Internet-of-things，简称IoT)装置)的电池寿命直接相关。为了进一步延长电池寿命，当装置不使用时，例如处于休眠或待机状态，装置控制流过其逻辑电路的漏电流。休眠状态下的泄漏功率减少显著延长了电池供电装置的操作时间。
用于泄漏功率减少的一种方法是在休眠状态期间关断核心逻辑。一些现有技术使用功率门控单元作为电源开关来切断提供于核心逻辑的功率。然而，这些技术要么不能实现足够的功率减少，要么导致额外电路或系统复杂性的显著增加。
发明内容
在一个实施例中，提供一种装置以减少漏电流。该装置包括存储单元阵列，电源开关和核心逻辑电路。存储单元阵列电连接到提供第一电压电平的第一电源导轨。当电源开关接通时，通过电源开关核心逻辑电路电连接到第二电源导轨。第二电源导轨提供低于第一电压电平的第二电压电平。通过提供于电源开关的栅极端的第一电压电平来关断电源开关，从而将处于休眠状态的核心逻辑电路与第二电源导轨断开。
在另一个实施例中，提供了一种由装置执行的方法，用于减少漏电流。该方法包括：向电源开关提供接通电压电平以接通电源开关。电源开关在接通时将核心逻辑电路电连接到提供第二电压电平的第二电源导轨。该装置包括存储单元阵列，其电连接到第一电源导轨，第一电源导轨提供高于第二电压电平的第一电压电平。该方法还包括：将第一电压电平提供于电源开关以关断电源开关，从而将处于休眠状态的核心逻辑电路与第二电源导轨断开。
在下面的描述中将详细解释本发明的优点。
附图说明
在附图中，通过示例而非限制的方式说明了本发明，其中相同的附图标记表示相似的组件。应当注意，本公开中对“一”或“一个”实施例的不同引用不一定是相同的实施例，并且这样的引用意味着至少一个。此外，当结合实施例描述具体特征、结构或特性时，提出，无论是否明确描述，本领域技术人员的认知内可结合其他实施例实现这样的特征、结构或特性。
图1是根据一个实施例的用于减小漏电流的电路的示意图。
图2是根据另一实施例的用于减小漏电流的电路的示意图。
图3是根据一个实施例的应用于图1和图2的电路的第一电源控制序列的时序图。
图4是根据另一实施例的用于减小漏电流的电路的示意图。
图5是根据一个实施例应用于图4的电路的第二电源控制序列的时序图。
图6是示出根据一实施例的图4的电路的多个信号和开关的状态的表。
图7是根据一个实施例的图4的电路中的信号的时序图。
图8是根据一个实施例的图4的电路中的额外的信号的时序图。
图9是示出根据一个实施例的由用于减少泄漏功率的装置执行的方法的流程图。
图10是示出根据一个实施例的包括漏电流减少电路的装置的图。
具体实施方式
在以下描述中，阐述了许多具体细节。然而，应该理解，本发明的实施例可在没有这些具体细节的情况下被实现。在其他情况下，公知的电路，结构和技术没有被详细示出，以免模糊对本说明书的理解。然而，本领域技术人员将理解，本发明可在没有这些具体细节的情况下被实现。通过所包含的描述，本领域技术人员将能够实现适当的功能而无需过多的实验。
本发明的实施例减小了双轨装置的漏电流。该装置可以是片上系统(system-on-a-chip，简称SOC)装置，其进一步包括存储单元阵列，外围逻辑和核心逻辑。该装置可以是具有嵌入式存储的处理装置。该装置可以是移动装置，IoT装置或是可依靠电池供电的另一种低功率装置。核心逻辑可以是处理器中的处理核心，诸如中央处理单元(centralprocessing unit，简称CPU)，图形处理单元(graphic processing unit，GPU)，数字信号处理器(digital signal processing，DSP)，媒体处理器，图像处理器，算数逻辑单元(arithmetic logic unit，简称ALU)，或其他通用或专用处理电路。外围逻辑可以包括控制存储访问和定时的电路。存储单元阵列的示例是高速缓冲存储器，诸如静态随机访问存储(static random access memory，简称静态RAM或SRAM)，或其他易失性或非易失性处理器存储。
在以下描述中，术语“连接”，“已连接”及其衍生物用于指示可能直接或可能不直接物理接触的两个或更多个组件之间具有电连接。因此，下文中的术语“连接”和“已连接”分别等效地用于“电连接”和“已电连接”。术语“断开”，“已断开”及其衍生物用于指示可能直接或可能不直接物理接触的两个或更多个组件之间没有电连接。因此，下文中的术语“断开”和“已断开”分别等效地用于“电断开”和“已电断开”。
在一个实施例中，存储单元阵列由提供第一电压电平(CVCC)的第一电源导轨供电，并且外围逻辑由提供第二电压电平(RVDD)的第二电源导轨供电，其中RVDD低于CVCC。当核心逻辑不被使用时，核心逻辑可被置于休眠状态(也称为待机状态或断电状态)。为了减少休眠状态下的泄漏电流，该装置还包括泄漏减少电路，例如双轨多阈值互补金属氧化物半导体(Dual-Rail Multi-threshold Complementary Metal Oxide Semiconductor，简称MTCMOS)电路，即DrM电路，以控制提供于核心逻辑的功率。除了其他组件之外，DrM电路还包括电源开关，其将第二电源导轨连接到核心逻辑以向核心逻辑提供操作电压RVDD。当核心逻辑处于操作状态时电源开关被接通以允许电流从第二电源导轨流向核心逻辑，并且当核心逻辑处于休眠状态时电源开关被关断以切断电流。在一个实施例中，功率开关可以是基于半导体的开关，例如P沟道金属氧化物半导体场效应(P-channel Metal OxideSemiconductor Field Effect，简称P-MOSFET)晶体管或PMOS晶体管。
根据本发明的实施例，当泄漏减少电路接收到用于核心逻辑进入休眠状态的休眠信号时，电源开关可在其栅极端处接收第一电压电平(CVCC)。与在同一电源开关的相同栅极端处具有RVDD相比，用CVCC驱动电源开关的栅极端引起较小的漏电流。也就是说，可以通过将电源开关的栅极端处的电压电平从RVDD升高到CVCC来关断电源开关以减小漏电流。电源开关处的漏电流较小意味着当核心逻辑处于休眠状态时核心逻辑浪费的电力较少。泄漏减少电路利用第一电源导轨，其将CVCC供应到存储单元阵列，以驱动电源开关的栅极。因此，使用泄漏减少电路所需的额外电路量的开销最小。
双电源导轨可根据指定用于装置的电源控制序列提供CVCC和RVDD。根据CVCC和RVDD的时序，不同的泄漏减少电路可被提供用于装置。第一电源控制序列(如图3所示)指定在第二电源导轨接通之前接通第一电源导轨，并且在第二电源导轨断开之后关断第一电源导轨。也就是说，在第二电源导轨上的第二电压电平(RVDD)可用之前，第一电压轨上的第一电压电平(CVCC)可用，并且在第二电压轨上的第二电压电平(RVDD)变得不可用之后，第一电源导轨上的第一电压电平(CVCC)变得不可用。第二电源控制序列(如图5所示)指定在第一个电源导轨接通之前接通第二个电源导轨，在第一个电源导轨关断后关断第二个电源导轨。也就是说，在第一电源导轨上的第一电压电平(CVCC)可用之前在第二电源导轨上的第二电电平(RVDD)可用，并且第一电压轨上的第一电压电平(CVCC)变得不可用之后，第二电源导轨的第二电压电平(RVDD)变得不可用。在本文的描述中，术语“可用”和“启用”可互换使用，术语“不可用”和“禁用”也可互换使用。
图1是根据一个实施例包括DrM电路100的装置150的示意电路图。装置150根据图3中的第一电源控制序列操作。装置150包括图1中未示出的额外电路组件，例如耦合到第一电源导轨的存储单元阵列以接收CVCC，以及耦合到第二电源导轨的外围电路以接收RVDD。
如图1的虚线区域所示，DrM电路100耦合到核心逻辑110，并且包括在其栅极端处从单元缓冲器125接收电压的电源开关(power switch，简称PSH)120。单元缓冲器125包括耦合到第二反相器(i1)的第一反相器(i0)。每个反相器包括CMOS电路，该CMOS电路还包括耦合到NMOS晶体管的PMOS晶体管。两个反相器(i0和i1)在一端接收上拉电压CVCC(由第一电源导轨提供)，在另一端接收下拉电压DVSS。第二电压电平RVDD被提供于单元缓冲器125、PSH 120和核心逻辑110中的CMOS电路的N井。在一个实施例中，单元缓冲器125，PSH 120和核心逻辑110的N井是非隔离的；即，它们位于相同的N井中。当反相器i0接收到休眠信号(置为高电平)时，反相器i1(在节点y处)的输入为低电平，将反相器i1(在节点x处)的输出上拉至CVCC。因此，PSH120被关断，切断到核心逻辑110的电流。用CVCC而不是RVDD关断PSH120，显著地减少了在休眠状态期间通过PSH120从RVDD流到核心逻辑110的子阈值泄漏电流。
图2是根据另一实施例的包括DrM电路200的装置250的示意性电路图。装置250根据图3的第一电源控制时序操作。如图2的虚线区域所示，DrM电路200耦合到核心逻辑110，并且包括PSH120，PSH120在其栅极端处接收从第一个反相器(i0)输出的电压。在该实施例中，反相器i0的输入是休眠信号(反相功率下降信号pdb)，其被判断为低；也就是说，当pdb为低时，核心逻辑110进入休眠状态。DrM电路200包括单元缓冲器225，其还包括反相器i0和i1，它们可以是与图1的DrM电路100中的CMOS反相器i0和i1相同。DrM电路200中的两个反相器(i0和i1)均在一端接收上拉电压CVCC(由第一电源导轨提供)，在另一端接收下拉电压DVSS。第二电压电平RVDD被提供于外围逻辑230、以及单元缓冲器225和核心逻辑110中的CMOS电路的N井。为了简化说明，N井连接未在图2中示出。第一电压电平CVCC被提供于装置250中的存储单元阵列210。
当反相器i0接收到低pdb信号时，反相器i0的输出(在节点x处)被上拉到CVCC。因此，PSH120被关断，到核心逻辑110的电流被切断。使用CVCC而不是RVDD关断PSH120，显著地减少了休眠状态期间通过PSH 120从RVDD流到核心逻辑110的子阈值泄漏电流。
在DrM电路200中，反相器i0的输出耦合到第二反相器(i1)，其输出pdb的输出版本，被称为opdb。信号opdb和pdb具有相同的波形和相同的幅度。
图2中的DrM电路200仅示出延迟链中的多个级中的一个，其将电流驱动到核心逻辑110中。级的数量可取决于核心逻辑110的大小和所需电流。在一些实施例中，装置可在延迟链中包括数百或数千个这样的级。每个级包括相应的电源开关(例如，PSH120)，以将核心逻辑110的相应部分连接到第二电源导轨(RVDD)。每个级还包括相应的单元缓冲器(例如，单元缓冲器225)以控制同一级中的PSH120的接通和关断，并且在与CVCC相同的级中过驱动PSH120的栅极端以关断PSH120。一级的opdb信号被馈入下一级作为下一级的输入pdb信号。也就是说，休眠信号(在这种情况下，为pdb信号)在延迟链中从一级被传播到下一级，以使核心逻辑110进入休眠状态。
图3示出了CVCC(由第一电源导轨提供)和RVDD(由第二电源导轨提供)的第一电源控制序列。根据第一个电源控制序列，CVCC在RVDD可用之前可用，并且在RVDD变得不可用之后保持一段可用时间。
图4是根据又一实施例的包括DrM电路400的装置450的示意电路图。装置450根据图5的第二电源控制序列操作。装置450可包括多个级，每个级包括PSH120，单元缓冲器425和供电开关435。为了简化说明，N井连接未在图4中示出。
单元缓冲器425耦合到核心逻辑110并且包括与图2的单元缓冲器225中相同的反相器i0和i1。单元缓冲器425的每个级驱动同一级中相应的PSH120的栅极端。与图2中的反相器i0和i1被上拉至CVCC不同，图5中的反相器i0和i1上拉至BuffDVDD。BuffDVDD信号是供电开关435的输出。
供电开关435连接在单元缓冲器425与第一和第二电源导轨之间。供电开关435输出BuffDVDD，其在第一时间段中等于CVCC，并且在第二时间段中等于RVDD。第一时间段包括当CVCC可用时的持续时间。第二时间段包括当CVCC不可用且RVDD可用的持续时间。供电开关435被用在根据第二电源控制序列操作的装置中，以在CVCC不可用于过驱动PSH120的栅极端时避免未知或竞争条件。
供电开关435包括连接到第一晶体管开关p1和第二晶体管开关p2的两个反相器i2和i3。在该实施例中，p1和p2都是PMOS晶体管。第一晶体管开关p1将第一电源导轨(CVCC)连接到单元缓冲器425。p1的上拉端被上拉到CVCC，并且其栅极端由控制信号ODSleep驱动。第二晶体管开关p2将第二个电源导轨(RVDD)连接到单元缓冲器425。p2的上拉端被上拉至RVDD，其栅极端由反相器i2的输出(反相ODSleep)驱动。根据控制信号ODSleep，开关p1和p2被接通和被关断。反相器i3将反相器i2的输出反相，以产生下一级的ODSleep。
因此，当pdb信号在反相器i0(休眠状态被启用)的输入处为低并且CVCC可用时，单元缓冲器425可操作以用CVCC过驱动PSH 120的栅极端。因此，PSH120被关断以切断提供于核心逻辑110的电流。当pdb为低并且CVCC不可用且RVDD可用时，单元缓冲器425用RVDD驱动PSH120的栅极端以关断PSH120从而切断提供于核心逻辑110的电流。当PSH120的栅极端由CVCC驱动而不是RVDD时，当PSH120关断时的漏电流被显著减小。
图5示出根据一个实施例的控制DrM电路400(图4)的多个信号的时序图。前两行显示RVDD和CVCC的电源控制序列，其中CVCC在RVDD上升后上升，和在RVDD下降之前下降。时间段51标记“加电”时间，时间段52标记“软件就绪”时间，时间段53标记“断电”时间。用于指示何时RVDD可用但CVCC不可用的时间段54和55由ODSleep信号获取。ODSleep(时间段54)的第一上升沿由RVDD的上升沿触发，ODSleep(时间段55)的第二上升沿触发CVCC的下降沿。图5的时序图显示当RVDD可用且CVCC不可用时ODSleep信号为高，使得上述当CVCC不可用时的未知或竞争条件可被避免。
如图4的电路示意图所示，ODSleep信号使供电开关435在RVDD和CVCC之间进行选择，以及输出BuffDVDD。信号BuffDVDD中标记了三个时间段；在时间段56和58中(当ODSleep为高时)，BuffDVDD等于RVDD，以及在时间段57中(当ODSleep为低时)，BuffDVDD等于CVCC。pdb信号(即，休眠信号sleepb被判断为低)可在时间段56，57和58期间的任何时间变高，以通过打开PSH120和向核心逻辑110供电来启用核心逻辑110的操作状态(即，禁用休眠状态)。
图6标出根据一个实施例的DrM电路400(图4)中的多个控制信号和开关的对应状态的表。表的顶部表示“非过驱动模式”对应于图5中的时间段56和58。表的底部“过驱动模式”对应于图5中的时间段57。返回参考图4，非过驱动模式是当ODSleep信号为“1”时，从供电开关435输出的BuffDVDD是RVDD。因此，当核心逻辑110进入休眠状态时(即，当pdb为“0”时)，在栅极端处PSH120由RVDD关断。过驱动模式是当ODSleep信号为“0”时，从供电开关435输出的BuffDVDD是CVCC。因此，当核心逻辑110进入休眠状态时(即，当pdb为“0”时)，在栅极端处PSH 120由CVCC关断。应理解，这里描述的逻辑电平“0”和“1”是说明性的；在替代实施例中，逻辑电平和相应的信号电平可与这里示出和描述的内容相反。这些替代实施例中的泄漏减少电路可包括额外的反相器以与反相信号一起工作。
图7和图8示出根据另一实施例的控制DrM电路400(图4)的多个信号的时序图。图7显示了CVCC，RVDD，ODSleep和BuffDVDD之间的关系。图8进一步示出PSH120(在图4中的节点x处)的输入信号和休眠(即pdb)信号。图7和图8显示当RVDD可用且CVCC不可用时ODSleep为高，并且在CVCC可用后可能在短时间内保持高电平。当CVCC和RVDD都可用时，ODSleep信号为低电平时的持续时间也是如此。
图9是示出根据一个实施例的由用于减少泄漏功率的装置执行的方法900的流程图。方法900开始于步骤910，其中装置向电源开关提供接通电压电平以接通电源开关。电源开关，在接通时，将核心逻辑电路电连接到提供第二电压电平的第二电源导轨，以及该装置包括电连接到第一电源导轨的存储单元阵列，第一电源导轨提供高于第二电压电平的第一电压电平。在步骤920，装置还将第一电压电平提供于电源开关以关断电源开关，从而将处于休眠状态的核心逻辑电路与第二电源导轨断开。
在电源开关是PMOS晶体管的实施例中，接通电压可以是地电压或表示逻辑0的另一电压。第一电压电平可以是CVCC，第二电压电平可以是上述RVDD。
图10是根据一个实施例的可操作以执行方法900的装置1000。装置1000包括电源控制电路1001，其产生图1中的休眠信号，图2和图4中的pdb信号，以及图4中的ODSleep信号。装置1000还包括双轨电源1002，其进一步包括含有供应CVCC的第一电源导轨和供应RVDD的第二电源导轨。器件1000还包括存储单元阵列，例如SRAM阵列1004，以及核心逻辑电路1005，其是图1，图2和图4中所示的核心逻辑110的示例。器件1000还包括泄漏减少电路1003，例如，包括图1，图2或图4中的PSH120，以及单元缓冲器(图1中的125，图2中的225或图4中的425)。在一些实施例中，泄漏减少电路1003还可以包括图4中的供电开关435。装置1000的示例包括但不限于移动计算和/或通信装置(例如，智能电话，平板计算机，膝上型计算机，物联网装置等)。装置1000可以是图1中的装置150，图2中的装置250或图4中的装置450的示例。
参考图1，图2，图4，图5和图10的示例性实施例，图9的流程图的操作已被描述。然而，应该理解，除了参考图1，图2，图4，图5和图10讨论的那些实施例之外，图9的流程图的操作还可由其他实施例来执行，以及参考图1，图2，图4，图5和图10讨论的实施例可执行与参考流程图讨论的操作不同的操作。尽管图9的流程图示出由本发明的特定实施例执行的特定操作顺序，但是应该理解，这种顺序是示例性的(例如，替代实施例可以以不同的顺序执行操作，组合特定操作，重叠特定操作等)。
虽然本发明已根据若干实施例被描述，但是本领域的习知技艺者将认识到，本发明不限于所描述的实施例，以及可在所附权利要求的精神和范围内通过修改和变更来实践。因此，该描述被认为是说明性的而非限制性的。
以上所述仅为本发明之较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种用于减少漏电流的装置，包括：
存储单元阵列，电连接于用于提供第一电压电平的第一电源导轨；
电源开关；以及
核心逻辑电路，其中当该电源开关被接通时，该核心逻辑电路通过该电源开关电连接于第二电源导轨，该第二电源导轨提供低于该第一电压电平的第二电压电平；
其中通过提供于该电源开关的栅极端的该第一电压电平，该电源开关被关断以将处于休眠状态的该核心逻辑电路与该第二电源导轨断开。
2.根据权利要求1所述的用于减少漏电流的装置，其特征在于，还包括：
延迟链，由多个级形成，用于将休眠信号从一级传播到下一级，从而使得该核心逻辑电路进入休眠状态，每级包括相应的电源开关以将该核心逻辑电路的相应部分与该第二电源导轨连接。
3.根据权利要求1所述的用于减少漏电流的装置，其特征在于，还包括：
单元缓冲器，操作为接通或关断该电源开关，其中该单元缓冲器包括至少一反相器，该至少一反相器具有与该第一电源导轨连接的上拉端。
4.根据权利要求3所述的用于减少漏电流的装置，其特征在于，该装置根据第一电源控制序列操作，其中在该第二电源导轨上的该第二电压电平可用之前，该第一电源导轨上的该第一电压电平可用，以及在该第二电源导轨上的该第二电压电平变得不可用之后，该第一电源导轨上的该第一电压电平变得不可用。
5.根据权利要求1所述的用于减少漏电流的装置，其特征在于，还包括：
供电开关，在第一时间段将该第一电压电平输出到单元缓冲器，以及在第二时间段将该第二电压电平输出到该单元缓冲器；以及
该单元缓冲器用于接通和关断该电源开关，以及将该供电开关的输出提供于该电源开关的该栅极端。
6.根据权利要求5所述的用于减少漏电流的装置，其特征在于，该供电开关进一步包括第一晶体管开关，该第一晶体管开关将该第一电源导轨连接到该单元缓冲器，和第二晶体管开关，该第二晶体管开关将该第二电源导轨连接到该单元缓冲器，以及其中该第一晶体管开关和该第二晶体管开关根据控制信号被接通和被关断。
7.根据权利要求5所述的用于减少漏电流的装置，其特征在于，该第二时间段包括当该第一电压电平不可用和该第二电压电平可用时的持续时间。
8.根据权利要求5所述的用于减少漏电流的装置，其特征在于，该装置根据第二电源控制序列操作，其中在该第一电源导轨上的该第一电压电平可用之前，该第二电源导轨上的该第二电压电平可用，以及在该第一电源导轨上的该第一电压电平变得不可用之后，该第二电源导轨上的该第二电压电平变得不可用。
9.根据权利要求1所述的用于减少漏电流的装置，其特征在于，还包括：多个双轨多阈值互补金属氧化物半导体晶体管，用于接通或关断该电源开关。
10.根据权利要求1所述的用于减少漏电流的装置，其特征在于，该电源开关是P通道金属氧化物半导体晶体管。
11.一种由用于减少漏电流的装置执行的方法，包括：
向电源开关提供接通电压电平以接通该电源开关，其中当该电源开关接通时，该电源开关电将一核心逻辑电路连接于第二电源导轨，该第二电源导轨提供一第二电压电平，以及其中该装置包括电连接于第一电源导轨的存储单元阵列，该第一电源导轨提供高于该第二电压电平的第一电压电平；以及
向该电源开关提供该第一电压电平以关断该电源开关，从而将处于休眠状态的该核心逻辑电路从该第二电源导轨断开。
12.根据权利要求11所述的由用于减少漏电流的装置执行的方法，其特征在于，还包括：在延迟链中将休眠信号从一级传播到下一级，该延迟链包括多个级以使该核心逻辑电路进入该休眠状态，每级包括一相应的电源开关以将该核心逻辑电路的相应部分与该第二电源导轨连接。
13.根据权利要求11所述的由用于减少漏电流的装置执行的方法，其特征在于，通过反相器该第一电压电平被提供于该电源开关的栅极端，该反相器具有与该第一电源导轨连接的上拉端。
14.根据权利要求13所述的由用于减少漏电流的装置执行的方法，其特征在于，该装置根据第一电源控制序列操作，其中在该第二电源导轨上的该第二电压电平可用之前，该第一电源导轨上的该第一电压电平可用，以及在该第二电源导轨上的该第二电压电平变得不可用之后，该第一电源导轨上的该第一电压电平变得不可用。
15.根据权利要求11所述的由用于减少漏电流的装置执行的方法，其特征在于，还包括：在第一时间段通过供电开关将该第一电压电平输出到单元缓冲器；以及
在第二时间段通过该供电开关将该第二电压电平输出到该单元缓冲器，其中该单元缓冲器用于控制接通和关断该电源开关和将该供电开关的一输出提供于该电源开关的栅极端。
16.根据权利要求15所述的由用于减少漏电流的装置执行的方法，其特征在于，还包括：通过该供电开关接收控制信号，该控制信号在该第一时间段接通第一晶体管开关以将该第一电压电平输出到该单元缓冲器，和在该第二时间段接通第二晶体管开关以将该第二电压电平输出到该单元缓冲器。
17.根据权利要求15所述的由用于减少漏电流的装置执行的方法，其特征在于，该第二时间段包括当该第一电压电平不可用和该第二电压电平可用时的持续时间。
18.根据权利要求15所述的由用于减少漏电流的装置执行的方法，其特征在于，该装置根据第二电源控制序列操作，其中在该第一电源导轨上的该第一电压电平可用之前，该第二电源导轨上的该第二电压电平可用，以及在该第一电源导轨上的该第一电压电平变得不可用之后，该第二电源导轨上的该第二电压电平变得不可用。
19.根据权利要求11所述的由用于减少漏电流的装置执行的方法，其特征在于，还包括：使用多个双轨多阈值互补金属氧化物半导体晶体管来接通或关断该电源开关。
20.根据权利要求11所述的由用于减少漏电流的装置执行的方法，其特征在于，该电源开关是P通道金属氧化物半导体晶体管。
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