KR20130030096A - 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법 - Google Patents

전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법 Download PDF

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Abstract

전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법이 개시된다. 본 발명의 실시예에 따른 전력 제어 회로는, 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 회로로서, 외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀; 상기 제1 파워게이팅 셀 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀; 상기 제2 파워게이팅 셀과 직렬로 연결되는 복수의 제3 파워게이팅 셀; 상기 직렬로 연결된 복수의 제3 파워게이팅 셀 중 끝단의 제3 파워게이팅 셀과 병렬로 연결되는 복수의 제4 파워게이팅 셀들을 포함하며, 상기 모드 전환 신호는 상기 제1 파워게이팅 셀 중 어느 하나, 상기 제2 및 제3 파워게이팅 셀들을 거쳐 상기 제4 파워게이팅 셀들로 전달되고, 상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭한다. 이에 따라, 노이즈를 최소화시키면서도 모드전환을 빠르게 할 수 있다.

Description

전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법{Power control circuit, Semiconductor device including the same, and Driving method of the power control circuit}
회로의 동작방법에 관한 것으로, 보다 상세하게는, 슬립 모드에서 액티브 모드로 전환시 테스트 가능성(testability)을 보장하면서 스위칭 시간을 감소시킬 수 있는 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법에 관한 것이다.
전력 제어 회로(전력 스위칭 회로라고도 함)는 집적 회로 설계에 있어 전력 소모를 감소시키기 위하여 널리 활용된다. 전력 제어 회로는 대기 모드로 동작할 때 로직 회로에 대한 전력 공급을 차단함으로써 누설 전류를 감소시킨다.
그러나 전력 제어 회로는, 대기 모드에서 정상 동작 모드로 전환시, 다시 동작시키고자 하는 블록으로 전원을 공급해야 한다. 이 과정에서 전류의 급격한 변화가 발생하고 이는 시스템에 불필요한 노이즈를 발생시킨다.
이러한 노이즈는 회로에 악영향을 주어 시스템의 오동작을 유발시킬 수 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는, 파워게이팅 셀(PGC)의 스위칭의 시간차를 조절하여 노이즈 발생을 줄일 수 있는 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 파워게이팅 셀(PGC)의 결함 유무를 확인하는 테스트 가능성(testability)을 높일 수 있는 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 실시예에 따른 전력 제어 회로는, 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로에 관한 것으로, 외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀; 상기 제1 파워게이팅 셀 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀; 상기 제2 파워게이팅 셀과 직렬로 연결되는 복수의 제3 파워게이팅 셀; 상기 직렬로 연결된 복수의 제3 파워게이팅 셀 중 끝단의 제3 파워게이팅 셀과 병렬로 연결되는 복수의 제4 파워게이팅 셀들을 포함한다.
상기 모드 전환 신호는 상기 제1 파워게이팅 셀 중 어느 하나, 상기 제2 및 제3 파워게이팅 셀들을 거쳐 상기 제4 파워게이팅 셀들로 전달되고, 상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭한다.
상기 전력 제어 회로는, 상기 제2 파워게이팅 셀과 상기 제3 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제3 파워게이팅 셀들 사이와, 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 제2 파워게이팅 셀이 복수인 경우, 상기 제3 파워게이팅 셀들은, 상기 복수의 제2 파워게이팅 셀들 각각과 직렬로 연결될 수 있다.
상기 전력 제어 회로는, 상기 제4 파워게이팅 셀과 연결되어, 상기 복수의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함할 수 있다.
상기 테스트 로직부는, 상기 복수의 출력신호에 대하여 XOR 연산할 수 있다.
상기 전력 제어 회로는, 상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되는 전압센싱회로를 더 포함하고, 상기 전압센싱회로는, 미리 설정된 기준값을 기초로 상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀의 연결을 제어할 수 있다.
상술한 과제를 해결하기 위한 실시예에 따른 반도체 장치는, 로직 회로; 및 전원 전압과 상기 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로를 포함한다.
상기 전력 제어 회로는, 외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀; 상기 제1 파워게이팅 셀 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀; 상기 제2 파워게이팅 셀과 직렬로 연결되는 복수의 제3 파워게이팅 셀; 상기 직렬로 연결된 복수의 제3 파워게이팅 셀 중 끝단의 제3 파워게이팅 셀과 병렬로 연결되는 복수의 제4 파워게이팅 셀들을 포함하며, 상기 모드 전환 신호는 상기 제1, 제2 및 제3 파워게이팅 셀을 거쳐 상기 제4 파워게이팅 셀들로 전달되고, 상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭한다.
상술한 과제를 해결하기 위한 또다른 실시예에 따른 전력 제어 회로는 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로에 관한 것으로, 외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀; 상기 제1 파워게이팅 셀 중 어느 하나와 직렬로 연결된 복수의 제2 파워게이팅 셀; 상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 제1 노드에서 분기되어 연결된 적어도 하나의 제3 파워게이팅 셀; 및 상기 제3 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제4 파워게이팅 셀을 포함한다.
상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 병렬 연결되고, 상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭한다.
상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력할 수 있다.
상기 전력 제어 회로는, 상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제2 파워게이팅 셀들 사이 또는 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제4 파워게이팅 셀이 복수인 경우, 상기 제4 파워게이팅 셀 들 사이에 위치하는 어느 하나의 제2 노드에서 분기되어 연결된 적어도 하나의 제5 파워게이팅 셀을 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제5 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제6 파워게이팅 셀을 포함하며, 상기 제 5 파워게이팅 셀과 제6 파워게이팅 셀은, 상기 제2 노드 이후에 직렬 연결된 상기 제4 파워게이팅 셀과 병렬연결될 수 있다.
상기 전력 제어 회로는, 상기 제4 파워게이팅 셀이 복수인 경우, 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제6 파워게이팅 셀이 복수인 경우, 상기 제6 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제2 파워게이팅 셀, 상기 제4 파워게이팅 셀 및 상기 제6 파워게이팅과 연결되어, 상기 복수의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함할 수 있다.
상기 테스트 로직부는, 상기 복수의 출력신호에 대하여 XOR 연산할 수 있다.
상기 전력 제어 회로는, 상기 제2 파워게이팅 셀 및 제4 파워게이팅 셀과 연결되어, 상기 복수의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함할 수 있다.
상기 전력 제어 회로는, 상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되는 전압센싱회로를 더 포함하고, 상기 전압센싱회로는, 미리 설정된 기준값을 기초로 상기 제1 파워게이팅셀과 상기 제2 파워게이팅 셀의 연결을 제어할 수 있다.
상술한 과제를 해결하기 위한 또 다른 실시예에 따른 반도체 장치는, 로직 회로; 및 전원 전압과 상기 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로를 포함한다.
상기 전력 제어 회로는, 외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀; 상기 제1 파워게이팅 셀 중 어느 하나와 직렬로 연결된 복수의 제2 파워게이팅 셀; 상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 제1 노드에서 분기되어 연결된 적어도 하나의 제3 파워게이팅 셀; 및 상기 제3 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제4 파워게이팅 셀을 포함하며, 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 병렬 연결되고, 상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭한다.
상술한 과제를 해결하기 위한 실시예에 따른 전력 제어 회로의 동작 방법은, 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로의 동작 방법에 관한 것으로, 복수의 제1 파워게이팅 셀이 동시에 온(on)으로 스위칭하는 단계; 상기 제1 파워게이팅 셀 중 어느 하나에서, 외부로부터 입력된 모드 전환 신호를 제2 파워게이팅 셀로 전송하는 단계; 전송받은 상기 모드 전환 신호를 직렬로 배열된 복수의 제3 파워게이팅 셀을 통해 전달하는 단계; 및 상기 복수의 제3 파워게이팅 셀을 통해 전달받은 상기 모드 전환 신호를 기초로 각각 병렬로 연결된 복수개의 제4 파워게이팅 셀들 각각에서 출력신호를 출력하는 단계를 포함한다.
상기 전력 제어 회로의 동작 방법은, 상기 제4 파워게이팅 셀로부터 수신된 상기 출력신호를 연산하는 단계를 더 포함할 수 있다.
상기 연산은 XOR 연산일 수 있다.
상기 방법은, 미리 설정된 지연값을 기초로 상기 모드 전환 신호의 전달을지연하는 단계를 더 포함할 수 있다.
상술한 과제를 해결하기 위한 다른 실시예에 따른 전력 제어 회로의 동작 방법은, 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로의 동작 방법에 관한 것으로, 복수의 제1 파워게이팅 셀이 동시에 온(on)으로 스위칭하는 단계; 상기 제1 파워게이팅 셀 중 어느 하나에서, 외부로부터 입력된 모드 전환 신호를 직렬로 배열된 적어도 하나의 제2 파워게이팅 셀로 전송하는 단계; 상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 노드에서 분기하여 제3 파워게이팅 셀을 연결하고, 상기 제3 파워게이팅 셀에 제4 파워게이팅 셀을 직렬로 연결하는 단계; 전송받은 상기 모드 전환 신호를 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀을 통해 전달하는 단계; 및 상기 제2 파워게이팅 셀과 제4 파워게이팅 셀에서 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력하는 단계를 포함한다.
상기 전력 제어 회로의 동작 방법은, 상기 제2 파워게이팅 셀과 상기 제4 파워게이팅 셀로부터 수신된 상기 출력신호를 연산하는 단계를 더 포함할 수 있다.
상기 제4 파워게이팅 셀들 사이에 위치하는 어느 하나의 노드에서 분기하여 제5 파워게이팅 셀을 연결하고, 상기 제5 파워게이팅 셀에 제6 파워게이팅 셀을 직렬로 연결하는 단계, 전송받은 상기 모드 전환 신호를 상기 제5 파워게이팅 셀과 상기 제6 파워게이팅 셀을 통해 전달하는 단계, 및 상기 제2 파워게이팅 셀, 제4 파워게이팅 셀 및 제6 파워게이팅 셀에서 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 전력 제어 회로를 구성하는 파워게이팅 셀들의 구조를 달리하여, 테스트 가능성(testability)을 좋게 하면서, 노이즈를 최소화시킬 수 있다.
또한, 가장 처음에 연결된 파워게이팅 셀들을 병렬로 연결함으로써, 모드 전환 시간을 단축시킬 수 있다. 파워게이팅 셀들을 병렬로만 구성하는 것이 아니라, 직렬로도 구성함에 따라 테스트 가능성을 향상 시킬 수 있으며, 테스트 로직의 구조를 단순화시킬 수 있다.
도 1a 내지 1c는 본 발명의 일 실시예에 따른 전력 제어 회로를 구비하는 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전력 제어 회로에 포함된 파워게이팅 셀들의 배치도와 신호흐름도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 제어 회로에 포함된 파워게이팅 셀들의 배치도와 신호흐름도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 제어 회로에 포함된 파워게이팅 셀들의 배치도와 신호흐름도이다.
도 5는 본 발명의 실시예에 따른 파워게이팅 셀의 내부 회로도이다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 따른 전력 제어 회로에 포함된 버퍼의 배치도이다.
도 6c는 본 발명의 일 실시예에 따른 전력 제어 회로에 포함된 전압센싱회로를 도시한 회로도이다.
도 7a 내지 도 7b는 본 발명의 일 실시예에 따른 파워게이팅 셀을 개략적으로 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 전력 제어 회로의 동작시 시간에 따른 전류 크기의 변화를 도시한 그래프이다.
도 9는 본 발명의 일 실시예에 따른 전력 제어 회로를 구성하는 파워게이팅 셀과 테스트 로직부와 파워제어유닛의 연결관계를 도시한 블록도이다.
도 10은 본 발명의 일 실시예에 따른 전력 제어 회로의 동작방법을 순서대로 도시한 순서도이다.
도 11은 본 발명의 다른 실시예에 따른 전력 제어 회로의 동작방법을 도시한 순서도이다.
도 12는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도 13은 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 또다른 실시예를 나타낸다.
도 14는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도 15는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 내지 1c는 각각 본 발명의 일 실시예에 따른 전력 제어 회로를 구비하는 반도체 장치를 개략적으로 나타낸 블록도이다. 구체적으로 도 1a는 하나의 전력 제어 회로(10a)를 포함하는 반도체 장치(100)의 일 예를 도시하고, 도 1b는 하나의 전력 제어 회로(10b)를 포함하는 반도체 장치(100')의 다른 일 예를 도시하며, 도 1c는 전력 제어 회로(10a, 10a')를 복수로 구비하는 반도체 시스템(100)의 일 예를 도시한다.
먼저, 도 1a를 참조하면 본 발명의 일 실시예에 따른 반도체 장치(100)는 로직 회로(40), 전력 제어 회로(10a) 및 전력 관리 유닛(PMU:power management unit))(50)을 포함한다.
전력 제어 회로(10a)는, 복수의 파워게이팅 셀(PGC)들을 포함하는 파워게이팅 블록(20a)과 테스트 로직부(30)를 포함할 수 있다.
파워게이팅 블록(20a)을 구성하는 복수의 파워게이팅 셀(PGC)은 각각 적어도 하나의 파워게이팅 트랜지스터를 구비할 수 있다. 또한, 파워게이팅 트랜지스터는 그 위치에 따라 엔모스(NMOS) 또는 피모스(PMOS) 일 수 있다.
구체적으로 파워게이팅 셀(PGC)이 전원 전압(Vdd)과 로직 회로(40) 사이에 위치하는 경우 파워게이팅 셀(PGC)은 피모스 트랜지스터(PMOS)를 포함할 수 있다. 반면 파워게이팅 셀(PGC)이 접지 전압과 로직 회로(40) 사이에 있는 경우 파워게이팅 셀(PGC)은 엔모스 트랜지스터(NMOS)를 포함할 수 있다.
적어도 하나의 피모스 트랜지스터들 각각의 제1단자는 제1 전원전압(Vdd)에 연결되고, 제2 단자는 제1 가상 전원전압(Vddm)에 연결된다. 이 때 가상 전원전압이란 로직 회로(40)에 인가되는 전원전압을 말한다. 또한 피모스 트랜지스터들 각각의 게이트는 인접하는 트랜지스터 들의 게이트와 직렬로 연결될 수 있다.
파워게이팅 셀(PGC)에 포함된 트랜지스터들의 도통에 따라 파워게이팅 셀(PGC)은 제1 전원전압(Vdd)을 로직 회로(40)로 공급하거나 차단할 수 있다. 즉, 파워게이팅 셀(PGC)은 파워게이팅 블록(20a)에 포함되어 전류 스위치 역할을 할 수 있다. 파워게이팅 셀(PGC)은 회로가 동작 모드(active mode)에 있을 때 켜져서 제1 전원전압(Vdd)과 제1 가상 전원전압(Vddm)을 연결하고, 로직 회로(40)에 전류를 공급할 수 있다. 또한, 파워게이팅 셀(PGC)은 회로가 대기 모드(sleep mode)에 있을 때 꺼져서 제1 전원전압(Vdd)과 제1 가상 전원전압(Vddm)을 분리한다.
동작 모드는 액티브 모드라고도 하고, 대기 모드는 슬립 모드라고도 한다. 파워게이팅 블록(20a)이 슬립 모드에서 액티브 모드로 전환시, 전류가 과다하게 공급되면 주변 블록에 노이즈 영향을 주게 되어, 다른 블록의 동작을 방해할 수 있다.
반도체 장치(100)가 소모하는 전력을 줄이기 위해 로직 회로(40)를 사용하지 않는 경우, 파워게이팅 셀(PGC)은 제1 전원전압(Vdd)을 로직 회로(40)로 공급하지 않는다.
파워게이팅 셀(PGC)에서 출력된 신호는 테스트 로직부(30)로 전송된다. 테스트 로직부(30)는 입력된 신호를 기초로 하여 이를 연산할 수 있다. 테스트 로직부(30)는 XOR 연산기를 포함할 수 있다. 테스트 로직부(30)가 XOR 연산기로 구성된 경우, 스턱 폴트(Stuck fault)로 신호의 전달이 끊기게 되면, 테스트 로직부(30)를 거친 논리 값은 1일 수 있다.
다만, 테스트 로직부(30)로 입력되는 신호의 개수가 너무 많으면, 테스트 로직부(30)를 구현하는 데에 소모되는 비용이 증가할 수 있다. 따라서 이러한 경우 테스트 로직부(30)로 입력되는 신호의 개수는 테스트 로직부(30)의 구현 비용 및 복잡도를 고려하여 결정될 수 있다.
전력 관리 유닛(50)(Power Management Unit:PMU)은 모드 전환 신호(S_In)를 전력 제어 회로(10a)로 전송할 수 있다. 모드 전환 신호(S_In)는 대기 모드에서 정상동작 모드로 혹은 정상동작 모드에서 대기 모드로 전환을 명령하는 신호로 파워게이팅 인에이블 신호일 수 있다. 예를 들면 S_In 신호는 모드 전환 신호이다. S_In 신호는 파워게이팅 블록(20a) 내의 파워게이팅 셀(PGC)을 통해 전송될 수 있다. 모드 전환 신호(S_In)에 따라 파워게이팅 셀(PGC)의 전류 스위치가 온/오프(on/off)될 수 있다.
테스트 로직부(30)는 마지막 파워게이팅 셀(PGC)로부터 전송되는 신호들에 대해 연산하여 S_Out 신호를 전력 관리 유닛(50)으로 송신한다. 전력 관리 유닛(50)은 S_In 신호와 S_Out 신호를 비교하여 어느 파워게이팅 셀(PGC)에서 스턱 폴트(Stuck fault)가 발생한 것인지에 대해 판단할 수 있다.
로직 회로(40)는 제1 가상 전원전압(Vddm)과 제2 전원전압(Vss) 사이에 연결되어 소정의 논리 동작을 수행한다.
도 1b를 참조하면 본 발명의 일 실시예에 따른 반도체 장치(100')는 로직 회로(40'), 전력 제어 회로(10b) 및 전력 관리 유닛(50)을 포함한다. 도 1b에 도시된 반도체 장치(100')는 도 1a에 도시된 반도체 장치(100)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 1b를 참조하면, 전력 제어 회로(10b)는 도 1a에 도시된 전력 제어 회로(10a)의 위치와 반대로 연결된다. 즉, 도 1a에 도시된 전력 제어 회로(10a)는 제1 전원전압(Vdd)과 제1 가상전원전압(Vddm)사이에 연결된다. 반면에, 도 1b에 도시된 전력 제어 회로(10b)는 제2 가상전원전압(Vssm)과 제2 전원전압(Vss)사이에 연결된다. 제2 전원전압(Vss)은 접지 전압일 수 있다.
파워게이팅 블록(20b)을 구성하는 복수의 파워게이팅 셀(PGC)은 각각 적어도 하나의 파워게이팅 트랜지스터를 구비할 수 있다. 이 때, 파워게이팅 트랜지스터는 엔모스 트랜지스터(NMOS)로 구현될 수 있다.
적어도 하나의 엔모스 트랜지스터들 각각의 제1단자는 제2 전원전압(Vss)에 연결되고, 제2 단자는 제2 가상 전원전압(Vssm)에 연결된다.
파워게이팅 셀(PGC)에 포함된 트랜지스터들의 도통에 따라 파워게이팅 셀(PGC)은 제2 전원전압(Vss)을 로직 회로(40')로 공급하거나 차단할 수 있다.
로직 회로(40')는 제1 전원전압(Vdd)과 제2 가상 전원전압(Vssm)과 사이에 연결되어 소정의 논리 동작을 수행한다.
본 발명의 다른 실시예에 따르면, 로직 회로(40)를 위하여, 도 1a에 도시된 전력 제어 회로(10a)와 도 1b에 도시된 전력 제어 회로(10b)가 함께 구비될 수 있다. 즉, 본 발명의 다른 실시예에 따르면, 로직 회로(40)는 제1 가상 전원전압(Vddm)과 제2 가상 전원전압(Vssm) 사이에 연결될 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100')는 복수의 전력 제어 회로(10a, 10a'), 복수의 로직 회로(40, 40') 및 전력 관리 유닛(50)을 포함한다. 도 1c의 전력 제어 회로(10a)와 전력 제어 회로(10a')는 동일한 구조를 가질 수 있다. 그러나, 본 발명의 실시예가 도면에 도시된 대로 2개의 전력 제어 회로(10a, 10a')만 구비하는 것에 한정되지는 않는다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 따른 전력 제어 회로를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 전력 제어 회로는 복수의 파워게이팅 셀(Power Gating Cell : PGC)을 포함할 수 있다. 복수의 파워게이팅 셀(PGC)들은 서로 직렬로도 연결되고, 병렬로도 연결될 수 있다.
구체적으로, 복수의 파워게이팅 셀(PGC)들은 외부로부터 병렬적으로 모드전환 신호(S_In)를 수신하는 복수의 제1 파워게이팅 셀(PGC)(210), 제1 파워게이팅 셀(PGC)(210) 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀(PGC)(220), 제2 파워게이팅 셀(PGC)(220) 중 적어도 하나와 직렬로 연결되는 복수의 제3 파워게이팅 셀(PGC)(230), 및 직렬로 연결된 복수의 제3 파워게이팅 셀(PGC)(230) 중 끝 단의 제3 파워게이팅 셀(PGC)(230)과 연결되어 수신된 모드 전환 신호에 기초한 복수의 출력신호를 출력하는 복수의 제4 파워게이팅 셀(PGC)(240)들을 포함할 수 있다.
복수의 제1 파워게이팅 셀(PGC)(210)은 외부로부터 모드 전환 신호(S_In)를 동시에 수신한다. 따라서, 제1 파워게이팅 셀(PGC)(210)을 구성하는 전류스위치는 동시에 온/오프(on/off)될 수 있다. 예를 들어, 슬립 모드에서 액티브 모드로 전환시 전류스위치는 동시에 온(on)되어, 복수의 제1 파워게이팅 셀(PGC)(210)은 동시에 로직 회로(40)로 전류를 흘려줄 수 있다.
기존의 파워게이팅 셀(PGC)들은 직렬로 연결되어 모든 전류 스위치가 순차적으로 켜지게 된다. 따라서, 슬립 모드에서 액티브 모드로 전환시 긴 시간이 필요한 단점이 있었다. 본 발명의 실시예에 따르면, 외부로부터 모드 전환 신호(S_In)를 병렬적으로 동시에 수신하여 동시에 전류를 공급함으로써 모드 전환시 소모되는 시간을 단축할 수 있다.
다만, 병렬적으로 연결된 제1 파워게이팅 셀(PGC)(210)들의 개수는 모드 전환시 발생되는 웨이크업 전류(wake-up current)의 크기를 적절히 유지할 수 있도록 조절된다.
구체적으로 파워게이팅 셀(PGC)들에 각각 포함된 전류 스위치의 포화 전류(saturation current)를 I라고 하고, 웨이크업 전류(wake-up current)를 W라고 할 경우, 제1 파워게이팅 셀(PGC)(210)들의 개수는 W/I의 값보다 작거나 같다. 웨이크업 전류(W)는 전력 제어 회로(10a)의 최대 허용 전류값이고, 포화 전류(I)는 제1 파워게이팅 셀(PGC)(210)에 흐르는 최대 전류값일 수 있다. 따라서, 제1 파워게이팅 셀(PGC)(210)들의 개수는 전력 제어 회로(10a)의 최대 허용 전류값을 제1 파워게이팅 셀(PGC)(210)에 흐르는 최대 전류값으로 나눈 값보다 작거나 같다.
또한, 복수의 제1 파워게이팅 셀(PGC)(210) 중 어느 하나만 제2 파워게이팅(220)셀과 연결될 수 있다. 이는 실질적으로 모든 파워게이팅 셀(PGC)에 대해 테스트를 수행하는 것은 비효율적이기 때문이다. 테스트 로직부(30)는, 어느 하나의 제1 파워게이팅 셀(PGC)(210)의 연결에 대해서만 연산 결과값을 구한다. 제2 파워게이팅 셀(PGC)(220)과 연결되지 않은 제1 파워게이팅 셀(PGC)(210)은 로직 회로(40)로 전류를 흘려주는 역할을 수행한다.
웨이크 업 전류는, 동시에 켜지는 제1 파워게이팅 셀(PGC)(210)의 개수가 적을수록 작아진다. 따라서, 어느 하나의 제1 파워게이팅 셀(PGC)(210) 중 제2 파워게이팅 셀(PGC)(220)과 연결되지 않은 나머지 제1 파워게이팅 셀(PGC)(210) 중에서 문제가 발생되어도 웨이크 업 전류의 제한은 보장될 수 있다.
제2 파워게이팅 셀(PGC)(220)은, 제1 파워게이팅 셀(PGC)(210) 중에서 어느 하나와 연결되어, 제1 파워게이팅 셀(PGC)(210)을 거쳐 입력된 모드 전환 신호(S_In)를 수신한다. 제2 파워게이팅 셀(PGC)(220)에 모드 전환 신호(S_In)가 수신되면, 제2 파워게이팅 셀(PGC)(220)을 구성하는 전류스위치는 온/오프(on/off) 동작한다.
제3 파워게이팅 셀(PGC)(230)은, 제2 파워게이팅 셀(PGC)(220) 중 적어도 하나와 직렬로 연결될 수 있다.
제4 파워게이팅 셀(PGC)(240)은, 직렬로 연결된 복수의 제3 파워게이팅 셀(PGC)들(230) 중 끝단에 위치한 제3 파워게이팅 셀(PGC)(230')과 연결된다. 제4 파워게이팅 셀(PGC)(240)은 제1 파워게이팅 셀(PGC)(210), 제2 파워게이팅 셀(PGC)(220), 및 제3 파워게이팅 셀(PGC)(230)을 통해 전달된 모드 전환 신호(S_In)를 수신한다. 제4 파워게이팅 셀(PGC)(240)은 수신한 모드 전환 신호(S_In)에 기초하여 복수의 출력 신호를 출력할 수 있다.
복수의 제4 파워게이팅 셀(PGC)(240)은 병렬로 연결될 수 있다.
도 3에 도시된 전력 제어 회로는 도 2에 도시된 전력 제어회로와 유사하므로, 차이점을 위주로 기술한다. 도 2에 도시된 전력 제어회로에서는 제2 파워게이팅 셀(PGC)(220)이 하나임에 반하여, 도 3에 도시된 전력 제어회로에서는 제2 파워게이팅 셀(PGC)(320)이 복수 개이다.
즉, 도 3은 제2 파워게이팅 셀(PGC)(320)이 복수 개인 경우의 일 예를 도시한다. 복수개의 제2 파워게이팅 셀(PGC)(320)은 각각 제1 파워게이팅 셀(PGC)(310) 중 어느 하나와 연결되어 제1 파워게이팅 셀(PGC)(310)로부터 동시에 신호를 전달 받을 수 있다. 제1 파워게이팅 셀(PGC)(310)과 마찬가지로, 동시에 신호를 전달 받는 복수의 제2 파워게이팅 셀(PGC)(320)을 구성하는 전류스위치는 동시에 온/오프(on/off)될 수 있다.
예를 들어, 복수개의 제2 파워게이팅 셀(PGC)(320)들이 동시에 온(on)되는 경우, 복수개의 전류스위치를 통하여 로직 회로(40)로 동시에 비교적 많은 전류를 공급할 수 있다.
제3 파워게이팅 셀(PGC)(330)은, 제2 파워게이팅 셀(PGC)(320) 중 적어도 하나와 직렬로 연결될 수 있다. 제2 파워게이팅 셀(PGC)(320)이 복수인 경우, 제3 파워게이팅 셀(PGC)(330)은 각각의 제2 파워게이팅 셀(PGC)(320)과 직렬로 연결된다. 따라서 각각의 제2 파워게이팅 셀(PGC)(320)과 연결된 제3 파워게이팅 셀(PGC)(330)들은 복수 개의 그룹(330', 330"...)으로 나뉘어 질 수 있다. 도 3에서는 일 예로 2개의 제2 파워게이팅 셀(PGC)(320)이 존재함에 따라 제3 파워게이팅 셀(PGC)(330)은 두 개의 그룹(330', 330")으로 나뉜 것을 도시하고 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
제4 파워게이팅 셀(PGC)(340)은, 직렬로 연결된 복수의 제3 파워게이팅 셀(PGC)(330) 중 끝단에 위치한 제3 파워게이팅 셀(PGC)과 연결된다. 제4 파워게이팅 셀(PGC)(340)은 제1 파워게이팅 셀(PGC)(310), 제2 파워게이팅 셀(PGC)(320), 제3 파워게이팅 셀(PGC)(330)을 통해 전달된 모드 전환 신호(S_In)를 수신한다. 제4 파워게이팅 셀(PGC)(340)은 수신한 모드 전환 신호(S_In)에 기초하여 복수의 출력 신호를 출력할 수 있다.
제4 파워게이팅 셀(PGC)(340)은 제3 파워게이팅 셀(PGC)(330)과 병렬로 연결될 수 있다. 또한, 도 3에 도시된 것과 같이 제2 파워게이팅 셀(PGC)(320)이 복수개인 경우, 각각의 제2 파워게이팅 셀(PGC)(320)에 연결된 제3 파워게이팅 셀(PGC)(330) 중 끝단의 위치한 제3 파워게이팅 셀(PGC)(330)의 개수는 제2 파워게이팅 셀(PGC)(220)의 개수와 동일하다.
도 3은 두 개의 제2 파워게이팅 셀(PGC)(320)을 도시하였고, 두 개의 그룹(330', 330")으로 제3 파워게이팅 셀(PGC)들(330)이 나뉘어져 있다. 따라서, 제4 파워게이팅 셀(PGC)(340)과 연결되는 제3 파워게이팅 셀(PGC)들(330)의 개수는 제2 파워게이팅 셀(PGC)(220)의 개수와 동일하다.
제2 파워게이팅 셀(PGC)(320)이 복수개인 경우, 제4 파워게이팅 셀(PGC)(340)은, 복수개의 제3 파워게이팅 셀(PGC) 끝단과 연결된다. 이러한 경우, 동일한 제3 파워게이팅 셀(PGC)(330)에 연결된 복수의 제4 파워게이팅 셀(PGC)(340)은 제3 파워게이팅 셀(PGC)(230)과 병렬로 연결될 수 있다.
즉, 하나의 그룹(330')을 구성하는 제3 파워게이팅 셀(PGC)들 중 끝단에 위치하는 제3 파워게이팅 셀(PGC)과 연결된 제4 파워게이팅 셀(PGC)들(340')은 각각 병렬로 연결된다. 또한 다른 그룹(330")을 구성하는 제3 파워게이팅 셀(PGC)들 중 끝단에 위치하는 제3 파워게이팅 셀(PGC)과 연결된 제4 파워게이팅 셀(PGC)들(340")은 각각 병렬로 연결된다.
복수의 제4 파워게이팅 셀(PGC)(240, 340)에서 출력된 신호는 테스트 로직부(30)로 전송된다. 테스트 로직부(30)는 수신된 신호를 연산하여 결과값을 출력할 수 있다.
여기에서, 제1 파워게이팅 셀(PGC)들(210, 310)을 제외한 나머지 파워게이팅 셀(PGC)의 개수는 액티브 모드에서 회로의 적정동작을 유지하기 위해 필요한 최소의 전류스위치 개수에 따라 결정될 수 있다.
제1 파워게이팅 셀(PGC)들(210)을 제외한 나머지 파워게이팅 셀(PGC)의 개수, 즉 제2 파워게이팅 셀(PGC)(220), 제3 파워게이팅 셀(PGC)(230), 및 제4 파워게이팅 셀(PGC)(240) 개수의 총합은 전력 제어 회로(10a)의 동작을 위해 미리 설정된 설정값보다 클 수 있다.
구체적으로, 제1 파워게이팅 셀(PGC)들(210)을 제외한 나머지 파워게이팅 셀(PGC)의 개수를 B라고 하고, 전력 제어 회로(10a)의 적정 동작을 위해 필요한 최소의 전류스위치 개수를 C라고 한다. 이러한 경우, B+1은 C보다 클 수 있다.
B의 개수에서 하나를 더하는 것은, 제1 파워게이팅 셀(PGC)들 중(210, 310) 하나를 더하는 것이다. 즉, 제2 파워게이팅 셀(PGC)(220, 320)과 연결된 제1 파워게이팅 셀(PGC)(210')의 개수만을 더한다. 본 발명에서의 테스트 가능성(testability)은 B+1 개수의 파워게이팅 셀(PGC)에 대해서 보장된다. 이는 액티브 모드(active mode)에서 필요로 하는 전류 스위치를 테스트 하기 위해서 충분하다.
다만, 도 2 및 도 3에서 도시한 파워게이팅 셀들 간의 연결관계는 일 예일뿐, 이에 한정되지 않는다.
즉, 제4 파워게이팅 셀(PGC)들(240) 각각에서 다시 직렬로 연결된 파워게이팅 셀(PGC)들이 있을 수 있고, 테스트 로직부(30)는 이러한 파워게이팅 셀(PGC)로부터 수신된 모드 전환 신호(S_In)에 대해서 연산할 수 있다.
또한, 제2 파워게이팅 셀(PGC)들(220, 320)은 제1 파워게이팅 셀(PGC)들(210, 310) 중 어느 하나의 제1 파워게이팅 셀(PGC)(210', 310')에만 연결되지 않고, 복수의 제1 파워게이팅 셀(PGC)들과 연결될 수 있다. 이러한 경우, 제3 파워게이팅 셀(PGC)(230)은 각각의 제2 파워게이팅 셀(PGC)(220)과 직렬로 연결되고, 다시 적정한 수의 제4 파워게이팅 셀(PGC)들(240)과 연결될 수 있다.
병렬로 연결되는 제4 파워게이팅 셀(PGC)(240)의 개수는, 테스트 로직부(30)의 구현 가능성, 구현 비용 및 최대 허용 전류 등에 따라 결정될 수 있다.
또한, 각각의 파워게이팅 셀(PGC) 사이에는 버퍼 혹은 전압센싱회로가 위치할 수 있다. 이에 관해서는 후술하기로 한다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 제어 회로에 포함된 파워게이팅 셀(PGC)들의 배치도와 신호흐름도이다.
본 발명의 또 다른 실시예에 따른 전력 제어 회로는 복수의 파워게이팅 셀(Power Gating Cell : PGC)을 포함할 수 있다. 복수의 파워게이팅 셀(PGC)들은 병렬 방식과 직렬 방식이 혼합되어 연결된다.
구체적으로, 복수의 파워게이팅 셀(PGC)들은 외부로부터 병력적으로 모드 전환 신호(S_In)를 수신하는 복수의 제1 파워게이팅 셀(PGC)(410), 제1 파워게이팅 셀(PGC)(410) 중 어느 하나와 직렬로 연결된 복수의 제2 파워게이팅 셀(PGC)(420), 제2 파워게이팅 셀(PGC)(420)들 사이에 위치하는 어느 하나의 제1 노드(N1)에서 분기되어 연결된 적어도 하나의 제3 파워게이팅 셀(PGC)(430) 및 제3 파워게이팅 셀(PGC)(430)에 직렬로 연결된 적어도 하나의 제4 파워게이팅 셀(PGC)(440)을 포함한다. 제3 파워게이팅 셀(PGC)(430)과 제4 파워게이팅 셀(PGC)(440)은 제2 파워게이팅 셀(PGC)(420) 중 제1 노드(N1) 이후에 직렬로 연결된 제2 파워게이팅 셀(PGC)(420)과 병렬로 연결된다.
이 때, 제1 노드(N1) 이후에 직렬로 연결된 제2 파워게이팅 셀(PGC)(420)과 제4 파워게이팅 셀(PGC)(440)은 수신된 모드 전환 신호(S_In)에 기초한 출력신호를 테스트 로직부(30)로 출력할 수 있다.
또한, 전력 제어 회로(10a)는 제4 파워게이팅 셀(PGC)(440)이 복수인 경우, 제4 파워게이팅 셀(PGC)들(440)사이에 위치하는 어느 하나의 제2 노드(N2)에서 분기되어 연결된 적어도 하나의 제5 파워게이팅 셀(PGC)(450)을 더 포함할 수 있다.
또한, 전력 제어 회로(10a)는 제5 파워게이팅 셀(PGC)(450)에 직렬로 연결된 적어도 하나의 제6 파워게이팅 셀(PGC)(460)을 포함할 수 있다. 이 때, 제5 파워게이팅 셀(PGC)(450)과 제6 파워게이팅 셀(PGC)(460)은, 제2 노드(N2) 이후에 직렬로 연결된 제4 파워게이팅 셀(PGC)(440)과 병렬로 연결된다.
이 때, 제1 노드(N1) 이후에 직렬로 연결된 제2 파워게이팅 셀(PGC)(420)과 제2 노드(N2) 이후에 직렬로 연결된 제4 파워게이팅 셀(PGC)(440)과 제6 파워게이팅 셀(PGC)(460)은 수신된 모드 전환 신호(S_In)에 기초한 출력신호를 테스트 로직부(30)로 출력할 수 있다.
도 4에 도시된 전력 제어 회로(10a)의 파워게이팅 셀(PGC)들의 구성을 일 예일 뿐 도면에 한정되지 않는다. 노드에서의 분기는 계속 반복될 수 있다. 제2 파워게이팅 셀(PGC)(420)들간의 제1 노드(N1)에서, 그리고 제4 파워게이팅 셀(PGC)들(440)들 간의 제2 노드(N2)에서 분기되어 파워게이팅 셀(PGC)들이 연결되는 것과 같이 노드에서의 분기는 일정 횟수만큼 계속 진행될 수 있다. 이러한 분기의 횟수는 슬립모드에서 액티브 모드로 전환시 발생할 수 있는 웨이크업 전류를 고려해서 결정될 수 있다.
시간이 흐를수록 더 많은 분기에 따라 더 많은 전류스위치가 온(on)이 되지만, 웨이크 업 전류는 최대 허용 전류 이하로 조정될 수 있다. 이는 전원전압과 가상 전원전압의 차이가 줄어들어 흐르는 전류의 양이 줄어들기 때문이다.
제1 파워게이팅 셀(PGC)(410)을 통해 모드 전환시 소모되는 시간을 줄일 수 있고, 계단식으로 분리되는 캐스케이드(cascade)연결을 적절히 분배하여 구성함으로써, 테스트 가능성을 높일 수 있다.
테스트 로직부(30)는, 파워게이팅 셀(PGC)들로부터 출력되는 출력신호를 연산하여 출력값을 전력 관리 유닛(50)으로 전송할 수 있다. 테스트 로직부(30)는 XOR 레지스터 등으로 구성되어 XOR 연산등을 수행할 수 있다.
예를 들어 XOR 연산을 수행하는 경우, 어떠한 분기 점에서 스턱 폴트(Stuck fault)로 신호의 전달이 끊기는 경우, 1의 논리값이 출력될 수 있다.
도 4의 실시예에 따르면, 제2 파워게이팅 셀(PGC)(420), 제3 파워게이팅 셀(PGC)(430), 제4 파워게이팅 셀(PGC)(440), 제5 파워게이팅 셀(PGC)(450), 및 제6 파워게이팅 셀(PGC)(460) 개수의 총합은 전력 제어 회로(10a)의 적정동작을 위해 미리 설정된 설정값보다 크다. 즉, 제1 파워게이팅 셀(PGC)(410)을 제외한 파워게이팅 셀(PGC) 개수의 합은 미리 설정된 값보다 크다.
미리 설정된 값은 전력 제어 회로(10a)의 적정 동작을 유지하기 위해 필요한 최소의 전류 스위치의 개수에 따라 결정될 수 있다. 예를 들면, 제1 파워게이팅 셀(PGC)(410)을 제외한 파워게이팅 셀(PGC)들에 포함된 전류 스위치의 개수를 B라고 하고, 액티브 모드에서 회로의 적정 동작을 유지하기 위해 필요한 최소의 전류 스위치 개수를 C라고 하면, B+1은 C보다 크다.
B의 개수에서 하나를 더하는 것은, 제1 파워게이팅 셀(PGC) 중(410) 하나를 더하는 것이다. 즉, 제2 파워게이팅 셀(PGC)(420)과 연결된 제1 파워게이팅 셀(PGC)의 개수만을 더한다. 본 발명에서의 테스트 가능성은 B+1 개수의 파워게이팅 셀(PGC)에 대해서 보장된다. 이는 액티브 모드에서 필요로 하는 전류 스위치를 테스트 하기 위해서 충분하다.
또한, 병렬적으로 연결된 제1 파워게이팅 셀(PGC)(410)들의 개수는 모드 전환시 발생되는 웨이크업 전류(wake-up current)의 크기를 적절히 유지할 수 있도록 조절된다.
구체적으로 파워게이팅 셀(PGC)들에 각각 포함된 전류 스위치의 포화 전류를 I라고 하고, 웨이크업 전류를 W라고 할 경우, 제1 파워게이팅 셀(PGC)(410)들의 개수는 W/I의 값보다 작아야 한다. 즉, 제1 파워게이팅 셀(PGC)(410)들의 개수는 전력 제어 회로(10a)의 최대 허용 전류값을 제1 파워게이팅 셀(PGC)(410)에 흐르는 최대 전류값으로 나눈 값보다 작아야 한다.
또한, 각각의 파워게이팅 셀(PGC) 사이에는 버퍼 혹은 전압센싱회로가 위치할 수 있다. 이에 관해서는 후술하기로 한다.
도 5는 본 발명의 실시예에 따른 파워게이팅 셀(PGC)의 내부 회로도이다.
도 5를 참조하면 파워게이팅 셀(PGC)(1~n)은 지연기와 파워게이팅 트랜지스터를 구비할 수 있다. 지연기는 버퍼, 또는 인버터로 구현될 수 있다. 파워 게이팅 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스 트랜지스터로 구현될 수 있다.
파워 게이팅 트랜지스터는 전류스위치의 기능을 한다. 즉, 하나의 파워게이팅 셀(PGC)(1~n)은 도면에 한정되지 않으며, 전류스위치의 역할을 할 수 있는 어떠한 회로도 포함할 수 있다. 도면에 따르면 피모스(PMOS) 트랜지스터의 드레인과 소스에 전원전압(Vdd)과 가상전원전압(Vddm)이 연결될 수 있다. 피모스 트랜지스터이므로 모드 전환 신호(S_In)가 논리 로우인경우 온(on)되고 논리 하이인 경우 오프(off)될 수 있다.
즉, 모드 전환 신호(S_In)이 0인 경우, 전류스위치는 온(on)되어 드레인에서 소스 쪽으로 전류가 흐르게 된다. 대기 모드에서 거의 접지에 가까운 가상전원전압(Vddm)은 전류의 흐름에 따라 전원전압의 전압과 같게 승압된다.
지연기는 피모스 트랜지스터의 입력에 연결되어 파워게이팅 셀(PGC)(1~n)의 동작이 시간 차를 두고 수행되도록 함으로써, 웨이크 업 시에 발생하는 전압 노이즈를 줄일 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 전력 제어 회로에 포함된 지연 회로(60)의 배치도이다.
파워게이팅 셀(PGC)(1~n)들의 사이에 적어도 하나의 지연회로(600)의 배치도이다. 지연회로는 버퍼(61)일수도, 전압센싱회로(62)일 수 있다. 지연회로(600)는 신호를 지연시켜 가상 전원 전압의 크기가 느리게 상승할 경우, 흐르는 전류의 양을 조절할 수 있다.
버퍼(61)는 파워게이팅 셀(PGC)(1~n)간에 위치하여, 신호의 흐름을 지연시킬 수 있다. 신호의 흐름이 지연됨에 따라 각 파워게이팅 셀(PGC)의 온/오프의 시간을 조절하여 전류의 흐름을 조절할 수 있다.
또한 전압센싱회로(62)는, 슈미트 트리거로 구성될 수 있다. 가상 전원 전압이 전압센싱회로(62)로 공급되어도, 가상 전원전압(Vddm)이 어느 정도의 전압레벨에 오르지 못할 경우, 목표한 전압레벨에 오르기까지 파워게이팅 셀(PGC)간의 연결을 차단한다. 즉, 예상한 가상 전원 전압의 증가치보다 서서히 증가하는 경우, 전류가 너무 많이 흐르게 되어 이를 멈추고자 하기 위하여 전압 센싱 회로(62)에서 전류의 흐름을 지연시킬 수 있다.
도면을 참조하면 전압 센싱 회로(62)는, 복수개의 엔모스와 복수개의 피모스를 포함할 수 있다. 또한, 인버터 2개를 포함할 수 있다. Vin(가상전원전압)으로 논리 1값이 입력되면, M2 트랜지스터가 오프가 되고, M1 트랜지스터가 온이 되면서 M3, M4 트랜지스터의 입력은 논리 1이 된다. 따라서 M4 트랜지스터는 오프이고, M2 트랜지스터가 온이 된다. 따라서, 인버터(I1)에 논리 0값이 입력되고, 인버터(I1)를 지나면서 논리 1값이 되며, 인버터(I2)를 지나면서 다시 논리 0값이 된다. 따라서, Vout으로 논리 0값이 출력됨에 따라 OR gate에 논리 0값이 입력된다.
한편, 제1 파워게이팅 셀(PGC)(210,310,410)에서는 논리 0 값이 전달된다.
즉, Vin 즉 가상 전원 전압의 크기가 일정 수준이상으로 증가된 경우에만 논리 1값을 출력하고, 이에 대해 전압 센싱 회로(620)는 이를 인지하여, 가상 전원 전압의 크기가 일정 수준이상으로 증가한 경우에만, 제2 파워게이팅 셀(PGC)(220,320,420)로 신호를 전달한다. 각각의 파워게이팅 셀(PGC)은 피모스로 구성되어 있다고 가정하였다.
즉, 도면에 도시한 전압 센싱 회로(620)는 슈미트 트리거 회로의 일예로써, 회로 구성에는 차이가 있을 수 있다. 가상 전원 전압의 크기가 일정 수준이상으로 증가한 경우에만 다음 파워게이팅 셀(PGC)로 신호를 전달하는 역할을 수행하도록 달리 회로를 설계할 수 있다.
또한, 상술한 전압센싱회로 혹은 버퍼는 제1 파워게이팅 셀(PGC)(210,310,410)과 제2 파워게이팅 셀(PGC)(220,320,420)사이에 위치할 수도 있고, 필요에 따라 어느 파워게이팅 셀(PGC) 사이에도 위치 할 수 있다.
특히, 도 4에서 도시한 또 다른 실시예에 따른 전력 제어 회로에서, 분기되는 부분에서 버퍼 혹은 전압센싱회로의 역할이 큰 의미를 갖게 될 수 있다.
즉, 전력 제어 회로(10a)는, 제2 파워게이팅 셀(PGC)(420)과 제3 파워게이팅 셀(PGC)(430) 사이와 제4 파워게이팅 셀(PGC)(440)과 제5 파워게이팅 셀(PGC)(450) 사이의 제1 노드(N1), 제2 노드(N2)에서 버퍼 혹은 전압센싱회로를 추가로 포함할 수 있다.
도 7a 내지 도 7b는 본 발명의 일 실시예에 따른 파워게이팅 셀(PGC)을 개략적으로 나타낸 블록도이다. 도 7a 내지 도 7b를 참조하면, 파워게이팅 트랜지스터 스위치(710)는 로직 회로(40)와 전원전압(Vdd)사이에 위치할 수 있다. 이 때, 파워게이팅 트랜지스터 스위치(710)는 적어도 하나의 피모스 트랜지스터들로 구성될 수 있다.
로직 회로(40)는 전원전압(Vdd)과 소정의 전압(Vss)의 사이에 위치하여 소정의 논리 동작을 수행한다. 파워게이팅 셀(PGC)(1~n)에 포함된 파워게이팅 트랜지스터 스위치(710, 720)는 로직 회로(40)의 액티브 모드/ 슬립 모드에 따라 전원 전압의 인가를 스위칭 할 수 있다.
파워게이팅 셀(PGC)(1~n)에 포함된 파워게이팅 트랜지스터 스위치들(710,720)는 그 위치에 따라 다른 종류의 트랜지스터를 구비할 수 있다.
구체적으로, 파워게이팅 트랜지스터 스위치(710)가 전원전압(Vdd)과 로직 회로(40)사이에 위치하는 경우, 파워게이팅 트랜지스터 스위치(710)는 피모스 트랜지스터들을 구비한다. 반면, 파워게이팅 트랜지스터 스위치(720)가 소정의 전압(Vss)과 로직 회로(40) 사이에 위치하는 경우, 파워게이팅 트랜지스터 스위치(720)는 엔모스 트랜지스터를 구비한다.
로직 회로(40)가 액티브 모드(active mode)인 경우, 파워게이팅 인에이블 신호(S_In)가 논리 로우(low)로 인가되면, 피모스 트랜지스터들이 턴-온(turn-on) 된다. 따라서 전원전압(Vdd)이 로직 회로(40)에 인가된다.
도 8은 본 발명의 또 다른 실시예에 따른 전력 제어 회로의 동작시 시간에 따른 전류 크기의 변화를 도시한 그래프이다.
도 8을 참조하면, 외부의 신호를 병렬로 입력받는 제1 파워게이팅 셀(PGC)(410)이 동시에 모드 전환 신호(S_In)를 받아 턴 온되면, 급격하게 전류가 흐르게 되어 거의 허용가능한 전류에 도달하게 된다.
t0까지는 가상 전원 전압의 크기가 상승하면서, 전원 전압과의 포텐셜 차이가 감소하여 전류의 크기가 줄어들게 된다. t0을 지나면서 제2 파워게이팅 셀(PGC)(420) 및 제 3 파워게이팅 셀(PGC)(430)이 턴-온되고, 이로써 전류의 흐름이 증가하여 웨이크 업 전류의 크기가 증가한다.
일정수준 전류가 흐르게 되면, 다시 가상 전원 전압과 전원 전압과의 포텐셜 차이가 줄어들어 전류의 흐름이 감소하게 된다. t1시간에서는 제2 파워게이팅 셀(PGC)(420) 간의 제1 노드(N1)에서 제3 파워게이팅 셀(PGC)(430)이 분기하게 된다. 그리고 제4 파워게이팅 셀(PGC)(440)이 제3 파워게이팅 셀(PGC)(430)과 직렬로 연결된다. t1시간을 지나면서, 제3 파워게이팅 셀(PGC)(430)과 제4 파워게이팅 셀(PGC)(440)이 턴-온 됨에 따라 다시 전류의 흐름이 증가하여 전체적인 웨이크 업 전류의 크기가 증가한다.
일정수준 전류가 흐르게 되면, 다시 가상 전원 전압과 전원 전압과의 포텐셜 차이가 줄어들어 전류의 흐름이 감소하게 된다.
t2시간에서는 제4 파워게이팅 셀(PGC)(440) 간의 제2 노드(N2)에서 제5 파워게이팅 셀(PGC)(450)이 분기하게 된다. 그리고 제6 파워게이팅 셀(PGC)(460)이 제5 파워게이팅 셀(PGC)(450)과 직렬로 연결된다. 따라서, t2시간을 지나면서, 제5 파워게이팅 셀(PGC)(450)과 제6 파워게이팅 셀(PGC)(460)이 턴-온 됨에 따라 다시 전류의 흐름이 증가하여 전체적인 웨이크 업 전류의 크기가 증가한다.
일정수준 전류가 흐르게 되면, 다시 가상 전원 전압과 전원 전압과의 포텐셜 차이가 줄어들어 전류의 흐름이 감소하게 된다.
이러한 과정이 지속되어 tn시간에서는 웨이크 업 전류가 0이 된다. 즉, 가상전원전압과 전원전압의 포텐셜 차이가 0으로 수렴하게 된다. 웨이크 업 전류가 0이 될 때까지 파워게이팅 셀(PGC)은 수없이 분기하여 연결 될 수 있다. tn시간은 경우에 따라 t1,t2,t3, ...가 될 수 있다. 웨이크 업 전류가 0이 된다는 의미는 노이즈를 감소시킬 수 있다는 의미가 된다.
즉, 병렬적으로 파워게이팅 셀(PGC)을 연결함으로써, 전류를 동시에 다량으로 흐르게 할 수 있고, 따라서 가상 전원 전압과 전원 전압과의 포텐셜 차이를 줄일 수 있다. 따라서, 슬립모드에서 액티브 모드로 혹은 액티브 모드에서 슬립 모드로 전환시 발생하는 노이즈를 빠른 시간내에 감소시킬 수 있는 장점이 있다.
도 9는 본 발명의 일 실시예에 따른 전력 제어 회로를 구성하는 파워게이팅 셀(PGC)과 테스트 로직부와 파워제어유닛의 연결관계를 도시한 블록도이다.
도 9는 제3 파워게이팅 셀(PGC)(230,330)의 마지막 단에서 출력되는 신호가 테스트 로직부(30)로 전송됨을 의미한다. 도 9에서는 테스트 로직부(30)의 일예로 XOR 레지스터를 도시하였다.
또한, 테스트 로직부(30)로 신호를 출력하는 파워게이팅 셀(PGC)은 도면에서는 제3 파워게이팅 셀(PGC)(230,330)을 도시하였으나, 이는 일예에 불과하다. 로직 회로(40)에 따라 상이하게 연결될 수 있는 파워게이팅 셀(PGC)들간의 관계에 따라, 테스트 로직부(30)로 신호를 출력하는 파워게이팅 셀(PGC)은 상이하게 구성될 수 있다.
테스트 로직부(30)는 파워게이팅 셀(PGC)로부터 출력되는 출력신호를 수신하여 이에 대해 연산동작을 수행한다.
도 10은 본 발명의 일 실시예에 따른 전력 제어 회로의 동작방법을 순서대로 도시한 순서도이다.
도면을 참조하여 설명하면, 제1 파워게이팅 셀(PGC)(210)을 구성하는 제1 파워게이팅 트랜지스터(PG TR)이 동시에 턴-온된다(S101). 이는 제1 파워게이팅 셀(PGC)(210)이 외부로부터 모드 전환 신호(S_In)를 병렬적으로 동시에 수신하기 때문이다.
이후, 제1 파워게이팅 셀(PGC)(210) 중 어느 하나에서 모드 전환 신호(S_In)를 제2 파워게이팅 셀(PGC)(220)로 전송한다(S103). 제2 파워게이팅 셀(PGC)(220)에서 전송된 모드 전환 신호(S_In)를 제3 파워게이팅 셀(PGC)(230)로 전달한다(S105). 또한, 제4 파워게이팅 셀(PGC)(240)은 제3 파워게이팅 셀(PGC)(230)로부터 전달받은 모드 전환 신호(S_In)를 기초로 출력신호를 출력한다(S107). 테스트 로직부(30)는 출력신호를 연산하여 전력 관리 유닛(50)으로 전송한다(S109).
여기서, 제1 파워게이팅 셀(PGC)(210)은 복수 개가 외부로부터 모드 전환 신호(S_In)를 동시에 수신한다. 따라서, 제1 파워게이팅 셀(PGC)(210)을 구성하는 전류스위치는 동시에 온/오프(on/off)될 수 있다. 예를 들어, 슬립 모드에서 액티브 모드로 전환시 전류스위치는 동시에 온(on)되어, 동시에 로직 회로(40)로 전류를 흘려줄 수 있다.
기존의 파워게이팅 셀(PGC)들은 직렬로 연결되어 모든 전류 스위치가 순차적으로 켜지게 된다. 따라서, 슬립 모드에서 액티브 모드로 전환시 긴 시간이 필요한 단점이 있었다. 본 발명에 따르면, 외부로부터 모드 전환 신호(S_In)를 병렬적으로 수신하여 동시에 전류를 공급함으로써 모드 전환시 소모되는 시간을 단축할 수 있다.
다만, 병렬적으로 연결된 제1 파워게이팅 셀(PGC)(210)들의 개수는 모드 전환시 발생되는 웨이크업 전류(wake-up current)의 크기를 적절히 유지할 수 있도록 조절된다.
구체적으로 파워게이팅 셀(PGC)들에 각각 포함된 전류 스위치의 포화 전류를 I라고 하고, 웨이크업 전류를 W라고 할 경우, 제1 파워게이팅 셀(PGC)(210)들의 개수는 W/I의 값보다 작아야 한다. 즉, 제1 파워게이팅 셀(PGC)(210)들의 개수는 전력 제어 회로(10a)의 최대 허용 전류값을 제1 파워게이팅 셀(PGC)(210)에 흐르는 최대 전류값으로 나눈 값보다 작아야 한다.
또한, 복수의 제1 파워게이팅 셀(PGC)(210) 중 어느 하나만 제2 파워게이팅(220)셀과 연결될 수 있다. 어느 하나의 제1 파워게이팅 셀(PGC)(210)의 연결에 대해서만 테스트 로직부(30)에서 연산 결과값을 구하여도 무관하다.
동시에 켜지는 제1 파워게이팅 셀(PGC)(210)의 개수는 적을수록 웨이크 업 전류가 작아진다. 어느 하나의 제1 파워게이팅 셀(PGC)(210) 중 제2 파워게이팅 셀(PGC)(220)과 연결되지 않은 나머지 제1 파워게이팅 셀(PGC)(210) 중에서 문제가 발생되어도 웨이크 업 전류의 제한은 보장될 수 있다.
제2 파워게이팅 셀(PGC)(220)은, 제1 파워게이팅 셀(PGC)(210) 중에서 어느 하나와 연결되어, 제1 파워게이팅 셀(PGC)(210)로 입력된 모드 전환 신호(S_In)를 수신한다. 제2 파워게이팅 셀(PGC)(220)에 모드 전환 신호(S_In)가 수신되면, 제2 파워게이팅 셀(PGC)(220)을 구성하는 전류스위치는 온/오프(on/off) 동작할 수 있다.
제2 파워게이팅 셀(PGC)(320)은 복수개일 수 있다. 복수개의 제2 파워게이팅 셀(PGC)(320)은 각각 제1 파워게이팅 셀(PGC)(310) 중 어느 하나와 연결되어 제1 파워게이팅 셀(PGC)(310)로부터 동시에 신호를 전달 받을 수 있다. 제1 파워게이팅 셀(PGC)(310)과 마찬가지로, 동시에 신호를 전달 받는 복수의 제2 파워게이팅 셀(PGC)(320)을 구성하는 전류스위치는 동시에 온/오프(on/off)될 수 있다. 예를 들어, 복수개의 제2 파워게이팅 셀(PGC)(320)들이 동시에 온(on)되는 경우, 복수개의 전류스위치를 통하여 로직 회로(40)로 동시에 전류를 공급할 수 있다.
제3 파워게이팅 셀(PGC)(330)은, 제2 파워게이팅 셀(PGC)(320) 중 적어도 하나와 직렬로 연결될 수 있다. 제2 파워게이팅 셀(PGC)(320)이 복수인 경우, 제3 파워게이팅 셀(PGC)(330)은 각각의 제2 파워게이팅 셀(PGC)(320)과 직렬로 연결된다.
제4 파워게이팅 셀(PGC)(340)은, 직렬로 연결된 복수의 제3 파워게이팅 셀(PGC)(330) 중 끝단에 위치한 제3 파워게이팅 셀(PGC)과 연결된다. 제4 파워게이팅 셀(PGC)(340)은 제1 파워게이팅 셀(PGC)(310), 제2 파워게이팅 셀(PGC)(320), 제3 파워게이팅 셀(PGC)(330)을 통해 전달된 모드 전환 신호(S_In)를 수신한다. 제4 파워게이팅 셀(PGC)(340)은 수신한 모드 전환 신호(S_In)에 기초하여 복수의 출력 신호를 출력할 수 있다.
또한, 실시예에 따른 전력 제어 회로의 동작방법은 미리 설정된 지연값을 기초로 상기 모드 전환 신호(S_In)의 전달을지연하는 단계를 더 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 전력 제어 회로의 동작방법을 도시한 순서도이다.
도면을 참조하여 설명하면, 제1 파워게이팅 셀(PGC)(410)을 구성하는 제1 파워게이팅 트랜지스터(PG TR)이 동시에 턴-온된다(S201). 이는 제1 파워게이팅 셀(PGC)(410)이 외부로부터 모드 전환 신호(S_In)를 병렬적으로 동시에 수신하기 때문이다.
이후, 제1 파워게이팅 셀(PGC)(410) 중 어느 하나에서 모드 전환 신호(S_In)를 제2 파워게이팅 셀(PGC)(420)로 전송한다(S203). 직렬로 배열된 적어도 하나의 제2 파워게이팅 셀(PGC)(420)를 통하여 모드 전환 신호(S_In)가 전달된다(S205). 제2 파워게이팅 셀(PGC)(420)들 사이에 위치하는 어느 하나의 노드에서 분기하여 제3 파워게이팅 셀(PGC)(430)을 연결하고(S207), 제3 파워게이팅 셀(PGC)(430)에 제4 파워게이팅 셀(PGC)(440)을 직렬로 연결한다(S209). 차례로 전달받은 모드 전환 신호(S_In)를 제3 파워게이팅 셀(PGC)(430)과 제4 파워게이팅 셀(PGC)(440)을 통해 전달한다(S211). 전달된 신호는 제2 파워게이팅 셀(PGC)과 제4 파워게이팅 셀(PGC) 중 끝단에서 출력신호로 출력된다(S213). 출력된 출력신호는 테스트 로직부(30)로 전송된다. 테스트 로직부(30)는 출력신호들에 대하여 XOR연산할 수 있고, 이에 따라 파워게이팅 셀(PGC)들의 연결관계를 테스트 할 수 있다(S215).
또한, 제4 파워게이팅 셀(PGC)(440)들 사이에 위치하는 어느 하나의 노드에서 분기하여 제5 파워게이팅 셀(PGC)(450)을 추가로 연결하고, 제5 파워게이팅 셀(PGC)(450)에 제6 파워게이팅 셀(PGC)(460)을 직렬로 연결할 수 있다. 즉, 이와 같이, 직렬로 연결된 파워게이팅 셀(PGC) 사이의 어느 하나의 노드에서 계속적으로 분기하여 연결될 수 있다.
그리고, 이와 같이 추가로 분기하는 경우, 분기되어 연결된 제6 파워게이팅 셀(PGC)(460)과 제4 파워게이팅 셀(PGC)(440), 제2 파워게이팅 셀(PGC)(420)의 끝단은 테스트 로직부(30)와 연결된다. 따라서, 제2 파워게이팅 셀(PGC)(420), 제4 파워게이팅 셀(PGC)(440), 및 제6 파워게이팅 셀(PGC)(460)의 끝단에 위치한 파워게이팅 셀(PGC)은 전달된 모드 전환 신호(S_In)를 기초로 출력신호를 테스트 로직부(30)로 출력할 수 있다.
테스트 로직부(30)는 출력신호들에 대하여 XOR연산할 수 있고, 이에 따라 파워게이팅 셀(PGC)들의 연결관계를 테스트 할 수 있다.
또한 본 발명의 실시예들에 따른 전력 제어 회로의 동작방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media) 및 롬(ROM),램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드 뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
도 12는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도 12를 참조하면, 반도체 시스템(500)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
반도체 시스템(500)은 메모리 장치(560)와 메모리 장치(560)의 동작을 제어할 수 있는 메모리 컨트롤러(550)를 포함한다. 메모리 컨트롤러(550)는 프로세서(510)의 제어에 따라 메모리 장치(560)의 데이터(DATA) 액세스 동작, 예컨대 프로그램 (program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다. 프로그램 검증 동작은 프로그램 동작의 일부로서 포함된다.
메모리 장치(560)에 프로그램된 페이지 데이터는 프로세서(510)와 메모리 컨트롤러(550)의 제어에 따라 디스플레이(520)를 통하여 디스플레이될 수 있다.
무선 송수신기(530)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(530)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(510)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(510)는 무선 송수신기(530)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(550) 또는 디스플레이(520)로 전송할 수 있다. 메모리 컨트롤러(550)는 프로세서(510)에 의하여 처리된 신호를 메모리 장치(560)에 프로그램할 수 있다.
또한, 무선 송수신기(530)는 프로세서(510)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(540)는 프로세서(510)의 동작을 제어하기 위한 제어 신호 또는 프로세서(510)에 의하여 처리될 데이터(DATA)를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(510)는 메모리 컨트롤러(550)로부터 출력된 데이터(DATA), 무선 송수신기(530)로부터 출력된 데이터(DATA), 또는 입력 장치(540)로부터 출력된 데이터(DATA)가 디스플레이(520)를 통하여 디스플레이될 수 있도록 디스플레이(520)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(560)의 동작을 제어할 수 있는 메모리 컨트롤러(550)는 프로세서(510)의 일부로서 구현될 수 있고 또한 프로세서(510)와 별도의 칩으로 구현될 수 있다.
전력 관리 유닛(50)은 모드 전환 신호(S_In)를 전력 제어 회로(10a)로 전송할 수 있다. 모드 전환 신호(S_In)는 슬립 모드에서 액티브 모드 또는 액티브 모드에서 슬립 모드로의 전환을 명령하는 신호로 파워게이팅 인에이블 신호일 수 있다. 모드 전환 신호(S_In)에 따라 파워 게이팅 셀(PGC)의 온/오프(on/off)가 결정된다.
도 1a를 참조하면, 전력 제어 회로(10a)는 파워게이팅 블록(20a)과 테스트로직부(30)를 포함할 수 있다. 테스트 로직부(30)는 파워게이팅 셀(PGC)을 통해 전송되는 신호에 대해 연산을 수행한다.
전력 관리 유닛(50)은 S_In 신호와 S_Out 신호를 비교하여 어느 파워게이팅 셀(PGC)에서 스턱 폴트(Stuck fault)가 발생하였는지 여부에 대해 판단할 수 있다. 즉, 전력 관리 유닛(50)은 출력 신호(S_Out)를 통하여, 파워게이팅 셀(PGC)들의 연결상태를 테스트 할 수 있다.
본 발명의 실시예에 따르면, 반도체 시스템(500)을 구성하는 전력 소비 소자들은 로직 회로(40)를 구성하는 소자일 수 있다. 따라서, 전력 제어 회로(10a)를 통하여 반도체 시스템(500)의 소모 전력을 최소화 할 수 있다.
예를 들어, 디스플레이(520)를 사용하지 않는 경우, 전력 제어 회로(10a)를 구성하는 파워 게이팅 셀(PGC)은 외부의 전원 전압을 디스플레이(520)로 공급하지 않는다. 또한, 슬립 모드에서 액티브 모드로 전환시 모드 전환을 빠르게 할 수 있다.
도 13은 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 또다른 실시예를 나타낸다.
도 13을 참조하면, 반도체 시스템(600)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
반도체 시스템(600)은 메모리 장치(560)와, 메모리 장치(560)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(550)를 포함한다.
프로세서(610)는 입력 장치(620)를 통하여 입력된 데이터에 따라 메모리 장치(560)에 저장된 데이터를 디스플레이(630)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(620)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(610)는 반도체 시스템(600)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(550)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(560)의 동작을 제어할 수 있는 메모리 컨트롤러 (550)는 프로세서(610)의 일부로서 구현될 수 있고 또한 프로세서(610)와 별도의 칩으로 구현될 수 있다.
전력 관리 유닛(50)은 모드 전환 신호(S_In)를 전력 제어 회로(10a)로 전송할 수 있다. 모드 전환 신호(S_In)는 슬립 모드에서 액티브 모드 또는 액티브 모드에서 슬립 모드로의 전환을 명령하는 신호로 파워게이팅 인에이블 신호일 수 있다. 모드 전환 신호(S_In)에 따라 파워 게이팅 셀(PGC)의 온/오프(on/off)가 결정된다.
도 1a를 참조하면, 전력 제어 회로(10a)는 파워게이팅 블록(20a)과 테스트로직부(30)를 포함할 수 있다. 테스트 로직부(30)는 파워게이팅 셀(PGC)을 통해 전송되는 신호에 대해 연산을 수행한다.
전력 관리 유닛(50)은 S_In 신호와 S_Out 신호를 비교하여 어느 파워게이팅 셀(PGC)에서 스턱 폴트(Stuck fault)가 발생하였는지 여부에 대해 판단할 수 있다. 즉, 전력 관리 유닛(50)은 출력 신호(S_Out)를 통하여, 파워게이팅 셀(PGC)들의 연결상태를 테스트 할 수 있다.
도 14는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도 14를 참조하면, 반도체 시스템(700)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 반도체 시스템(700)은 메모리 장치(560), 메모리 컨트롤러(550), 및 카드 인터페이스(720)를 포함한다.
메모리 컨트롤러(550)는 메모리 장치(560)와 카드 인터페이스(200) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(720)는 SD (secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(720)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(550) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(720)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(HOST)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
반도체 시스템(700)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)와 접속될 때, 호스트(HOST)는 카드 인터페이스(720)와 메모리 컨트롤러(550)를 통하여 메모리 장치(560)와 데이터 통신을 수행할 수 있다.
전력 관리 유닛(50)은 모드 전환 신호(S_In)를 전력 제어 회로(10a)로 전송할 수 있다. 모드 전환 신호(S_In)는 슬립 모드에서 액티브 모드 또는 액티브 모드에서 슬립 모드로의 전환을 명령하는 신호로 파워게이팅 인에이블 신호일 수 있다. 모드 전환 신호에 따라 파워 게이팅 셀(PGC)의 온/오프(on/off)가 결정된다.
도 1a를 참조하면, 전력 제어 회로(10a)는 파워게이팅 블록(20a)과 테스트로직부(30)를 포함할 수 있다. 테스트 로직부(30)는 파워게이팅 셀(PGC)을 통해 전송되는 신호에 대해 연산을 수행한다.
전력 관리 유닛(50)은 S_In 신호와 S_Out 신호를 비교하여 파워게이팅 셀(PGC)에서 스턱 폴트(Stuck fault)가 발생하였는지 여부에 대해 판단할 수 있다. 즉, 전력 관리 유닛(50)은 출력 신호(S_Out)를 통하여, 파워게이팅 셀(PGC)들의 연결상태를 테스트 할 수 있다.
도 15는 도 1a에 도시된 전력 제어 회로를 포함하는 반도체 시스템의 일 실시예를 나타낸다.
도 15를 참조하면, 반도체 시스템(800)은 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
반도체 시스템(800)은 메모리 장치(560)와 메모리 장치(560)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(550)를 포함한다.
반도체 시스템(800)의 이미지 센서(820)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(810) 또는 메모리 컨트롤러(550)로 전송된다. 프로세서(810)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(830)를 통하여 디스플레이 되거나 또는 메모리 컨트롤러(550)를 통하여 메모리 장치(560)에 저장될 수 있다.
또한, 메모리 장치(560)에 저장된 데이터는 프로세서(810) 또는 메모리 컨트롤러(550)의 제어에 따라 디스플레이(830)를 통하여 디스플레이된다. 실시 예에 따라 메모리 장치(560)의 동작을 제어할 수 있는 메모리 컨트롤러(550)는 프로세서(810)의 일부로서 구현될 수 있고 또한 프로세서(810)와 별개의 칩으로 구현될 수 있다.
전력 관리 유닛(50)은 모드 전환 신호(S_In)를 전력 제어 회로(10a)로 전송할 수 있다. 모드 전환 신호(S_In)는 슬립 모드에서 액티브 모드 또는 액티브 모드에서 슬립 모드로의 전환을 명령하는 신호로 파워게이팅 인에이블 신호일 수 있다. 모드 전환 신호(S_In)에 따라 파워 게이팅 셀(PGC)의 온/오프(on/off)가 결정된다.
도 1a를 참조하면, 전력 제어 회로(10a)는 파워게이팅 블록(20a)과 테스트로직부(30)를 포함할 수 있다. 테스트 로직부(30)는 파워게이팅 셀(PGC)을 통해 전송되는 신호에 대해 연산을 수행한다.
전력 관리 유닛(50)은 S_In 신호와 S_Out 신호를 비교하여 어느 파워게이팅 셀(PGC)에서 스턱 폴트(Stuck fault)가 발생하였는지 여부에 대해 판단할 수 있다. 즉, 전력 관리 유닛(50)은 출력 신호(S_Out)를 통하여, 파워게이팅 셀(PGC)들의 연결상태를 테스트 할 수 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1~N : 파워게이팅 셀(PGC)
10a, 10b : 전력 제어 회로
20a, 20b : 파워게이팅 블록
30 : 테스트 로직부
40 : 로직 회로
50 : 전력 관리 유닛(PMU)
60 : 지연 회로
61 : 버퍼
62 : 전압 센싱 회로
71,72 : 파워게이팅 트랜지스터스위치
100, 500, 600, 700, 800 : 반도체 장치
210,310,410 : 제1 파워게이팅 셀
220,320,420 : 제2 파워게이팅 셀
230,330,430 : 제3 파워게이팅 셀
240,340,440 : 제4 파워게이팅 셀
450 : 제5 파워게이팅 셀
460 : 제6 파워게이팅 셀

Claims (34)

  1. 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로에 있어서,
    외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀;
    상기 제1 파워게이팅 셀 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀;
    상기 제2 파워게이팅 셀과 직렬로 연결되는 복수의 제3 파워게이팅 셀;
    상기 직렬로 연결된 복수의 제3 파워게이팅 셀 중 끝단의 제3 파워게이팅 셀과 병렬로 연결되는 복수의 제4 파워게이팅 셀들을 포함하며,
    상기 모드 전환 신호는 상기 제1 파워게이팅 셀 중 어느 하나, 상기 제2 및 제3 파워게이팅 셀들을 거쳐 상기 제4 파워게이팅 셀들로 전달되고,
    상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭하는 전력 제어 회로.
  2. 제1항에 있어서, 상기 전력 제어 회로는,
    상기 제2 파워게이팅 셀과 상기 제3 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  3. 제2항에 있어서, 상기 전력 제어 회로는,
    상기 제3 파워게이팅 셀들 사이와, 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  4. 제1항에 있어서, 상기 제2 파워게이팅 셀이 복수인 경우,
    상기 제3 파워게이팅 셀들은,
    각각이 상기 복수의 제2 파워게이팅 셀들 중 상응하는 제2 파워게이팅 셀과 직렬로 연결되는 복수의 그룹으로 나뉘어지는 전력 제어 회로.
  5. 제1항에 있어서, 상기 전력 제어 회로는,
    상기 제4 파워게이팅 셀들과 연결되어, 상기 제4 파워게이팅 셀들 각각의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함하는 전력 제어 회로.
  6. 제5항에 있어서, 상기 테스트 로직부는,
    상기 제4 파워게이팅 셀들 각각의 출력신호에 대하여 배타적 논리합(XOR) 연산하는 논리 연산기를 포함하는 전력 제어 회로.
  7. 제1항에 있어서, 상기 전력 제어 회로는,
    상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되는 전압센싱회로를 더 포함하고,
    상기 전압센싱회로는, 미리 설정된 기준값을 기초로 상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀간의 연결을 제어하는 전력 제어 회로.
  8. 제1항에 있어서,
    상기 제2 파워게이팅 셀, 상기 제3 파워게이팅 셀, 및 제4 파워게이팅 셀 개수의 총합은 상기 전력 제어 회로의 동작을 위해 미리 설정된 설정값보다 큰 전력 제어 회로.
  9. 제1항에 있어서,
    상기 제1 파워게이팅 셀의 개수는 상기 전력 제어 회로의 최대 허용 전류값을 상기 제1 파워게이팅 셀에 흐르는 최대 전류값으로 나눈 값보다 작은 전력 제어 회로.
  10. 로직 회로; 및
    전원 전압과 상기 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로를 포함하며,
    상기 전력 제어 회로는
    외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀;
    상기 제1 파워게이팅 셀 중 어느 하나와 연결되는 적어도 하나의 제2 파워게이팅 셀;
    상기 제2 파워게이팅 셀과 직렬로 연결되는 복수의 제3 파워게이팅 셀;
    상기 직렬로 연결된 복수의 제3 파워게이팅 셀 중 끝단의 제3 파워게이팅 셀과 병렬로 연결되는 복수의 제4 파워게이팅 셀들을 포함하며,
    상기 모드 전환 신호는 상기 제1, 제2 및 제3 파워게이팅 셀을 거쳐 상기 제4 파워게이팅 셀들로 전달되고,
    상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭하는 반도체 장치.
  11. 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로에 있어서,
    외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀;
    상기 제1 파워게이팅 셀 중 어느 하나와 직렬로 연결된 복수의 제2 파워게이팅 셀;
    상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 제1 노드에서 분기되어 연결된 적어도 하나의 제3 파워게이팅 셀; 및
    상기 제3 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제4 파워게이팅 셀을 포함하며,
    상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 병렬 연결되고,
    상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭하는 전력 제어 회로.
  12. 제11항에 있어서, 상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력하는 전력 제어 회로.
  13. 제11항에 있어서, 상기 전력 제어 회로는,
    상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  14. 제13항에 있어서, 상기 전력 제어 회로는,
    상기 제2 파워게이팅 셀들 사이 또는 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  15. 제11항에 있어서, 상기 전력 제어 회로는,
    상기 제4 파워게이팅 셀이 복수인 경우,
    상기 제4 파워게이팅 셀 들 사이에 위치하는 어느 하나의 제2 노드에서 분기되어 연결된 적어도 하나의 제5 파워게이팅 셀을 더 포함하는 전력 제어 회로.
  16. 제15항에 있어서, 상기 전력 제어 회로는,
    상기 제5 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제6 파워게이팅 셀을 포함하며,
    상기 제 5 파워게이팅 셀과 제6 파워게이팅 셀은,
    상기 제2 노드 이후에 직렬 연결된 상기 제4 파워게이팅 셀과 병렬연결된 전력 제어 회로.
  17. 제15항에 있어서, 상기 전력 제어 회로는,
    상기 제4 파워게이팅 셀이 복수인 경우, 상기 제4 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  18. 제16항에 있어서, 상기 전력 제어 회로는,
    상기 제6 파워게이팅 셀이 복수인 경우, 상기 제6 파워게이팅 셀 사이에 연결되어 상기 모드 전환 신호의 전달을 지연시키는 버퍼를 더 포함하는 전력 제어 회로.
  19. 제16항에 있어서,
    상기 제2 파워게이팅 셀, 상기 제3 파워게이팅 셀, 상기 제4 파워게이팅 셀, 상기 제5 파워게이팅 셀, 및 상기 제6 파워게이팅 셀 개수의 총합은 상기 전력 제어 회로의 동작을 위해 미리 설정된 설정값보다 큰 전력 제어 회로.
  20. 제16항에 있어서, 상기 전력 제어 회로는,
    상기 제2 파워게이팅 셀, 상기 제4 파워게이팅 셀 및 상기 제6 파워게이팅과 연결되어, 상기 복수의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함하는 전력 제어 회로.
  21. 제20항에 있어서, 상기 테스트 로직부는,
    상기 복수의 출력신호에 대하여 XOR연산하는 전력 제어 회로.
  22. 제11항에 있어서, 상기 전력 제어 회로는,
    상기 제2 파워게이팅 셀 및 제4 파워게이팅 셀과 연결되어, 상기 복수의 출력신호를 수신하여 연산하는 테스트 로직부를 더 포함하는 전력 제어 회로.
  23. 제22항에 있어서, 상기 테스트 로직부는,
    상기 복수의 출력신호에 대하여 배타적 논리합(XOR) 연산하는 논리 연산기를 포함하는 전력 제어 회로.
  24. 제11항에 있어서,
    상기 제2 파워게이팅 셀, 상기 제3 파워게이팅 셀, 및 제4 파워게이팅 셀 개수의 총합은 상기 전력 제어 회로의 동작을 위해 미리 설정된 설정값보다 큰 전력 제어 회로.
  25. 제15항에 있어서, 상기 전력 제어 회로는,
    상기 제1 파워게이팅 셀과 상기 제2 파워게이팅 셀 사이에 연결되는 전압센싱회로를 더 포함하고,
    상기 전압센싱회로는, 미리 설정된 기준값을 기초로 상기 제1 파워게이팅셀과 상기 제2 파워게이팅 셀의 연결을 제어하는 전력 제어 회로.
  26. 제 15항에 있어서, 상기 제1 파워게이팅 셀의 개수는,
    상기 전력 제어 회로의 최대 허용 전류값을 상기 제1 파워게이팅 셀에 흐르는 최대 전류값으로 나눈값보다 작은 전력 제어 회로.
  27. 로직 회로; 및
    전원 전압과 상기 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로를 포함하며,
    상기 전력 제어 회로는
    외부로부터 병렬적으로 모드 전환 신호를 수신하는 복수의 제1 파워게이팅 셀;
    상기 제1 파워게이팅 셀 중 어느 하나와 직렬로 연결된 복수의 제2 파워게이팅 셀;
    상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 제1 노드에서 분기되어 연결된 적어도 하나의 제3 파워게이팅 셀; 및
    상기 제3 파워게이팅 셀에 직렬로 연결된 적어도 하나의 제4 파워게이팅 셀을 포함하며,
    상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀은, 상기 제1 노드 이후에 직렬 연결된 상기 제2 파워게이팅 셀과 병렬 연결되고,
    상기 제1 내지 제4 파워게이팅 셀들 각각은 각자의 셀로 입력되는 모드 전환 신호에 응답하여 상기 전원 공급을 스위칭하는 반도체 장치.
  28. 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로의 동작 방법에 있어서,
    복수의 제1 파워게이팅 셀이 동시에 온(on)으로 스위칭하는 단계;
    상기 제1 파워게이팅 셀 중 어느 하나에서, 외부로부터 입력된 모드 전환 신호를 제2 파워게이팅 셀로 전송하는 단계;
    전송받은 상기 모드 전환 신호를 직렬로 배열된 복수의 제3 파워게이팅 셀을 통해 전달하는 단계; 및
    상기 복수의 제3 파워게이팅 셀을 통해 전달받은 상기 모드 전환 신호를 기초로 각각 병렬로 연결된 복수개의 제4 파워게이팅 셀들 각각에서 출력신호를 출력하는 단계;를 포함하는 전력 제어 회로의 동작 방법.
  29. 제28항에 있어서, 상기 전력 제어 회로의 동작 방법은,
    상기 제4 파워게이팅 셀로부터 수신된 상기 출력신호를 연산하는 단계를 더 포함하는 전력 제어 회로의 동작 방법.
  30. 제29항에 있어서, 상기 연산은 XOR연산인 전력 제어 회로의 동작 방법.
  31. 제29항에 있어서, 상기 방법은,
    미리 설정된 지연값을 기초로 상기 모드 전환 신호의 전달을 지연하는 단계를 더 포함하는 전력 제어 회로의 동작 방법.
  32. 전원 전압과 로직 회로 사이에 연결되어 상기 로직 회로로의 전원 공급을 스위칭하는 전력 제어 회로의 동작 방법에 있어서,
    복수의 제1 파워게이팅 셀이 동시에 온(on)으로 스위칭하는 단계;
    상기 제1 파워게이팅 셀 중 어느 하나에서, 외부로부터 입력된 모드 전환 신호를 직렬로 배열된 적어도 하나의 제2 파워게이팅 셀로 전송하는 단계;
    상기 제2 파워게이팅 셀들 사이에 위치하는 어느 하나의 노드에서 분기하여 제3 파워게이팅 셀을 연결하고, 상기 제3 파워게이팅 셀에 제4 파워게이팅 셀을 직렬로 연결하는 단계;
    전송받은 상기 모드 전환 신호를 상기 제3 파워게이팅 셀과 상기 제4 파워게이팅 셀을 통해 전달하는 단계; 및
    상기 제2 파워게이팅 셀과 제4 파워게이팅 셀에서 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력하는 단계를 포함하는 전력 제어 회로의 동작방법.
  33. 제32항에 있어서, 상기 전력 제어 회로의 동작 방법은,
    상기 제2 파워게이팅 셀과 상기 제4 파워게이팅 셀로부터 수신된 상기 출력신호를 연산하는 단계를 더 포함하는 전력 제어 회로의 동작 방법.
  34. 제32항에 있어서,
    상기 제4 파워게이팅 셀들 사이에 위치하는 어느 하나의 노드에서 분기하여 제5 파워게이팅 셀을 연결하고, 상기 제5 파워게이팅 셀에 제6 파워게이팅 셀을 직렬로 연결하는 단계;
    전송받은 상기 모드 전환 신호를 상기 제5 파워게이팅 셀과 상기 제6 파워게이팅 셀을 통해 전달하는 단계; 및
    상기 제2 파워게이팅 셀, 제4 파워게이팅 셀 및 제6 파워게이팅 셀에서 상기 수신된 모드 전환 신호에 기초한 출력신호를 출력하는 단계를 포함하는 전력 제어 회로의 동작방법.
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