KR20140104843A - 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 반도체 집적 회로 및 시스템 - Google Patents

슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 반도체 집적 회로 및 시스템 Download PDF

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Abstract

본 발명은 특히 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 이를 포함하는 반도체 집적 회로 및 시스템에 대하여 개시된다. 파워 게이팅 회로는 제1 전원 라인과 제2 전원 라인 사이에 연결되고, 제2 전원 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리한다. 파워 게이팅 회로는 제1 접지 전원 라인과 제2 접지 전원 라인 사이에 연결되고, 제2 접지 전원 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하여 제1 접지 전원 라인과 제2 접지 전원 라인을 접속 또는 분리한다.

Description

슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 반도체 집적 회로 및 시스템 {Power gating circuit using schmitt trigger circuit, semiconductor integrated circuit, and system}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 이를 포함하는 반도체 집적 회로 및 시스템에 관한 것이다.
반도체 집적 회로는 저소비 전력화를 목적으로 하고, 부분적으로 내부 회로의 전원을 제어하는 회로, 소위 파워 게이팅 회로를 포함한다. 파워 게이팅 회로는 내부 회로의 전원 전압의 복귀 시간이 소정 시간 내로 이루어지도록 설계한다. 복귀 시간을 단축한다면, 전원 차단 상태에서 전원 통전 상태로 복귀하는 때에 내부 회로와 함께 갖춰지는 안정화 커패시터에 급격한 전류가 흐르기 때문에, 내부 회로의 전원 라인에 전원 노이즈가 발생한다. 전원 노이즈는 반도체 집적 회로의 오동작을 유발하기 때문에, 전원 노이즈의 발생 억제 또는 방지가 필요하다.
본 발명이 이루고자하는 기술적 과제는 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 이를 포함하는 반도체 집적 회로 및 시스템을 제공하는 데 있다.
본 발명의 일면에 따른 파워 게이팅 회로는, 로직 회로의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 전원 라인의 전압 레벨을 검출하는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고 제2 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함한다.
본 발명의 다른 면에 따른 반도체 집적 회로의 제1 예는, 제1 전원 라인, 제2 전원 라인, 그리고 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하고 제2 전원 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하는 파워 게이팅 회로를 포함한다.
본 발명의 실시예들에 따라, 제1 전원 라인은 외부 전원에 연결되고, 제2 전원 라인은 반도체 집적 회로에 탑재되는 로직 회로의 전원에 연결될 수 있다.
본 발명의 실시예들에 따라, 제1 스위칭 회로의 구동 능력은 제2 스위칭 회로의 구동 능력보다 작게 설계될 수 있다.
본 발명의 실시예들에 따라, 제1 스위칭 회로는 적어도 하나 이상의 피모스 트랜지스터를 포함하고, 피모스 트랜지스터의 게이트는 제1 제어 신호에 연결되고, 피모스 트랜지스터의 소스는 제1 전원 라인에 연결되고, 피모스 트랜지스터의 드레인은 제2 전원 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제어 신호 발생 회로는 제2 전원 라인이 그 입력 신호에 연결되는 슈미트 트리거 회로, 그리고 제1 제어 신호 및 슈미트 트리거 회로의 출력 신호를 입력하고 제2 제어 신호를 출력하는 논리합 게이트를 포함할 수 있다.
본 발명의 실시예들에 따라, 슈미트 트리거 회로는 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 피모스 트랜지스터들과 제1 및 제2 엔모스 트랜지스터들, 제2 피모스 트랜지스터와 제1 엔모스 트랜지스터 사이의 제2 연결 노드에 연결되는 제1 인버터, 전원 전압과 제1 피모스 트랜지스터와 제2 피모스 트랜지스터 사이의 제1 연결 노드에 연결되는 제3 피모스 트랜지스터, 접지 전압과 제1 엔모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 제3 연결 노드에 연결되는 제3 엔모스 트랜지스터, 그리고 제1 인버터의 출력 노드와 슈미트 트리거 회로의 출력 신호 사이에 연결되는 제2 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 스위칭 회로는 적어도 하나 이상의 피모스 트랜지스터를 포함하고, 피모스 트랜지스터의 게이트는 제2 제어 신호에 연결되고, 피모스 트랜지스터의 소스는 제1 전원 라인에 연결되고, 피모스 트랜지스터의 드레인은 제2 전원 라인에 연결될 수 있다.
본 발명의 다른 면에 따른 반도체 집적 회로의 제2 예는, 제1 접지 라인, 제2 접지 라인, 그리고 제1 접지 라인과 제2 접지 라인을 접속 또는 분리하고 제2 접지 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하는 파워 게이팅 회로를 포함한다.
본 발명의 실시예들에 따라, 제1 접지 라인은 외부 접지 전원에 연결되고, 제2 접지 라인은 반도체 집적 회로에 탑재되는 로직 회로의 접지 전원에 연결될 수 있다.
본 발명의 실시예들에 따라, 파워 게이팅 회로는 로직 회로의 접지 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 제1 접지 라인과 제2 접지 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 접지 라인에 연결되는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고, 제2 제어 신호에 응답하여 제1 접지 라인과 제2 접지 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 스위칭 회로는 적어도 하나 이상의 엔모스 트랜지스터를 포함하고, 엔모스 트랜지스터의 게이트는 제1 제어 신호에 연결되고, 엔모스 트랜지스터의 소스는 제1 접지 라인에 연결되고, 엔모스 트랜지스터의 드레인은 제2 접지 라인에 연결될 수 있다.
본 발명의 실시예들에 따라, 제어 신호 발생 회로는 제2 접지 라인이 그 입력 신호에 연결되는 슈미트 트리거 회로, 그리고 제1 제어 신호 및 슈미트 트리거 회로의 출력 신호를 입력하고 제2 제어 신호를 출력하는 논리곱 게이트를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 스위칭 회로는 적어도 하나 이상의 엔모스 트랜지스터를 포함하고, 엔모스 트랜지스터의 게이트는 제2 제어 신호에 연결되고, 엔모스 트랜지스터의 소스는 제1 접지 라인에 연결되고, 엔모스 트랜지스터의 드레인은 제2 접지 라인에 연결될 수 있다.
본 발명의 또다른 면에 따른 시스템은, 로직 회로, 외부 전원이 연결되는 제1 전원 라인, 외부 접지 전원이 연결되는 제1 접지 라인, 그리고 로직 회로의 제2 전원 라인 또는 제2 접지 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하여, 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하고, 제1 접지 라인과 제2 접지 라인을 접속 또는 분리하는 파워 게이팅 회로를 포함한다.
상술한 본 발명의 파워 게이팅 회로는 2개의 트리거 포인트를 갖는 슈미트 트리거 회로를 이용하여 제1 및 제2 스위칭 회로들을 제어한다. 제1 전원 라인에서 제2 전원 라인으로의 전류 공급이 제1 스위칭 회로가 활성화되는 시점과 제2 스위칭 회로가 활성화되는 시점에서 발생한다. 제2 스위칭 회로가 활성화되는 시점은 제2 전원 라인의 전압 레벨이 충분히 높은 상태에 있기 때문에, 전류의 양은 크지 않다. 이에 따라, 순간적인 전류 공급에 따른 전원 노이즈 발생을 방지할 수 있다.
또한, 파워 게이팅 회로는 제2 접지 라인에서 제1 접지 라인으로의 전류 방전이 제1 스위칭 회로가 활성화되는 시점과 제2 스위칭 회로가 활성화되는 시점에서 발생한다. 제2 스위칭 회로가 활성화되는 시점은 제2 접지 라인의 전압 레벨이 충분히 낮은 상태에 있기 때문에, 전류의 양은 크지 않다. 이에 따라, 순간적인 전류 방전에 따른 접지 전원 노이즈 발생을 방지할 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 파워 게이팅 회로를 포함하는 반도체 집적 회로의 제1 예를 설명하는 도면이다.
도 2는 도 1의 슈미트 트리거 회로의 동작 파형을 설명하는 도면이다.
도 3은 도 1의 파워 게이팅 회로의 동작을 설명하는 그래프이다.
도 4는 도 1의 슈미트 트리거 회로를 설명하는 회로 다이어그램이다.
도 5는 본 발명의 다양한 실시예들에 따른 파워 게이팅 회로를 포함하는 반도체 집적 회로의 제2 예를 설명하는 도면이다.
도 6은 도 5의 슈미트 트리거 회로의 동작 파형을 설명하는 도면이다.
도 7은 도 5의 파워 게이팅 회로의 동작을 설명하는 그래프이다.
도 8은 본 발명의 다양한 실시예에 따른 파워 게이팅 회로를 포함하는 시스템의 제1 예를 설명하는 도면이다.
도 9는 본 발명의 다양한 실시예에 따른 파워 게이팅 회로를 포함하는 시스템의 제2 예를 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 다양한 실시예들에 따른 파워 게이팅 회로를 포함하는 반도체 집적 회로의 제1 예를 설명하는 도면이다.
도 1을 참조하면, 반도체 집적 회로(100)는 제1 전원 라인(102)과 제2 전원 라인(104) 사이에 연결되는 파워 게이팅 회로(110)와 로직 회로(150)를 포함한다. 제1 전원 라인(102)은 외부 전원(VDD)에 연결되고, 제2 전원 라인(104)은 제1 전원 라인(102)에 접속되어 로직 회로(150)의 전원(Virtual VDD)에 연결된다. 로직 회로(150)의 전원은 외부 전원(VDD)과 동일한 전압 레벨을 갖도록 설정될 수 있다. 로직 회로(150)의 전원은 가상 전원(Virtual VDD)라고 칭할 수 있다.
파워 게이팅 회로(110)는 제1 스위칭 회로(120), 제어 신호 발생 회로(130), 그리고 제2 스위칭 회로(140)를 포함한다. 제1 스위칭 회로(120)는 제1 전원 라인(102)과 제2 전원 라인(104) 사이에 연결되는 적어도 하나 이상의 피모스 트랜지스터(121, 122)를 포함한다. 피모스 트랜지스터들(121, 122)의 게이트들은 제1 제어 신호(CTRL1)에 연결된다.
제1 제어 신호(CTRL1)는 로직 회로(150)의 동작 필요성에 따라 CPU(Central Processing Unit)에 의하여 제공될 수 있다. 즉, CPU는 로직 회로(150)의 동작 필요성을 판단하여 로직 회로(150)의 전원 온, 오프를 행하는 제1 제어 신호(CTRL1)를 제공할 수 있다. 제1 제어 신호(CTRL1)는 로직 회로(150)의 전원 온 상태를 위해 로직 로우레벨로 제공되고, 로직 회로(150)의 전원 오프 상태를 위해 로직 하이레벨로 제공될 수 있다.
제1 스위칭 회로(120)는 로직 로우레벨의 제1 제어 신호(CTRL1)에 응답하여 피모스 트랜지스터들(121, 122)이 턴온되고, 턴온된 피모스 트랜지스터들(121, 122)을 통하여 제1 전원 라인(102)의 외부 전원(VDD)이 제2 전원 라인(104)의 가상 전원(Virtual VDD)으로 전달된다. 제1 스위칭 회로(120)는 로직 하이레벨의 제1 제어 신호(CTRL1)에 응답하여 피모스 트랜지스터들(121, 122)이 턴오프되고, 턴오프된 피모스 트랜지스터들(121, 122)에 의해 제1 전원 라인(102)의 외부 전원(VDD)과 제2 전원 라인(104)의 가상 전원(Virtual VDD)은 차단된다.
제어 신호 발생 회로(130)는 제2 전원 라인(104)에 연결되는 슈미트 트리거 회로(131)와, 제1 제어 신호(CTRL1)와 슈미트 트리거 회로(131)의 출력(SO)을 입력하는 논리합 게이트(132)를 포함한다. 슈미트 트리거 회로(131)는 히스테리시스(hysteresis) 특성을 이용한 전압 레벨 검출 기능을 갖는다. 슈미트 트리거 회로(131)는, 도 2와 같이, 제2 전원 라인(104)의 가상 전원(Virtual VDD) 전압 레벨에 따라 2개의 트리거 포인트(VT1, VT2)를 갖는다. 히스테리시스는 가상 전원(Virtual VDD)의 전압 레벨이 낮은 값에서 높은 값으로 상승할 때의 제1 트리거 포인트(VT1)가 높은 값에서 낮은 값으로 하강할 때의 제2 트리거 포인트(VT2) 보다 높다. 슈미트 트리거 회로(131)는 제1 트리거 포인트에서 로직 로우레벨의 출력 신호(SO)를 발생하고, 제2 트리거 포인트에서 로직 하이레벨의 출력 신호(SO)를 발생할 수 있다.
논리합 게이트(132)는 슈미트 트리거 회로(131)의 출력 신호(SO)와 제1 제어 신호(CTRL1)를 입력하고 제2 제어 신호(CTRL2)를 출력한다. 제2 제어 신호(CTRL2)는, 로직 회로(150)의 전원 온 상태를 나타내는 제1 제어 신호(CTRL1)의 로직 로우레벨 동안, 제1 트리거 포인트(VT1)에서의 로직 로우레벨의 슈미트 트리거 회로(131)의 출력 신호(SO)에 응답하여 로직 로우레벨로 발생된다. 제2 제어 신호(CTRL2)는 로직 회로(150)의 전원 온 상태를 나타내는 제1 제어 신호(CTRL1)의 로직 로우레벨 동안, 제2 트리거 포인트(VT2)에서의 로직 하이레벨의 슈미트 트리거 회로(131)의 출력 신호(SO)에 응답하여 로직 하이레벨로 발생된다. 또한, 제2 신호(CTRL2)는 로직 회로(150)의 전원 오프 상태를 나타내는 제1 제어 신호(CTRL)의 로직 하이레벨에 응답하여 로직 하이레벨로 발생된다.
제2 스위칭 회로(140)는 제1 전원 라인(102)과 제2 전원 라인(104) 사이에 연결되는 적어도 하나 이상의 피모스 트랜지스터(141, 142, 143)를 포함한다. 피모스 트랜지스터들(141, 142, 143)의 게이트들은 제2 제어 신호(CTRL2)에 연결된다. 제2 스위칭 회로(140)는 로직 로우레벨의 제2 제어 신호(CTRL2)에 응답하여 피모스 트랜지스터들(141, 142, 143)이 턴온되고, 턴온된 피모스 트랜지스터들(141, 142, 143)을 통하여 제1 전원 라인(102)의 외부 전원(VDD)이 제2 전원 라인(104)의 가상 전원(Virtual VDD)으로 전달된다. 제2 스위칭 회로(140)는 로직 하이레벨의 제2 제어 신호(CTRL2)에 응답하여 피모스 트랜지스터들(141, 142, 143)이 턴오프되고, 턴오프된 피모스 트랜지스터들(141, 142, 143)에 의해 제1 전원 라인(102)의 외부 전원(VDD)과 제2 전원 라인(104)의 가상 전원(Virtual VDD)은 차단된다.
파워 게이팅 회로(110)는 제1 및 제2 스위칭 회로들(120, 140)을 구성하는 트랜지스터들(121, 122, 141, 142, 143)을 파워 게이팅 셀(Power Gating Cell; PSC)이라 칭할 수 있다.
로직 회로(150)는, 예컨대 모바일 단말기와 같은 시스템에 내장되는 다양한 IP 블락들 중 어느 하나로 구성될 수 있다. 모바일 단말기는 휴대 전화기, 개인 휴대 단말기, 모바일 PC 등을 포함할 수 있다. 모바일 단말기는 상대방과의 음성 통화, 영상 통화 기능은 물론 음악, 영화, 카메라 등을 재생하는 멀티미디어 기능, 상대방과의 문자, 음성 등의 메시지 송수신 기능 등 다양한 기능을 제공할 수 있다.
로직 회로(150)의 가상 전원(Virtual VDD)이 연결되는 제2 전원 라인(104)과 접지 전압(VSS) 사이에는 안정화 커패시터(160)가 연결된다. 안정화 커패시터(160)은 가상 전원(Virtual VDD)에 포함된 노이즈 성분이 로직 회로(150)의 동작에 영향을 미치지 않도록 한다.
도 3은 도 1의 파워 게이팅 회로(110)의 동작에 따른 가상 전원(Virtual VDD)의 전위를 설명하는 도면이다.
도 3을 참조하면, 로직 회로(150)의 전원 오프 상태인 슬립 모드 동안, 제1 제어 신호(CTRL1)는 로직 하이레벨로 제공된다. 로직 하이레벨의 제1 제어 신호(CTRL1)에 의해 제2 제어 신호(CTRL2)도 로직 하이레벨로 발생된다. 이에 따라, 제1 스위칭 회로(120)의 피모스 트랜지스터들(121, 122)과 제2 스위칭 회로(140)의 피모스 트랜지스터들(141, 142, 143)이 턴오프되어, 제1 전원 라인(102)과 제2 전원 라인(104)은 차단된다.
이 후, 로직 회로(150)의 전원 온 상태인 액티브 모드 동안 제1 제어 신호(CTRL1)는 로직 로우레벨로 제공된다. 로직 로우레벨의 제1 제어 신호(CTRL1)에 응답하여 제1 스위칭 회로(120)의 피모스 트랜지스터들(121, 122)이 턴온된다. 턴온된 피모스 트랜지스터들(121, 122)을 통하여 제1 전원 라인(102)의 외부 전원(VDD)이 제2 전원 라인(104)의 가상 전원(Virtual VDD)으로 공급되어, 가상 전원(Virtual VDD)의 전압 레벨이 서서히 증가한다.
가상 전원(Virtual VDD)의 전압 레벨이 충분히 증가하여 슈미트 트리거 회로(131)의 제1 트리거 포인트(VT1)에 이르면, 제어 신호 발생 회로(130)의 제2 제어 신호(CTRL)는 로직 로우레벨로 발생된다. 로직 로우레벨의 제2 제어 신호(CTRL2)에 응답하여 제2 스위칭 회로(140)의 피모스 트랜지스터들(141, 142, 143)이 턴온된다. 턴온된 피모스 트랜지스터들(141, 142, 143)을 통하여 제1 전원 라인(102)의 외부 전원(VDD)이 제2 전원 라인(104)의 가상 전원(Virtual VDD)으로 추가로 공급된다. 이에 따라, 가상 전원(Virtual VDD)은 외부 전원(VDD)의 전압 레벨로 상승한다.
도 3에서, 제1 전원 라인(102)에서 제2 전원 라인(104)으로의 전류 공급이 제1 스위칭 회로(120)가 활성화되는 시점과 제2 스위칭 회로(140)가 활성화되는 시점에서 발생한다. 특히, 제2 스위칭 회로(140)가 활성화되는 시점은 가상 전원(Virtual VDD)의 전압 레벨이 충분히 높은 상태에 있기 때문에, 전류의 양은 크지 않다. 이에 따라, 순간적인 전류 공급에 따른 전원 노이즈 발생을 방지할 수 있다. 그리고, 제1 스위칭 회로(120)가 활성화되는 시점에서 순간적인 전류 공급에 따른 전원 노이즈를 줄이기 위하여, 제1 스위칭 회로(120)의 피모스 트랜지스터들(121, 122)의 구동 능력이 작도록 트랜지스터 사이즈를 작게 할 수 있다. 예컨대, 제1 스위칭 회로(120)의 피모스 트랜지스터들(121, 122)의 사이즈는 제2 스위칭 회로(140)의 피모스 트랜지스터들(141, 142, 143)의 사이즈 보다 작도록 설계될 수 있다.
도 4는 도 1의 슈미트 트리거 회로(131)를 설명하는 회로 다이어그램이다.
도 4를 참조하면, 슈미트 트리거 회로(131)는 입력부(410), 히스테리시스폭 조절부(420), 그리고 출력부(430)를 포함한다. 입력부(410)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 및 제2 피모스 트랜지스터들(411, 412)과 제1 및 제2 엔모스 트랜지스터들(413, 414)과, 제2 피모스 트랜지스터(412)와 제1 엔모스 트랜지스터(413) 사이의 제2 연결 노드(NB)에 연결되는 인버터(415)를 포함한다. 제1 및 제2 피모스 트랜지스터들(411, 412)과 제1 및 제2 엔모스 트랜지스터들(413, 414)의 게이트들은 가상 전원(Virtial VDD)에 연결된다.
히스테리시스폭 조절부(420)는 전원 전압(VDD)과 제1 피모스 트랜지스터(411)와 제2 피모스 트랜지스터(412) 사이의 제1 연결 노드(NA)에 연결되는 제3 피모스 트랜지스터(421)와, 접지 전압(VSS)과 제1 엔모스 트랜지스터(413)와 제2 엔모스 트랜지스터(414) 사이의 제3 연결 노드(NC)에 연결되는 제3 엔모스 트랜지스터(422)를 포함한다. 제3 피모스 트랜지스터(421)와 제3 엔모스 트랜지스터(422)의 게이트들은 제1 인버터(415)의 출력 노드(ND)에 연결된다. 구동부(430)는 제1 인버터(415)의 출력 노드(ND)와 슈미트 트리거 회로(131)의 출력 신호(SO) 사이에 연결되는 제2 인버터(421)로 구성된다.
슈미트 트리거 회로(131)의 동작은 도 2의 그래프와 연계하여 설명된다. 먼저, 가상 전원(Virtual VDD)의 전압 레벨이 제2 트리거 포인트(VT2) 보다 낮을 경우, 제1 및 제2 피모스 트랜지스터들(411, 412)이 턴온되어 제1 및 제2 연결 노드들(NA, NB)은 로직 하이레벨이 되고, 제1 인버터(415)의 출력 노드(ND)는 로직 로우레벨이 되고, 슈미트 트리거 회로(131)의 출력 신호(SO)는 로직 하이레벨이 된다.
제1 인버터(415)의 출력 노드(ND)의 로직 로우레벨에 의해 제3 피모스 트랜지스터(421)가 턴온되어 제1 연결 노드(NA)는 로직 하이레벨로 피이드백되고 있다. 가상 전원(Virtual VDD)의 전압 레벨이 증가하여 제1 트리거 포인트(VT1)에 이를 때까지 제3 피모스 트랜지스터(421)와 제2 피모스 트랜지스터(412)의 피이드백 구동 능력에 의해 제1 및 제2 연결 노드들(NA, NB)은 로직 하이레벨을, 제1 인버터(415)의 출력 노드(ND)는 로직 로우레벨을, 그리고 슈미트 트리거 회로(131)의 출력 신호(SO)는 로직 하이레벨을 유지한다.
이 후, 가상 전원(Virtual VDD)의 전압 레벨이 제1 트리거 포인트(VT1) 보다 높아져서 외부 전원(VDD) 전압 레벨이 되면, 제1 및 제2 엔모스 트랜지스터들(413, 414)이 턴온되어 제2 및 제3 연결 노드들(NB, NC)은 로직 로우레벨이 되고, 제1 인버터(415)의 출력 노드(ND)는 로직 하이레벨이 되고, 슈미트 트리거 회로(131)의 출력 신호(SO)는 로직 로우레벨이 된다.
제1 인버터(415)의 출력 노드(ND)의 로직 하이레벨에 의해 제3 엔모스 트랜지스터(422)가 턴온되어 제3 연결 노드(NC)는 로직 로우레벨로 피이드백되고 있다. 가상 전원(Virtual VDD)의 전압 레벨이 감소하여 제2 트리거 포인트(VT2)에 이를 때까지 제3 엔모스 트랜지스터(422)와 제1 엔모스 트랜지스터(413)의 피이드백 구동 능력에 의해 제2 및 제3 연결 노드들(NB, NC)은 로직 로우레벨을, 제1 인버터(415)의 출력 노드(ND)는 로직 하이레벨을, 그리고 슈미트 트리거 회로(131)의 출력 신호(SO)는 로직 로우레벨을 유지한다.
외부 전원(VDD) 전압 레벨이던 가상 전원(Virtual VDD)의 전압 레벨이 낮아져서 제1 트리거 포인트(VT1) 보다 낮아지면, 제1 및 제2 엔모스 트랜지스터들(413, 414)은 턴오프되고 제1 및 제2 피모스 트랜지스터들(411, 412)이 턴온되어 제1 및 제2 연결 노드들(NA, NB)은 로직 하이레벨이 되고, 제1 인버터(415)의 출력 노드(ND)는 로직 로우레벨이 되고, 슈미트 트리거 회로(131)의 출력 신호(SO)는 로직 하이레벨이 된다.
한편, 제3 피모스 트랜지스터(421)와 제2 피모스 트랜지스터(412)의 피이드백 구동 능력을 이용하여 제1 트리거 포인트(VT1)를 조절할 수 있다. 예컨대, 제3 피모스 트랜지스터(421)의 구동 능력이 제2 피모스 트랜지스터(412)의 구동 능력 보다 세면, 제1 트리거 포인트(VT1)의 전압 레벨을 높일 수 있다. 제3 엔모스 트랜지스터(422)와 제1 엔모스 트랜지스터(413)의 피이드백 구동 능력을 이용하여 제2 트리거 포인트(VT2)를 조절할 수 있다. 예컨대, 제3 엔모스 트랜지스터(422)의 구동 능력이 제1 엔모스 트랜지스터(413)의 구동 능력 보다 세면, 제2 트리거 포인트(VT2)의 전압 레벨을 낮출 수 있다. 이에 따라, 슈미트 트리거 회로(131)의 히스테리시스폭(Vth)을 조절할 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 파워 게이팅 회로를 포함하는 반도체 집적 회로의 제2 예를 설명하는 도면이다.
도 5를 참조하면, 반도체 집적 회로(500)는 제1 접지 라인(502)과 제2 전원 라인(504) 사이에 연결되는 파워 게이팅 회로(510)와 로직 회로(550)를 포함한다. 제1 접지 라인(502)은 외부 접지 전원(VSS)에 연결되고, 제2 접지 라인(504)은 로직 회로(550)의 가상 접지 전원(Virtual VSS)에 연결된다. 로직 회로(550)의 가상 접지 전원(Virtual VSS)은 외부 접지 전원(VSS)과 동일한 전압 레벨을 갖도록 설정될 수 있다.
파워 게이팅 회로(510)는 제1 스위칭 회로(520), 제어 신호 발생 회로(530), 그리고 제2 스위칭 회로(540)를 포함한다. 제1 스위칭 회로(520)는 제1 접지 라인(502)과 제2 접지 라인(504) 사이에 연결되는 적어도 하나 이상의 엔모스 트랜지스터(521, 522)를 포함한다. 엔모스 트랜지스터들(521, 522)의 게이트들은 제1 제어 신호(CTRL1)에 연결된다.
제1 제어 신호(CTRL1)는 로직 회로(550)의 동작 필요성에 따라 CPU(Central Processing Unit)에 의하여 제공될 수 있다. 즉, CPU는 로직 회로(550)의 동작 필요성을 판단하여 로직 회로(550)의 전원 온, 오프를 행하는 제1 제어 신호(CTRL1)를 제공할 수 있다. 제1 제어 신호(CTRL1)는 로직 회로(550)의 접지 전원 온 상태를 위해 로직 하이레벨로 제공되고, 로직 회로(550)의 접지 전원 오프 상태를 위해 로직 로우레벨로 제공될 수 있다.
제1 스위칭 회로(520)는 로직 하이레벨의 제1 제어 신호(CTRL1)에 응답하여 엔모스 트랜지스터들(521, 522)이 턴온되고, 턴온된 엔모스 트랜지스터들(521, 522)을 통하여 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)이 제1 접지 라인(502)의 외부 접지 전원(VSS)과 연결된다. 제1 스위칭 회로(520)는 로직 로우레벨의 제1 제어 신호(CTRL1)에 응답하여 엔모스 트랜지스터들(521, 522)이 턴오프되고, 턴오프된 엔모스 트랜지스터들(521, 522)에 의해 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)과 제1 접지 라인(502)의 외부 접지 전원(VSS)은 차단된다.
제어 신호 발생 회로(530)는 제2 접지 라인(504)에 연결되는 슈미트 트리거 회로(531)와, 제1 제어 신호(CTRL1)와 슈미트 트리거 회로(531)의 출력(SO)을 입력하는 논리곱 게이트(532)를 포함한다. 슈미트 트리거 회로(531)는 히스테리시스(hysteresis) 특성을 이용한 전압 레벨 검출 기능을 갖는다. 슈미트 트리거 회로(531)는, 도 6과 같이, 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS) 전압 레벨에 따라 2개의 트리거 포인트(VG1, VG2)를 갖는다. 히스테리시스는 가상 접지 전원(Virtual VSS)의 전압 레벨이 높은 값에서 낮은 값으로 하강할 때의 제1 트리거 포인트(VG1)가 낮은 값에서 높은 값으로 상승할 때의 제2 트리거 포인트(VG2) 보다 낮다. 슈미트 트리거 회로(531)는 제1 트리거 포인트(VG1)에서 로직 하이레벨의 출력 신호(SO)를 발생하고, 제2 트리거 포인트(VG2)에서 로직 로우레벨의 출력 신호(SO)를 발생할 수 있다.
논리곱 게이트(532)는 슈미트 트리거 회로(531)의 출력 신호(SO)와 제1 제어 신호(CTRL1)를 입력하고 제2 제어 신호(CTRL2)를 출력한다. 제2 제어 신호(CTRL2)는, 로직 회로(550)의 접지 전원 온 상태를 나타내는 제1 제어 신호(CTRL1)의 로직 하이레벨 동안, 제1 트리거 포인트(VG1)에서의 로직 하이레벨의 슈미트 트리거 회로(531)의 출력 신호(SO)에 응답하여 로직 하이레벨로 발생된다. 제2 제어 신호(CTRL2)는 로직 회로(550)의 접지 전원 온 상태를 나타내는 제1 제어 신호(CTRL1)의 로직 하이레벨 동안, 제2 트리거 포인트(VG2)에서의 로직 로우레벨의 슈미트 트리거 회로(531)의 출력 신호(SO)에 응답하여 로직 로우레벨로 발생된다. 또한, 제2 신호(CTRL2)는 로직 회로(550)의 접지 전원 오프 상태를 나타내는 제1 제어 신호(CTRL)의 로직 로우레벨에 응답하여 로직 로우레벨로 발생된다.
제2 스위칭 회로(540)는 제1 접지 라인(502)과 제2 접지 라인(504) 사이에 연결되는 적어도 하나 이상의 엔모스 트랜지스터(541, 542, 543)를 포함한다. 엔모스 트랜지스터들(541, 542, 543)의 게이트들은 제2 제어 신호(CTRL2)에 연결된다. 제2 스위칭 회로(540)는 로직 하이레벨의 제2 제어 신호(CTRL2)에 응답하여 엔모스 트랜지스터들(541, 542, 543)이 턴온되고, 턴온된 엔모스 트랜지스터들(541, 542, 543)을 통하여 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)이 제1 접지 라인(502)의 외부 접지 전원(VSS)과 연결된다. 제2 스위칭 회로(540)는 로직 로우레벨의 제2 제어 신호(CTRL2)에 응답하여 엔모스 트랜지스터들(541, 542, 543)이 턴오프되고, 턴오프된 엔모스 트랜지스터들(541, 542, 543)에 의해 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)과 제1 접지 라인(502)의 외부 접지 전원(VSS)은 차단된다.
파워 게이팅 회로(510)는 제1 및 제2 스위칭 회로들(520, 540)을 구성하는 트랜지스터들(521, 522, 541, 542, 543)을 파워 게이팅 셀(Power Gating Cell; PSC)이라 칭할 수 있다.
로직 회로(550)는, 예컨대 모바일 단말기와 같은 시스템에 내장되는 다양한 IP 블락들 중 어느 하나로 구성될 수 있다. 모바일 단말기는 휴대 전화기, 개인 휴대 단말기, 모바일 PC 등을 포함할 수 있다. 모바일 단말기는 상대방과의 음성 통화, 영상 통화 기능은 물론 음악, 영화, 카메라 등을 재생하는 멀티미디어 기능, 상대방과의 문자, 음성 등의 메시지 송수신 기능 등 다양한 기능을 제공할 수 있다.
로직 회로(550)의 가상 접지 전원(Virtual VDD)이 연결되는 제2 접지 라인(504)과 외부 접지 전원(VSS) 사이에는 안정화 커패시터(560)가 연결된다. 안정화 커패시터(560)은 가상 접지 전원(Virtual VSS)에 포함된 노이즈 성분이 로직 회로(550)의 동작에 영향을 미치지 않도록 한다.
도 7은 도 5의 파워 게이팅 회로(510)의 동작에 따른 가상 접지 전원(Virtual VSS)의 전위를 설명하는 도면이다.
도 7을 참조하면, 로직 회로(550)의 접지 전원 오프 상태인 슬립 모드 동안, 제1 제어 신호(CTRL1)는 로직 로우레벨로 제공된다. 로직 로우레벨의 제1 제어 신호(CTRL1)에 의해 제2 제어 신호(CTRL2)도 로직 로우레벨로 발생된다. 이에 따라, 제1 스위칭 회로(520)의 엔모스 트랜지스터들(521, 522)과 제2 스위칭 회로(540)의 엔모스 트랜지스터들(541, 542, 543)이 턴오프되어, 제1 접지 라인(502)과 제2 접지 라인(504)은 차단된다.
이 후, 로직 회로(550)의 접지 전원 온 상태인 액티브 모드 동안 제1 제어 신호(CTRL1)는 로직 하이레벨로 제공된다. 로직 하이레벨의 제1 제어 신호(CTRL1)에 응답하여 제1 스위칭 회로(520)의 엔모스 트랜지스터들(521, 522)이 턴온된다. 턴온된 엔모스 트랜지스터들(521, 522)을 통하여 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)은 제1 접지 라인(502)의 외부 접지 전원(VSS)으로 방전되어, 가상 접지 전원(Virtual VSS)의 전압 레벨이 서서히 하강한다.
가상 접지 전원(Virtual VSS)의 전압 레벨이 충분히 하강하여 슈미트 트리거 회로(531)의 제1 트리거 포인트(VG1)에 이르면, 제어 신호 발생 회로(530)의 제2 제어 신호(CTRL)는 로직 하이레벨로 발생된다. 로직 하이레벨의 제2 제어 신호(CTRL2)에 응답하여 제2 스위칭 회로(540)의 엔모스 트랜지스터들(541, 542, 543)이 턴온된다. 턴온된 엔모스 트랜지스터들(541, 542, 543)을 통하여 제2 접지 라인(504)의 가상 접지 전원(Virtual VSS)이 제1 접지 라인(502)의 외부 접지 전원(VSS)으로 추가로 방전된다. 이에 따라, 가상 접지 전원(Virtual VSS)은 외부 접지 전원(VSS)의 전압 레벨로 하강한다.
도 7에서, 제2 접지 라인(504)에서 제1 접지 라인(502)으로의 전류 방전이 제1 스위칭 회로(520)가 활성화되는 시점과 제2 스위칭 회로(540)가 활성화되는 시점에서 발생한다. 특히, 제2 스위칭 회로(540)가 활성화되는 시점은 가상 접지 전원(Virtual VSS)의 전압 레벨이 충분히 낮은 상태에 있기 때문에, 전류의 양은 크지 않다. 이에 따라, 순간적인 전류 방전에 따른 전원 노이즈 발생을 방지할 수 있다. 그리고, 제1 스위칭 회로(520)가 활성화되는 시점에서 순간적인 전류 방전에 따른 전원 노이즈를 줄이기 위하여, 제1 스위칭 회로(520)의 엔모스 트랜지스터들(521, 522)의 구동 능력이 작도록 트랜지스터 사이즈를 작게 할 수 있다. 예컨대, 제1 스위칭 회로(520)의 엔모스 트랜지스터들(521, 522)의 사이즈는 제2 스위칭 회로(540)의 엔모스 트랜지스터들(541, 542, 543)의 사이즈 보다 작도록 설계될 수 있다.
도 8은 본 발명의 다양한 실시예에 따른 파워 게이팅 회로를 포함하는 시스템의 제1 예를 설명하는 도면이다.
도 8을 참조하면, 시스템(800)은 무선 네트워크 통신 기능을 구비한 모바일 단말기로서, 휴대 전화기, 모바일 PC, 개인 휴대 단말기 등 다양한 형태의 장치로 구현될 수 있다. 모바일 단말기 시스템(800)은 발신자 및 착신자 상호 간 통화를 가능하게 하는 통화 기능을 수행한다. 모바일 단말기 시스템(800)에 의해 수행되는 통화는 음성 통화뿐 아니라 영상 및 음성을 주고 받으면서 통화를 가능하게 하는 영상 통화를 포함한다.
모바일 단말기 시스템(800)이 수행하는 통신 방식은, 예컨대 W-CDMA(Wideband Code Division Multiple Access), EDGE(Enhanced Data rates for GSM Evolution), LTE(Long Term Evolution), WiMAX(Worldwide Interoperability for Microwave Access) 등일 수 있다. 무선 네트워크는 모바일 단말기 시스템(800) 각각과 무선 통신 신호를 주고 받기 위한 기지국(Base station Transmission System), 복수의 기지국을 제어 및 관리하는 기지국 제어기(Base Station Controller), 그리고 기지국 제어기를 통해 모바일 단말기 시스템(800) 간의 호 연결(call switching)을 수행하는 교환기를 포함할 수 있다.
모바일 단말기 시스템(800)은 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 사용자 입력부(816), 그리고 제어부(818)를 포함한다. 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 사용자 입력부(816), 그리고 제어부(818) 각각은 도 1 및 도 5의 로직 회로(150, 550)로 사용될 수 있다.
카메라부(811)는 촬영을 수행하여 영상을 생성한다. 카메라부(811)는 광을 입사하는 적어도 하나의 렌즈를 포함하는 광학부와, 렌즈를 통해 입사된 광을 전기적 데이터로 변환하여 영상을 생성하는 이미지 센서를 포함할 수 있다. 카메라부(811)의 이미지 센서는 센서 인터페이스를 통해 이미지 프로세싱 유닛에 의해 동작되는 로우-베이어(RAW-Bayer) 및/또는 CMOS 타입일 수 있다. 카메라부(811)의 이미지 센서는 이미지 센서에 의해 검출된 광을 전기 신호로 변환하도록 구성된 다수의 광 검출기를 포함할 수 있다. 이미지 센서는 이미지 센서에 의해 캡처된 광을 필터링하여 컬러 정보를 캡쳐하는 컬러 필터 어레이를 더 포함할 수 있다.
음성 입력부(812)는, 예컨대, 마이크로 폰과 같은 음성 센서를 포함하여, 음성 통화에 필요한 음성을 입력한다.
무선 통신부(813)는 무선 네트워크에 연결되어 소정의 무선 통신 방식으로 상대방 단말기와의 통신을 수행한다. 무선 통신부(813)는, 통화시, 제어부(818)의 제어에 따라 카메라부(811)에 의해 생성된 영상 및/또는 음성 입력부(812)에 의해 입력된 음성을 포함하는 영상 통화 데이터를 상대방 단말기에 전송하고, 상대방 단말기로부터 영상 및/또는 음성을 포함하는 영상 통화 데이터를 수신한다.
디스플레이부(814)는 화면을 표시하며, LCD 등과 같은 디스플레이 디바이스를 포함할 수 있다. 디스플레이부(814)는 카메라부(811)에 의해 생성된 영상을 제어부(818)의 제어에 의해 디스플레이할 수 있다.
음성 출력부(815)는 음성을 출력하며, 내부 스피커 등과 같은 음성 출력 디바이스를 포함할 수 있다. 또한, 음성 출력부(815)는 이어폰, 헤드셋, 외부 스피커 등과 같은 외부 음성 출력 디바이스와의 연결을 위한 커넥터를 더 포함하고, 연결된 외부 음성 출력 디바이스에 음성을 출력할 수 있다. 음성 출력부(815)는 음성 통화 또는 영상 통화시, 제어부(818)의 제어에 따라 상대방 단말기로부터의 음성을 출력할 수 있다.
사용자 입력부(816)는 모바일 단말기 시스템(800)의 조작을 위한 사용자의 입력을 수신한다. 사용자 입력부(816)는, 숫자, 문자 등의 입력을 위한 복수의 키를 구비하는 키패드를 포함할 수 있다. 키패드는 터치 패드의 형태로 구현될 수 있다. 사용자 입력부(816)는 사용자 입력으로서 디스플레이부(814) 상의 사용자의 모션 또는 제스쳐를 감지하는 감지 센서를 더 포함할 수 있다. 사용자 입력부(816)의 감지 센서는, 예컨대 LCD와 같은 디스플레이부(814)의 패널 형태의 디스플레이 디바이스에 중첩되도록 마련되는 이른바 터치 스크린으로 구현될 수 있다.
제어부(818)는 모바일 단말기 시스템(800)의 전반적인 제어를 수행한다. 제어부(818)는 사용자 입력부(816)를 통한 사용자의 입력에 의해 통화 기능이 선택되면, 입력된 전화 번호를 참조하여 무선 통신부(813)를 통해 상대방 단말기에 대한 호 연결을 요청한다. 제어부(818)는 호 연결이 이루어지면, 카메라부(811)에 의해 생성된 영상 및/또는 음성 입력부(812)에 의해 입력된 음성을 포함하는 통화 데이터를 무선 통신부(813)를 통해 상대방 단말기에 전송하고, 무선 통신부(813)를 통해 상대방 단말기로부터 수신되는 통화 데이터에 포함된 영상 및/또는 음성이 디스플레이(814) 및/또는 음성 출력부(815)에 출력되도록 제어를 수행한다.
제어부(818)는 카메라부(811)의 이미지 센서에 의해 캡쳐된 이미지 데이터를 이미지 프로세싱 파이프 라인을 통해 다수의 이미지 프로세싱 동작을 수행한다. 프로세싱된 결과 이미지는 디스플레이부(814)에 표시될 수 있다. 프로세싱되는 이미지 데이터의 해상도와 프레임 레이트가 높아짐에 따라, 이에 부합하는 이미지 신호 프로세싱 시스템이 요구된다.
모바일 단말기 시스템(800)의 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 그리고 사용자 입력부(816) 각각은 파워 게이팅 회로(PSC)를 포함할 수 있다. 모바일 단말기 시스템(800)의 제어부(818)는 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 그리고 사용자 입력부(816) 각각의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호를 제공할 수 있다. 또한, 제어부(818)는 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 그리고 사용자 입력부(816) 각각의 접지 전원 온 또는 오프 상태를 결정하는 제1 제어 신호를 제공할 수 있다.
파워 게이팅 회로(PSC)는 외부 전원이 연결되는 제1 전원 라인과, 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 그리고 사용자 입력부(816) 각각의 제2 전원 라인 사이에 연결될 수 있다. 파워 게이팅 회로(PSC)는 제1 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 전원 라인에 연결되는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고 제2 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함할 수 있다.
또한, 파워 게이팅 회로(PSC)는 외부 접지 전원이 연결되는 제1 접지 전원 라인과, 카메라부(811), 음성 입력부(812), 무선 통신부(813), 디스플레이부(814), 음성 출력부(815), 그리고 사용자 입력부(816) 각각의 제2 접지 전원 라인 사이에 연결될 수 있다. 파워 게이팅 회로(PSC)는 제1 제어 신호에 응답하여 제1 접지 전원 라인과 제2 접지 전원 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 전원 라인에 연결되는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고 제2 제어 신호에 응답하여 제1 접지 전원 라인과 제2 접지 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함할 수 있다.
도 9는 본 발명의 다양한 실시예에 따른 파워 게이팅 회로를 포함하는 시스템의 제2 예를 설명하는 도면이다.
도 9를 참조하면, 시스템(900)은 도 8의 제어부(818)에 포함되는 이미지 프로세싱 시스템일 수 있다. 이미지 프로세싱 시스템(900)은 ISP (914), CPU (916), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 624), 이미지 입출력부(926), 그리고 인터페이스부(928)를 포함할 수 있다. ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 624), 이미지 입출력부(926) 그리고 인터페이스부(928) 각각은 도 1 및 도 5의 로직 회로(150, 550)로 사용될 수 있다.
ISP (Image Signal Processor, 914)는 베이어(Bayer) 프로세싱 유닛, RGB 프로세싱 유닛, 크기조정/회전/아핀-변환(Scaling/Rotating/Affine-Transform) 프로세싱 유닛 등을 포함할 수 있다. ISP (914)은 각 유닛의 프로세싱을 제어하기 위하여, 예컨대, 이미지의 크기, 색의 깊이, 데드 픽셀 보상(Dead Pixel Alive), 렌즈 셰이딩 보상(Lens Shading Compensation), 적합 컬러 보간(Adaptive Color Interpolation), 컬러 보정(Color Correction), 감마 제어(Gamma Control), 색상/게인 제어(hue/Gain Control), 영상 효과(Image Effect), 자동 노출(Auto Exposure), 자동 화이트 밸런스(Auto White Balance) 등을 제어할 수 있다. ISP (914)에서 프로세싱된 이미지 데이터는 버스(922)를 통하여 이미지 코덱부(918)로 전송될 수 있다.
이미지 코덱부(918)는 이미지 데이터를 전송 및 저장에 용이한 형태로 이미지 인코딩 및 디코딩을 수행할 수 있다. 이미지 코덱부(918)는 JPEG 코덱부(JPEG CODEC)로 구성되어 고해상도의 JPEG 이미지를 생성할 수 있다. JPEG (Joint Photographic Expert Group)는 이미지 데이터가 블록 단위로 압축되고, 디코딩하고자 하는 위치의 블록 데이터 압축 스트림을 파일의 처음부터 스캐닝해가면서 해당 위치를 찾아 복원하여 재생한다.
JPEG 압축의 최소 사양인 베이스라인 JPEG는, 이미지 데이터를 RGB에서 YIQ로 변환하고 각 컬러 성분(Y,I,G)의 이미지를 8x8 블록 단위의 매크로 블록으로 나눈 다음, DCT (Discrete Cosign Transform) 변환하고, 그 결과 값인 DCT 계수를 양자화(quantization) 테이블을 사용하여 계수마다 상이한 스텝 크기로 선형 양자화하여 시각적으로 중요한 부분과 덜 중요한 부분으로 분리하고, 중요한 부분은 살리고 덜 중요한 부분은 손실시켜 데이터 양을 줄인다. 8x8 블록 데이터는 최소 부호화 단위로서, 최소 블록 단위가 변경되면 블록 데이터의 크기도 변경될 수 있다.
매크로 블록 단위로 블록화되어 양자화된 DCT 계수는 하나의 DC 성분(직류)과 63개의 AC 성분(교류)으로 나타나며, DC 성분은 인접한 신호 간의 상관 관계를 고려하여 인접한 이전 블록과의 차분 신호를 부호화 (DPCM: Differential Pulse Code Modulation)하고, AC 성분은 블록마다 지그재그 스캔에 의해 일렬로 나열한 후 부호화(Run-Length Coding)한다.
JPEG 압축 방식에 의해 압축된 JPEG 이미지는 다수의 매크로 블록 단위로 경계를 이루게 되며, 각각의 매크로 블록은 하나의 DC 성분과 블록의 끝을 나타내는 EOB 코드로 구성하게 된다. JPEG 이미지를 구성하는 각 매크로 블록은 상호 종속적인 DC 값을 갖는다.
ISP (914)은 JPEG 이미지 데이터의 노이즈를 개선하기 위하여 이미지를 보정한다. ISP (914)는 8x8 블록 데이터의 DC/AC 계수를 조정할 수 있다. ISP (914)는 블록 데이터에서 DC/AC 임계값(DC/AC Threshold value)에 따라 이미지 영역(Image area)을 분리한 다음, DC/AC 계수를 조정하거나 제어하여 노이즈를 감소시킨다(Noise reduction). ISP (914)는 AC 계수를 조정하여 블록성 잡음을 감소시킨다(Blocky effect reduction). 또한, ISP (914)는 DC/AC 계수를 조정하여 휘도 강화(Brightness enhancement)를 블록 데이터에 적용할 수 있다.
CPU (916)는 상술한 이미지 데이터를 프로세싱하는 방법을 구현하는데 필요한 하드웨어, 소프트웨어, 및/또는 펌웨어를 포함하는 마이크로 프로세서이다. CPU (916)는 이미지 데이터를 프로세싱하는 것과 관련된 일련의 복잡한 프로세스를 핸들링함에 있어서 VPU (Video Processing Unit) 이라고도 할 수 있는 GPU (Graphics Processing Unit)을 포함할 수 있다.
CPU (916)는 다양한 전자 게임 및 다른 어플리케이션에서 관심을 끄는 그래픽 이미지의 조작 및 렌더링(rendering) 처리할 수 있다. CPU (916)는, 소프트웨어 어플리케이션과 같은, 호스트로부터 명령어 및 이미지 데이터를 수신할 수 있다. 명령어는 이미지 데이터를 변경하여 렌더링된 이미지를 발생시키는데 필요한 계산 및 동작을 특정하는데 사용된다.
CPU (916)는 카메라 기능, 멀티미디어 데이터 재생 등의 부가 프로세스 기능을 제어할 수 있다. CPU (916)는 이미지 데이터를 디스플레이부(814, 도 8)의 크기에 맞도록 축소, 확대 또는 크로핑(cropping)하며, 디스플레이부(814, 도 8)에서 표시되는 이미지 데이터의 색상 규격에 맞도록 변환할 수 있다.
CPU (916)에 의해 처리될 명령어들 또는 이미지 데이터는 메모리 장치(930)에 저장될 수 있다. 메모리 장치(930)는 이미지 프로세싱 시스템(900) 외부에 존재하는 외장형 메모리 장치일 수 있다. 이미지 프로세싱 시스템 (900)는 제1 메모리 콘트롤러(922)를 통하여 메모리 장치(930)를 제어할 수 있다. 메모리 장치(930)는 SDRAM (Synchronous Dynamic Random Access Memory)과 같은 휘발성 메모리일 수 있다. 제1 메모리 콘트롤러(922)는 SDRAM의 동작을 제어하는 SDRAM 콘트롤러일 수 있다. 메모리 장치(930)는 기본 입출력 시스템(BIOS), 운영 체계, 다양한 프로그램들, 어플리케이션들, 또는 사용자 인터페이스 기능의 펌-웨어를 저장할 수 있다.
메모리 장치(930)는 카메라부(811, 도 8)의 이미지 센서로부터 수신되는 원본 이미지 데이터를 저장할 수 있다. 메모리 장치(930)에 저장된 원본 이미지 데이터는 ISP (914)로 제공될 수 있다.
메모리 장치(930)는 이미지 프로세싱 시스템(900)의 동작 동안에 버퍼링 또는 캐싱을 위해 사용될 수 있다. 예컨대, 메모리 장치(930)는 이미지 데이터가 디스플레이부(814, 도 8)로 출력될 때 이를 버퍼링하기 위한 하나 이상의 프레임 버퍼를 포함할 수 있다. 즉, 메모리 장치(930)는 이미지 데이터의 프로세싱 이전에, 이미지 데이터의 프로세싱 동안에, 그리고 이미지 데이터의 프로세싱 이후에 그 데이터를 저장할 수 있다.
메모리 장치(930)에 더하여, 이미지 프로세싱 시스템(900)은 이미지 데이터 및/또는 명령어들의 영구 저장을 위해 비휘발성 저장 장치(940)와 접속될 수 있다. 이미지 프로세싱 시스템(900)은 제2 메모리 콘트롤러(924)를 통해 비휘발성 저장 장치(940)와 연결된다. 비휘발성 저장 장치(940)는 제2 메모리 콘트롤러(924)에 의해 제어된다. 비휘발성 저장 장치(940)는 이미지 프로세싱 시스템(900) 외부에 존재하는 외장형 저장 장치일 수 있다.
비휘발성 저장 장치(940)는 플래쉬 메모리, 하드 드라이브, 또는 임의의 다른 광, 자기 및/또는 고상 저장 매체들, 또는 이들의 일부 조합들을 포함할 수 있다. 제2 메모리 콘트롤러(924)는 플래쉬 메모리를 제어하는 플래쉬 메모리 콘트롤러일 수 있다. 도 9에는 비휘발성 메모리 장치(940)가 단일 장치로 도시되어 있지만, 비휘발성 저장 장치(940)는 이미지 프로세싱 시스템(900)과 관련하여 동작하는 전술한 저장 장치들 중 하나 이상의 저장 장치들의 조합을 포함할 수 있다.
비휘발성 저장 장치(940)는 펌웨어, 데이터 파일들, 이미지 데이터, 소프트웨어 프로그램들 및 어플리케이션들, 무선 접속 정보, 개인 정보, 사용자 선호들 및 임의의 다른 적절한 데이터를 저장하는 데 사용될 수 있다. 비휘발성 저장 장치(940) 및/또는 메모리 장치(930)에 저장된 이미지 데이터는 디스플레이 상에 출력되기 전에 이미지 프로세싱 시스템(900)에 의해 처리될 수 있다.
이미지 프로세싱 시스템(900)을 통하여, 메모리 장치(330)에는 카메라부(811, 도 8)의 이미지 센서를 통해 캡쳐된 원본 이미지 데이터를 저장하기도 하지만, 컴퓨터 등과 같은 전자 장치에 저장된 이미지 데이터를 저장할 수도 있다. 메모리 장치(930)는 메모리 장치(930)에 저장된 원본 이미지 데이터 또는 JPEG 이미지 데이터를 디스플레이부(814, 도 8)로 전달하여 디스플레이할 수 있다. 디스플레이부(814, 도 8)는 이미지 데이터를 디스플레이하거나 메뉴 및 명령을 사용자 인터페이스의 일부로서 디스플레이할 수 있다.
카메라부(811, 도 8), 컴퓨터, 및/또는 디스플레이부(814, 도 8) 등과 같은 멀티미디어는, 카메라 기능, 멀티미디어 파일 재생, 3D 그래픽 등과 같은 부가 기능을 수행하기 위하여 멀티미디어 프로세서(Multimedia Processor; MMP) 또는 어플리케이션 프로세서(Application Processor; AP)에 의해 제어될 수 있다. MMP에 의해 수행되는 카메라 기능의 동작 모드는 프리뷰(Preview) 모드와 멀티미디어 동작 모드로 구분될 수 있다. 프리뷰 모드는 카메라 촬영 이전에 미리 보기를 위한 것이고, 멀티미디어 동작 모드는 카메라 촬영 명령 입력에 의한 촬영 동작 수행 모드이다.
이미지 프로세싱 시스템(900)은 이미지 데이터에 관한 프론트-엔드 프로세서로 칭할 수 있고, MMP 및/또는 AP는 후속 프로세서에 해당하므로 백-엔드 프로세서(950)로 칭할 수 있다. 백-엔드 프로세서(950)는 카메라부(811, 도 8), 컴퓨터, 및/또는 디스플레이부(814, 도 8)와 연결될 수 있다. 이미지 프로세싱 시스템(900)은 이미지 입출력부(926)를 통해 메모리 장치(930)에 저장된 이미지 데이터를 백-엔드 프로세서(950)로 전송한다.
이미지 입출력부(926)는 카메라부(811, 도 8)의 이미지 센서로부터 출력되는 원시 이미지 데이터를 백-엔드 프로세서(150)로 전송할 수 있다. 이미지 입출력부(926)는 백-엔드 프로세서(150)와 연결되는 디스플레이부(814, 도 8)의 크기에 맞도록 조정된 이미지 데이터를 전송할 수 있다. 또한, 이미지 입출력부(926)는 디스플레이부(814, 도 8)에서 표시되는 이미지 데이터의 색상 규격에 맞도록 변환된 이미지 데이터를 출력할 수 있다. 이미지 입출력부(926)와 벡-엔드 프로세서(950) 사이에는 이미지 데이터 교환을 수행하는 인터페이스부(928)가 연결될 수 있다.
인터페이스부(928)은 이미지 데이터 전송 단위인 프레임을 전송하는 MIPI 및/또는 병렬 인터페이스를 포함할 수 있다. 프레임은 실질적인 이미지 정보 이외에 주소와 필수적인 프로토콜 제어 정보를 포함할 수 있다. 프레임은 비트 단위로 전송되며, 데이터의 앞 뒤에 헤드 필드와 트레일러 필드를 포함할 수 있다. 병렬 인터페이스는 이미지 데이터가 낮은 해상도와 낮은 프레임 레이트를 갖는 경우에 사용된다. 고속 직렬 인터페이스인 MIPI는 해상도와 프레임 레이트가 높은 이미지 데이터를 전송할 때 사용된다.
제어부(818) 내 ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 924), 이미지 입출력부(926), 그리고 인터페이스부(928) 각각은 파워 게이팅 회로(PSC)를 포함할 수 있다. CPU (916)는 ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 924), 이미지 입출력부(926), 그리고 인터페이스부(928) 각각의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호를 제공할 수 있다. 또한, CPU (916)는 ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 924), 이미지 입출력부(926), 그리고 인터페이스부(928) 각각의 접지 전원 온 또는 오프 상태를 결정하는 제1 제어 신호를 제공할 수 있다.
파워 게이팅 회로(PSC)는 외부 전원이 연결되는 제1 전원 라인과, ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 924), 이미지 입출력부(926), 그리고 인터페이스부(928) 각각의 제2 전원 라인 사이에 연결될 수 있다. 파워 게이팅 회로(PSC)는 제1 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 전원 라인에 연결되는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고 제2 제어 신호에 응답하여 제1 전원 라인과 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함할 수 있다.
또한, 파워 게이팅 회로(PSC)는 외부 접지 전원이 연결되는 제1 접지 전원 라인과, ISP (914), 이미지 코덱부(918), 제1 및 제2 메모리 콘트롤러들(922, 924), 이미지 입출력부(926), 그리고 인터페이스부(928) 각각의 제2 접지 전원 라인 사이에 연결될 수 있다. 파워 게이팅 회로(PSC)는 제1 제어 신호에 응답하여 제1 접지 전원 라인과 제2 접지 전원 라인을 접속 또는 분리하는 제1 스위칭 회로, 제1 제어 신호와 제2 전원 라인에 연결되는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로, 그리고 제2 제어 신호에 응답하여 제1 접지 전원 라인과 제2 접지 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1 전원 라인;
    제2 전원 라인;
    로직 회로의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로;
    상기 제1 제어 신호와 상기 제2 전원 라인의 전압 레벨을 검출하는 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로; 및
    상기 제2 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 파워 게이팅 회로.
  2. 제1항에 있어서,
    상기 제1 스위칭 회로의 구동 능력은 상기 제2 스위칭 회로의 구동 능력보다 작게 설계되는 것을 특징으로 하는 파워 게이팅 회로.
  3. 제1항에 있어서, 상기 제1 스위칭 회로는
    적어도 하나 이상의 피모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터의 게이트는 상기 제1 제어 신호에 연결되고, 상기 피모스 트랜지스터의 소스는 상기 제1 전원 라인에 연결되고, 상기 피모스 트랜지스터의 드레인은 상기 제2 전원 라인에 연결되는 것을 특징으로 하는 파워 게이팅 회로.
  4. 제1항에 있어서, 상기 제어 신호 발생 회로는
    상기 제2 전원 라인이 그 입력 신호에 연결되는 상기 슈미트 트리거 회로; 및
    상기 제1 제어 신호 및 상기 슈미트 트리거 회로의 출력 신호를 입력하고 상기 제2 제어 신호를 출력하는 논리합 게이트를 구비하는 것을 특징으로 하는 파워 게이팅 회로.
  5. 제1항에 있어서, 상기 제2 스위칭 회로는
    적어도 하나 이상의 피모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터의 게이트는 상기 제2 제어 신호에 연결되고, 상기 피모스 트랜지스터의 소스는 상기 제1 전원 라인에 연결되고, 상기 피모스 트랜지스터의 드레인은 상기 제2 전원 라인에 연결되는 것을 특징으로 하는 파워 게이팅 회로.
  6. 외부 전원이 연결되는 제1 전원 라인;
    로직 회로의 전원이 연결되는 제2 전원 라인;
    상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하고, 상기 제2 전원 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하는 파워 게이팅 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 파워 게이팅 회로는
    상기 로직 회로의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로;
    상기 제1 제어 신호와 상기 제2 전원 라인에 연결되는 상기 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로; 및
    상기 제2 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 제1 스위칭 회로의 구동 능력은 상기 제2 스위칭 회로의 구동 능력보다 작게 설계되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제7항에 있어서, 상기 제1 스위칭 회로는
    적어도 하나 이상의 피모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터의 게이트는 상기 제1 제어 신호에 연결되고, 상기 피모스 트랜지스터의 소스는 상기 제1 전원 라인에 연결되고, 상기 피모스 트랜지스터의 드레인은 상기 제2 전원 라인에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  10. 제7항에 있어서, 상기 제어 신호 발생 회로는
    상기 제2 전원 라인이 그 입력 신호에 연결되는 상기 슈미트 트리거 회로; 및
    상기 제1 제어 신호 및 상기 슈미트 트리거 회로의 출력 신호를 입력하고 상기 제2 제어 신호를 출력하는 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 슈미트 트리거 회로는
    전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 피모스 트랜지스터들과 제1 및 제2 엔모스 트랜지스터들;
    상기 제2 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터 사이의 제2 연결 노드에 연결되는 제1 인버터;
    상기 전원 전압과 상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터 사이의 제1 연결 노드에 연결되는 제3 피모스 트랜지스터;
    상기 접지 전압과 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 제3 연결 노드에 연결되는 제3 엔모스 트랜지스터; 및
    상기 제1 인버터의 출력 노드와 상기 슈미트 트리거 회로의 출력 신호 사이에 연결되는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제7항에 있어서, 상기 제2 스위칭 회로는
    적어도 하나 이상의 피모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터의 게이트는 상기 제2 제어 신호에 연결되고, 상기 피모스 트랜지스터의 소스는 상기 제1 전원 라인에 연결되고, 상기 피모스 트랜지스터의 드레인은 상기 제2 전원 라인에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  13. 외부 접지 전원이 연결되는 제1 접지 라인;
    로직 회로의 접지 전원이 연결되는 제2 접지 라인; 및
    상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하고, 상기 제2 접지 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하는 파워 게이팅 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 파워 게이팅 회로는
    로직 회로의 접지 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하는 제1 스위칭 회로;
    상기 제1 제어 신호와 상기 제2 접지 라인에 연결되는 상기 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로; 및
    상기 제2 제어 신호에 응답하여 상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제13항에 있어서, 상기 제1 스위칭 회로는
    적어도 하나 이상의 엔모스 트랜지스터를 포함하고,
    상기 엔모스 트랜지스터의 게이트는 상기 제1 제어 신호에 연결되고, 상기 엔모스 트랜지스터의 소스는 상기 제1 접지 라인에 연결되고, 상기 엔모스 트랜지스터의 드레인은 상기 제2 접지 라인에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  16. 제13항에 있어서, 상기 제어 신호 발생 회로는
    상기 제2 접지 라인이 그 입력 신호에 연결되는 상기 슈미트 트리거 회로; 및
    상기 제1 제어 신호 및 상기 슈미트 트리거 회로의 출력 신호를 입력하고 상기 제2 제어 신호를 출력하는 논리곱 게이트를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  17. 제13항에 있어서, 상기 제2 스위칭 회로는
    적어도 하나 이상의 엔모스 트랜지스터를 포함하고,
    상기 엔모스 트랜지스터의 게이트는 상기 제2 제어 신호에 연결되고, 상기 엔모스 트랜지스터의 소스는 상기 제1 접지 라인에 연결되고, 상기 엔모스 트랜지스터의 드레인은 상기 제2 접지 라인에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  18. 로직 회로;
    외부 전원이 연결되는 제1 전원 라인;
    외부 접지 전원이 연결되는 제1 접지 라인; 및
    상기 로직 회로의 제2 전원 라인 또는 제2 접지 라인의 전압 레벨을 검출하는 슈미트 트리거 회로를 이용하여, 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하고, 상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하는 파워 게이팅 회로를 구비하는 것을 특징으로 하는 시스템.
  19. 제18항에 있어서, 상기 파워 게이팅 회로는
    상기 로직 회로의 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제1 스위칭 회로;
    상기 제1 제어 신호와 상기 제2 전원 라인에 연결되는 상기 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로; 및
    상기 제2 제어 신호에 응답하여 상기 제1 전원 라인과 상기 제2 전원 라인을 접속 또는 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 시스템.
  20. 제18항에 있어서, 상기 파워 게이팅 회로는
    상기 로직 회로의 접지 전원 온 또는 오프 상태를 결정하는 제1 제어 신호에 응답하여 상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하는 제1 스위칭 회로;
    상기 제1 제어 신호와 상기 제2 접지 라인에 연결되는 상기 슈미터 트리거 회로의 출력 신호에 응답하여 제2 제어 신호를 발생하는 제어 신호 발생 회로; 및
    상기 제2 제어 신호에 응답하여 상기 제1 접지 라인과 상기 제2 접지 라인을 접속 또는 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 시스템.
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