CN104009740A - 电源门控电路、半导体集成电路和系统 - Google Patents

电源门控电路、半导体集成电路和系统 Download PDF

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Abstract

公开了一种电源门控电路、半导体集成电路和系统。一种电源门控电路被构造成使用施密特触发器电路将第一电压线连接到第二电压线或者将第一电压线与第二电压线分离，其中，所述施密特触发器电路被构造成检测第二电压线的电压电平。所述电压线是电源线或接地线。

Description

电源门控电路、半导体集成电路和系统
本申请要求于2013年2月21日在韩国知识产权局提交的第10-2013-0018836号韩国专利申请的优先权，该申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例实施例涉及半导体集成电路，更具体地，涉及使用施密特触发器电路的电源门控电路、包括所述电源门控电路的半导体集成电路和/或包括所述电源门控电路的系统。
背景技术
半导体集成电路追求低功耗，包括被称为电源门控电路的用于部分控制内部电路的电源的电路。电源门控电路被设计成使得内部电路的电源电压的恢复在预定时间内完成。当恢复时间缩短时，因为当从断电状态返回通电状态时，电流快速流过与内部电路装配在一起的稳定电容器，所以在内部电路的电源线中出现电源噪声。电源噪声造成半导体集成电路发生故障，因此，必须抑制或防止电源噪声的产生。
发明内容
本发明构思的示例实施例提供了使用施密特触发器电路的电源门控电路、包括电源门控电路的半导体集成电路和包括电源门控电路的系统。
根据本发明构思的示例实施例，提供了一种电源门控电路，所述电源门控电路包括：第一电源线；第二电源线；第一开关电路，被配置成响应于指示逻辑电路的通电或断电状态的第一控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离；控制信号产生电路，被配置成响应于第一控制信号和施密特触发器电路的输出信号，产生第二控制信号，其中，所述施密特触发器电路被配置成检测第二电源线的电压电平；以及第二开关电路，被配置成响应于第二控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离。
根据本发明构思的示例实施例，提供了一种半导体集成电路，所述半导体集成电路包括：第一电源线；第二电源线；以及电源门控电路，被配置成将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离，并且使用施密特触发器电路，所述施密特触发器电路被配置成检测第二电源线的电压电平。
第一电源线可连接到外部电源。第二电源线可连接到半导体集成电路中所包括的逻辑电路的电源。
第一开关电路的驱动能力可小于第二开关电路的驱动能力。
第一开关电路可包括至少一个（例如，p型金属氧化物半导体（PMOS））晶体管，其中，所述至少一个晶体管的栅极被配置成接收第一控制信号，所述至少一个晶体管的源极连接到第一电源线，所述至少一个晶体管的漏极连接到第二电源线。
控制信号产生电路可包括：施密特触发器电路，其中，施密特触发器电路具有连接到第二电源线的输入端子；以及逻辑门电路（例如，或门），被配置成接收第一控制信号和施密特触发器电路的输出信号，逻辑门电路还被配置成输出第二控制信号。
施密特触发器电路可包括：第一（例如，PMOS）晶体管、第二（例如，PMOS）晶体管、第三（例如，n型金属氧化物半导体（NMOS））晶体管和第四（例如，NMOS）晶体管，它们串联连接在电源电压和接地电压之间；第一晶体管和第二晶体管之间的第一连接节点；第二晶体管和第三晶体管之间的第二连接节点；第三晶体管和第四晶体管之间的第三连接节点；第一反相器，连接到第二连接节点；第五（例如，PMOS）晶体管，连接到电源电压和第一连接节点；第六（例如，NMOS）晶体管，连接到接地电压和第三连接节点；以及第二反相器，连接在第一反相器的输出节点和施密特触发器电路的输出信号之间。
第二开关电路可包括至少一个（例如，PMOS）晶体管，其中，所述至少一个晶体管的栅极被配置成接收第二控制信号，所述至少一个晶体管的源极连接到第一电源线，所述至少一个晶体管的漏极连接到第二电源线。
根据本发明构思的另一个示例实施例，提供了一种半导体集成电路，所述半导体集成电路包括：第一接地线；第二接地线；以及电源门控电路，被配置成将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离，并且使用施密特触发器电路，施密特触发器电路被配置成检测第二接地线的电压电平。
第一接地线可连接到外部接地电压。第二接地线可连接到半导体集成电路中所包括的逻辑电路的接地电压。
电源门控电路可包括：第一开关电路，被配置成响应于指示逻辑电路的接地或离地状态的第一控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离；控制信号产生电路，被配置成响应于第一控制信号和连接到第二接地线的施密特触发器电路的输出信号，产生第二控制信号；以及第二开关电路，被配置成响应于第二控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离。
第一开关电路可包括至少一个（例如，NMOS）晶体管，其中，所述至少一个晶体管的栅极被配置成接收第一控制信号，所述至少一个晶体管的源极连接到第一接地线，所述至少一个晶体管的漏极连接到第二接地线。
控制信号产生电路可包括：施密特触发器电路，具有连接到第二接地线的输入端子；以及逻辑门电路（例如，与门），被配置成接收第一控制信号和施密特触发器电路的输出信号，逻辑门电路还被配置成输出第二控制信号。
第二开关电路可包括至少一个（例如，NMOS）晶体管，其中，所述至少一个晶体管的栅极被配置成接收第二控制信号，所述至少一个晶体管的源极连接到第一接地线，所述至少一个晶体管的漏极连接到第二接地线。
根据本发明构思的另一个示例实施例，提供了一种系统，所述系统包括：逻辑电路；第一电源线，连接到外部电源；第一接地线，连接到外部接地电压；以及电源门控电路，被配置成：使用施密特触发器电路检测逻辑电路的第二电源线或第二接地线的电压电平；将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离；以及将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离。
根据本发明构思的另一个示例实施例，提供了一种电源门控电路，所述电源门控电路包括：第一开关电路，被配置成响应于第一控制信号选择性地连接第一电压线和第二电压线；施密特触发器电路，被配置成基于检测到的第二电压线的电压电平，产生输出信号；控制信号产生电路，被配置成响应于第一控制信号和施密特触发器电路的输出信号，产生第二控制信号；以及第二开关电路，被配置成响应于第二控制信号选择性地连接第一电压线和第二电压线。第一电压线和第二电压线可以是电源线或接地线。
施密特触发器电路可被配置成当检测到的电压电平达到第一电压触发点时产生具有第一逻辑电平的输出信号，并且当检测到的电压电平达到第二电压触发点时产生具有第二逻辑电平的输出信号。第一电压触发点可大于第二电压触发点，并且第一逻辑电平可不同于第二逻辑电平。
根据本发明构思的另一个示例实施例，提供了一种系统，所述系统包括：逻辑电路；以及电源门控电路，被配置成向逻辑电路施加操作电压。电源门控电路包括：第一开关电路，被配置成响应于第一控制信号选择性地连接第一电压线和第二电压线；控制信号产生电路，被配置成响应于第一控制信号和施密特触发器电路的输出信号产生第二控制信号，其中，施密特触发器电路被配置成基于检测到的第二电压线的电压电平产生输出信号；以及第二开关电路，被配置成响应于第二控制信号选择性地连接第一电压线和第二电压线。第一电压线和第二电压线可以是电源线或接地线。
附图说明
从下面结合附图进行的详细描述中，本发明构思的示例实施例将被更加清楚地理解，在附图中：
图1是根据本发明构思的示例实施例的包括电源门控电路的半导体集成电路的示图；
图2是示出图1的施密特触发器电路的示例操作波形的示图；
图3是示出图1的电源门控电路的示例操作的示图；
图4是图1的施密特触发器电路的示例实施例的电路图；
图5是根据本发明构思的另一个示例实施例的包括电源门控电路的半导体集成电路的示图；
图6是示出图5的施密特触发器电路的示例操作波形的示图；
图7是示出图5的电源门控电路的示例操作的示图；
图8是根据本发明构思的示例实施例的包括电源门控电路的系统的框图；以及
图9是根据本发明构思的另一个示例实施例的包括电源门控电路的系统的框图。
具体实施方式
这里公开了详细的示例实施例。然而，这里公开的具体结构和功能细节只是出于描述示例实施例的目的的代表。然而，示例实施例可以以许多替代形式实施并且不应该被解释为只限于这里阐述的实施例。
因此，虽然示例实施例能够具有各种修改和替代形式，但其实施例在附图中以示例的方式示出并且这里将进行详细描述。然而，应该理解，不意图将示例实施例限于所公开的具体形式，而是相反地，示例实施例将涵盖落入示例实施例的范围内的所有修改形式、等同形式和替代形式。在对附图的整个描述中，类似的标号表示类似的元件。
将理解，尽管这里可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语只是用于将一个元件与另一个元件区分开。例如，在不脱离示例实施例的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合。
将理解，当元件被称为“连接”或“结合”到另一元件时，该元件可直接连接或结合到另一元件，或者可能存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。应该以类似方式解释用于描述元件之间的关系的其它词语（例如，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”等）。
这里使用的术语只是出于描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解，当在这里使用术语“包含”和/或“包括”时，其说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
还应该注意，在一些替代实现方式中，所述的功能/动作可以不按图中所示的次序发生。例如，根据所涉及的功能/动作，连续示出的两幅图事实上可以基本同时地执行或者有时可以按倒序执行。
除非另有定义，否则这里使用的所有术语包括技术术语和科学术语，并且还具有与本领域的普通技术人员所通常理解的含义相同的含义。另外，应该理解，在字典中定义的通用术语具有与在相关技术内容中的含义一致的含义，并且如果未明确定义，则不应该被解释为过度正式的含义。
本说明书中使用的术语只是用于描述具体实施例，而不意图限制本发明构思。以单数形式使用的措辞涵盖复数形式的措辞，除非它在上下文中具有明确不同的含义。在本说明书中，要理解，诸如“包括”或“具有”等的术语意图指示说明书中公开的特征、数量、步骤、动作、组件、部件或其组合的存在，而不意图排除可存在或者可添加一个或更多个其它特征、数量、步骤、动作、组件、部件或其组合的可能性。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的含义相同的含义。还将理解，除非这里明确定义，否则术语（诸如在通用字典中定义的术语）应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不将以理想化的意义或者过于正式的意义来解释这些术语。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合。
图1是根据本发明构思的示例实施例的包括电源门控电路的半导体集成电路100的示图。
参照图1，半导体集成电路100包括电源门控电路110和逻辑电路150，电源门控电路110连接在第一电源线102和第二电源线104之间。第一电源线102连接到外部电源VDD，第二电源线104通过电源门控电路110连接到第一电源线102并且连接到逻辑电路150的电源VIRTUAL VDD。逻辑电路150的电源VIRTUAL VDD可被设置成具有与外部电源VDD相同或基本上相同的电压电平。逻辑电路150的电源VIRTUAL VDD可被称为虚拟电源。
电源门控电路110包括第一开关电路120、控制信号产生电路130和第二开关电路140。第一开关电路120包括连接在第一电源线102和第二电源线104之间的一个或更多个p型金属氧化物半导体（PMOS）晶体管121和122。PMOS晶体管121和122的栅极连接到第一控制信号CTRL1。
第一控制信号CTRL1可由中央处理单元（CPU）根据逻辑电路150的操作需要来提供。也就是说，CPU可确定是否需要逻辑电路150的操作，然后基于确定结果提供第一控制信号CTRL1以将逻辑电路150通电或断电。第一控制信号CTRL1可被设置成逻辑低电平，使得逻辑电路150进入通电状态，并且可被设置成逻辑高电平，使得逻辑电路150进入断电状态。
在第一开关电路120中，PMOS晶体管121和122响应于转变成逻辑低电平的第一控制信号CTRL1导通，第一电源线102的外部电源VDD通过导通的PMOS晶体管121和122传输到第二电源线104的虚拟电源VIRTUALVDD。PMOS晶体管121和122响应于转变成逻辑高电平的第一控制信号CTRL1截止，第一电源线102的外部电源VDD通过截止的PMOS晶体管121和122与第二电源线104的虚拟电源VIRTUAL VDD断开。
控制信号产生电路130包括连接到第二电源线104的施密特触发器电路131以及接收第一控制信号CTRL1和施密特触发器电路131的输出信号SO的或门（这里也被称为逻辑门电路）132。施密特触发器电路131利用滞后特性具有电压电平检测功能。
图2是示出施密特触发器电路131的示例操作波形的示图。如图2中所示，施密特触发器电路131根据第二电源线104的虚拟电源VIRTUAL VDD的电压电平具有两个触发点，例如，第一触发点VT1和第二触发点VT2。根据滞后特性，当虚拟电源VIRTUAL VDD的电压电平从低值上升至高值时出现的第一触发点VT1高于当虚拟电源VIRTUAL VDD的电压电平从高值下降至低值时出现的第二触发点VT2。施密特触发器电路131可在第一触发点VT1产生处于逻辑低电平的输出信号SO，可在第二触发点VT2产生处于逻辑高电平的输出信号SO。
或门132接收施密特触发器电路131的输出信号SO和第一控制信号CTRL1，并且输出第二控制信号CTRL2。在第一控制信号CTRL1处于逻辑低电平时，第二控制信号CTRL2的电压电平响应于在第一触发点VT1转变成逻辑低电平的输出信号SO转变成逻辑低电平，这导致逻辑电路150的通电状态。在第一控制信号CTRL1处于逻辑低电平时，第二控制信号CTRL2的电压电平响应于在第二触发点VT2转变成逻辑高电平的输出信号SO转变成逻辑高电平，这导致逻辑电路150的断电状态。另外，第二控制信号CTRL2的电压电平响应于转变成逻辑高电平的第一控制信号CTRL1转变成逻辑高电平，这导致逻辑电路150的断电状态。
第二开关电路140包括连接在第一电源线102和第二电源线104之间的一个或更多个PMOS晶体管141、142和143。PMOS晶体管141、142和143的栅极连接到第二控制信号CTRL2。在第二开关电路140中，PMOS晶体管141、142和143响应于转变成逻辑低电平的第二控制信号CTRL2导通，第一电源线102的外部电源VDD通过导通的PMOS晶体管141、142和143传输到第二电源线104的虚拟电源VIRTUAL VDD。PMOS晶体管141、142和143响应于转变成逻辑高电平的第二控制信号CTRL2截止，第一电源线102的外部电源VDD通过截止的PMOS晶体管141、142和143与第二电源线104的虚拟电源VIRTUAL VDD断开。
构成电源门控电路110的第一开关电路120和第二开关电路140的PMOS晶体管121、122、141、142和143可被称为功率门控单元（PGC）。
逻辑电路150可由例如嵌入在系统（诸如，移动终端）中的各种知识产权（intellectual property，IP）块中的任何一个构成。移动终端可以是移动电话、个人移动终端、移动个人计算机（PC）等。移动终端可提供各种功能，诸如，再现音乐、电影、相机图像等的多媒体功能和用于发送和接收文本消息和语音消息的功能以及语音通话功能和视频通话功能。
稳定电容器160连接在与逻辑电路150的虚拟电源VIRTUAL VDD连接的第二电源线104和接地电压VSS之间。稳定电容器160防止虚拟电源VIRTUAL VDD中出现的噪声影响逻辑电路150的操作。
图3是示出根据图1的电源门控电路110的示例操作的虚拟电源VIRTUAL VDD的电势的示图。
参照图3，当逻辑电路150处于断电状态的休眠模式被激活时，第一控制信号CTRL1的电压电平转变成逻辑高电平。当第一控制信号CTRL1转变成逻辑高电平时，第二控制信号CTRL2的电压电平也转变成逻辑高电平。因此，第一开关电路120的PMOS晶体管121和122以及第二开关电路140的PMOS晶体管141、142和143截止，因此第一电源线102和第二电源线104彼此断开。
然后，当逻辑电路150处于通电状态的活动模式被激活时，第一控制信号CTRL1的电压电平转变成逻辑低电平。第一开关电路120的PMOS晶体管121和122响应于转变成逻辑低电平的第一控制信号CTRL1导通。第一电源线102的外部电源VDD通过导通的PMOS晶体管121和122供应到第二电源线104的虚拟电源VIRTUAL VDD，因此，虚拟电源VIRTUAL VDD的电压电平逐渐增大。
当虚拟电源VIRTUAL VDD的电压电平增大然后达到施密特触发器电路131的第一触发点VT1时，从控制信号产生电路130产生的第二控制信号CTRL2的电压电平转变成逻辑低电平。第二开关电路140的PMOS晶体管141、142和143响应于转变成逻辑低电平的第二控制信号CTRL2导通。第一电源线102的外部电源VDD通过导通的PMOS晶体管141、142和143另外供应到第二电源线104的虚拟电源VIRTUAL VDD。因此，虚拟电源VIRTUAL VDD的电压电平上升至外部电源VDD的电压电平。
在图3中，在第一开关电路120被激活的时间点和在第二开关电路140被激活的时间点，电流从第一电源线102供应到第二电源线104。具体地，由于虚拟电源VIRTUAL VDD的电压电平在第二开关电路140被激活的时间点处于完全高电平状态，因此从第一电源线102供应到第二电源线104的电流的量相对不大。因此，可防止由于电流的瞬时供应所导致的电源噪声的产生。为了减小在第一开关电路120被激活的时间点由于电流的瞬时供应所导致的电源噪声，第一开关电路120的PMOS晶体管121和122的尺寸可被设计成相对小，使得PMOS晶体管121和122的驱动能力相对小。例如，第一开关电路120的PMOS晶体管121和122的尺寸可被设计成小于第二开关电路140的PMOS晶体管141、142和143的尺寸。
图4是图1的施密特触发器电路131的示例实施例的电路图。
参照图4，施密特触发器电路131包括输入部分410、滞后宽度控制部分420和输出部分430。输入部分410包括：第一PMOS晶体管411和第二PMOS晶体管412以及第一n型金属氧化物半导体（NMOS）晶体管413和第二n型金属氧化物半导体（NMOS）晶体管414，它们串联连接在电源电压VDD和接地电压VSS之间；以及反相器415，其连接到第二PMOS晶体管412和第一NMOS晶体管413之间的第二连接节点NB。第一PMOS晶体管411和第二PMOS晶体管412的栅极以及第一NMOS晶体管413和第二NMOS晶体管414的栅极连接到虚拟电源VIRTUAL VDD。
滞后宽度控制部分420包括：第三PMOS晶体管421，其连接到电源电压VDD和第一PMOS晶体管411与第二PMOS晶体管412之间的第一连接节点NA；以及第三NMOS晶体管422，其连接到接地电压VSS和第一NMOS晶体管413与第二NMOS晶体管414之间的第三连接节点NC。第三PMOS晶体管421的栅极和第三NMOS晶体管422的栅极连接到第一反相器415的输出节点ND。作为驱动部分的输出部分430包括第二反相器431，第二反相器431连接在第一反相器415的输出节点ND和施密特触发器电路131的输出信号SO之间。
参照图2描述施密特触发器电路131的操作。当虚拟电源VIRTUAL VDD的电压电平低于第二触发点VT2时，第一PMOS晶体管411和第二PMOS晶体管412导通。因此，第一连接节点NA的电压电平和第二连接节点NB的电压电平均转变成逻辑高电平，第一反相器415的输出节点ND的电压电平转变成逻辑低电平，施密特触发器电路131的输出信号SO的电压电平转变成逻辑高电平。
第三PMOS晶体管421根据第一反相器415的输出节点ND的逻辑低电平而导通，因此，处于逻辑高电平的电压被反馈到第一连接节点NA。当虚拟电源VIRTUAL VDD的电压电平增大直到它达到第一触发点VT1时，第一连接节点NA和第二连接节点NB均根据第三PMOS晶体管421和第二PMOS晶体管412的反馈驱动能力而保持逻辑高电平。另外，第一反相器415的输出节点ND保持逻辑低电平，并且施密特触发器电路131的输出信号SO保持逻辑高电平。
然后，当虚拟电源VIRTUAL VDD的电压电平增大至高于第一触发点VT1的电压电平然后达到电源VDD的电压电平时，NMOS晶体管413和414导通。因此，第二连接节点NB的电压电平和第三连接节点NC的电压电平均变成逻辑低电平，第一反相器415的输出节点ND的电压电平变成逻辑高电平，施密特触发器电路131的输出信号SO的电压电平变成逻辑低电平。
第三NMOS晶体管422根据第一反相器415的输出节点ND的逻辑高电平而导通，因此，处于逻辑低电平的电压被反馈到第三连接节点NC。当虚拟电源VIRTUAL VDD的电压电平减小直到它达到第二触发点VT2时，第二连接节点NB和第三连接节点NC均根据第三NMOS晶体管422和第一NMOS晶体管413的反馈驱动能力而保持逻辑低电平。另外，第一反相器415的输出节点ND保持逻辑高电平，并且施密特触发器电路131的输出信号SO保持逻辑低电平。
当之前增大至电源VDD的电压电平的虚拟电源VIRTUAL VDD的电压电平减小然后低于第一触发点VT1时，第一NMOS晶体管413和第二NMOS晶体管414截止，第一PMOS晶体管411和第二PMOS晶体管412导通。因此，第一连接节点NA的电压电平和第二连接节点NB的电压电平均转变成逻辑高电平，第一反相器415的输出节点ND的电压电平转变成逻辑低电平，施密特触发器电路131的输出信号SO的电压电平转变成逻辑高电平。
可通过使用第二PMOS晶体管412和第三PMOS晶体管421的反馈驱动能力调节第一触发点VT1。例如，当第三PMOS晶体管421的驱动能力大于第二PMOS晶体管412的驱动能力时，第一触发点VT1的电压电平可增大。可通过使用第一NMOS晶体管413和第三NMOS晶体管422的反馈驱动能力调节第二触发点VT2。例如，当第三NMOS晶体管422的驱动能力大于第一NMOS晶体管413的驱动能力时，第二触发点VT2的电压电平可减小。因此，可调节施密特触发器电路131的滞后宽度Vth。
图5是根据本发明构思的另一个示例实施例的包括电源门控电路的半导体集成电路500的示图。
参照图5，半导体集成电路500包括电源门控电路510和逻辑电路550，电源门控电路510连接在第一接地线502和第二接地线504之间。第一接地线502连接到外部接地电压VSS，第二接地线504连接到逻辑电路550的虚拟接地电压VIRTUAL VSS。逻辑电路550的虚拟接地电压VIRTUAL VSS可被设置成具有与外部接地电压VSS相同或基本上相同的电压电平。
电源门控电路510包括第一开关电路520、控制信号产生电路530和第二开关电路540。第一开关电路520包括连接在第一接地线502和第二接地线504之间的一个或更多个NMOS晶体管521和522。NMOS晶体管521和522的栅极连接到第一控制信号CTRL1。
第一控制信号CTRL1可由CPU根据逻辑电路550的操作需要来提供。也就是说，CPU可确定是否需要逻辑电路550的操作，然后基于确定结果提供第一控制信号CTRL1以使逻辑电路550接地或不接地（以使逻辑电路550进入接地状态（ground-on state）或离地状态（ground-off state））。第一控制信号CTRL1可被设置成逻辑高电平，使得逻辑电路550进入逻辑电路550的接地状态，并且可被设置成逻辑低电平，使得逻辑电路550进入离地状态。
在第一开关电路520中，NMOS晶体管521和522响应于转变成逻辑高电平的第一控制信号CTRL1而导通，第二接地线504的虚拟接地电压VIRTUAL VSS通过导通的NMOS晶体管521和522连接到第一接地线502的外部接地电压VSS。NMOS晶体管521和522响应于转变成逻辑低电平的第一控制信号CTRL1而截止，第二接地线504的虚拟接地电压VIRTUAL VSS通过截止的NMOS晶体管521和522与第一接地线502的外部接地电压VSS断开。
控制信号产生电路530包括连接到第二接地线504的施密特触发器电路531以及接收第一控制信号CTRL1和施密特触发器电路531的输出信号SO的与门（这里也被称为逻辑门电路）532。施密特触发器电路531利用滞后特性具有电压电平检测功能。
图6是示出施密特触发器电路531的示例操作波形的示图。如图6中所示，施密特触发器电路531根据第二接地线504的虚拟接地电压VSS的电压电平而具有两个触发点，例如，第一触发点VG1和第二触发点VG2。根据滞后特性，当虚拟接地电压VIRTUAL VSS的电压电平从高值下降至低值时出现的第一触发点VG1低于当虚拟接地电压VIRTUAL VSS的电压电平从低值上升至高值时出现的第二触发点VG2。施密特触发器电路531可在第一触发点VG1产生处于逻辑高电平的输出信号SO，可在第二触发点VG2产生处于逻辑低电平的输出信号SO。
与门（这里也被称为逻辑门电路）532接收施密特触发器电路531的输出信号SO和第一控制信号CTRL1，并且输出第二控制信号CTRL2。在第一控制信号CTRL1处于逻辑高电平时，第二控制信号CTRL2的电压电平响应于在第一触发点VG1转变成逻辑高电平的输出信号SO转变成逻辑高电平，这导致逻辑电路550的接地状态。在第一控制信号CTRL1处于逻辑高电平时，第二控制信号CTRL2的电压电平响应于在第二触发点VG2转变成逻辑低电平的输出信号SO转变成逻辑低电平，这导致逻辑电路550的离地状态。另外，第二控制信号CTRL2的电压电平响应于转变成逻辑低电平的第一控制信号CTRL1转变成逻辑低电平，这导致逻辑电路550的离地状态。
第二开关电路540包括连接在第一接地线502和第二接地线504之间的一个或更多个NMOS晶体管541、542和543。NMOS晶体管541、542和543的栅极连接到第二控制信号CTRL2。在第二开关电路540中，NMOS晶体管541、542和543响应于转变成逻辑高电平的第二控制信号CTRL2而导通，第二接地线504的虚拟接地电压VIRTUAL VSS通过导通的NMOS晶体管541、542和543连接到第一接地线502的外部接地电压VSS。NMOS晶体管541、542和543响应于转变成逻辑低电平的第二控制信号CTRL2而截止，第二接地线504的虚拟接地电压VIRTUAL VSS通过截止的NMOS晶体管541、542和543与第一接地线502的外部接地电压VSS断开。
构成电源门控电路510的第一开关电路520和第二开关电路540的NMOS晶体管521、522、541、542和543可被称为PGC。
逻辑电路550可由例如嵌入在系统（诸如，移动终端）中的各种知识产权（IP）块中的任何一个构成。移动终端可以是移动电话、个人移动终端、移动个人计算机（PC）等。移动终端可提供各种功能，诸如，再现音乐、电影、相机图像等的多媒体功能和用于发送和接收文本消息和语音消息的功能以及语音通话功能和视频会议功能。
稳定电容器560连接在与逻辑电路550的虚拟接地电压VIRTUAL VSS连接的第二接地线504和外部接地电压VSS之间。稳定电容器560防止虚拟接地电压VIRTUAL VSS中出现的噪声影响逻辑电路550的操作。
图7是示出根据图5的电源门控电路510的示例操作的虚拟接地电压VIRTUAL VSS的电势的示图。
参照图7，当逻辑电路550处于离地状态的休眠模式被激活时，第一控制信号CTRL1的电压电平转变成逻辑低电平。当第一控制信号CTRL1转变成逻辑低电平时，第二控制信号CTRL2的电压电平也转变成逻辑低电平。因此，第一开关电路520的NMOS晶体管521和522以及第二开关电路540的NMOS晶体管541、542和543截止，因此第一接地线502和第二接地线504彼此断开。
然后，当逻辑电路550处于接地状态的活动模式被激活时，第一控制信号CTRL1的电压电平转变成逻辑高电平。第一开关电路520的NMOS晶体管521和522响应于转变成逻辑高电平的第一控制信号CTRL1而导通。第二接地线504的虚拟接地电压VIRTUAL VSS通过导通的NMOS晶体管521和522被放电到第一接地线502的外部接地电压VSS，因此，虚拟接地电压VIRTUAL VSS的电压电平逐渐减小。
当虚拟接地电压VIRTUAL VSS的电压电平减小然后达到施密特触发器电路531的第一触发点VG1时，从控制信号产生电路530产生的第二控制信号CTRL2的电压电平转变成逻辑高电平。第二开关电路540的NMOS晶体管541、542和543响应于转变成逻辑高电平的第二控制信号CTRL2而导通。第二接地线504的虚拟接地电压VIRTUAL VSS通过导通的NMOS晶体管541、542和543被另外放电到第一接地线502的外部接地电压VSS。因此，虚拟接地电压VIRTUAL VSS的电压电平下降至外部接地电压VSS的电压电平。
在图7中，在第一开关电路520被激活的时间点和在第二开关电路540被激活的时间点，电流从第二接地线504放电到第一接地线502。具体地，由于虚拟接地电压VIRTUAL VSS的电压电平在第二开关电路540被激活的时间点处于完全低电平状态，因此从第二接地线504放电到第一接地线502的电流的量相对不大。因此，可防止由于电流的瞬时放电所导致的电源噪声产生。为了减小在第一开关电路520被激活的时间点由于电流的瞬时放电所导致的电源噪声，第一开关电路520的NMOS晶体管521和522的尺寸可被设计成相对小，使得NMOS晶体管521和522的驱动能力相对小。例如，第一开关电路520的NMOS晶体管521和522的尺寸可被设计成小于第二开关电路540的NMOS晶体管541、542和543的尺寸。
图8是根据本发明构思的示例实施例的包括电源门控电路的系统800的框图。
参照图8，系统800是包括无线网络通信功能的移动终端，并且可被实现为各种类型的设备，诸如移动电话、移动PC、个人移动终端等。下文中，系统800被称为移动终端系统800。移动终端系统800执行能够使呼叫方和接收方之间进行通话的通话功能。通过移动终端系统800执行的通话功能包括能够在发送和接收视频和语音的同时进行通话的视频通话功能以及语音通话功能。
通过移动终端系统800执行的通信方法的示例可包括宽带码分多址（W-CDMA）、增强型数据率GSM演进（EDGE）、长期演进（LTE）、全球互通微波存取（WiMAX）等。无线网络可包括：基站传输系统，用于向各移动终端系统800发送无线通信信号或者从各移动终端系统800接收无线通信信号；基站控制器，用于控制和管理基站传输系统；以及交换机，用于通过基站控制器执行各移动终端系统800之间的通话切换。
移动终端系统800包括相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815、用户输入单元816和控制单元818。相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815、用户输入单元816和控制单元818均可使用图1的逻辑电路150和图5的逻辑电路550。
相机单元811执行照片拍摄操作，然后产生图像。相机单元811可包括：光学部分，包括光穿过的至少一个透镜；以及图像传感器，将通过透镜接收到的光转换成电数据，以产生图像。相机单元811的图像传感器可以是RAW-拜耳（Bayer）图像传感器和/或CMOS型图像传感器，通过传感器接口由图像处理单元来操作。相机单元811的图像传感器可包括多个光电检测器，光电检测器被形成为将图像传感器检测到的光转换成电信号。图像传感器还可包括滤色器阵列，滤色器阵列通过过滤由图像传感器获取的光来获取颜色信息。
语音输入单元812包括例如语音传感器（诸如麦克风），并且接收语音通话必需的语音输入。
无线通信单元813连接到无线网络，并通过使用给定的（或可选地，预定的）无线通信方法执行与另一方的终端的通信。在电话通话期间，无线通信单元813根据控制单元818的控制将包括相机单元811所产生的图像和/或通过语音输入单元812输入的语音的视频通话数据发送到另一方的终端，并且从另一方的终端接收包括视频和/或语音输入的视频通话数据。
显示单元814在屏幕上显示数据，并且可包括显示装置，诸如液晶显示器（LCD）等。显示单元814可在控制单元818的控制下显示相机单元811所产生的图像。
语音输出单元815输出语音，并且可包括语音输出装置，诸如内部扬声器等。另外，语音输出单元815还可包括用于连接到外部语音输出装置（诸如耳机、头戴式耳机、外部扬声器等）的连接器，并且可向所连接的外部语音输出装置输出语音。语音输出单元815可在语音通话或视频通话期间根据控制单元818的控制输出从另一方的终端接收的语音。
用户输入单元816接收用于移动终端系统800的操作的用户输入。用户输入单元816可包括键盘，键盘包括用于输入数字和字符的多个键。键盘可以以触摸板的形式实现。用户输入单元816还可包括传感器，传感器用于感测作为用户输入的用户在显示单元814上的动作或姿势。用户输入单元816的传感器可利用触摸屏来实现，触摸屏被设置成与显示单元814的面板型显示装置（诸如LCD）重叠。
控制单元818执行对移动终端系统800的整体控制。当通过经由用户输入单元816的用户输入选择了通话功能时，控制单元818参考输入的电话号码通过无线通信单元813向另一方的终端请求通话切换。当执行了通话切换时，控制单元818通过无线通信单元813向另一方的终端发送包括相机单元811所产生的图像和/或通过语音输入单元812输入的语音的通话数据，并且执行控制，以向显示单元814和/或语音输出单元815输出通过无线通信单元813从另一方的终端接收的通话数据中所包括的图像和/或语音。
控制单元818针对相机单元811的图像传感器所获取的图像数据通过图像处理流水线执行多个图像处理操作。经处理的结果图像可被显示在显示单元814上。因为经处理的图像数据的分辨率和帧速率增大，所以需要与之对应的图像信号处理系统。
移动终端系统800的相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815和用户输入单元816均可包括电源门控电路PSC。移动终端系统800的控制单元818可提供确定相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815和用户输入单元816的通电或断电状态的第一控制信号。另外，控制单元818可提供确定相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815和用户输入单元816的接地或离地状态的第一控制信号。
电源门控电路PSC可连接在连接到外部电源的第一电源线与相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815和用户输入单元816的第二电源线之间。电源门控电路PSC可包括：第一开关电路，响应于第一控制信号连接或分离第一电源线和第二电源线；控制信号产生电路，响应于第一控制信号和连接到第二电源线的施密特触发器电路的输出信号来产生第二控制信号；以及第二开关电路，响应于第二控制信号连接或分离第一电源线和第二电源线。
另外，电源门控电路PSC可连接在连接到外部接地电压的第一接地线与相机单元811、语音输入单元812、无线通信单元813、显示单元814、语音输出单元815和用户输入单元816的第二接地线之间。电源门控电路PSC可包括：第一开关电路，响应于第一控制信号连接或分离第一接地线和第二接地线；控制信号产生电路，响应于第一控制信号和连接到第二接地线的施密特触发器电路的输出信号来产生第二控制信号；以及第二开关电路，响应于第二控制信号连接或分离第一接地线和第二接地线。
图9是根据本发明构思的另一个示例实施例的包括电源门控电路的系统900的框图。
参照图9，系统900可以是被包括在图8的控制单元818中的图像处理系统。下文中，系统900被称为图像处理系统900。图像处理系统900可包括图像信号处理器（ISP）914、CPU916、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928。ISP914、CPU916、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928均可使用图1的逻辑电路150和图5的逻辑电路550。
ISP914可包括拜耳（Bayer）处理单元、红/绿/蓝（RGB）处理单元、缩放/旋转/仿射变换处理单元等。为了控制各单元的处理，ISP914可控制图像的尺寸、颜色的深度、死像素复活（dead pixel alive）、镜头阴影补偿、适应性颜色插值、颜色校正、伽玛控制、色调/增益控制、图像效果、自动曝光、自动白平衡等。经ISP914处理的图像数据可通过总线922发送到图像编解码单元918。
图像编解码单元918可使用容易传输和存储图像数据的图像格式来执行图像编码和图像解码。图像编解码单元918由联合图像专家组（JPEG）编解码器构成，因此可产生高分辨率JPEG图像。JPEG编解码器针对各块单元压缩图像数据。另外，JPEG编解码器从文件的开始扫描期望被解码的位置的块数据压缩流，搜索该位置，然后恢复和再现该位置的块数据压缩流。
在与JPEG压缩的最低要求对应的基线JPEG中，图像数据从RGB颜色转换成YIQ颜色，各颜色分量（Y,I,Q）的图像被划分成基于8×8块单元的宏块，并且对宏块执行离散余弦变换（DCT）。另外，通过使用量化表，以针对各DCT系数的不同步长大小将通过执行DCT得到的DCT系数线性量化，以分离视觉上更为重要的部分和视觉上不太重要的部分，并且通过保持更为重要的部分并且丢弃不太重要的部分来减少数据量。8×8块数据是最小编码单元，并且当最小块单元改变时，块数据的大小可改变。
以宏块为单元量化的DCT系数包括1个直流（DC）分量和63个交流（AC）分量。在考虑到相邻信号之间的关联的情况下，通过对当前宏块和相邻的前一宏块之间的差分信号进行编码，得到DC分量（差分脉冲编码调制（DPCM））。通过针对各宏块进行Z字形扫描（zigzag scan）将系数按行列出然后对系数进行编码（游程编码），得到AC分量。
通过JPEG压缩方法压缩的JPEG图像包括形成边界的多个宏块，并且多个宏块中的每个宏块由一个DC分量和指示各宏块的结束的块结束（EOC）代码构成。构成JPEG图像的各宏块具有相互依赖的DC值。
ISP914校正JPEG图像数据以抑制其噪声。ISP914可调节8×8块数据的DC/AC系数。详细地，ISP914将基于DC/AC阈值的图像区域与块数据分开，然后通过调节或控制块数据的DC/AC系数来降低噪声（降噪）。ISP914通过调节AC系数减小块效应。另外，ISP914可通过调节DC/AC系数向块数据应用亮度增强。
CPU916是包括实现处理上述图像数据的方法所必需的硬件、软件和/或固件的微处理器。CPU916可包括图形处理单元（GPU）（例如，视频处理单元（VPU）），以处理与图像数据的处理相关的一系列复杂处理。
CPU916可处理被各种电子游戏和其它应用使用的图形图像的处理和渲染。CPU916可从主机接收命令和图像数据，诸如软件应用。所述命令用于指定产生通过改变图像数据被渲染的图像所必需的计算和操作。
CPU916可控制另外的处理功能，诸如相机功能、多媒体数据再现等。CPU916可缩小、放大或剪切图像数据使其适于图8的显示单元814的尺寸，并且可改变图像数据使其适于在图8的显示单元814上显示的图像数据的颜色标准。
将被CPU916处理的命令或图像数据可被存储在存储器装置930中。存储器装置930可以是存在于图像处理系统900外部的外部存储器装置。图像处理系统900可通过第一存储器控制器922控制存储器装置930。存储器装置930可以是易失性存储器，诸如同步动态随机存取存储器（SDRAM）。第一存储器控制器922可以是用于控制SDRAM的操作的SDRAM控制器。存储器装置930可存储基本输入输出系统（BIOS）、操作系统（OS）、各种程序、各种应用或具有用户界面功能的固件。
存储器装置930可存储从图8中示出的相机单元811的图像传感器接收的原始图像数据。存储在存储器装置930中的原始图像数据可被提供到ISP914。
存储器装置930可用于在图像处理系统900的操作期间进行缓冲或高速缓存。例如，存储器装置930可包括至少一个帧缓冲器，帧缓冲器用于当图像数据被输出到图8的显示单元814时缓冲图像数据。也就是说，存储器装置930可在处理图像数据之前、在处理图像数据期间、在处理图像数据之后存储图像数据。
除了连接到存储器装置930之外，图像处理系统900还可连接到非易失性存储装置940，以永久地存储图像数据和/或命令。图像处理系统900通过第二存储器控制器924连接到非易失性存储装置940。非易失性存储装置940受第二存储器控制器924控制。非易失性存储装置940可以是存在于图像处理系统外部的外部存储装置。
非易失性存储装置940可包括闪速存储器、硬盘驱动器、光存储介质、磁存储介质和/或固态存储介质、或者其组合。第二存储器控制器924可以是用于控制闪速存储器的闪速存储器控制器。尽管在图9中非易失性存储装置940被示为单个装置，但是非易失性存储装置940可包括与图像处理系统900结合进行操作的上述存储装置中的两个或更多个的组合。
非易失性存储装置940可用于存储固件、数据文件、图像数据、软件程序和应用、无线连接信息、个人信息、用户喜好和/或任何其它数据。存储在非易失性存储装置940和/或存储器装置930中的图像数据可在被输出到显示装置上之前被图像处理系统900处理。
通过图像处理系统900，存储器装置930不仅可存储通过图8的相机单元811的图像传感器获取的原始图像数据，而且可存储在电子装置（诸如计算机等）中存储的图像数据。存储器装置930可向图8的显示单元814发送存储在存储器装置930中的原始图像数据或JPEG图像数据，以将图像数据显示在显示单元814上。显示单元814可显示图像数据，或者可显示作为用户界面的一部分的菜单和命令。
多媒体处理器（MMP）或应用处理器（AP）可控制多媒体装置（诸如相机单元811、计算机或显示单元814）来执行另外的功能，诸如相机功能、多媒体文件再现功能、三维（3D）图形功能等。由MMP执行的相机功能的操作模式可被划分成预览模式和多媒体操作模式。预览模式是在相机进行拍摄之前进行预览的模式，多媒体操作模式是用于通过拍摄命令输入来执行拍摄操作的模式。
图像处理系统900可被称为关于图像数据的前端处理器。由于MMP/AP950对应于后续处理器，因此MMP/AP950可被称为后端处理器。后端处理器950可连接到图8的相机单元811、计算机和/或图8的显示单元814。图像处理系统900通过图像输入和输出单元926向后端处理器950发送存储在存储器装置930中的图像数据。
图像输入和输出单元926可向后端处理器950发送从图8的相机单元811的图像传感器输出的原始图像数据。图像输入和输出单元926可发送被调节成适于连接到后端处理器950的显示单元814的尺寸的成像图像。另外，图像输入和输出单元926可输出被调节成适于在图8的显示单元814上显示的图像数据的颜色标准的图像数据。用于执行图像数据互换的接口单元928可连接在图像输入和输出单元926与后端处理器950之间。
接口单元928可包括用于发送作为图像数据发送单元的帧的移动行业处理器接口（MIPI）和/或并行接口。帧可包括地址和必要协议控制信息以及实际图像信息。帧以比特为单位进行发送，并且可包括数据之前的头字段和数据之后的尾文件。当发送具有低分辨率和低帧速率的图像数据时使用并行接口。当发送具有高分辨率和高帧速率的图像数据时使用作为高速串行接口的MIPI。
可被包括在控制单元818中的ISP914、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928均可包括电源门控电路（PSC）。CPU916可提供确定ISP914、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928的通电或断电状态的第一控制信号。另外，CPU916可提供确定ISP914、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928的接地或离地状态的第一控制信号。
电源门控电路PSC可连接在连接到外部电源的第一电源线与ISP914、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928的第二电源线之间。电源门控电路PSC可包括：第一开关电路，响应于第一控制信号连接或分离第一电源线和第二电源线；控制信号产生电路，响应于第一控制信号和连接到第二电源线的施密特触发器电路的输出信号来产生第二控制信号；以及第二开关电路，响应于第二控制信号连接或分离第一电源线和第二电源线。
另外，电源门控电路PSC可连接在连接到外部接地电压的第一接地线与ISP914、图像编解码单元918、第一存储器控制器922和第二存储器控制器924、图像输入和输出单元926以及接口单元928的第二接地线之间。电源门控电路PSC可包括：第一开关电路，响应于第一控制信号连接或分离第一接地线和第二接地线；控制信号产生电路，响应于第一控制信号和连接到第二接地线的施密特触发器电路的输出信号来产生第二控制信号；以及第二开关电路，响应于第二控制信号连接或分离第一接地线和第二接地线。
尽管这里可针对特定逻辑门（例如，与门和/或或门）描述示例实施例，但是示例实施例不限于这种实现方式。相反，可根据本领域的普通技术人员的期望使用其它逻辑门电路，以实现类似、基本上类似或相同的功能。
虽然已参照本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域的普通技术人员将理解，可在不脱离由权利要求书所限定的本发明的精神和范围的情况下进行形式和细节上的各种变化。

Claims (20)

1.一种半导体集成电路，包括：
第一电源线；
第二电源线；以及
电源门控电路，被构造成将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离，电源门控电路还被构造成使用施密特触发器电路，施密特触发器电路被构造成检测第二电源线的电压电平。
2.根据权利要求1所述的半导体集成电路，其中，第一电源线连接到外部电源，并且第二电源线连接到逻辑电路的电源。
3.根据权利要求1所述的半导体集成电路，其中，电源门控电路包括：
第一开关电路，被构造成响应于指示逻辑电路的通电或断电状态的第一控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离；
控制信号产生电路，被构造成响应于第一控制信号和连接到第二电源线的施密特触发器电路的输出信号，产生第二控制信号；以及
第二开关电路，被构造成响应于第二控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离，
其中，第一开关电路的驱动能力小于第二开关电路的驱动能力。
4.根据权利要求3所述的半导体集成电路，其中，第一开关电路包括：
至少一个晶体管；其中，
所述至少一个晶体管的栅极被构造成接收第一控制信号，
所述至少一个晶体管的源极连接到第一电源线，以及
所述至少一个晶体管的漏极连接到第二电源线。
5.根据权利要求3所述的半导体集成电路，其中，控制信号产生电路包括：
施密特触发器电路，具有连接到第二电源线的输入端子；以及
逻辑门电路，被构造成接收第一控制信号和施密特触发器电路的输出信号，逻辑门电路还被构造成输出第二控制信号。
6.根据权利要求5所述的半导体集成电路，其中，施密特触发器电路包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，它们串联连接在电源电压和接地电压之间；
第一反相器，连接到第二连接节点，其中，第二连接节点在第二晶体管和第三晶体管之间；
第五晶体管，连接到电源电压和第一连接节点，其中，第一连接节点在第一晶体管和第二晶体管之间；
第六晶体管，连接到接地电压和第三连接节点，其中，第三连接节点在第三晶体管和第四晶体管之间；以及
第二反相器，连接在第一反相器的输出节点和施密特触发器电路的输出信号之间。
7.根据权利要求3所述的半导体集成电路，其中，第二开关电路包括：
至少一个晶体管；其中，
所述至少一个晶体管的栅极被构造成接收第二控制信号，
所述至少一个晶体管的源极连接到第一电源线，以及
所述至少一个晶体管的漏极连接到第二电源线。
8.一种半导体集成电路，包括：
第一接地线；
第二接地线；以及
电源门控电路，被构造成将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离，电源门控电路还被构造成使用施密特触发器电路，施密特触发器电路被构造成检测第二接地线的电压电平。
9.根据权利要求8所述的半导体集成电路，其中，第一接地线连接到外部接地电压，并且第二接地线连接到逻辑电路的接地电压。
10.根据权利要求8所述的半导体集成电路，其中，电源门控电路包括：
第一开关电路，被构造成响应于指示逻辑电路的接地或离地状态的第一控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离；
控制信号产生电路，被构造成响应于第一控制信号和连接到第二接地线的施密特触发器电路的输出信号，产生第二控制信号；以及
第二开关电路，被构造成响应于第二控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离，
其中，第一开关电路的驱动能力小于第二开关电路的驱动能力。
11.根据权利要求10所述的半导体集成电路，其中，第一开关电路包括：
至少一个晶体管；其中，
所述至少一个晶体管的栅极被构造成接收第一控制信号，
所述至少一个晶体管的源极连接到第一接地线，以及
所述至少一个晶体管的漏极连接到第二接地线。
12.根据权利要求10所述的半导体集成电路，其中，控制信号产生电路包括：
施密特触发器电路，具有连接到第二接地线的输入端子；以及
逻辑门电路，被构造成接收第一控制信号和施密特触发器电路的输出信号，逻辑门电路还被构造成输出第二控制信号。
13.根据权利要求10所述的半导体集成电路，其中，第二开关电路包括：
至少一个晶体管；其中，
所述至少一个晶体管的栅极被构造成接收第二控制信号，
所述至少一个晶体管的源极连接到第一接地线，以及
所述至少一个晶体管的漏极连接到第二接地线。
14.一种系统，包括：
逻辑电路；
第一电源线，连接到外部电源；
第一接地线，连接到外部接地电压；以及
电源门控电路，被构造成：
使用施密特触发器电路检测逻辑电路的第二电源线或第二接地线的电压电平，
将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离，以及
将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离。
15.根据权利要求14所述的系统，其中，电源门控电路包括：
第一开关电路，被构造成响应于指示逻辑电路的通电或断电状态的第一控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离；
控制信号产生电路，被构造成响应于第一控制信号和连接到第二电源线的施密特触发器电路的输出信号，产生第二控制信号；以及
第二开关电路，被构造成响应于第二控制信号，将第一电源线连接到第二电源线或者将第一电源线与第二电源线分离。
16.根据权利要求14所述的系统，其中，电源门控电路包括：
第一开关电路，被构造成响应于指示逻辑电路的接地或离地状态的第一控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离；
控制信号产生电路，被构造成响应于第一控制信号和连接到第二接地线的施密特触发器电路的输出信号，产生第二控制信号；以及
第二开关电路，被构造成响应于第二控制信号，将第一接地线连接到第二接地线或者将第一接地线与第二接地线分离。
17.一种电源门控电路，包括：
第一开关电路，被构造成响应于第一控制信号选择性地连接第一电压线和第二电压线；
施密特触发器电路，被构造成基于检测到的第二电压线的电压电平，产生输出信号；
控制信号产生电路，被构造成响应于第一控制信号和施密特触发器电路的输出信号，产生第二控制信号；以及
第二开关电路，被构造成响应于第二控制信号选择性地连接第一电压线和第二电压线。
18.根据权利要求17所述的电源门控电路，其中，第一电压线和第二电压线是电源线。
19.根据权利要求17所述的电源门控电路，其中，第一电压线和第二电压线是接地线。
20.根据权利要求17所述的电源门控电路，其中，施密特触发器电路被构造成当检测到的电压电平达到第一电压触发点时产生具有第一逻辑电平的输出信号，并且被构造成当检测到的电压电平达到第二电压触发点时产生具有第二逻辑电平的输出信号，第一电压触发点大于第二电压触发点，并且第一逻辑电平不同于第二逻辑电平。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104850210A (zh) * 2015-04-30 2015-08-19 华为技术有限公司 一种电源门控电路
CN109557861A (zh) * 2018-12-25 2019-04-02 江苏旭微科技有限公司 跨电压域的电源管理电路
CN110071710A (zh) * 2018-01-23 2019-07-30 三星电子株式会社 用于保持逻辑块中的数据的电源门控电路
CN110620569A (zh) * 2018-06-19 2019-12-27 瑞昱半导体股份有限公司 触发器电路
CN114489202A (zh) * 2021-01-06 2022-05-13 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121051A (en) * 1978-03-13 1979-09-19 Nec Corp Complementary mos field effect transistor circuit
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
US7863778B2 (en) * 2005-07-25 2011-01-04 Arm Limited Power controlling integrated circuit cell
JP5176398B2 (ja) * 2007-05-31 2013-04-03 富士通株式会社 半導体装置
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8327163B2 (en) * 2009-02-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for programmable power-up sequence
JP2011222311A (ja) 2010-04-09 2011-11-04 Yazaki Corp 電線接続方法及びワイヤハーネス
US8484497B2 (en) * 2010-07-27 2013-07-09 Arm Limited Power supply control within an integrated circuit
TWI438997B (zh) * 2011-01-26 2014-05-21 Global Unichip Corp 一種減緩湧入電流之電源閘電路
KR20130030096A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104850210A (zh) * 2015-04-30 2015-08-19 华为技术有限公司 一种电源门控电路
CN104850210B (zh) * 2015-04-30 2017-12-01 华为技术有限公司 一种电源门控电路
CN110071710A (zh) * 2018-01-23 2019-07-30 三星电子株式会社 用于保持逻辑块中的数据的电源门控电路
CN110071710B (zh) * 2018-01-23 2024-04-16 三星电子株式会社 用于保持逻辑块中的数据的电源门控电路
CN110620569A (zh) * 2018-06-19 2019-12-27 瑞昱半导体股份有限公司 触发器电路
CN110620569B (zh) * 2018-06-19 2023-09-08 瑞昱半导体股份有限公司 触发器电路
CN109557861A (zh) * 2018-12-25 2019-04-02 江苏旭微科技有限公司 跨电压域的电源管理电路
CN109557861B (zh) * 2018-12-25 2023-08-15 江苏旭微科技有限公司 跨电压域的电源管理电路
CN114489202A (zh) * 2021-01-06 2022-05-13 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法
CN114489202B (zh) * 2021-01-06 2024-03-29 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法

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