JP2008042357A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

【課題】大幅な面積増大を招くことなく、かつ、スタンバイ電流を効果的に抑制した半導体集積回路、およびその設計方法を提供する。
【解決手段】少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する論理回路と、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの、少なくとも一方を有する。
【選択図】図１

Description

本発明は、スタンバイ時に電源供給を遮断するスイッチを設けることによって消費電力を低減した論理回路およびその設計方法に関し、特に、大幅な面積の増大を招くことなくスタンバイ時の消費電力を低減することを可能にする半導体集積回路、およびその設計方法に関する。

従来、ＣＭＯＳ論理回路は、動作停止状態（スタンバイ状態）において電流が流れず、低消費電力であることが長所であると言われていた。しかし、構成するＭＯＳトランジスタの微細化と、それに伴う電源電圧の低下、およびＭＯＳトランジスタの閾値電圧の低下が進むにつれて、サブスレッシュホルド電流が無視できなくなり、スタンバイ状態における消費電力の増大が問題になってきた。そこで、論理回路を電源線に直接接続するのではなく、スイッチを介して接続し、スタンバイ状態においてはスイッチをＯＦＦ状態にして動作電圧の供給を切断することにより、スタンバイ状態での消費電力を低減することが提案されている。

図５には、従来の半導体集積回路の一例を示す。

図５に示す半導体集積回路１００には、ＰＭＯＳトランジスタＰＬ１〜ＰＬｎと、ＮＭＯＳトランジスタＮＬ１〜ＮＬｎからなる論理回路２００が集積されている。この論理回路２００への高電位動作電圧ＶＤＤＬおよび低電位動作電圧ＶＳＳＬの供給は、ＰＭＯＳトランジスタＰＨ２１からなる第１のスイッチ１２４、および、ＮＭＯＳトランジスタＮＨ２１からなる第２のスイッチ１２６を介してなされている。これらのスイッチ１２４，１２６のＯＮ，ＯＦＦは、駆動回路１２５および１２７を介して活性化信号ＣＳ，ＣＳＢを供給することによって制御されている。すなわち、論理回路２００の動作時には、スイッチ１２４，１２６をＯＮにして、論理回路２００に高電位動作電圧ＶＤＤＬおよび低電位動作電圧ＶＳＳＬを供給する。一方、スタンバイ状態では、スイッチ１２４，１２６をＯＦＦにして、論理回路２００への動作電圧の供給を停止する。

ここで、論理回路２００を構成するトランジスタＰＬ１〜ＰＬｎおよびＮＬ１〜ＮＬｎとしては、低い電源電圧においても高速動作が可能なように、閾値電圧が低い（正確には、閾値電圧の絶対値が低い）ＭＯＳトランジスタ（以下、簡単のため、「低閾値電圧トランジスタ」と記する）を使用する。一方、スイッチ１２４，１２６を構成するトランジスタＰＨ２１およびＮＨ２１としては、スタンバイ状態で流れる電源電流（スタンバイ電流）を抑制するため、論理回路２００を構成するトランジスタＰＬ１〜ＰＬｎおよびＮＬ１〜ＮＬｎに比較して、閾値電圧が高い（厳密には、しきい値電圧の絶対値が高い）ＭＯＳトランジスタ（以下、簡単のため、「高閾値電圧トランジスタ」と記す）を使用するのが一般的である。

このような、従来の半導体集積回路については、例えば特許文献１の従来技術の説明が参照される。
特開２００５−３９３３４

本発明者による検討により、従来のように、高閾値電圧トランジスタでスイッチを構成した場合、大幅な面積の増大を招いたり、もしくは、所要のスタンバイ電流抑制効果が得られなかったりする場合があることが明らかになった。

本発明は、大幅な面積増大を招くことなく、かつ、スタンバイ電流を効果的に抑制した半導体集積回路、およびその設計方法を提供することを課題とする。

上記の課題を解決するため、本発明の第１の実施形態の半導体集積回路は、少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する論理回路と、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの、少なくとも一方を有することを特徴とする。

本発明の第２の実施形態の半導体集積回路は、それぞれが、少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する複数の論理回路を有するとともに、前記複数の論理回路のそれぞれに対応して、１個の第２のＰＭＯＳトランジスタからなるか、もしくは、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、１個の第２のＮＭＯＳトランジスタからなるか、もしくは、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの少なくとも一方が設けられ、前記複数の論理回路の少なくとも一部に対応して設けられた前記第１もしくは第２のスイッチが、複数個の前記第２のＰＭＯＳトランジスタもしくは複数個の前記第２のＮＭＯＳトランジスタからなることを特徴とする。

上記の課題を解決するため、本発明の半導体集積回路の設計方法は、それぞれが、少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する複数の論理回路を有するとともに、前記複数の論理回路のそれぞれに対応して、１個の第２のＰＭＯＳトランジスタからなるか、もしくは、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、１個の第２のＮＭＯＳトランジスタからなるか、もしくは、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの少なくとも一方が設けられた半導体集積回路を設計する方法であって、前記それぞれの論理回路に求められる特性に応じて、対応する前記第１もしくは第２のスイッチを構成する前記第２のＰＭＯＳトランジスタもしくは前記第２のＮＭＯＳトランジスタの個数を設定することを特徴とする。

上記の半導体集積回路もしくは半導体集積回路の設計方法のいずれにおいても、複数個の第３のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＰＭＯＳトランジスタと、複数個の第３のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＮＭＯＳトランジスタとによって構成されたインバータを、前記スイッチを駆動する駆動回路の最終段として備えることが好ましい。

また、上記の半導体集積回路もしくは半導体集積回路の設計方法のいずれにおいても、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが同一の形成条件で形成されたものであり、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが同一の形成条件で形成されたものであることが好ましい。

本発明の半導体集積回路によれば、大幅な面積増大を招くことなく、かつ、スタンバイ電流を効果的に抑制した半導体集積回路を提供することができる。本発明の半導体集積回路の設計方法によれば、大幅な面積増大を招くことなく、かつ、集積された複数の論理回路のそれぞれに求められるさまざまな特性が高度にバランスされた、総合的に優れた特性を有する半導体集積回路を設計することが可能な設計方法を提供することができる。

発明を実施するための形態

図１は、本発明の半導体集積回路の第１の実施形態の一例を示す回路図である。

図１には、半導体集積回路１０に集積された論理回路の一例として、低閾値電圧ＰＭＯＳトランジスタＰＬ１〜ＰＬｎおよび低閾値電圧ＮＭＯＳトランジスタＮＬ１〜ＮＬｎからなる論理回路２０が概念的に示されている。すなわち、図１には、ＰＭＯＳトランジスタＰＬ１とＮＭＯＳトランジスタＮＬ１とが直列に接続されたインバータと、ＰＭＯＳトランジスタＰＬｎとＮＭＯＳトランジスタＮＬｎとが直列に接続されたインバータとが示されている。実際には、１個もしくは複数の低閾値電圧ＰＭＯＳトランジスタと、１個もしくは複数の低閾値電圧ＮＭＯＳトランジスタとが、さまざまに組み合わされて、さまざまな論理回路２０が構成される。

論理回路２０は、高電位サブ電源線１６に高電位動作電圧ＶＤＤＬが供給され、低電位サブ電源線１８に低電位動作電圧ＶＳＳＬが供給されて動作する。高電位動作電圧ＶＤＤＬは、半導体集積回路１０全体に高電位電源電圧ＶＤＤを供給する高電位電源線１２から、第１のスイッチ２４を介して供給される。低電位動作電圧ＶＳＳＬは、半導体集積回路１０全体に低電位電源電圧ＶＳＳを供給する低電位電源線１４から、第２のスイッチ２６を介して供給される。

第１のスイッチ２４は、２個のＰＭＯＳトランジスタＰＬ２１とＰＬ２２が、互いに直列に接続されて形成されている。すなわち、ＰＬ２１のソースが高電位電源線１２に接続され、ＰＬ２２のドレインが高電位サブ電源線１６に接続され、ＰＬ２１のドレインがＰＬ２２のソースに接続されている。そして、ＰＬ２１およびＰＬ２２のゲートは共通に接続され、第１の駆動回路２５を介して反転活性化信号ＣＳＢが供給されている。第２のスイッチ２６は、２個のＮＭＯＳトランジスタＮＬ２１とＮＬ２２が、互いに直列に接続されて形成されている。すなわち、ＮＬ２１のソースが低電位電源線１４に接続され、ＮＬ２２のドレインが低電位サブ電源線１８に接続され、ＮＬ２１のドレインがＮＬ２２のソースに接続されている。そして、ＮＬ２１およびＮＬ２２のゲートは共通に接続され、第２の駆動回路２７を介して活性化信号ＣＳが供給されている。

図示は省略されているが、第１のスイッチを構成するＰＭＯＳトランジスタＰＬ２１およびＰＬ２２の基板には、例えば、高電位電源電圧ＶＤＤが供給されている。第2のスイッチを構成するＮＭＯＳトランジスタＮＬ２１およびＮＬ２２の基板には、例えば、低電位電源電圧ＶＳＳが供給されている。

ここで、活性化信号ＣＳを“１”のレベルに（具体的には、例えば、ＶＤＤ電位に）、反転活性化信号ＣＳＢを“０”のレベルに（具体的には、例えば、ＶＳＳ電位に）した時には、第１のスイッチ２４および第２のスイッチ２６がＯＮ状態になり、論理回路２０に高電位動作電圧ＶＤＤＬおよび低電位動作電圧ＶＳＳＬが供給され、論理回路２０が動作状態になる。一方、活性化信号ＣＳを“０”のレベルに、反転活性化信号ＣＳＢを“１”のレベルにした時には、第１のスイッチ２４および第２のスイッチ２６がＯＦＦ状態になり、論理回路２０への高電位動作電圧ＶＤＤＬおよび低電位動作電圧ＶＳＳＬの供給が停止され、論理回路２０はスタンバイ状態になる。

ここで、第１のスイッチ２４を構成するＰＭＯＳトランジスタＰＬ２１，ＰＬ２２、および、第２のスイッチ２６を構成するＮＭＯＳトランジスタＮＬ２１，ＮＬ２２は、いずれも低閾値電圧トランジスタである。すなわち、論理回路２０を構成するＰＭＯＳトランジスタＰＬ１〜ＰＬｎおよびＮＭＯＳトランジスタＮＬ１〜ＮＬｎの形成条件と、同一の形成条件で、より具体的には、例えば、閾値設定のためのイオン注入条件や、ゲート絶縁膜形成条件等を同一にして形成した、トランジスタである。従って、少なくとも、寸法（ゲート長、ゲート幅）が同一である場合には、論理回路２０を構成するＰＭＯＳトランジスタＰＬ１〜ＰＬｎおよびＮＭＯＳトランジスタＮＬ１〜ＮＬｎと同一の閾値電圧を有する。

従来は、論理回路２０を構成するトランジスタと同じ形成条件で形成した低閾値電圧トランジスタでスイッチ２４，２６を構成すると、スタンバイ状態での電源電流を十分に抑制できないと考えられていた。特に、微細化に伴って低閾値化が進んだトランジスタで論理回路２０を構成した場合には、スイッチ２４，２６は、論理回路２０を構成するトランジスタに比較して高い閾値を有するトランジスタで構成しなければ、十分なスタンバイ電流抑制効果を得ることができないと考えられていた。

このような当業者の認識にかかわらず、本発明者の検討の結果、複数のトランジスタＰＬ２１，２２（もしくはＮＬ２１，２２）を直列に接続するという単純な構成によって、論理回路２０を構成するとトランジスタと同じ形成条件で形成した低閾値電圧トランジスタを使ってスイッチ２４，２６を構成した場合であっても、所要のスタンバイ電流抑制効果を実現できることが見いだされた。また、図１に示した半導体集積回路１０において、スイッチ２４，２６を構成するために互いに直列に接続されたＰＭＯＳトランジスタＰＬ２１，２２もしくはＮＭＯＳトランジスタＮＬ２１，ＮＬ２２のゲートは、共通に接続されている。従って、これらのスイッチ２４，２６を駆動するための駆動回路２５，２７の構成が複雑になることもない。

複数のＰＭＯＳトランジスタを直列に接続して第１のスイッチ２４を構成することにより、スイッチ２４をＯＦＦしたときには、ドレインが高電位サブ電源線１６に接続されたＰＬ２２のソース電位は高電位電源電圧ＶＤＤよりも低くなる。また、複数のＮＮＯＳトランジスタを直列に接続して第２のスイッチ２６を構成することによって、スイッチ２６をＯＦＦしたときには、ドレインが低電位サブ電源線１８に接続されたＮＬ２２のソース電位は低電位電源電圧ＶＳＳよりも高くなる。これによって、低閾値電圧トランジスタでスイッチを構成したにもかかわらず、スタンバイ状態での電流を効果的に抑制することが可能であるものと解釈することができる。

図２は、図１の回路における第１の駆動回路２５の実施形態の一例を示す回路図である。

図２に示された駆動回路２５は、２個のインバータ２５２，２５４を直列に接続して構成したものである。また、スイッチ２４を構成するトランジスタのゲートに接続される最終段（２段目）のインバータ２５４は、スイッチ２４と同様に、２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタを直列に接続して構成している。すなわち、最終段のインバータ２５４は、互いに直列に接続され、ゲートが共通に接続された２個のＰＭＯＳトランジスタＰＬ３１，ＰＬ３２（直列接続ＰＭＯＳトランジスタＰＬ３３）と、互いに直列に接続され、ゲートが共通に接続された２個のＮＭＯＳトランジスタＮＬ３１，ＮＬ３２（直列接続ＮＭＯＳトランジスタＮＬ３３）とで構成した。第２の駆動回路２７も同様に構成することができる。

このように、駆動回路２５，２７の最終段を、複数のＰＭＯＳトランジスタを直列に接続した直列接続ＰＭＯＳトランジスタＰＬ３３と、複数のＮＭＯＳトランジスタを直列に接続した直列接続ＮＭＯＳトランジスタＮＬ３３とで構成することは、本発明の半導体集積回路にとって必須のことではない。しかし、駆動回路のスタンバイ電流を抑制するためには好ましい。なお、１段目のインバータについても、同様に、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタとをそれぞれ直列に接続して構成することも可能である。

ここで、図１には、２個のＰＭＯＳトランジスタＰＬ２１，２２もしくはＮＭＯＳトランジスタＮＬ２１，ＮＬ２２を直列に接続して、スイッチ２４，２６を構成した例を示した。しかし、本発明の半導体集積回路はこれに限定されるものではない。必要に応じて、３個、もしくはそれ以上のトランジスタを直列に接続してスイッチ２４，２６を構成することも可能である。この場合、駆動回路の最終段も、それぞれ３個、もしくはそれ以上の（具体的には、例えば、スイッチを構成するトランジスタと同じ個数の）トランジスタを直列に接続した直列接続トランジスタを用いて構成することが好ましい。

また、半導体集積回路にはさまざまな種類の論理回路が集積される。その中には、スタンバイ電流の抑制は不要であり、スイッチを付加する必要が無いものもある。また、スイッチの付加によるスタンバイ電流の抑制は必要であるとしても、大きなスタンバイ電流抑制効果が求められる回路もあれば、小さな抑制効果で十分な回路もある。これをさらに考慮すれば、半導体集積回路に集積される複数の論理回路のそれぞれに付加されるスイッチの全てを、複数の低閾値電圧トランジスタを直列にして構成することは、必ずしも必須ではない。小さなスタンバイ電流抑制効果が得られれば十分である一部の論理回路に対しては、１個の低閾値電圧トランジスタでスイッチを構成することが可能な場合もある。

表１には、様々な構成のスイッチを利用した場合の半導体集積回路の特性をシミュレーションした結果を示す。具体的には、以下の場合について比較した。
スイッチ（ＳＷ）無し：論理回路を、直接、高電位電源線，低電位電源線に接続
従来技術：図５に示されたように、第１および第２のスイッチを、それぞれ、１個の高閾値電圧トランジスタで構成
２段：図１に示されたように、第１および第２のスイッチ２２，２４を、それぞれ、２個の低閾値電圧トランジスタを互いに直列に接続して構成
１段：第１および第２のスイッチ２２，２４を、それぞれ、１個の低閾値電圧トランジスタで構成
論理回路は、２１段のインバーターを直列に接続したリングオシレータとした。ただし、電源起動時間については、帰還ループを切断したインバータ列を論理回路とした場合についてシミュレーションした。電源電圧は以下に統一した。
ＶＤＤ＝１．０Ｖ，ＶＳＳ＝０Ｖ
駆動回路にも同一の電源電圧が供給されるものとした。

表１には、リングオシレータの発振周波数、スタンバイ時に流れる電源電流、電源起動時間（制御信号ＣＳを“０”レベルから“１”レベルに，ＣＳＢを“１”レベルから“０”レベルに変化させてから、ＶＤＤＬ−ＶＳＳＬがＶＤＤ−ＶＳＳの９８％に上昇するまでの時間）、レイアウト面積の相対値を示す。いずれも、従来技術の場合を１００とした相対値を示す。スタンバイ電流は、スタンバイ状態における論理回路の電源電流と、スイッチを駆動する駆動回路の電源電流とのそれぞれ、および、合計値を示す。レイアウト面積については、論理回路、スイッチ、および、駆動回路のそれぞれを構成するトランジスタを配置するために必要な面積と、合計面積とを示す。

駆動回路は、いずれの場合にも、論理回路を構成するトランジスタと同一の形成条件で形成した低閾値電圧トランジスタで構成された、２個のインバータを直列に接続したものとした。ここで、２段の場合には、図２に示されたように、駆動回路の２段目のインバータを、２個の低閾値電圧ＰＭＯＳトランジスタおよび２個の低閾値電圧ＮＭＯＳトランジスタをそれぞれ直列に接続して構成した。また、１段目のインバータについても、同様に、２個の低閾値電圧ＰＭＯＳトランジスタおよび２個の低閾値電圧ＮＭＯＳトランジスタをそれぞれ直列に接続して構成した。一方、従来技術および１段の場合には、１段目および２段目のインバータを、通常の、それぞれの１個の低閾値電圧ＰＭＯＳトランジスタおよび低閾値電圧ＮＭＯＳトランジスタで構成したものとした。

論理回路、１段または２段の場合のスイッチ、および、駆動回路を構成する低閾値電圧トランジスタとしては、並びに、従来技術の場合のスイッチを構成する高閾値電圧トランジスタとしては、表２に示すものを利用した。ただし、ゲート長は、レイアウトデータでの寸法であり、半導体集積回路として半導体基板上に製造される際に、さらに縮小される。

スイッチを構成する低閾値電圧トランジスタのゲート幅は、従来技術と同一のリングオシレータ発振周波数が得られるように、すなわち、従来技術と同一の電源供給能力が得られるように、設定した。また、２段および１段の場合の、駆動回路の２段目のインバータを構成する低閾値電圧トランジスタのゲート幅は、従来技術に比較して同等以下の（すなわち、従来技術と同等か、もしくは、さらに速い）電源起動時間が得られるように設定した。

表１から、まず、スタンバイ電流に関しては、スイッチ無しの場合に比較して、高閾値電圧トランジスタでスイッチを構成した従来技術の場合には、論理回路のスタンバイ電流を１／２００以下に抑制できることが分かる。ところが、このような高閾値電圧トランジスタで構成されたスイッチを駆動するための駆動回路のスタンバイ電流は、論理回路のスタンバイ電流に比較してはるかに大きい。このため、合計のスタンバイ電流は１／２程度にしか抑制できない。

これに対して、低閾値電圧トランジスタを利用してスイッチを構成した場合、論理回路のスタンバイ電流は、スイッチ無しの場合に比較して、２段の場合には１／２０以下に、１段の場合でも１／１０以下に抑制することができる。これらの、論理回路のスタンバイ電流に対する抑制効果は、高閾値電圧トランジスタでスイッチを構成する従来技術に比較して小さい。しかし、駆動回路のスタンバイ電流は、低閾値電圧トランジスタでスイッチを構成した場合の方が、従来技術に比較してはるかに小さい。これは、スイッチを低閾値電圧トランジスタで構成したため、所定の発振周波数を得るために必要な電源供給能力を、高閾値電圧トランジスタでスイッチを構成する場合に比較して小さな寸法のトランジスタで得ることができ、その結果、駆動回路の２段目のトランジスタの寸法を小さくしても、所要の電源起動時間を実現することができるからである。この結果、論理回路のスタンバイ電流と駆動回路のスタンバイ電流との合計のスタンバイ電流は、２段および１段の場合にそれぞれ、従来技術の１／６以下および１／３以下に抑制できる。

すなわち、従来技術の場合には、論理回路のスタンバイ電流は小さくできるものの、所要の電流供給能力および電源起動時間を得るためには、大きな寸法のトランジスタで駆動回路を形成する必要があり、その結果、駆動回路のスタンバイ電流が大きくなる。そして、論理回路のスタンバイ電流と駆動回路のスタンバイ電流との合計スタンバイ電流は、低閾値電圧トランジスタでスイッチを構成した場合の方が小さくすることができる。

また、レイアウト面積に関しても、従来技術の場合には、スイッチのレイアウトのために論理回路の２倍以上の面積が必要であり、合計では、スイッチを設けない場合に比較して３倍以上の面積が必要であることが分かる。これは主として、所要の電流供給能力を得るために、大きな寸法のトランジスタで駆動回路を形成することが必要なためである。

これに対して、低閾値電圧トランジスタでスイッチを構成した場合には、高閾値電圧トランジスタでスイッチを構成した従来技術に比較して、合計の面積を、２段の場合には１／２以下に、１段の場合には約１／３に削減できる。これは、低閾値電圧トランジスタでスイッチを構成することによって、高閾値電圧トランジスタでスイッチを構成した場合に比較して、ｉ）同一の電源供給能力（発振周波数）を与えるスイッチを構成するトランジスタの寸法を小さくすることができ、従って、ｉｉ）同程度の電源起動時間を与える駆動回路を構成する２段目のトランジスタの寸法を小さくすることができる、という２つの理由による。特に、表１に示した例においては、スイッチを構成するトランジスタの寸法を小さくできることの寄与が大きい。

このように、表１に示した例においては、高閾値電圧トランジスタでスイッチを構成した従来技術に比較して、低閾値電圧トランジスタでスイッチを構成した方が、論理回路と駆動回路との合計のスタンバイ電流が小さく、かつ、レイアウト面積を小さくできることが分かった。すなわち、低閾値電圧トランジスタでスイッチを構成することにより、大幅な面積の増大を招くことなく、スタンバイ電流を抑制した半導体集積回路を得ることができることが分かった。しかも、２段の場合のみではなく、１段の場合においても、従来技術に比較して合計のスタンバイ電流を小さくできることが分かった。

ここで、表１に示したのは、リングオシレータを論理回路とし、同一の発振周波数および同程度以下の電源起動時間が得られるようにスイッチおよび駆動回路を構成するトランジスタの寸法を設定した場合である。異なる論理回路を対象とした場合、もしくは、動作周波数および電源起動時間に対して異なる条件を課してスイッチおよび駆動回路を構成するトランジスタの寸法を設定した場合には、異なる比較結果が得られることも考えられる。しかし、少なくとも特定の論理回路を対象とした場合には、高閾値電圧トランジスタでスイッチを構成した場合に比較して低閾値電圧トランジスタでスイッチを構成した場合の方が、スタンバイ電流およびレイアウト面積のいずれにおいても優れていることが分かった。

さらに、表１から、１個の低閾値電圧トランジスタでスイッチを構成した１段の場合に比較して、２個の低閾値電圧トランジスタを直列に接続してスイッチを構成した２段の場合の方が、論理回路のスタンバイ電流を約１／２に抑制できることが分かる。従って、より大きなスタンバイ電流抑制効果を得るためには、２個もしくはそれ以上の低閾値電圧トランジスタを直列に接続してスイッチを構成し、より大きなスタンバイ電流を抑制効果を得ることが好ましい。特に、異なる種類の論理回路や、もしくは、動作周波数や電源起動時間に求められる特性が異なる場合には、合計のスタンバイ電流に対する論理回路自体のスタンバイ電流の寄与が大きくなることがある。そのような場合には、２個もしくはそれ以上の低閾値電圧トランジスタを直列に接続してスイッチを構成し、論理回路自体のスタンバイ電流に対して大きな抑制効果を得ることが好ましい。

ここで、表１に示した例において、２段の場合には、１段の場合と同一の電源供給能力が得られるように、１段の場合に比較してゲート幅が約２倍のトランジスタでスイッチを構成した。すなわち、単に同一のトランジスタを２段にして構成したためにスタンバイ電流を１／２にできたのではなく、ゲート幅が大きなトランジスタを用いて構成したにもかかわらず、２段にする（２個の低閾値電圧トランジスタを直列に接続してスイッチを構成する）ことによって、スタンバイ電流を１／２に抑制することができた。従って、大きなスタンバイ電流抑制効果を得ることを重視して、例えば、同一のゲート幅の低閾値電圧トランジスタを２個直列にしてスイッチを構成した場合には、さらに大きなスタンバイ電流抑制比を得ることができると考えられる。

また、表1に示した例において、２段の場合には、駆動回路の２段目のインバータは、２個の低閾値電圧ＰＭＯＳトランジスタおよび２個の低閾値電圧ＮＭＯＳトランジスタを直列に接続して構成したものとしている。これによって、駆動回路のスタンバイ電流も、１段の場合に比較して２段の場合の方が、約１／２に抑制することができた。

なお、表１に示した例において、２段の場合には、それぞれのスイッチを、１段の場合の約２倍のゲート幅を有するトランジスタを、２個、直列に接続することによって構成している。しかしながら、このように直列に接続されてスイッチを構成する２個のトランジスタは、その間に分離領域を設けることなくレイアウトすることができる。従って、表１から明らかなように、１段の場合の２倍程度の面積でスイッチを構成するトランジスタをレイアウトすることが可能である。この結果、２段の場合の、論理回路および駆動回路を含めた合計のレイアウト面積は、１段の場合の約１．２倍に増大するのみである。

さらに、このように２個もしくはそれ以上のトランジスタを直列に接続する構成は、低閾値電圧トランジスタでスイッチを構成する場合には限られず、利用することができる。例えば、レイアウト面積の増大が許容される範囲内である場合には、高閾値電圧トランジスタでスイッチを構成した場合においても、２個もしくはそれ以上のトランジスタを直列に接続してスイッチを構成することにより、論理回路のスタンバイ電流に対してより大きな抑制効果を得ることが可能である。

次に、本発明の半導体集積回路の第２の実施形態について説明する。

前述のように、論理回路の種類、もしくは、求められる特性によって、スタンバイ電流に対する論理回路自体の電流の寄与が大きい場合には、２個もしくはそれ以上の低閾値電圧トランジスタを直列に接続してスイッチを構成することが好ましい。しかし、半導体集積回路１０には、さまざまな種類の論理回路が集積される。それらの論理回路は、それぞれ、求められる特性（動作周波数、スタンバイ電流、電源起動時間、等）が異なる。従って、それらの論理回路に低閾値電圧トランジスタで構成したスイッチを設ける場合、全てのスイッチを、同一の個数の低閾値トランジスタによって構成することは必須ではない。それぞれの論理回路毎に求められる特性に応じて、最適の個数の低閾値電圧トランジスタでスイッチを構成することが可能である。

例えば、スイッチが無い場合に比較して、大きな比率でスタンバイ電流を抑制することが必要な論理回路に対しては、２個、もしくはそれ以上の、必要な個数の低閾値電圧トランジスタを直列に接続してスイッチを構成することが好ましい。一方、高い比率でスタンバイ電流を抑制する必要がない論理回路に対しては、１個の低閾値電圧トランジスタでスイッチを構成することにより、レイアウト面積の増大を抑制することが好ましい。また、高い動作周波数や短い電源起動時間が必要な論理回路に対しても、１個の低閾値電圧トランジスタでスイッチを構成することが好ましい。

図３は、本発明の半導体集積回路の第２の実施形態の一例を模式的に示す回路図である。

図３の半導体集積回路３０には、３種類の論理回路４０，５０，６０が含まれている。論理回路４０は、例えば、高い動作周波数、もしくは、短い電源起動時間を必要とする回路であり、それぞれ１個の低閾値電圧トランジスタＰＬ４１，ＮＬ４１で構成されたスイッチ４４，４６を介して、動作電圧が供給されている。論理回路５０は、大きなスタンバイ電流抑制比を必要とする回路であり、それぞれ２個の低閾値電圧トランジスタＰＬ５１，ＰＬ５２およびＮＬ５１，ＮＬ５２を直列に接続して構成されたスイッチ５４，５６を介して、動作電圧が供給されている。論理回路６０は、さらに大きなスタンバイ電流抑制比を必要とする回路であり、それぞれ３個の低閾値電圧トランジスタＰＬ６１，ＰＬ６２，ＰＬ６３およびＮＬ６１，ＮＬ６２，ＮＬ６３を直列に接続して構成されたスイッチ６４，６６を介して、動作電圧が供給されている。

このように、半導体集積回路３０に集積される複数の論理回路毎に求められる特性に合わせて、適切な個数の低閾値電圧トランジスタで構成したスイッチを介して動作電圧を供給することができる。これにより、動作周波数、スタンバイ電流、電源起動時間、レイアウト面積、等の各種の特性においてバランスのとれた、全体として優れた特性を有する半導体集積回路を実現することができる。

図４は、本発明の半導体集積回路の設計方法の実施形態の一例を示すフロー図である。図３に示されたような、複数の論理回路が集積された半導体集積回路は、例えば、図４に示すフローに従って設計することができる。

最初に、スイッチを設けていない複数の論理回路含まれたネットリスト７０を読み込む。次に、ネットリスト７０に含まれる複数の論理回路から、スイッチを付加する必要がある論理回路（複数）を抽出する（Ｓ２０１）。そして、抽出された論理回路のそれぞれについて、ネットリストに記載された特性を考慮して、スイッチを構成する低閾値電圧トランジスタの個数を設定する（Ｓ２０２）。そして、スイッチの付加を行う（Ｓ２０３）。この時、やはりネットリストに記載された、それぞれの論理回路の動作電流や、要求される電源起動時間等を考慮して、スイッチを構成するトランジスタの寸法や、駆動回路を構成するトランジスタの寸法を設定する。

そして、Ｓ２０１〜Ｓ２０３の処理を、抽出された論理回路の全てについて行ったならば（Ｓ２０４）、スイッチ付加後の論理回路が含まれたネットリスト７２を出力する。

以上、本発明の実施形態について詳細に説明した。本発明が上記の具体例には限定されず、さまざまな変形、改良が可能であることは言うまでもない。

例えば、上記の実施形態では、第１および第２のスイッチの両方を設けて、高電位動作電圧と低電位動作電圧との両方をスイッチを介して論理回路に供給した例を示した。しかし、第１のスイッチと第２のスイッチとの一方のみを設けて、高電位動作電圧と低電位動作電圧の内の、対応する方のみをスイッチを介して供給することも可能である。また、スタンバイ状態における電源電流をさらに抑制するため、スイッチを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに、高電位電源電圧ＶＤＤよりもさらに高い電圧、および、低電位電源電圧ＶＳＳよりもさらに低い電圧を印加することも可能である。

本発明の半導体集積回路の第１の実施形態の一例を示す回路図である。 図１における駆動回路の実施形態の一例を示す回路図である。 本発明の半導体集積回路の第２の実施形態の一例を模式的に示す回路図である。 本発明の半導体集積回路の設計方法の実施形態の一例を示すフロー図である。 従来の半導体集積回路の一例を示す回路図である。

符号の説明

１０，３０，１００ 半導体集積回路
２０，４０，５０，６０，２００ 論理回路
２４，４４，５４，６４，１２４ 第１のスイッチ
２６，４６，５６，６６，１２６ 第２のスイッチ
２５，２７，１２５，１２７ 駆動回路

Claims (8)

1. 少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する論理回路と、
   複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの、少なくとも一方を有することを特徴とする半導体集積回路。
2. 複数個の第３のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＰＭＯＳトランジスタと、複数個の第３のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＮＭＯＳトランジスタとによって構成されたインバータを、前記少なくとも一方のスイッチを駆動する駆動回路の最終段として備えたことを特徴とする請求項１記載の半導体集積回路。
3. 前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが同一の形成条件で形成されたものであり、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが同一の形成条件で形成されたものであることを特徴とする請求項１または２に記載の半導体集積回路。
4. それぞれが、少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する複数の論理回路を有するとともに、
   前記複数の論理回路のそれぞれに対応して、１個の第２のＰＭＯＳトランジスタからなるか、もしくは、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、１個の第２のＮＭＯＳトランジスタからなるか、もしくは、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの少なくとも一方が設けられ、
   前記複数の論理回路の少なくとも一部に対応して設けられた前記第１もしくは第２のスイッチが、複数個の前記第２のＰＭＯＳトランジスタもしくは複数個の前記第２のＮＭＯＳトランジスタからなることを特徴とする半導体集積回路。
5. 複数個の第３のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＰＭＯＳトランジスタと、複数個の第３のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続された直列接続ＮＭＯＳトランジスタとによって構成されたインバータを、前記少なくとも一部に対応して設けられた前記第１もしくは第２のスイッチを駆動する駆動回路の最終段として備えたことを特徴とする請求項４記載の半導体集積回路。
6. 前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが同一の形成条件で形成されたものであり、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが同一の形成条件で形成されたものであることを特徴とする請求項４または５に記載の半導体集積回路。
7. それぞれが、少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する複数の論理回路を有するとともに、前記複数の論理回路のそれぞれに対応して、１個の第２のＰＭＯＳトランジスタからなるか、もしくは、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、１個の第２のＮＭＯＳトランジスタからなるか、もしくは、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において対応する前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの少なくとも一方が設けられた半導体集積回路を設計する方法であって、
   前記それぞれの論理回路に求められる特性に応じて、対応する前記第１もしくは第２のスイッチを構成する前記第２のＰＭＯＳトランジスタもしくは前記第２のＮＭＯＳトランジスタの個数を設定することを特徴とする半導体集積回路の設計方法。
8. 前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが同一の形成条件で形成されたものであり、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが同一の形成条件で形成されたものであることを特徴とする請求項７記載の半導体集積回路の設計方法。

Images