CN102998982B - 电源控制电路、包括其的半导体器件 - Google Patents

电源控制电路、包括其的半导体器件 Download PDF

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Abstract

一种电源控制电路连接在电源电压与逻辑电路之间以切换供应给逻辑电路的电源。该电源控制电路包括：多个第一电源选通单元（PGC），其并行接收外部模式改变信号；至少一个第二PGC，其与一个第一PGC连接；至少一个第三PGC，其与该至少一个第二PGC连接；以及至少一个第四PGC，其与该至少一个第三PGC连接。第二电源选通单元、第三PGC、和/或第四PGC可以包括多个电源选通单元。第二、第三、和第四多个PGC的至少之一具有串联连接的电源选通单元。第一到第四PGC的每一个切换响应于模式改变信号而切换供应的电源。

Description

电源控制电路、包括其的半导体器件
对相关申请的交叉引用
本申请要求2011年9月16日提交的韩国专利申请No.10-2011-0093638的优先权，通过引用将其公开整体合并于此。
技术领域
本发明构思的实施例涉及驱动电路的方法，更具体地，涉及用于在从睡眠模式到活跃模式的转变中减小切换时间和确保可测试性的电源控制电路、包括其的半导体器件、以及驱动其的方法。
背景技术
电源控制电路（也称为电源切换电路）被广泛用于集成电路设计以减小功耗。电源控制电路在睡眠模式下通过切断供应给逻辑电路的电源来减小漏电流。
然而，在从睡眠模式到活跃模式的转变中，电源控制电路需要向将被再次激活的块供电。此时，电流快速改变，导致系统中不必要的噪声。噪声反过来影响电路，引发系统故障。
发明内容
根据本发明构思的一些实施例，提供一种电源控制电路，其连接在电源电压与逻辑电路之间，用于切换供应给逻辑电路的电源。该电源控制电路包括：多个第一电源选通单元，其被配置为并行接收外部模式改变信号；至少一个第二电源选通单元，其与第一电源选通单元当中的一个第一电源选通单元连接；多个第三电源选通单元，其与该至少一个第二电源选通单元串联连接；以及多个第四电源选通单元，其与在第三电源选通单元的串联连接的末端的第三电源选通单元并联连接。
该电源控制电路可以进一步包括缓冲器，其连接在第二电源选通单元与第三电源选通单元之间，用于延迟模式改变信号的发送。
该电源控制电路可以进一步包括连接在第三电源选通单元之间的缓冲器、和连接在第三电源选通单元与第四电源选通单元之间的缓冲器，用于延迟模式改变信号的发送。
当提供多个第二电源选通单元时，可以将第三电源选通单元划分为分别与第二电源选通单元串联连接的组。
该电源控制电路可以进一步包括测试逻辑，其被配置为与第四电源选通单元连接，以接收各个第四电源选通单元的输出信号，并且对输出信号执行操作。
该测试电路可以包括逻辑运算器，其被配置为对第四电源选通单元的输出信号执行XOR操作。
该电源控制电路可以进一步包括电压感测电路，其连接在该一个第一电源选通单元与第二电源选通单元之间，用于基于预定参考值控制该一个第一电源选通单元与第二电源选通单元之间的连接。
第二到第四电源选通单元的数目可以大于为电源控制电路的操作设置的预定值。
第一电源选通单元的数目可以小于通过将电源控制电路的最大容许电流除以在第一电源选通单元中流动的最大电流所获得的值。
根据本发明构思的其他实施例，提供一种半导体器件，包括：逻辑电路；以及电源控制电路，其连接在电源电压与逻辑电路之间，用于切换供应给逻辑电路的电源。
根据本发明构思的其他实施例，提供一种电源控制电路，其连接在电源电压与逻辑电路之间，用于切换供应给逻辑电路的电源。该电源控制电路包括：多个第一电源选通单元，其被配置为并行接收外部模式改变信号；多个第二电源选通单元，其与第一电源选通单元当中的一个第一电源选通单元串联连接；至少一个第三电源选通单元，其连接到来自第二电源选通单元之间的第一节点的分支；以及至少一个第四电源选通单元，其与第三电源选通单元串联连接。
第三和第四电源选通单元可以与在第二电源选通单元的串联连接中跟随第一节点之后的第二电源选通单元并联连接。第一到第四电源选通单元的每一个可以响应于模式改变信号切换供应的电源。
根据本发明构思的其他实施例，提供一种电源控制电路，其连接在电源电压与逻辑电路之间，用于切换供应给逻辑电路的电源。该电源控制电路可以包括：多个第一电源选通单元，其被配置为并行接收外部模式改变信号；至少一个第二电源选通单元，其与该多个第一电源选通单元的一个第一电源选通单元连接；至少一个第三电源选通单元，其与该至少一个第二电源选通单元连接；以及至少一个第四电源选通单元，其与该至少一个第三电源选通单元连接。该至少一个第二电源选通单元可以包括多个第二电源选通单元、该至少一个第三电源选通单元可以包括多个第三电源选通单元、和/或该至少一个第四电源选通单元可以包括多个第四电源选通单元。第二、第三、和第四多个的至少之一具有串联连接的电源选通单元。第一到第四电源选通单元的每一个响应于模式改变信号切换供应的电源。
该至少一个第二电源选通单元可以包括第二多个第二电源选通单元，其与该一个第一电源选通单元串联连接。
该至少一个第三电源选通单元可以连接到来自多个第二电源选通单元的相邻第二电源选通单元之间的第一节点的分支。
该至少一个第三电源选通单元可以包括第三多个第三电源选通单元，其与该至少一个第二电源选通单元串联连接。
附图说明
通过参照附图详细描述示范性实施例，特征对于本领域普通技术人员来说将变得显而易见，其中：
图1A到1C示出根据本发明构思的一些实施例的包括电源控制电路的半导体器件的框图；
图2示出显示根据本发明构思的一些实施例的包括在电源控制电路中的电源选通单元的布置和信号流的图；
图3示出显示根据本发明构思的其他实施例的包括在电源控制电路中的电源选通单元的布置和信号流的图；
图4示出显示根据本发明构思的其他实施例的包括在电源控制电路中的电源选通单元的布置和信号流的图；
图5示出根据本发明构思的一些实施例的电源选通单元的内部电路图；
图6A和6B示出显示根据本发明构思的一些实施例的包括在电源控制电路中的缓冲器的布置的图；
图6C示出根据本发明构思的一些实施例的包括在电源控制电路中的电压感测电路的电路图；
图7A和7B示出根据本发明构思的一些实施例的电源选通单元的示意性框图；
图8示出显示根据本发明构思的一些实施例的当电源控制电路被驱动时电流随时间变化的的曲线图；
图9示出显示根据本发明构思的一些实施例的电源控制电路中的电源选通单元、测试逻辑、以及电源管理单元的连接的框图；
图10示出根据本发明构思的一些实施例的驱动电源控制电路的方法的流程图；
图11示出根据本发明构思的其他实施例的驱动电源控制电路的方法的流程图；
图12示出根据本发明构思的一些实施例的包括图1A中所示的电源控制电路的半导体系统的框图；
图13示出根据本发明构思的其他实施例的包括图1A中所示的电源控制电路的半导体系统的框图；
图14示出根据本发明构思的其他实施例的包括图1A中所示的电源控制电路的半导体系统的框图；以及
图15示出根据本发明构思的其他实施例的包括图1A中所示的电源控制电路的半导体系统的框图。
具体实施方式
现在将参照附图更全面地描述示例实施例，然而，它们可以以不同的形式实现，而不应当被解读为限于这里阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完全的，并且将本发明的范围完全地传达给本领域技术人员。全文中相同的编号指代相同的元件。
不难理解，当元件被称为被“连接”或“耦接”到其他元件时，它可以直接连接或耦接到其他元件，或者可以有中间元件。反之，当元件被称为“直接连接”或“直接耦接”到其他元件时，不存在中间元件。如这里所使用，术语“和/或”包括一个或多个相关联所列表条目的任何和所有组合，并且可以被缩写为“/”。
不难理解，虽然这里可以使用术语第一、第二等来描述各种元件，这些元件不应当受这些术语限制。这些术语仅仅用于将一个元件与另一个区分开。例如，第一信号可以被称为第二信号，而且，类似地，可以将第二信号称为第一信号而不背离本公开的教导。
这里使用的术语仅仅是为了描述特定实施例，并不意图限制本发明。如这里所使用，单数形式“一”、“一个”和“该”意图同样包括复数形式，除非上下文明确表示否定。进一步可以理解，术语“包括”和/或“包括”当在本说明书中使用时，规定所述特征、区域、整数、步骤、操作、元件、和/或组件的存在，但是不排除存在或增加一个或多个其他特征、区域、整数、步骤、操作、元件、组件、和/或其群组。
除非另外定义，所有这里使用的术语具有与本发明所属领域普通技术人员通常理解相同的含义。进一步可以理解，诸如那些在常用辞典中定义的术语应当被解释为具有与它们在相关领域和/或本申请的上下文中的含义相一致的含义，而不被解释为理想化或过分形式的意义，除非这里被明确地如此定义。
图1A到1C示出根据本发明构思的一些实施例的包括电源控制电路的半导体器件的框图。具体地，图1A示出包括单个电源控制电路10a的半导体器件100。图1B示出包括单个电源控制电路10b的半导体器件100′。图1C示出包括多个电源控制电路10a和10a'的半导体器件100″。
参照图1A，半导体器件100包括逻辑电路40、电源控制电路10a、和电源管理单元（PMU）50。电源控制电路10a可以包括包含多个电源选通单元（PGC）的电源选通块20a、以及测试逻辑30。包括在电源选通块20a中的每个PGC可以包括至少一个电源选通晶体管。电源选通晶体管可以是N型金属氧化半导体（NMOS）晶体管或P型金属氧化半导体（PMOS）晶体管。
具体地，当PGC被布置在电源电压Vdd与逻辑电路40之间时，PGC可以包括PMOS晶体管。当PGC被布置在地电压与逻辑电路40之间时，PGC可以包括NMOS晶体管。
将至少一个PMOS晶体管的第一端子连接到第一电源电压Vdd，并且将其第二端子连接到第一虚拟电源电压Vddm。此时，虚拟电源电压是被施加到逻辑电路40的电源电压。可以将PMOS晶体管的栅极串联连接到邻近晶体管的栅极。
PGC可以根据包括在PGC中的至少一个晶体管的导通情况供应或者切断到逻辑电路40的第一电源电压Vdd。换句话说，PGC可以被包括在电源选通电路20a中以起电流开关的作用。当逻辑电路40处于活跃模式时，接通PGC以连接第一电源电压Vdd和第一虚拟电源电压Vddm，并且供应电流给逻辑电路40。当逻辑电路40处于睡眠模式时，断开PGC以隔离第一电源电压Vdd和第一虚拟电源电压Vddm。
活跃模式可以被称为工作模式，睡眠模式可以被称为待机模式。
当在从睡眠模式到活跃模式的转变中过多的电流被供应给逻辑电路40时，噪声会影响外围块，干扰它们的操作。当半导体器件100不使用逻辑电路40以减小功耗时，PGC不供应第一电源电压Vdd给逻辑电路40。
将从PGC输出的信号发送给测试逻辑30。测试逻辑30可以基于该信号执行操作。测试逻辑30可以包括XOR运算器。该情况下，当该信号由于阻塞故障被切断时，从测试逻辑30输出的逻辑值可以是1。
然而，当有太多信号输入到测试逻辑30时，制造测试逻辑30会很昂贵。因此，可以考虑测试逻辑30的制造成本和复杂度来确定被输入到测试逻辑30的信号数。
PMU 50可以发送模式改变信号S_IN给电源控制电路10a。模式改变信号S_IN是命令从睡眠模式转变到活跃模式、或者从活跃模式转变到睡眠模式的信号，并且可以是电源选通使能信号。模式改变信号S_IN可以被发送给电源选通块20a中的PGC。响应于模式改变信号S_IN，可以接通或切断PGC的电流开关。
测试逻辑30对从最后一个PGC接收的信号执行操作并且将信号S_OUT输出给PMU50。PMU 50将信号S_IN与信号S_OUT进行比较并且确定哪个PGC已经具有阻塞故障。
逻辑电路40连接在第一虚拟电源电压Vddm与第二电源电压Vss之间，并且执行预定逻辑操作。
参照图1B，半导体器件100'包括逻辑电路40'、电源控制电路10b、和PMU 50。图1B中所示的结构与图1A中所示的结构类似，因而将描述它们之间的差别以避免重复。
参照图1B，将电源控制电路10b放置在图1A中所示的电源控制电路10a的对面。换句话说，图1A中所示的电源控制电路10a连接在第一电源电压Vdd与第一虚拟电源电压Vddm之间，而图1B中所示的电源控制电路10b连接在第二虚拟电源供应电源Vssm与第二电源电压Vss之间。第二电源电压Vss可以是地电压。
电源选通块20a可以包括多个PGC，每个可以包括至少一个电源选通晶体管。此时，电源选通晶体管可以由NMOS晶体管实现。将至少一个NMOS晶体管的第一端子连接到第二电源电压Vss，并且将其第二端子连接到第二虚拟电源电压Vssm。
PGC可以根据包括在PGC中的至少一个晶体管的导电状况供应或者切断给逻辑电路40'的第二电源电压Vss。逻辑电路40'连接在第一电源电压Vdd与第二虚拟电源电压Vssm之间并且执行预定操作。
在其他实施例中，可以提供图1A和1B中所示的电源控制电路10a和10b二者用于逻辑电路40和40'。换句话说，逻辑电路40、40'可以连接在第一虚拟电源电压Vddm与第二虚拟电源电压Vssm之间。
参照图1C，半导体器件100″包括多个电源控制电路10a和10a'、多个逻辑电路40和40'、以及PMU 50。电源控制电路10a和10a'可以具有相同结构。然而，本发明构思不限于仅提供两个电源控制电路10a和10a'的当前实施例。
为了简单清晰起见，下面提供的进一步详细描述中将仅参照电源控制电路10a。然而不难理解，以下适用于图1A到1C所示的任何配置。
图2和3是示出根据本发明构思的不同的实施例的包括在电源控制电路中的PGC的布置和信号流的图。参照图2，电源控制电路可以包括多个PGC。PGC可以彼此串联或并联连接。
具体地，多个PGC可以包括：多个第一PGC 210，并行接收模式改变信号S_IN；至少一个第二PGC 220，与第一PGC 210之一连接；多个第三PGC 230，与第二PGC 220的至少之一串联连接；以及多个第四PGC 240，与第三PGC 230的最后一个连接，以基于模式改变信号S_IN输出多个输出信号。
第一PGC 210同时接收模式改变信号S_IN。因此，包括在第一PGC 210中的电流开关被同时接通或切断。例如，在从睡眠模式到活跃模式的转变中，电流开关被同时接通，以便第一PGC 210同时供应电流给逻辑电路40。
常规地，PGC彼此串联连接，以使得电流开关被顺序接通。因此，从睡眠模式转变到活跃模式要花很长时间。
然而，根据本发明构思的当前实施例，PGC并行接收模式改变信号S_IN并且同时供应电流，从而减少了进行模式转变所花的时间。可以调整并联连接的第一PGC 210的数目，以使得在模式转变中产生的唤醒电流的幅度可以被适当地维持。
具体地，当“I”表示包括在每个PGC中的电流开关的饱和电流且“W”表示唤醒电流时，第一PGC 210的数目小于等于W/I。唤醒电流W可以是电源控制电路10a的最大容许电流，饱和电流I可以是在第一PGC 210中流动的最大电流。因此，第一PGC 210的数目小于等于通过将电源控制电路10a的最大容许电流除以在第一PGC 210中流动的最大电流所获得的值。
第一PGC 210的仅仅一个与第二PGC 220连接。这是因为测试所有PGC是低效的。测试逻辑30对到第一PGC 210的仅仅一个的连接执行操作。没有与第二PGC 220连接的第一PGC 210负责供应电流给逻辑电路40。
当同时接通的第一PGC 210的数目减少时，唤醒电流减少。因此，即使当没有与第二PGC 220连接的第一PGC中出现问题时，唤醒电流的限制被确保。
第二PGC 220与第一PGC 210当中的第一PGC 210'连接，并且经由第一PGC 210'接收模式改变信号S_IN。响应于模式改变信号S_IN，包括在第二PGC 220中的电流开关被接通或断开。
第三PGC 230与第二PGC 220串联连接。
第四PGC 240与布置在彼此串联连接的第三PGC 230组的末端的第三PGC 230'连接。第四PGC 240经由第一PGC 210'、第二PGC 220、和第三PGC 230接收模式改变信号S_IN。第四PGC 240基于接收的模式改变信号S_IN分别输出多个输出信号。
第四PGC 240可以被彼此并联连接。
图3中所示的电源控制电路类似于图2中所示的电路，因而将描述其差异。图2中所示的电源控制电路中只有一个第二PGC 220，而图3中所示的电源控制电路中包括多个第二PGC 320。
换句话说，图3示出提供多个第二PGC 320的情形。第二PGC 320″可以与多个第一PGC 310当中的第一PGC 310'连接，并且从第一PGC 310′同时接收信号。像包括在第一PGC310中的电流开关一样，包括在第二PGC320'中的电流开关可以被同时接通或切断。例如，当第二PGC 320被同时接通时，相对大量的电流可以通过所述电流开关被同时供应给逻辑电路40。
第三PGC 330可以与第二PGC 320当中的至少一个第二PGC 320'或320″串联连接。当提供多个第二PGC 320时，多个第三PGC 330组分别与多个第二PGC 320串联连接。因此，第三PGC 330可以被划分为分别与第二PGC 320'或320″连接的多个第三PGC组330'或330″。在图3中所示的实施例中，提供两个第二PGC320'和320″，因此，第三PGC 330被划分为两个组330'和330″。然而，可以提供与第三PGC组的数目相对应的超过两个第二PGC 320。
第四PGC 340与布置在第三PGC组330'或330″末端的第三PGC 330连接，其中，多个第三PGC 330彼此串联连接。第四PGC 340接收经由第一PGC 310’、第二PGC 320'或320″、以及组330'或330″中的第三PGC 330发送的模式改变信号S_IN。多个第四PGC 340基于模式改变信号S_IN分别输出多个输出信号。
第四PGC 340可以与第三PGC并联连接。如图3中所示，当提供多个第二PGC 320时，布置在末端的第三PGC 330的数目（即，PGC组330'、330″的数目）与第二PGC 320的数目相同。
在图3中所示的实施例中，提供两个第二PGC 320'和320″，并且将第三PGC 330划分为两个组330'和330″。因此，与第四PGC的任何之一相连的第三PGC 330的数目与第二PGC320的数目相同。
当提供多个第二PGC 320时，第四PGC 340分别与布置在末端的多个第三PGC 330之一连接。该情况下，与一个第三PGC 330连接的多个第四PGC 340可以与第三PGC 330并联连接。
换句话说，与布置在一个组330'中的第三PGC当中的末端的一个第三PGC连接的第四PGC 340'可以彼此并联连接。与布置在另一个组330″中的第三PGC当中的末端的另一个第三PGC连接的第四PGC 340″可以彼此并联连接。
将从第四PGC 340'或340″发出的信号发送给测试逻辑30。测试逻辑30可以对该信号执行操作并且输出结果数值。
可以根据用于在活跃模式下维持电路的适当操作所需的电流开关的最小数目来确定除了第一PGC 210、310以外的所有PGC的数目。
除了第一PGC 210或310以外的所有PGC的数目（即，第二PGC 220、320、第三PGC230、330、以及第四PGC 240、340的数目的总和）可以大于为电源控制电路10a设置的预定值。
具体地，当“B”表示除了第一PGC 310以外的所有PGC的数目且“C”表示用于电源控制电路10a的适当操作所需的电流开关的最小数目时，B+1大于C。根据当前实施例，由于第一PGC 210或310之一被用于发送模式改变信号，1被添加到B。换句话说，只有与第二PGC220或第二PGC 320连接的多个第一PGC 210'或310'被增加到B。在本发明构思中，为B+1个PGC确保测试性，其对于测试在活跃模式下所需的测试电流开关是足够的。
图2和3中所示的PGC的连接只是示例。例如，可以进一步提供分别与第四PGC 240串联连接的多个PGC，并且测试逻辑30可以对从这些PGC接收的模式改变信号S_IN执行操作。
第二PGC 220或320可以与多个第一PGC 210或310连接，而不是仅与一个第一PGC210'或310'连接。该情况下，第三PGC 230可以与第二PGC220、320的每一个串联连接，然后与适当数量的第四PGC 240、340连接。
可以根据实现测试逻辑30的可能性和成本以及测试逻辑30的最大容许电流来确定彼此并联连接的第四PGC 240、340的数目。
可以将缓冲器或电压感测电路布置在PGC之间，这将在后面描述。
图4示出根据本发明构思的另一个实施例的包括在电源控制电路10a中的PGC的布置和信号流的图。电源控制电路10a可以包括使用串联和并联连接的组合彼此连接的多个PGC。
具体地，多个PGC可以包括：多个第一PGC 410，并行接收模式改变信号S_IN；多个第二PGC 420，与第一PGC 410之一串联连接；至少一个第三PGC 430，被连接到来自两个邻近第二PGC 420之间的第一节点N1的分支；以及至少一个第四PGC 440，与第三PGC 430串联连接。第三和第四PGC 430和440与彼此串联连接的第二PGC 420当中的跟随第一节点N1之后的第二PGC 420并联连接。
此时，跟随第一节点N1和第四PGC 440之后的第二PGC 420可以基于模式改变信号S_IN输出信号给测试逻辑30。
当提供多个第四PGC 440时，电源控制电路10a还可以包括至少一个第五PGC 450，其连接到来自两个邻近第四PGC 440之间的第二节点N2的分支。
电源控制电路10a可以进一步包括至少一个第六PGC 460，与第五PGC450串联连接。此时，第五和第六PGC 450和460与彼此串联连接的第四PGC440当中的跟随第二节点N2之后的第四PGC 440并联连接。
此时，跟随第一节点N1之后的第二PGC 420、跟随第二节点N2之后的第四PGC 440、以及第六PGC 460可以基于模式改变信号S_IN输出信号给测试逻辑30。
图4中所示的PGC的结构仅仅是示例，本发明构思不限于此。来自一个节点的分支可以被进一步重复。就像PGC通过来自第二PGC 420之间的第一节点N1的分支以及来自第四PGC 440之间的第二节点N2的分支连接一样，来自节点的分支可以继续特定次数。可以考虑在从睡眠模式转变到活跃模式中可能出现的唤醒电流来确定分支的次数。
随着时间流逝，被接通的电流开关数目通过更多的分支而增加，但是可以将唤醒电流调节到最大容许电流之下。这是因为电流量随着电源电压与虚拟电源电压之间的差值减小而减小
可以使用第一PGC 410减小模式转变所花费的时间。另外，可以通过使用级联连接适当地排列PGC增加可测试性。
测试逻辑30可以对PGC的输出信号执行操作并且发送结果值给PMU50。测试逻辑30可以包括XOR寄存器并且执行XOR操作。
当测试逻辑30执行XOR操作并且信号发送在分支点由于阻塞故障被中断时，可以输出逻辑值1。
参照图4，第二PGC 420、第三PGC 430、第四PGC 440、第五PGC 450和第六PGC 460的数量之和大于为电源控制电路10a设置的预定值。换句话说，除了第一PGC 410以外的所有PGC的数目大于该预定值。
可以根据用于维持电源控制电路10a的适当操作所需的电流开关的最小数目来确定预定值。例如，当“B”表示除了第一PGC 410以外在所有PGC中所包括的电流开关的数目且“C”表示用于电源控制电路10a适当操作所需的电流开关的最小数目时，B+1可以大于C。
当1被添加到B时，第一PGC 410之一被增加。换句话说，仅仅与第二PGC 420连接的第一PGC 410的数目被添加到B。在本发明构思中，为B+1个PGC维持可测试性，其对测试在活跃模式中所需的电流开关是足够的。根据当前实施例，由于第一PGC 410之一被用于发送模式改变信号，1被添加到B。换句话说，仅仅与第二PGC 420连接的第一PGC数目被添加到B。
可以调节并联连接的第一PGC的数量以便适当维持在模式转变时产生的唤醒电流的幅度。
具体地，当“I”表示包括在每个PGC中的电流开关的饱和电流且“W”表示唤醒电流时，第一PGC 410的数目小于W/I。换句话说，第一PGC 410的数量小于通过将电源控制电路10a的最大容许电流除以在第一PGC 410中流动的最大电流所获得的值。
电压感测电路的缓冲器可以被布置在PGC之间，将在后面描述。
图5是根据本发明构思的一些实施例的PGC 1~N的内部电路图。
参照图8，PGC 1~N可以包括延迟元件和电源选通晶体管。延迟元件可以通过缓冲器或反相器来实现。电源选通晶体管可以通过PMOS晶体管或NMOS晶体管来实现。
电源选通晶体管起电流开关的作用。换句话说，PGC 1~N的结构不限于当前实施例，并且可以包括起电流开关作用的任何电路。参照图5，电源电压Vdd和虚拟电源电压Vddm可以分别连接到PMOS晶体管的漏极和源极。当模式改变信号S_IN是逻辑低时，可以接通PMOS晶体管，当模式改变信号S_IN是逻辑高时，可以切断PMOS晶体管。
换句话说，当模式改变信号S_IN是0时，电流开关被接通，电流从漏极流到源极。在睡眠模式下接近地电压的虚拟电源电压被电流的流动提升到电源电压Vdd的水平。
将延迟元件连接到PMOS晶体管的输入端，以便PGC 1~N以时间差工作，从而减小在唤醒模式中出现的电压噪声。
图6A到6C是示出根据本发明构思的一些实施例的包括在电源控制电路中的延迟电路60的布置的图。延迟电路60可以在相邻PGC（例如，不同的PGC）之间，或者在串联连接的相同PGC之间。在电源控制电路内部可以提供进一步大量的延迟电路。
至少一个延迟电路60被布置在PGC1~N之间。延迟电路60可以是缓冲器61（见图6B）或电压感测电路62（见图6C）。当虚拟电源电压Vddm缓慢增加时，延迟电路60延迟信号，从而调节电流量。
将缓冲器61布置在PGC 1~N之间以延迟信号发送。当信号发送被延迟时，PGC 1~N的接通/切断时序被调节，从而可以调节电流。
电压感测电路62可以由施密特触发器实现。当虚拟电源电压Vddm未达到特定电平时，即使将虚拟电源电压提供给电压感测电路62，PGC 1~N彼此断开，直到虚拟电源电压达到特定电平为止。换句话说，当虚拟电源电压Vddm比期望的更慢增加时，电压感测电路62延迟电流以防止太多电流流动。
参照图6C，电压感测电路62可以包括多个NMOS晶体管、多个PMOS晶体管、以及两个反相器。当输入给电压感测电路62的信号Vin（对应于虚拟电源电压Vddm）是逻辑“1”时，切断晶体管M2并且接通晶体管M1。结果，将逻辑“1”输入给晶体管M3和M4。因此，在接通晶体管M3的同时切断晶体管M4。结果，将逻辑“0”输入给反相器I1并且将逻辑“1”输出给反相器I2。接收逻辑“1”的反相器I2输出逻辑“0”。因此，输出信号Vout是逻辑“0”，其被输入给OR门。
同时，来自第一PGC 210、310、或410的逻辑“0”也被输入给OR门。
换句话说，仅当虚拟电源电压Vddm高于预定值时，信号Vin具有逻辑“1”的值。仅当电源电压Vdd高于预定值时，电压感测电路62识别逻辑“1”的值并且将信号Vin发送给第二PGC 220、320、或420。这里，假定每个PGC包括PMOS晶体管。
图6C中示出的电压感测电路62是施密特触发器电路的示例，并且可以改变电路的结构。电压感测电路62可以是任何仅当虚拟电源电压Vddm高于预定值时发送信号给PGC的电路。
电压感测电路62或者缓冲器61可以布置在第一PGC 210、310或410与第二PGC220、320或420之间，或者在必要时可以布置在任意PGC之间。
特别地，当电压感测电路62或者缓冲器61被布置在图4中所示的电源控制电路10a中的分支点时，电压感测电路62或者缓冲器61的功能很重要。
换句话说，电源控制电路10a还可以包括缓冲器61或电压感测电路62，各自处于分别在第二PGC 420与第三PGC 430之间和在第四PGC 440与第五PGC 450之间的第一和第二节点N1和N2上。
图7A和7B是根据本发明构思的一些实施例的PGC的示意性框图。参照图7A和7B，可以将电源选通晶体管开关71布置在逻辑电路40与电源电压Vdd之间。电源选通晶体管开关71可以包括至少一个PMOS晶体管。
可以将逻辑电路40布置在电源电压Vdd与预设电压Vss之间。逻辑电路40执行预定逻辑操作。包括在PGC中的电源选通晶体管开关可以在逻辑电路40的活跃模式和睡眠模式之间切换电源电压Vdd的供应。
电源选通晶体管开关71和72根据它们的位置可以包括不同类型的晶体管。具体地，当电源选通晶体管开关71被布置在电源电压Vdd与逻辑电路40之间时，电源选通晶体管开关包括PMOS晶体管。然而，当电源选通晶体管开关72被布置在预设电压Vss与逻辑电路40之间时，电源选通晶体管开关72包括NMOS晶体管。
当逻辑电路40处于活跃模式时，电源选通使能信号S_IN是逻辑低并且PMOS晶体管被接通。结果，将电源电压Vdd施加到逻辑电路40。
图8是示出在图4中所示的电源控制电路的操作期间电流随时间改变的曲线图。参照图8，当响应于模式改变信号S_IN同时接通并行接收外部信号的第一PGC 410时，电流快速流入以达到可允许的电平。
直到时间点t0，虚拟电源电压增加，而虚拟电源电压与电源电压之间的电势差减小，从而减小电流。之后，接通第二PGC 420和第三PGC 430，因而，电流增加，从而增加唤醒电流。
当特定电平的电流流动时，虚拟电源电压与电源电压之间的电势差减小。结果，电流减小。在时间点t1，第三PGC 430被从第二PGC 420之间的第一节点N1分支，而且第四PGC440与第三PGC 430串联连接。在时间点t1之后，接通第三和第四PGC 430和440。结果，电流增加并且总的唤醒电流也增加。
当特定电平的电流流动时，虚拟电源电压与电源电压之间的电势差减小。结果，电流减小。
在时间点t2，第五PGC 450从第四PGC 440之间的第二节点N2被分支，而且第六PGC460与第五PGC 450串联连接。在时间点t2之后，接通第五和第六PGC 450和460。结果，电流增加并且总的唤醒电流也增加。
当特定电平的电流流动时，虚拟电源电压与电源电压之间的电势差减小。结果，电流减小。
在重复以上过程之后的时间点tn，唤醒电流变为0。换句话说，虚拟电源电压与电源电压之间的电势差收敛到0。分支PGC可以被重复直到唤醒电流达到0为止。这里，“n”可以是1或者大于1的自然数。当唤醒电流为0时，噪声被减小。
换句话说，当PGC彼此并联连接时，允许大量的电流在一个时刻流动。因此，可以减小虚拟电源电压与电源电压之间的电势差。因而，在短时间内可以减小在从睡眠模式转变到活跃模式或者从活跃模式转变到睡眠模式时出现的噪声。
图9是示出根据本发明构思的一些实施例的电源控制电路中的PGC 240或340、测试逻辑30、和PMU 50的连接的框图。
参照图9，最后从第四PGC 240或340输出的信号被发送给测试逻辑30。XOR寄存器被示出作为图9中的测试逻辑30的示例。
虽然图9中示出第四PGC 240或340输出信号给测试逻辑30，其仅是示例。随着根据逻辑电路40可以彼此不同连接的PGC之间的关系，可以改变输出信号给测试逻辑的PGC的配置。
测试逻辑30从PGC 240或340接收信号并且对该信号执行操作。
图10是根据本发明构思的一些实施例的驱动电源控制电路的方法的流程图。
参照图，在操作S101中同时接通分别包括在第一PGC 210中的第一选通晶体管。这是因为第一PGC 210同时并行接收模式改变信号S_IN。
此后，在操作S103中第一PGC 210之一发送模式改变信号S_IN给第二PGC 220。在操作S105中第二PGC 220发送模式改变信号S_IN给第三PGC 230。在操作S107中第四PGC240基于从第三PGC 230接收的模式改变信号S_IN输出信号。在操作S109中测试逻辑30对该信号执行操作并且发送操作结果给PMU 50。
该方法中，多个第一PGC 210同时接收模式改变信号S_IN。因而，可以同时接通或断开包括在第一PGC 210中的电流开关。例如，在从睡眠模式到活跃模式的转变中，所述电流开关被同时接通，从而同时允许电流流到逻辑电路40。
常规地，PGC彼此串联连接，以便顺序接通电流开关。因而，从睡眠模式到活跃模式的转变花费很长时间。
然而，根据本发明构思的一些实施例，PGC并行接收模式改变信号S_IN并且同时供应电流，从而减小改变操作模式所花费的时间。可以调节彼此并联连接的第一PGC 210的数目以便适当调节在模式转变中产生的唤醒电流。
具体地，当“I”表示包括在每个PGC中的电流开关的饱和电流且“W”表示唤醒电流时，第一PGC 210的数目小于W/I。换句话说，第一PGC 210的数目小于通过将电源控制电路10a的最大容许电流除以流在第一PGC 210中的最大电流所获得的值。
另外，第一PGC 210的仅仅一个可以与第二PGC 220连接。测试逻辑30提供对仅仅与一个第一PGC 210的连接执行操作的结果就够了。
当同时接通的第一PGC 210的数目减小时，唤醒电流也减小。即使在没有与第二PGC 220连接的第一PGC 210中出现问题，也能够保证唤醒电流的限制。
第二PGC 220与第一PGC 210之一连接并且接收输入给第一PGC 210的模式改变信号S_IN。当模式改变信号S_IN被输入给第二PGC 220时，接通或切断包括在第二PGC 220中的电流开关。
可以提供多个第二PGC 320。第二PGC 320可以与第一PGC 210之一连接并且同时从第一PGC 310接收信号。可以同时接通或切断包括在第二PGC 320中的同时接收信号的电流开关。例如，当同时接通第二PGC 320时，经由所述电流开关同时将电流供应给逻辑电路40。
第三PGC 330可以与第二PGC 320的至少之一串联连接。当提供多个第二PGC 320时，多个第三PGC 330可以与多个第二PGC 320分别串联连接。
第四PGC 340与布置在多个第三PGC 330的串联连接的末端的第三PGC 330连接。第四PGC 340接收经由第一PGC 310、第二PGC 320、和第三PGC 330发送的模式改变信号S_IN。第四PGC 340的每一个基于模式改变信号S_IN输出信号。
该方法还包括基于预定延迟值延迟发送模式改变信号S_IN的操作。
图11是根据本发明构思的其他实施例的驱动电源控制电路的方法的流程图。
参照曲线图，在操作S201中同时接通分别包括在第一PGC 410中的第一电源选通晶体管。这是因为第一PGC 410同时并行接收模式改变信号S_IN。
此后，在操作S203中第一PGC 410之一发送模式改变信号S_IN给第二PGC 420。在操作S205中经由彼此串联连接的至少一个第二PGC 420发送模式改变信号S_IN。在操作S207中将第三PGC 430连接到来自第二PGC420之间的节点的分支。在操作S209中第四PGC440与第三PGC 430串联连接。在操作S211中经由第三和第四PGC 430和440发送模式改变信号S_IN。在操作S213中在多个第二PGC 420的串联连接的末端的第二PGC 420和在多个第四PGC 440的串联连接的末端的第四PGC 440基于模式改变信号S_IN输出信号。将输出信号发送给测试逻辑30。测试逻辑30可以对输出信号执行XOR操作，从而在操作S215中测试PGC的连接。
更进一步，第五PGC 450可以被连接到来自第四PGC 440之间的节点的分支，并且可以与第六PGC 460串联连接。以这种方法，可以多次重复将附加的PGC连接到来自彼此串联连接的PGC之间的节点的分支。
当第五PGC 450被连接到来自第四PGC 440之间的节点的分支时，将在多个第六PGC 460的串联连接的末端的第六PGC 460、在第二PGC 420的串联连接的末端的第二PGC420、以及在第四PGC 440的串联连接的末端的第四PGC 440连接到测试逻辑30。因而，分别在所述串联连接的末端的第二、第四和第六PGC 420、440和460可以基于模式改变信号S_IN输出信号给测试逻辑30。
测试逻辑30可以对输出信号执行XOR操作，从而测试PGC的连接。
根据本发明构思的一些实施例的电源控制电路的方法可以实现为能够使用各种类型计算机执行的程序指令，并且可以被记录在计算机可读介质中。计算机可读介质可以包括程序指令、数据文件、及其单一或组合的数据结构。记录在介质中的程序指令可以专门为本发明构思而设计和配置，或者可以已经被计算机软件领域技术人员所熟知并且可利用。计算机可读介质的示例包括有形、无形介质或设备，例如，诸如硬盘、软盘和磁带的磁介质；诸如CD-ROM和DVD的光介质；诸如光软盘的光磁介质；以及诸如只读存储器（ROM）设备、随机存取存储器（RAM）设备、以及专门被配置存储和执行程序指令的快闪存储设备的硬件设备。程序指令的示例包括被编译器和高级语言代码创建的，能够使用解释器在计算机中被执行的机器代码。所述硬件设备可以实现为被配置根据本发明构思的一些实施例执行操作的至少一个软件块，并且反过来是可能的。
图12是包括图1A中所示的电源控制电路10a的半导体系统500的框图。参照图12，半导体系统500可以被实现为移动电话机、智能电话机、个人数字助理（PDA）、无线通信系统等。
半导体系统500包括存储设备560以及控制存储设备560的操作的存储控制器550。存储控制器550可以根据处理器510的控制来控制存储设备560的数据存取操作，例如，编程操作、擦除操作、或读取操作。可以在编程操作中包括编程验证操作。
可以根据处理器510和存储控制器550的控制通过显示器显示编程在存储设备560中的页面数据。
无线收发器530通过天线发送或接收无线信号。无线收发器530可以将通过天线接收的无线信号转变为能够由处理器510处理的信号。
因此，处理器510可以处理从无线收发器530输出的信号，并且将所处理的信号发送给存储控制器550或者显示器520。存储控制器550可以将由处理器510处理的信号编程到存储设备560。
无线收发器530还可以将从处理器510输出的信号转变为无线信号，并且通过天线将无线信号输出给外部设备。
输入设备540使得能够将用于控制处理器510操作的控制信号和将由处理器510处理的数据输入到半导体系统500。输入设备540可以实现为诸如触摸垫或计算机鼠标的指针设备、小键盘、或键盘。
处理器510可以控制显示器520的操作以显示从存储控制器550输出的数据、从无线收发器530输出的数据、或从输入设备540输出的数据。控制存储设备560的操作的存储控制器550可以实现为处理器的一部分或者单独的芯片。
PMU 50可以发送模式改变信号S_IN给电源控制电路10a。模式改变信号S_IN是用于命令执行从睡眠模式到活跃模式或者从活跃模式到睡眠模式的转变的信号，并且可以是电源选通使能信号。PGC的接通/切断由模式改变信号S_IN来确定。
回来参照图1A，电源控制电路10a可以包括电源选通块20a和测试逻辑30。测试逻辑30对经由PGC发送的信号执行操作。
PMU 50可以将模式改变信号S_IN与从测试逻辑30接收的信号S_OUT进行比较，并且确定哪个PGC已经有了阻塞故障。换句话说，PMU 50可以使用输出信号S_OUT测试PGC的连接。
包括在半导体系统500中的能耗元件可以是包括在逻辑电路40中的元件。因而，可以使用电源控制电路10a来最小化半导体系统500的能耗。
例如，当不使用显示器520时，包括在电源控制电路10a的PGC不提供外部电源电压给显示器520。另外，电源控制电路10a加速从睡眠模式到活跃模式的转变。
图13是根据本发明其他实施例的包括图1A中所示的电源控制电路10a的半导体系统的框图。参照图13，半导体系统600可以被实现为个人计算机（PC）、平板PC、上网本、电子阅读器、个人数字助理（PDA）、便携多媒体播放器（PMP）、MP3播放器、MP4播放器等。
存储系统600包括存储设备560和控制存储设备560的数据处理操作的存储控制器。处理器610可以根据通过输入设备620输入的数据通过显示器630显示存储在存储设备560中的数据。输入设备620可以实现为诸如触摸垫或计算机鼠标的指针设备、小键盘、或键盘。
处理器610可以控制存储系统600的整体操作以及存储控制器550的操作。存储控制器550可以控制存储设备560的操作，其可以实现为处理器610的一部分或者独立的芯片。
PMU 50可以发送模式改变信号S_IN给电源控制电路10a。模式改变信号S_IN是用于命令执行从睡眠模式到活跃模式或者从活跃模式到睡眠模式的转变的信号，并且可以是电源选通使能信号。PGC的接通/切断由模式改变信号S_IN来确定。
回来参照图1A，电源控制电路10a可以包括电源选通块20a和测试逻辑30。测试逻辑30对经由PGC发送的信号执行操作。
PMU 50可以将模式改变信号S_IN与从测试逻辑接收的信号S_OUT进行比较，并且确定哪个PGC已经有了阻塞故障。换句话说，PMU 50可以使用输出信号S_OUT测试PGC的连接。
图14是根据本发明构思的其他实施例的包括图1A中所示的电源控制电路的半导体系统的框图。参照图14，半导体系统700可以被实现为存储卡、智能卡等。存储系统700包括存储设备560、存储控制器550、和卡接口720。
存储控制器550可以控制存储设备560与卡接口720之间的数据交换。卡接口720可以是安全数字（SD）卡接口、多媒体卡（MMC）接口等。
卡接口720可以根据主机的协议接口连接主机和存储控制器550用于数据交换。卡接口720可以支持通用串联总线（USB）协议和芯片间（IC）-USB协议。这里，卡接口720可以表示支持主机所使用协议的硬件、安装在硬件中的软件、或信号传输模式。
当存储系统700与诸如PC、平板PC、数码相机、数字音频播放器、移动电话机、控制台视频游戏硬件、数字机顶盒等主机连接时，主机可以通过卡接口720和存储控制器550执行与存储设备560的数据通信。
PMU 50可以发送模式改变信号S_IN给电源控制电路10a。模式改变信号S_IN是用于命令执行从睡眠模式到活跃模式或者从活跃模式到睡眠模式的转变的信号，并且可以是电源选通使能信号。PGC的接通/切断由模式改变信号S_IN来确定。
回来参照图1A，电源控制电路10a可以包括电源选通块20a和测试逻辑30。测试逻辑30对经由PGC发送的信号执行操作。
PMU 50可以将模式改变信号S_IN与从测试逻辑接收的信号S_OUT进行比较，并且确定哪个PGC已经有了阻塞故障。换句话说，PMU 50可以使用输出信号S_OUT测试PGC的连接。
图15是根据本发明构思的其他实施例的包括图1A中所示的电源控制电路10a的半导体系统的框图。参照图15，半导体系统500可以被实现为图像处理装置，例如，数码相机、配备有数码相机的移动电话机、配备有数码相机的智能电话机、配备有数码相机的平板PC等。
存储系统800包括存储设备560、以及控制存储设备560的诸如编程操作、擦除操作、和读取操作的数据处理操作的存储控制器550。包括在存储系统800中的图像传感器820将光学图像转变为数字信号并且将数字信号输出给处理器810或者存储控制器550。处理器810可以控制将数字信号通过显示器830显示，或者通过存储控制器550存储在存储设备560中。
可以根据处理器810或者存储控制器550的控制通过显示器830显示存储在存储设备560中的数据。存储控制器550可以控制存储设备560的操作，并且可以被实现为处理器810的一部分或者独立的芯片。
PMU 50可以发送模式改变信号S_IN给电源控制电路10a。模式改变信号S_IN是用于命令执行从睡眠模式到活跃模式或者从活跃模式到睡眠模式的转变的信号，并且可以是电源选通使能信号。PGC的接通/切断由模式改变信号S_IN来确定。
回来参照图1A，电源控制电路10a可以包括电源选通块20a和测试逻辑30。测试逻辑30对经由PGC发送的信号执行操作。
PMU 50可以将模式改变信号S_IN与从测试逻辑接收的信号S_OUT进行比较，并且确定哪个PGC已经有了阻塞故障。换句话说，PMU 50可以使用输出信号S_OUT测试PGC的连接。
如上所述，根据本发明构思的一些实施例，通过改变包括在电源控制电路中的PGC的结构而提高可测试性并且使噪声最小化。
另外，将电源控制电路中首先接收输入信号的PGC彼此并联连接，从而减小了模式转变时间。将其他PGC串联和并联连接，以便提高可测试性并且简化测试逻辑的结构。
这里已经公开了示范性实施例，并且虽然使用了特定术语，它们被使用并且被解释为仅仅一般或描述性的意义，而不是为了限制目的。在一些实例中，本申请提交时的本领域普通技术人员显然可知，结合特定实施例所描述的特点、特征和/或元件可以被单独使用，或者与结合其他实施例所描述的特点、特征和/或元件相结合，除非另外具体指示。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变而不脱离如权利要求书所阐述的本发明的精神和范围。

Claims (20)

1.一种连接在电源电压与逻辑电路之间的电源控制电路，该电源控制电路切换供应给逻辑电路的电源，该电源控制电路包括：
多个第一电源选通单元，其被配置为并行接收外部模式改变信号；
至少一个第二电源选通单元，其与该多个第一电源选通单元的一个第一电源选通单元连接；
多个第三电源选通单元，其与该至少一个第二电源选通单元串联连接；以及
多个第四电源选通单元，其与该多个第三电源选通单元的串联连接的末端的第三电源选通单元并联连接，
其中，将模式改变信号经由该一个第一电源选通单元、该至少一个第二电源选通单元以及该多个第三电源选通单元发送到该多个第四电源选通单元，而且
第一到第四电源选通单元的每一个响应于模式改变信号切换供应的电源。
2.如权利要求1所述的电源控制电路，进一步包括缓冲器，其连接在该至少一个第二电源选通单元与该多个第三电源选通单元之间，用于延迟模式改变信号的发送。
3.如权利要求2所述的电源控制电路，进一步包括连接在该多个第三电源选通单元之间的缓冲器、和连接在该多个第三电源选通单元与该多个第四电源选通单元之间的缓冲器，用于延迟模式改变信号的发送。
4.如权利要求1所述的电源控制电路，其中，该至少一个第二电源选通单元包括多个第二电源选通单元，并且其中，将该多个第三电源选通单元划分为分别与该多个第二电源选通单元串联连接的组。
5.如权利要求1所述的电源控制电路，进一步包括测试逻辑，其被配置为与该多个第四电源选通单元连接，用于接收各个第四电源选通单元的输出信号，并且对输出信号执行操作。
6.如权利要求5所述的电源控制电路，其中，测试逻辑包括逻辑运算器，其被配置为对各个第四电源选通单元的输出信号执行XOR操作。
7.如权利要求1所述的电源控制电路，进一步包括电压感测电路，其连接在该一个第一电源选通单元与该至少一个第二电源选通单元之间，用于基于预定参考值控制该一个第一电源选通单元与该至少一个第二电源选通单元之间的连接。
8.如权利要求1所述的电源控制电路，其中，第二到第四电源选通单元的数目大于为电源控制电路的操作设置的预定值。
9.如权利要求1所述的电源控制电路，其中，该多个第一电源选通单元的数目小于通过将电源控制电路的最大容许电流除以在该多个第一电源选通单元中流动的最大电流而获得的值。
10.一种连接在电源电压与逻辑电路之间的电源控制电路，该电源控制电路切换供应给逻辑电路的电源，该电源控制电路包括：
多个第一电源选通单元，其被配置为并行接收外部模式改变信号；
多个第二电源选通单元，其与该多个第一电源选通单元当中的一个第一电源选通单元串联连接；
至少一个第三电源选通单元，其连接到来自该多个第二电源选通单元之间的第一节点的分支；以及
至少一个第四电源选通单元，其与该至少一个第三电源选通单元串联连接，
其中，第三和第四电源选通单元与在该多个第二电源选通单元的串联连接中跟随第一节点之后的第二电源选通单元并联连接，而且
第一到第四电源选通单元的每一个响应于模式改变信号切换供应的电源。
11.如权利要求10所述的电源控制电路，其中，跟随第一节点之后的第二电源选通单元以及该至少一个第四电源选通单元分别基于模式改变信号输出信号。
12.如权利要求10所述的电源控制电路，进一步包括缓冲器，其连接在该多个第一电源选通单元与该多个第二电源选通单元之间，用于延迟模式改变信号的发送。
13.如权利要求12所述的电源控制电路，进一步包括缓冲器，其连接在该多个第二电源选通单元之间、或者该至少一个第三电源选通单元与该至少一个第四电源选通单元之间，用于延迟模式改变信号的发送。
14.如权利要求10所述的电源控制电路，其中，该至少一个第四电源选通单元包括多个第四电源选通单元，并且进一步包括至少一个第五电源选通单元，其连接到来自该多个第四电源选通单元之间的第二节点的分支。
15.如权利要求10所述的电源控制电路，进一步包括测试逻辑，其被配置为与第二和第四电源选通单元连接，用于接收各个第二和第四电源选通单元的输出信号，并且对输出信号执行操作。
16.一种半导体器件，包括如权利要求10所述的电源控制电路。
17.一种连接在电源电压与逻辑电路之间的电源控制电路，该电源控制电路切换供应给逻辑电路的电源，该电源控制电路包括：
多个第一电源选通单元，其被配置并行接收外部模式改变信号；
至少一个第二电源选通单元，其与该多个第一电源选通单元的一个第一电源选通单元连接；
至少一个第三电源选通单元，其与该至少一个第二电源选通单元连接；以及
至少一个第四电源选通单元，其与该至少一个第三电源选通单元连接，
其中，该至少一个第二电源选通单元包括多个第二电源选通单元、该至少一个第三电源选通单元包括多个第三电源选通单元、以及该至少一个第四电源选通单元包括多个第四电源选通单元，
其中，多个第二电源选通单元、多个第三电源选通单元、和多个第四电源选通单元的至少之一具有串联连接的电源选通单元，而且
其中，第一到第四电源选通单元的每一个响应于模式改变信号切换供应的电源。
18.如权利要求17所述的电源控制电路，其中，该至少一个第二电源选通单元包括多个第二电源选通单元，其与该一个第一电源选通单元串联连接。
19.如权利要求18所述的电源控制电路，其中，该至少一个第三电源选通单元连接到来自该多个第二电源选通单元的相邻第二电源选通单元之间的第一节点的分支。
20.如权利要求17所述的电源控制电路，其中，该至少一个第三电源选通单元包括多个第三电源选通单元，其与该至少一个第二电源选通单元串联连接。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140104843A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 슈미트 트리거 회로를 이용하는 파워 게이팅 회로, 반도체 집적 회로 및 시스템
TWI508876B (zh) * 2013-07-31 2015-11-21 Taiwan Secom Co Ltd 具電源管理的車機裝置
KR102081564B1 (ko) * 2013-12-04 2020-02-26 삼성전자 주식회사 파워 게이팅 회로 및 이를 포함하는 전자 시스템
KR20150112148A (ko) 2014-03-27 2015-10-07 삼성전자주식회사 파워 게이팅 회로 및 집적 회로
US9319045B1 (en) * 2014-12-29 2016-04-19 Texas Instruments Incorporated Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip
KR102478114B1 (ko) * 2016-08-05 2022-12-16 에스케이하이닉스 주식회사 전류 차단 회로, 이를 포함하는 반도체 장치 및 이의 동작 방법
CN109032233A (zh) * 2016-08-18 2018-12-18 华为技术有限公司 一种电压产生装置及半导体芯片
CN106951022B (zh) * 2017-05-15 2018-10-30 深圳市莱福德光电有限公司 数字电源控制方法及装置
KR20190061292A (ko) * 2017-11-27 2019-06-05 에스케이하이닉스 주식회사 파워 게이팅 제어 시스템 및 그 제어 방법
KR20190061853A (ko) * 2017-11-28 2019-06-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US10620676B1 (en) 2018-10-11 2020-04-14 Analog Devices Global Unlimited Company Wake-up control circuit for power-gated integrated circuits
KR102577748B1 (ko) * 2018-11-29 2023-09-14 에스케이하이닉스 주식회사 전원 제어 회로 및 이를 이용하는 반도체 장치
KR102630258B1 (ko) * 2021-10-26 2024-01-25 연세대학교 산학협력단 로직 비스트 캡쳐 전력 감소 회로 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355536A (zh) * 2000-11-30 2002-06-26 富士通株式会社 具有多个低功耗模式的半导体存储器件
TW200919960A (en) * 2007-08-13 2009-05-01 Advanced Risc Mach Ltd Power control circuitry and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276932B2 (en) * 2004-08-26 2007-10-02 International Business Machines Corporation Power-gating cell for virtual power rail control
JP4882303B2 (ja) 2005-07-28 2012-02-22 ソニー株式会社 信号処理回路
JP4956025B2 (ja) 2006-03-27 2012-06-20 株式会社東芝 半導体集積回路装置
JP2008042357A (ja) 2006-08-03 2008-02-21 Kawasaki Microelectronics Kk 半導体集積回路およびその設計方法
WO2008114342A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 電源スイッチ回路及び半導体集積回路装置
US7953882B2 (en) * 2007-07-26 2011-05-31 Realnetworks, Inc. Adaptive variable fidelity media distribution system and method
JP5398257B2 (ja) * 2008-12-25 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及びそのスイッチトランジスタの制御方法
US9531194B2 (en) * 2010-04-30 2016-12-27 Cornell University Systems and methods for zero-delay wakeup for power gated asynchronous pipelines
US20130173077A1 (en) * 2011-12-29 2013-07-04 Lsi Corporation Power switch having series-connected switching stages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355536A (zh) * 2000-11-30 2002-06-26 富士通株式会社 具有多个低功耗模式的半导体存储器件
TW200919960A (en) * 2007-08-13 2009-05-01 Advanced Risc Mach Ltd Power control circuitry and method

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