CN101816127B - 包含单个经计时晶体管的顺序电路元件 - Google Patents

包含单个经计时晶体管的顺序电路元件 Download PDF

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Abstract

本发明揭示一种方法，其包含响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一数据路径传播数据。所述方法还包含在第二数据路径的保持电路元件处保持与经由所述第一路径传播的所述数据相关的信息，其中所述第一数据路径包含响应于所述单个经计时晶体管的输出的第一晶体管。所述第一晶体管具有比与所述第二数据路径相关联的第二晶体管高的电流容量。

Description

包含单个经计时晶体管的顺序电路元件
技术领域
本发明大体上涉及包含单个经计时晶体管的顺序电路元件。
背景技术
技术的进步已带来较小且较强大的个人计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)以及寻呼装置，其较小、重量轻且容易由用户携带。更具体来说，例如蜂窝式电话和IP电话等便携式无线电话可经由无线网络传送语音和数据包。此外，许多此类无线电话包含并入于其中的其它类型的装置。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器以及音频文件播放器。而且，此类无线电话可处理可执行指令，包含软件应用程序，例如可用以接入因特网的网页浏览器应用程序。如此，这些无线电话可包含显著的计算能力。
一般来说，用于例如无线电话装置等便携式个人计算装置的数字集成电路利用时钟信号来进行数据处理。时钟信号在其传播通过集成电路时从时钟源的耗散可占集成电路的总体动态功率消耗的大部分。在包含例如触发器电路和锁存器电路等顺序元件的电路中，由顺序元件消耗的时钟功率可部分由在时钟切换时切换的晶体管的电容决定。这些经计时装置可直接连接到主要时钟输入。或者，这些经计时装置可使用从主要时钟输入导出的内部时钟来控制晶体管操作和定时。
一般来说，切换与顺序电路元件相关联的晶体管导致通过对晶体管电容以及与布线互连件相关联的电线电容的充电和放电的功率耗散。因此，需要降低功率消耗的经改进顺序电路元件装置和方法。
发明内容
在特定实施例中，揭示一种方法，其包含响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一路径传播数据。所述顺序电路元件进一步包含耦合到所述第一路径的第二路径。所述方法还包含在所述第二路径的保持电路元件处保持与经由所述第一路径传播的所述数据相关的信息，其中所述第一路径包含响应于所述单个经计时晶体管的输出的第一晶体管。所述第一晶体管具有比与所述第二路径相关联的第二晶体管高的电流容量。
在另一特定说明性实施例中，揭示一种电路装置，其包含时钟总线和多个顺序电路元件。所述顺序电路元件中的每一者具有单个经计时晶体管，其包含耦合到所述时钟总线的控制端子且包含耦合到逻辑电路的至少一个元件的输出端子。所述输出端子处的电压电平响应于经由所述时钟总线接收到时钟信号而在虚拟接地电压电平与浮动电压电平之间切换，以选择性地激活所述逻辑电路以从数据输入向数据输出移动数据。
在再一特定实施例中，揭示一种方法，其包含在顺序电路元件的时钟输入处接收时钟信号。所述时钟输入耦合到经计时晶体管的控制端子。当所述时钟信号为高时，经由具有响应于所述输出端子的第一晶体管的第一数据路径从所述顺序电路元件的数据输入向数据输出传播数据。当所述时钟信号为低时，经由具有耦合到所述第一数据路径的第二晶体管的第二数据路径保持与所述数据输出处的所述数据相关的状态信息。所述经计时晶体管的所述控制端子接收所述时钟信号，且所述经计时晶体管的所述输出响应于接收到时钟信号而将经切换电压供应提供到所述第一晶体管。
在又一特定实施例中，揭示一种电路装置，其包含用于响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一路径传播数据的装置。所述顺序电路元件包含耦合到所述第一路径的第二路径。所述电路装置进一步包含用于在所述第二路径的保持电路元件处保持与经由所述第一路径传播的所述数据相关的信息的装置。所述第一路径包含响应于所述单个经计时晶体管的输出的第一晶体管。所述第一晶体管具有比与所述保持电路元件相关联的第二晶体管高的电流容量。
由包含单个经计时晶体管的顺序电路元件的特定实施例提供的一个特定优点在于减少了功率消耗。在例如具有单个经计时晶体管的锁存器电路等顺序电路元件的特定实施例中，时钟功率消耗可减少到常规锁存器电路的时钟功率消耗的约1/5。
提供的另一特定优点在于用于将时钟信号路由到例如集成电路等电路装置的顺序电路元件的布线互连可简化。举例来说，可通过将电线路由到顺序电路元件的单个经计时晶体管的端子而不是路由到顺序电路元件的每一晶体管来将集成电路的时钟总线连接到每一顺序电路元件的单个经计时晶体管以提供输入时钟。
在审阅整个申请案之后将明了本发明的其它方面、优点和特征，整个申请案包含以下部分：附图说明、具体实施方式以及权利要求书。
附图说明
图1是包含具有单个经计时晶体管的顺序电路元件的系统的特定说明性实施例的框图；
图2是包含具有单个经计时晶体管的顺序电路元件的系统的第二特定说明性实施例的框图；
图3是包含单个经计时晶体管的逻辑锁存器电路装置的特定说明性实施例的示意图；
图4是包含具有相应经计时晶体管的多个锁存器电路装置的电路装置的一部分的部分示意电路图；
图5是操作包含单个经计时晶体管的顺序电路装置的方法的特定说明性实施例的流程图；
图6是操作包含单个经计时晶体管的顺序电路装置的方法的第二特定说明性实施例的流程图；以及
图7是其中可实施图1到6的顺序电路装置和方法的通信装置的框图。
具体实施方式
图1是包含具有单个经计时晶体管110的顺序电路元件102的系统100的特定说明性实施例的框图。顺序电路元件102包含数据输入104、耦合到单个经计时晶体管110的时钟输入106以及数据输出108。数据输入104可选择性地经由第一数据路径112耦合到数据输出108。顺序电路元件102还包含耦合到第一数据路径112的第二数据路径114。顺序电路元件102还包含未经计时数据保持元件116，其适于保持与经由第一数据路径112传播的数据相关的信息。
在特定说明性实施例中，单个经计时晶体管110适于通过将经切换电压提供到至少一个晶体管(例如图3中的晶体管324)来响应于经由时钟输入106接收到时钟信号而选择性地激活第一数据路径112。当所接收的时钟信号为高时，数据输入104处的数据可经由第一数据路径112传播到输出108。另外，此数据经由第二数据路径114提供到未经计时数据保持元件116。当所接收的时钟信号为低时，单个经计时晶体管110可将第一数据路径112减活以防止数据输入104处的数据传播到数据输出108。另外，当所接收的时钟信号为低时，未经计时数据保持元件116保持与先前经由第一数据路径112传播的数据相关的状态信息。未经计时数据保持元件116可操作以控制数据输出108，使得输出108处的数据在时钟输入106处的时钟信号为低时不改变。
在特定说明性实施例中，顺序电路元件102可结合无线通信装置、便携式个人计算装置、另一装置或其任何组合来利用。在特定说明性实施例中，顺序电路元件102可用以建立逻辑锁存器电路、逻辑触发器电路、另一经计时电路或其任何组合。另外，可将时钟信号提供到单个经计时晶体管110，但不提供到顺序电路元件102的其它电路元件。
图2是包含具有单个经计时晶体管214的顺序电路元件202的系统200的第二特定说明性实施例的框图。顺序电路元件202包含数据输入204、耦合到单个经计时晶体管214的时钟输入206以及数据输出208。另外，顺序电路元件202包含耦合到数据输入204的第一晶体管210。第一晶体管210经由控制线216而响应于经计时晶体管214，控制线216可为在虚拟接地电压电平与浮动电压电平之间切换以选择性地激活第一晶体管210的经切换电压线。在特定说明性实施例中，虚拟接地电压电平可为逻辑零电压电平。在另一特定说明性实施例中，浮动电压电平可表示控制线(或输出端子)216处的高阻抗。顺序电路元件202还包含将第一晶体管210耦合到数据输出208的第一数据路径212，且包含耦合到第一数据路径212的第二数据路径218。一般来说，多个晶体管可互连于第一晶体管210与数据输出208之间以提供第一数据路径212。顺序电路元件202还包含数据保持电路元件222，其包含第二晶体管220且耦合到第二数据路径218或作为第二数据路径218的部分。
在特定说明性实施例中，在数据输入204处接收数据。在时钟输入206处接收时钟信号。当在时钟输入206处时钟信号为高时，经计时晶体管214将虚拟接地电压经由控制线216提供到第一晶体管210，其激活第一晶体管210以经由第一数据路径212将数据输入204处的数据传播到数据输出208。另外，数据保持电路元件222经由第二数据路径218接收状态信息。状态信息与经由第一数据路径212传播的数据相关。在特定说明性实施例中，数据保持电路元件222经由第二数据路径218接收的状态信息表示在数据输出208处呈现的数据。举例来说，如果数据输出208处的数据表示逻辑高电压电平，那么存储于数据保持电路元件222处的状态信息也指示逻辑高电压电平。
在特定说明性实施例中，第一数据路径212包含第一晶体管210，其响应于单个经计时晶体管214的输出(即，控制线216)。在特定说明性实施例中，第一晶体管210比与第二路径218相关联的第二晶体管(例如晶体管220)强。明确地说，第一晶体管210比第二晶体管220强，因为第一晶体管210具有比第二晶体管220高的电流容量，从而允许第一晶体管210克服与第二晶体管220的任何竞争以控制经由第一数据路径212的数据流。第一晶体管210可具有比第二晶体管220大的宽度和/或高的电压阈值。举例来说，第一晶体管210可经设计以载运比第二晶体管220多的电流，从而允许第一晶体管210控制经由第一数据路径212的数据流。在特定说明性实施例中，第一晶体管210和第二晶体管220的相对宽度允许电路装置202作为锁存器电路而操作，而不必将时钟信号线连到每一晶体管以控制数据流。在特定说明性实施例中，顺序电路元件202可为逻辑锁存器电路、逻辑触发器电路、经计时电路元件或其任何组合的部分。
在特定说明性非限制性实施例中，保持电路元件222可为耦合到例如第二晶体管220等晶体管的节点。在另一特定说明性实施例中，数据保持电路元件222可包含两个或两个以上晶体管，包含第二晶体管220和反相器(图3所示)，其中所述反相器包含耦合到第一数据路径212的第一端子和耦合到所述两个或两个以上晶体管中的一者的第二端子。数据保持电路元件222可保持来自反相器的输出的状态信息。在另一特定说明性实施例中，顺序电路元件202可包含第二保持电路元件(未图示)，其可耦合到保持电路元件222或第一数据路径212以保持与经由第一数据路径212传播的数据相关的信息。
在特定说明性实施例中，顺序电路元件202在单个经计时晶体管214处但不在第一晶体管210或第二晶体管220处经由时钟输入206接收时钟信号。第一和第二晶体管210和220未经计时(即，第一和第二晶体管210和220不直接接收时钟信号)。通过将时钟信号提供到单个经计时晶体管214但不提供到第一和第二晶体管210和220，顺序电路元件202的总体时钟功率消耗减少，因为具有通过切换耗散功率的栅极电容的晶体管的数目减少。另外，通过将时钟信号提供到单个经计时晶体管214，顺序电路元件(和总体电路装置)的电线迹线路由可简化，因为时钟总线与顺序电路元件202的每一晶体管(例如第一和第二晶体管210和220)之间的布线互连可省略。
在特定说明性实施例中，数据保持电路元件222响应于第一数据路径212和第二数据路径218以保持与经由第一数据路径212传播的数据相关的状态信息。数据输出208处的逻辑值可锁存(保持或存储)于数据保持电路元件222处，而未将时钟信号直接施加于数据保持电路元件222。明确地说，由于第一晶体管210比第二晶体管220强(即，具有较高电流容量)，因此经计时晶体管214可控制第一晶体管210以将数据经由第一数据路径212从数据输入204传播到输出208且对第二晶体管220过度供电，使得数据保持电路元件222接收所传播的数据。第二晶体管220响应于经由第一数据路径212传播的数据，且可操作以有效地保持与所传播数据相关的状态信息。
图3是例如图1和2中说明的顺序电路元件等顺序电路元件的特定说明性实施例的示意图。在图3中，将顺序电路元件展示为逻辑锁存器电路装置300，其包含单个经计时晶体管326。逻辑锁存器电路装置300包含电压供应端子302和304，其分别可为电压供应(VDD)端子302和接地端子304。电路装置300还包含用以接收数据的数据输入306和用以例如从时钟总线接收时钟信号的时钟输入308。
电路装置300包含多个p沟道晶体管310、312、314和316以及多个n沟道晶体管324、326、328、330和332。p沟道晶体管310包含耦合到VDD端子302的第一端子、耦合到数据输入306的第二端子以及耦合到节点342的第三端子。电路装置300还包含n沟道晶体管(N1)324(例如，图2中的第一晶体管210)。n沟道晶体管(N1)324包含耦合到节点342的第一端子、耦合到数据输入306的第二端子以及耦合到节点338的第三端子。单个经计时晶体管326包含耦合到节点338的第一端子、响应于时钟输入308的第二端子以及耦合到接地端子304的第三端子。
p沟道晶体管(p1)312包含耦合到VDD端子302的第一端子、耦合到节点(y)344的第二端子以及耦合到节点(x)342的第三端子。p沟道晶体管314包含耦合到VDD端子302的第一端子、耦合到节点(x)342的第二端子以及耦合到节点(y)344的第三端子。
数据输入306耦合到反相器318的输入，反相器318还包含反相器输出。n沟道晶体管(N2)328包含耦合到节点(y)344的第一端子、耦合到反相器输出的第二端子以及耦合到节点(w)338的第三端子。
p沟道晶体管(p2)316包含耦合到VDD端子302的第一端子、耦合到节点(z)340的第二端子以及耦合到节点(y)344的第三端子。n沟道晶体管330(n3)包含耦合到节点(y)344的第一端子、耦合到节点(z)340的第二端子以及第三端子。n沟道晶体管(n4)332包含耦合到n沟道晶体管(n3)330的第三端子的第一端子、耦合到节点(x)342的第二端子以及耦合到接地端子304的第三端子。反相器320将节点(y)344耦合到数据输出346，且反相器322经由线336将节点(y)344耦合到节点(z)340。
在特定说明性实施例中，电路装置300表示简化的保持锁存器电路，其在由单个经计时晶体管326接收的时钟信号处于逻辑高电平时传播数据(即，透明或至少大体上透明)，且在时钟信号处于逻辑低电平时保持其状态。p沟道晶体管(p1和p2)312和316以及n沟道晶体管(n3和n4)330和332以小写字母标记以指示其与n沟道晶体管(N1和N2)324和328相比相对较弱。在特定说明性实施例中，n沟道晶体管(N1和N2)324和328具有比p沟道晶体管(p1和p2)高的电流容量。在特定说明性实施例中，p沟道晶体管(p1和p2)312和316以及n沟道晶体管(n3和n4)330和332可为相对于n沟道晶体管(N1和N2)324和328的长沟道或高电压阈值晶体管。当在时钟输入308处时钟信号
Figure GPA00001037796800061
为高时，数据输入306处的数据(d)可传播到数据输出346，使得数据输出346处的数据值(q)相对于数据输入306处的数据(d)的值反转。
在特定说明性实施例中，当在时钟输入308处时钟信号
Figure GPA00001037796800062
为高时，单个经计时晶体管326被激活且节点(w)338处的电压电平被下拉到虚拟接地电压电平。节点(w)338处的虚拟接地电压电平通过提供经由经计时晶体管326到接地304的电流路径而激活n沟道晶体管(N1)324。数据输入306处的数据(d)经由大体上在334处指示的第一数据路径而传播。数据(d)在节点(x)342处反转。明确地说，当时钟信号为高时，如果在数据输入306处数据(d)的值为逻辑高电压电平，那么p沟道晶体管310不起作用，n沟道晶体管324起作用，且n沟道晶体管324下拉节点(x)342的电压电平，使得节点(x)342处的电压电平相对于数据输入306处的数据(d)的电压电平反转。如果在数据输入306处数据(d)的值为逻辑低电压电平，那么p沟道晶体管310起作用，其上拉节点(x)342处的电压电平，使得节点(x)342处的电压电平相对于数据输入306处的数据(d)的低电压电平反转。
当时钟输入308处的时钟信号为高时，节点(x)342处的电压电平由n沟道晶体管(N1)324下拉到虚拟接地电压电平(或逻辑零(0)电压电平)。当时钟输入308处的时钟信号为低时，单个经计时晶体管326不起作用，且节点(w)338处的电压电平处于浮动电压电平。当节点(w)338浮动时，n沟道晶体管(N1)324不起作用，因为通过单个经计时晶体管308到接地端子304的电流路径断开。
数据(d)在节点(y)344处再次反转。明确地说，在p沟道晶体管(p2)316的端子处接收节点(x)342处的经反转数据。如果表示节点(x)342处的数据(d)的电压电平为低(即，数据输入306处的数据(d)为高)，那么p沟道晶体管(p2)316起作用。另外，n沟道晶体管(N2)328的栅极处的电压电平由于反相器318而为低(即，断开)。因此，节点(y)344处的电压电平由p沟道晶体管314上拉(即，节点(y)344处的电压电平相对于节点(x)342处的电压电平反转)。如果在节点(x)342处电压电平为高(即，数据输入306处的数据为低)，那么p沟道晶体管314和(p2)316断开。节点(y)344处的电压被拉到低，因为反相器318的输出为高，从而接通n沟道晶体管328。在第二数据路径336处接收节点(y)344处的数据，第二数据路径336将节点(y)344耦合到包含反相器322、节点340、n沟道晶体管(n3)330和p沟道晶体管(p2)316的数据保持元件。
一般来说，p沟道晶体管(p1和p2)312和316以及n沟道晶体管(n3和n4)330和332是相对于n沟道晶体管(N1和N2)324和328的弱晶体管。p沟道晶体管(p1和p2)312和316以及n沟道晶体管(n3)330是弱的，因为其具有比n沟道晶体管(N1和N2)324和328少的电流载运容量。每当数据(d)被反转时，弱p沟道晶体管312和316中的至少一者(有时称为保持器)就暂时引起竞争。然而，电路装置300不依赖于弱p沟道晶体管312和316来上拉定时关键的节点，例如节点(x和y)342和344。当时钟信号
Figure GPA00001037796800081
为低时，单个经计时晶体管326不起作用且节点338(即，单个经计时晶体管326的输出端子)处于浮动电压电平。n沟道晶体管(N1)324断开，且数据输入306处的数据(d)不被传播。反相器322、节点340、p沟道晶体管(p2)316、n沟道晶体管(n3)330以及p沟道晶体管(p1)312操作以保持与经由第一数据路径334传播的数据相关的状态信息。
当节点344处的数据值处于逻辑高电平时，节点(z)340处的逻辑电平由反相器322迫使到达逻辑低电平。弱p沟道晶体管(p2)316由节点(z)344处的低电压电平接通，因此节点344的电压电平维持于逻辑高电平，使得数据输出346处的输出值维持于逻辑低电平。在此特定情形中，节点342处的逻辑值可改变而不影响节点(y)344处的电压电平，因为晶体管(n3)330断开。或者，当节点(y)344处的值处于低电压电平时，节点(z)340处的电压电平处于逻辑高电压电平。p沟道晶体管(p1)312将节点342的电压电平维持于逻辑高电压电平，而不管数据输入306处的数据(d)的值如何，且节点342的逻辑高电压电平激活n沟道晶体管(n4)332，从而接通n沟道晶体管(n3)330。节点(y)344处的电压电平由n沟道晶体管(n3和n4)330和332保持于电压低电平。晶体管312、316、330和332有效地保持电路装置300的状态信息。
在特定实施例中，可能需要设计单个经计时晶体管326及其输出端子以使得其相关联的电容相对于节点(x)342和节点(y)344的电容来说是小的。如果当时钟信号
Figure GPA00001037796800082
为低时数据(d)切换，那么通过n沟道晶体管(N1或N2)324或328(在节点(x)342或节点(y)344与节点338处的虚拟接地之间)的电荷共享可能干扰所锁存数据的状态。如果节点338的电容保持为低，那么可避免或至少减少此类事件。
一般来说，节点338处的电压电平可在虚拟接地与浮动电压电平之间变化。在特定说明性实施例中，节点338处的电压电平可从近似零伏特变化到近似等于电压供应(VDD)与n沟道晶体管(N1)324或n沟道晶体管(N2)328的电压阈值(VT)之间的差的电压电平(即，0V≤V338≤VDD-VT)。一般来说，可通过p沟道晶体管(p1和p2)312和316中的一者或两者将节点338充电到电压电平(VDD-VT)。由于节点338可被有效地保持于两个电压(例如，零或VDD-VT)，因此节点338没有在多个锁存器之间共享。
在特定说明性实施例中，电路装置300可使用65nm半导体制造技术来实施，且可用于移动应用，例如便携式计算装置、移动通信装置、其它装置或其任何组合。在特定说明性实例中，65nm半导体制造技术可允许近似150nm的装置宽度。在特定说明性非限制性实例中，晶体管312、316、330和332以及反相器318和322可实施为150nm宽度的晶体管，且晶体管324和328可实施为具有大于150nm的宽度的晶体管。在特定说明性非限制性实施例中，电路装置300可经设计以保存动态时钟功率，同时满足稳健性约束，例如以范围从0.8到1.2V的电源电压和范围从0到100℃的温度在所有工艺拐点(即，在所有边界情形)下操作的能力。在另一特定说明性实施例中，电路装置300支持脉冲时钟以增强能量效率可为合意的。
一般来说，应理解，电路装置300表示使用单个经计时晶体管326的系统的特定说明性非限制性实例。然而，预期其它实施方案和实施例。举例来说，在替代实施例中，p沟道晶体管310、312、314和316可用n沟道晶体管替代，n沟道晶体管324、326、328、330和332可用p沟道晶体管替代，电源电压端子302可用接地端子替代，且接地端子304可用电源电压端子替代。在此例子中，电路装置300可在时钟为高而不是低时保持状态。另外，电路装置300可在时钟为低而不是高时将数据从输入306传播到输出346。另外，预期利用单个经计时晶体管326的其它电路装置。
图4是包含电路衬底402的电路装置400的一部分的部分示意电路图，电路衬底402可包含多个顺序电路元件，例如分别在图1、2和3中的电路元件102、202和300。电路衬底402可包含多个顺序逻辑电路装置，例如锁存器电路装置406、408、410、412、414、416、418和420，其各自具有相应的经计时晶体管，例如晶体管422和424。另外，电路衬底402可包含时钟总线404。
如图4中所示，时钟总线404可在单个方向上路由，从而减少例如时钟总线404的电容。在此实施例中，例如若干锁存器电路装置406、408、410、412、414、416、418和420的经计时晶体管422和424等经计时晶体管可邻近于时钟总线404而定位。
如图所示，时钟总线404垂直路由，且例如电线426、428、430和432等水平电线对应于图3中的节点338。因此，电线426、428、430和432提供在虚拟接地电压电平与浮动电压电平之间变化的经切换电压。一般来说，由例如电线426、428、430和432等节点载运的虚拟接地电压电平不在锁存器电路装置406、408、410、412、414、416、418和420之间共享，以避免各个锁存器之间的竞争。虽然图4所示的特定布置增加了电线426、428、430和432的相应长度，但时钟总线404比在假如将时钟总线直接路由到锁存器装置406、408、410、412、414、416、418和420中的每一者的情况下短。
从功率观点来看，所得电路400消耗比在假如时钟总线404包含用于每一锁存器电路装置的单独时钟路由的情况下少的功率。举例来说，虚拟接地电线426、428、430和432的切换活动与时钟总线404上的时钟信号的切换活动相比可为低的，因为虚拟接地电线426、428、430和432仅在数据改变时双态切换。另外，虚拟接地电线426、428、430和432与时钟信号相比可具有减少的电压摆动，因为在时钟总线404在零与VDD之间变化同时，电线426、428、430和432在零与VDD-VT伏特之间变化。此外，对例如经计时晶体管422和424等经计时晶体管进行分组也可减少穿过衬底的层的通路的数目。当前的半导体制造技术通常要求每一通路由相当大的金属区域围绕。因此，通路及其相关联金属区域引入了额外的互连电容，所述电容可通过减少通路的数目来减小。此特定特征可基于设计技术而变化。
图5是操作顺序电路装置的方法的特定说明性实施例的流程图。在502处，在顺序电路元件的单个经计时晶体管处接收时钟信号。前进到504，单个经计时晶体管的输出处的电压电平基于时钟信号而在虚拟接地电压电平与第二电压电平(例如浮动电压电平，例如VDD-VT)之间切换。移动到506，响应于单个经计时晶体管的输出而经由顺序电路元件的第一数据路径传播数据。顺序电路元件包含耦合到第一数据路径的第二数据路径。继续进行到508，在第二数据路径的保持电路元件处保持与经由第一数据路径传播的数据相关的信息。方法在510处终止。
一般来说，相对于图5描述的方法可针对顺序电路装置的时钟输入处的数据的多个样本执行，且可使用例如图1到4所示的电路装置等电路装置来实施。
图6是操作顺序电路装置的方法的第二特定说明性实施例的流程图。在602处，在顺序电路元件的时钟输入处接收时钟信号。时钟输入耦合到经计时晶体管的控制端子，所述经计时晶体管包含输出端子，所述输出端子响应于接收到时钟信号而将经切换电压供应提供到第一数据路径中的第一晶体管。经切换电压电平可在当时钟信号处于逻辑高电平时输出端子处的虚拟接地电压电平与当时钟信号处于逻辑低电平时输出端子处的浮动电压电平(例如，VDD-VT)之间切换。
如果在604处时钟信号为高，那么方法前进到606，且经由具有响应于经计时晶体管的输出端子的第一晶体管的第一数据路径从顺序电路元件的数据输入向顺序电路元件的数据输出传播数据。在特定说明性实施例中，第一数据路径可包含多个晶体管，其中所述多个晶体管中的至少两个晶体管耦合到输出端子。返回到604，如果时钟信号为低，那么方法前进到608，且经由耦合到第一数据路径的第二数据路径的数据保持元件保持与数据输出处的数据相关的状态信息。方法前进到610，且方法通过返回到604评估时钟信号而重复。
一般来说，相对于图6描述的方法可针对例如图1到4所示的电路装置等顺序电路装置的时钟输入处的数据的多个样本执行。
图7是大体上指定为700的其可实施图1到6的顺序电路装置和方法的便携式通信装置的框图。便携式通信装置700包含芯片上系统722，其包含处理器，例如数字信号处理器710。数字信号处理器710包含至少一个具有顺序电路元件的装置，所述顺序电路元件具有单个经计时晶体管711，如相对于图1到6所述。顺序电路元件可为逻辑锁存器电路、逻辑触发器电路、另一逻辑电路或其任何组合。
图7还展示耦合到数字信号处理器710和显示器728的显示器控制器726。此外，输入装置730耦合到数字信号处理器710。另外，存储器732耦合到数字信号处理器710。编码器/解码器(编解码器)734也可耦合到数字信号处理器710。扬声器736和麦克风738可耦合到编解码器734。
图7还指示无线控制器740可耦合到数字信号处理器710和无线天线742。在特定实施例中，电源744耦合到芯片上系统722。此外，在特定实施例中，如图7中说明，显示器728、输入装置730、扬声器736、麦克风738、无线天线742以及电源744在芯片上系统722的外部。然而，每一者均耦合到芯片上系统722的组件。
在特定说明性实施例中，具有单个经计时晶体管711的顺序电路元件可用以增强便携式通信装置700的总体性能。明确地说，具有单个经计时晶体管711的顺序电路元件可降低装置700的总体时钟功率消耗，进而延长电池寿命、改进总体功率效率且增强装置700的性能。
应理解，虽然具有单个经计时晶体管711的顺序电路元件仅被展示于数字信号处理器710内，但具有单个经计时晶体管711的顺序电路元件可提供于其它组件中，包含显示器控制器726、无线控制器740、编解码器734或包含顺序逻辑的任何其它组件，例如逻辑锁存器电路、逻辑触发器电路、其它经计时电路或其任何组合。
所属领域的技术人员将进一步了解，结合本文所揭示的实施例来描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此互换性，上文已大体上在功能性方面描述了各种说明性组件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是软件取决于特定应用及强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为导致脱离本发明的范围。
结合本文所揭示的实施例来描述的方法或算法的步骤可直接以硬件、由处理器执行的软件模块或两者的组合来体现。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供对所揭示实施例的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易了解对这些实施例的各种修改，且在不脱离本发明精神或范围的情况下，本文界定的一般原理可应用于其它实施例。因此，本发明既定不限于本文所示的实施例，而是应被赋予与所附权利要求书界定的原理和新颖特征一致的最广范围。

Claims (15)

1.一种用于操作电路的方法，其包括：
响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一数据路径选择性地传播数据，其中当所述时钟信号为高时，传播所述数据，并且当所述时钟信号为低时，不传播所述数据且阻挡所述第一数据路径，其中所述第一数据路径包含第一晶体管，所述第一晶体管响应于所述单个经计时晶体管的输出；以及
当所述时钟信号为低时，在耦合到所述第一数据路径的第二数据路径的保持电路元件处保持与经由所述第一数据路径传播的所述数据相关的信息，其中所述保持电路元件包括至少两个晶体管以及反相器，其中所述反相器包含耦合到所述第一数据路径的第一端子，其中所述反相器的输出并未直接耦合到第一数据路径；以及
其中所述第一晶体管具有比与所述第二数据路径相关联的所述两个晶体管中的每一者高的电流容量，以允许所述第一晶体管克服与所述保持电路元件的所述两个晶体管的任何竞争。
2.根据权利要求1所述的方法，其中所述顺序电路元件包括逻辑锁存器电路的一部分。
3.根据权利要求1所述的方法，其中所述顺序电路元件包括逻辑触发器电路的一部分。
4.根据权利要求1所述的方法，其中所述保持电路元件包括耦合到一个第二晶体管的节点。
5.根据权利要求1所述的方法，其中所述保持电路元件包括反相器的输出。
6.根据权利要求1所述的方法，其中所述顺序电路元件在所述单个经计时晶体管处但不在所述第一晶体管接收所述时钟信号，且不在与所述第二数据路径相关联的两个晶体管处接收所述时钟信号。
7.根据权利要求1所述的方法，其进一步包括响应于接收到所述时钟信号而在所述单个经计时晶体管的所述输出处提供虚拟接地电压，其中所述虚拟接地电压激活所述第一晶体管。
8.根据权利要求1所述的方法，其进一步包括当所述时钟信号为高时经由所述第一数据路径将所述数据从数据输入提供到数据输出。
9.根据权利要求1所述的方法，其中在不将来自时钟的时钟信号施加于所述保持电路元件的情况下在所述保持电路元件处锁存所述数据的逻辑值。
10.根据权利要求1所述的方法，其中所述第一数据路径和所述第二数据路径包含多个弱晶体管，且其中所述第一数据路径包含耦合到所述单个经计时晶体管的至少一个强晶体管，其中所述至少一个强晶体管具有比所述多个弱晶体管中的每一者高的电流容量。
11.根据权利要求1所述的方法，其进一步包括：
在所述单个经计时晶体管处接收所述时钟信号；以及
响应于接收到所述时钟信号而在虚拟接地电压电平与第二电压电平之间切换所述单个经计时晶体管的所述输出处的电压电平。
12.根据权利要求1所述的方法，其中与所述第二数据路径相关联的所述两个晶体管包括长沟道或高电压阈值装置。
13.一种电路装置，其包括：
用于响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一数据路径选择性地传播数据的装置，其中当所述时钟信号为高时，传播所述数据，并且当所述时钟信号为低时，不传播所述数据且阻挡所述第一数据路径，其中所述第一数据路径包含第一晶体管，所述第一晶体管响应于所述单个经计时晶体管的输出；以及
用于当所述时钟信号为低时，在耦合到所述第一数据路径的第二数据路径的保持电路元件处保持与经由所述第一数据路径传播的所述数据相关的信息的装置，其中所述保持电路元件包括至少两个晶体管以及反相器，其中所述反相器包含耦合到所述第一数据路径的第一端子，其中所述反相器的输出并未直接耦合到第一数据路径；
其中所述第一晶体管具有比与所述第二数据路径相关联的两个晶体管中的每一者高的电流容量，以允许所述第一晶体管克服与所述保持电路元件的所述两个晶体管的任何竞争。
14.根据权利要求13所述的装置，其中所述单个经计时晶体管的控制端子包含用以接收所述时钟信号的输入，且其中所述单个经计时晶体管的所述输出包含用以将经切换电压供应提供到所述第一晶体管的输出。
15.根据权利要求14所述的装置，其中所述用于传播数据的装置响应于所述经切换电压供应，且其中所述经切换电压供应在所述时钟信号为高时包括虚拟接地电压且在所述时钟信号为低时包括浮动电压电平。
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