KR20000031892A - 반도체 장치의 입력 버퍼 - Google Patents

반도체 장치의 입력 버퍼 Download PDF

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KR20000031892A
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Abstract

본 발명의 제 1 실시예에 따른 입력 버퍼는 입력 패드, 검출 회로, 전달 회로, 인버터 및 출력 단자를 포함한다. 상기 입력 패드는 외부로부터의 입력 신호를 받아들인다. 상기 검출 회로는 전원 전압이 인가될 때, 상기 전원 전압의 전압 레벨을 검출한 결과로써, 상기 전원 전압을 따라 상승하며, 상기 전원 전압의 소정의 전압 레벨이 될 때, 소정의 전압 레벨로 천이되는 검출 신호를 출력한다. 상기 전달 회로는 상기 검출 신호에 응답해서 상기 전원 전압이 소정의 전압 레벨이 됐을 때, 상기 전원 전압으로부터의 전하들을 상기 인버터로 전달한다. 상기 인버터는 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하여 상기 출력 단자를 통해 내부 회로로 출력한다. 본 발명에 따른 입력 버퍼는 접지 전압 레벨로부터 점차적으로 상승하는 상기 전원 전압이 인가된 후, 상기 전원 전압이 소정의 전압 레벨이 되었을 때까지 상기 검출 회로와 상기 전달 회로를 이용하여 상기 입력 버퍼에서 발생되는 직류 전류 경로를 차단함으로써, 상기 전원 전압이 인가될 때, 발생되는 전류 소모를 방지할 수 있다.

Description

반도체 장치의 입력 버퍼(INPUT BUFFER OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 전원 인가시 발생되는 전류 소모를 줄인 입력 버퍼(input buffer)에 관한 것이다.
최근에 들어, 반도체 메모리 장치를 사용하는 휴대폰(cellular phone), 노트북 컴퓨터(notebook computer) 등의 기기들은 점차적으로 소형화되고 그리고 저전력화되는 추세이다. 상기 휴대폰이나 상기 노트북 등의 휴대용 기기들은 전원(POWER)으로 배터리(battery)를 사용한다. 그런데, 상기 배터리의 사용 시간은 상기 휴대용 기기들의 전력 소비량에 따라서 결정된다. 따라서, 정해진 사용 시간을 가지는 배터리로 상기 휴대용 기기들을 오래 사용하려면, 상기 휴대용 기기들의 동작시 소모되는 전류 량을 줄이는 것이 최상의 방법이라 할 수 있다. 상기 방법 중 하나는 상기 반도체 메모리 장치의 동작 전류 또는 대기 전류를 감소시키는 것이다. 현재까지의 반도체 메모리 장치는 전원이 공급되는 순간에 소모되는 전류를 방지하는 어떠한 방법도 채용되지 않았다.
도 1 및 도 2를 참조하면, 도 1의 종래의 기술에 따른 입력 버퍼는 입력 패드(10)와 출력 단자(30)의 사이에 연결되는 MOS 트랜지스터들(P1, N1)을 포함한다. 상기 PMOS 트랜지스터(P1)는 전원 전압(VCC)과 상기 출력 단자(30)의 사이에 형성되는 전류 통로 및 상기 입력 패드에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(N1)는 상기 출력 단자(30)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 입력 단자에 연결되는 게이트를 가진다.
상기 전원(POWER 또는 VCC)이 인가된 후, 상기 입력 패드(10)는 전 단에 연결된 소정의 디바이스의 출력에 의해 상기 입력 패드(10)가 상기 전원 전압(VCC)과 상기 접지 전압(VSS) 사이의 전압 레벨을 가지는 플로팅 상태(floating state)가 된다. 이때, 상기 입력 패드(10)의 전압 레벨은 상기 입력 버퍼(20)의 상기 MOS 트랜지스터들(P1, N1)이 모두 턴-온(turn-on)되는 전압 레벨이 된다. 이로인해, 상기 MOS 트랜지스터들(P1, N1)의 전류 통로들이 모두 도통되어 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 사이에 직류 전류 경로(direct current pass)가 발생됨으로써, 상기 전원 전압(VCC)으로부터 상기 접지 전압(VSS)으로의 누설 전류(leakage current;I1)가 발생된다.
상기 휴대폰이나 노트북 등의 기기들은 많은 수의 입력 버퍼들을 가지기 때문에, 상기 전원(POWER)이 인가될 때, 상기 입력 버퍼들에서 소모되는 상기 누설 전류의 양은 많아진다. 상기한 바와 같은 많은 누설 전류의 발생은 휴대폰이나 노트북 등의 휴대용 기기들의 배터리 사용 시간 즉, 상기 휴대용 기기들의 실질적인 사용 시간이 줄어드는 문제점이 발생된다.
따라서 본 발명의 목적은 전원이 인가될 때, 발생되는 전류 소모를 줄인 입력 버퍼를 제공하는 것이다.
도 1은 종래의 기술에 따른 입력 버퍼의 회로도;
도 2는 도 1의 입력 버퍼의 동작을 보여주는 파형도;
도 3은 본 발명의 제 1 실시예에 따른 입력 버퍼의 회로도;
도 4는 도 2의 입력 버퍼의 동작을 보여주는 파형도;
도 5는 본 발명의 제 2 실시예에 따른 입력 버퍼의 회로도;
도 6은 도 5의 입력 버퍼의 동작을 보여주는 파형도;
도 7은 본 발명의 제 3 실시예에 따른 입력 버퍼의 회로도 및;
도 8은 도 7의 입력 버퍼의 동작을 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 입력 패드 200 : 검출 회로
300 : 전달 회로/방전 회로/바이어스 회로 400 : 인버터
500 : 출력 단자
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 입력 버퍼는 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와; 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과; 소정의 검출 신호에 응답해서 전원 전압으로부터의 전류를 상기 버퍼링 수단으로 선택적으로 전달하는 전달 회로 및; 상기 전원 전압이 인가된 후, 상기 전원 전압을 따라 상승하고 그리고 상기 전원 전압이 소정의 전압 레벨이 될 때, 소정의 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함한다.
이 실시예에 있어서, 상기 전달 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
본 발명의 다른 특징에 의하면, 입력 버퍼는 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와; 상기 입력 신호를 받아들이는 입력 단자를 가지며, 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과; 소정의 검출 신호에 응답해서 상기 버퍼링 수단의 상기 입력 단자를 소정의 전압 레벨로 방전시키는 방전 회로 및; 상기 전원 전압이 인가된 후, 상기 전원 전압을 따라 상승하고 그리고 상기 전원 전압이 소정의 전압 레벨이 되었을 때, 소정의 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함한다.
이 실시예에 있어서, 상기 방전 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 의하면, 입력 버퍼는 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와; 상기 입력 신호를 받아들이는 입력 단자를 가지며, 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과; 소정의 검출 신호에 응답해서 상기 버퍼링 수단의 상기 입력 단자를 전원 전압 레벨로 챠지시키는 바이어스 회로 및; 상기 전원 전압이 인가된 후, 상기 전원 전압이 소정의 전압 레벨이 되었을 때, 상기 전원 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함한다.
이 실시예에 있어서, 상기 바이어스 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
(작용)
이와 같은 장치에 의해서, 전원이 인가된 후, 소정의 시간 동안 발생되는 누설 전류 경로를 차단함으로써, 입력 패드의 플로팅 상태에 의해 발생되는 전류 소모를 줄일 수 있다.
(제 1 실시예)
이하 본 발명의 제 1 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 신규한 입력 버퍼는 입력 패드(100), 검출 회로(200), 전달 회로(300), 입력 버퍼(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 외부로부터의 입력 신호를 받아들인다. 상기 검출 회로(200)는 전원 전압(POWER 또는 VCC)이 인가될 때, 상기 전원 전압(VCC)의 전압 레벨을 검출한 결과로써, 상기 전원 전압(VCC)을 따라 상승하며, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때, 소정의 전압 레벨로 천이되는 검출 신호(PONF_HL)를 출력한다.
상기 전달 회로(300)는 상기 검출 신호(PONF_HL)에 응답해서 상기 전원 전압(VCC)이 소정의 전압 레벨이 됐을 때, 상기 전원 전압(VCC)에 상응하는 전하들을 상기 인버터(400)로 전달한다. 상기 인버터(400)는 상기 입력 패드(100)로부터의 상기 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 내부 회로로 출력한다. 본 발명에 따른 입력 버퍼는 접지 전압(VSS) 레벨로부터 점차적으로 상승하는 상기 전원 전압(VCC)이 인가된 후, 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때까지 상기 검출 회로(200)와 상기 전달 회로(300)를 이용하여 상기 인버터(400)에서 발생되는 전류 경로를 차단함으로써, 상기 전원 전압(VCC)이 인가될 때, 발생되는 전류 소모를 방지할 수 있다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 입력 버퍼는 입력 패드(100), 검출 회로(200), 전달 회로(300), 인버터(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 전 단의 소정의 디바이스의 출력 단자(도시되지 않음)와 상기 인버터(400)의 입력 단자의 사이에 배치된다. 상기 검출 회로(200)는 전원 전압(VCC;도시되지 않음)에 연결되는 입력 단자와 상기 전달 회로(300)의 PMOS 트랜지스터(310)의 게이트에 연결되는 출력 단자를 가진다. 상기 전달 회로(300)는 PMOS 트랜지스터(310)를 포함한다. 상기 PMOS 트랜지스터(310)는 상기 전원 전압(VCC)과 상기 인버터(400)의 PMOS 트랜지스터(410)의 소오스 사이에 형성되는 전류 통로 및 상기 검출 회로(200)의 출력 단자에 연결되는 게이트를 가진다.
상기 인버터(400)는 MOS 트랜지스터들(410, 420)을 포함한다. 상기 PMOS 트랜지스터(410)는 상기 전달 회로(300)의 상기 PMOS 트랜지스터(310)의 드레인과 상기 NMOS 트랜지스터(420)의 드레인 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(420)는 상기 PMOS 트랜지스터(410)의 드레인과 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 출력 단자(500)는 상기 인버터(400)의 출력 단자와 내부 회로(도시되지 않음)의 입력 단자 사이에 배치된다.
이하 도 3 및 도 4를 참조하여, 본 발명의 제 1 실시예에 따른 입력 버퍼의 동작이 설명된다.
도 3 및 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 상기 입력 버퍼는 상기 검출 회로(200) 및 상기 전달 회로(300)를 가짐으로써, 전원(POWER 또는 VCC)이 인가된 후, 소정의 전압 레벨을 가지는 입력 신호가 입력될 때까지의 소정의 시간 동안 발생되는 누설 전류를 방지할 수 있다. 상기 입력 버퍼로 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로부터 점차적으로 상승되는 상기 전원 전압(VCC)이 인가되면, 상기 입력 패드(100)와 상기 인버터(300)의 접속점인 노드(ND1)는 전 단에 위치된 소정의 디바이스의 출력 단자의 전압 레벨에 의해 도 3과 같이 상기 접지 전압(VSS)과 상기 전원 전압(VCC) 사이의 전압 레벨을 가지는 플로팅 상태가 된다.
상기 노드(ND1)가 상기 플로팅 상태가 되기 시작할 때, 상기 검출 회로(200)는 상기 전원 전압(VCC)의 전압 레벨을 검출한 검출 신호(PONF_HL)를 출력한다. 상기 검출 신호(PONF_HL)는 도 3과 같이 점차적으로 상승되는 상기 전원 전압(VCC)을 따라 상승하고 그리고 상기 전원 전압(VCC)이 소정의 전압 레벨이 되면, 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 천이된다. 상기 전달 회로(300)의 상기 PMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 전원 전압(VCC)으로부터의 상기 전원 전압(VCC)에 상응하는 전하들을 상기 인버터(400)로 전달한다.
예를 들어, 상기 검출 신호(PONF_HL)가 상기 전원 전압(VCC)을 따라 상승할 때, 상기 전달 회로(300)의 상기 PMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 전원 전압(VCC)과 상기 인버터(400)의 사이에 발생되는 전류 경로를 차단한다. 이때, 상기 PMOS 트랜지스터(310)의 전류 통로는 게이트와 드레인에 각각 인가되는 상기 검출 신호(PONF_HL)와 상기 전원 전압(VCC)의 전압 차가 발생되지 않음으로 인해서 차단된다. 이로써, 상기 노드(ND1)의 플로팅 상태로 인해서 발생되던 상기 인버터(400)의 전류 경로는 차단된다.
그리고, 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 상기 검출 신호(PONF_HL)가 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 천이되면, 상기 PMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 전원 전압(VCC)과 상기 인버터(400) 사이에 전류 경로를 형성하여 상기 전원 전압(VCC)으로부터의 전하들을 상기 인버터(400)로 전달한다. 이로써, 상기 인버터(400)는 상기 입력 패드(100)를 통해 입력되는 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 상기 내부 회로로 출력한다.
그리고, 도시되지는 않았지만, 상기 전달 회로(300)는 NMOS 트랜지스터로 구현될 수도 있다. 상기 전달 회로(300)가 상기 NMOS 트랜지스터로 구현되면, 상기 검출 회로(200)로부터의 상기 검출 신호(PONF_HL)는 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로부터 상기 전원 전압(VCC) 레벨로 상승해야 한다. 이로써, 상기 NMOS 트랜지스터는 상기 PMOS 트랜지스터(310)와 같이 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 사이에 발생되는 누설 전류 경로를 차단다. 이로써, 상기 전원 전압(VCC)이 인가될 때, 상기 인버터(400)에 발생되는 누설 전류(I1)의 경로를 차단함으로써, 상기 인버터(400)에서 소모되는 전류 량을 줄일 수 있다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 따른 참조도면 도 5 내지 도 6에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 제 2 실시예에 따른 신규한 입력 버퍼는 입력 패드(100), 검출 회로(200), 방전 회로(300), 입력 버퍼(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 외부로부터의 입력 신호를 받아들인다. 상기 검출 회로(200)는 전원 전압(POWER 또는 VCC)이 인가될 때, 상기 전원 전압(VCC)의 전압 레벨을 검출한 결과로써, 상기 전원 전압(VCC)을 따라 상승하며, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때, 소정의 전압 레벨로 천이되는 검출 신호(PONF_HL)를 출력한다.
상기 방전 회로(300)는 상기 검출 신호(PONF_HL)에 응답해서 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때까지 상기 인버터(400)의 입력 단자의 전압 레벨을 소정의 전압 레벨로 유지시킨다. 상기 인버터(400)는 상기 입력 패드(100)로부터의 상기 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 내부 회로로 출력한다. 본 발명에 따른 입력 버퍼는 접지 전압(VSS) 레벨로부터 점차적으로 상승하는 상기 전원 전압(VCC)이 인가된 후, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때까지 상기 검출 회로(200)와 상기 방전 회로(300)를 이용하여 상기 인버터(400)에서 발생되는 전류 경로를 차단함으로써, 상기 전원 전압(VCC)이 인가될 때, 발생되는 전류 소모를 방지할 수 있다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 5를 참조하면, 본 발명의 제 2 실시예에 따른 입력 버퍼는 입력 패드(100), 검출 회로(200), 방전 회로(300), 인버터(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 전 단의 소정의 디바이스의 출력 단자(도시되지 않음)와 상기 인버터(400)의 입력 단자의 사이에 배치된다. 상기 검출 회로(200)는 전원 전압(VCC;도시되지 않음)에 연결되는 입력 단자와 상기 방전 회로(300)의 PMOS 트랜지스터(310)의 게이트에 연결되는 출력 단자를 가진다. 상기 방전 회로(300)는 NMOS 트랜지스터(310)를 포함한다. 상기 NMOS 트랜지스터(310)는 상기 입력 패드(100)와 상기 인버터(400)의 입력 단자의 접속점에 형성된 노드(ND1)와 접지 전압(VSS) 사이에 형성된 전류 통로 및 상기 검출 회로(200)의 출력 단자에 연결되는 게이트를 가진다.
상기 인버터(400)는 MOS 트랜지스터들(410, 420)을 포함한다. 상기 PMOS 트랜지스터(410)는 상기 방전 회로(300)의 상기 PMOS 트랜지스터(310)의 드레인과 상기 NMOS 트랜지스터(420)의 드레인 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(420)는 상기 PMOS 트랜지스터(410)의 드레인과 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 출력 단자(500)는 상기 인버터(400)의 출력 단자와 내부 회로(도시되지 않음)의 입력 단자 사이에 배치된다.
이하 도 5 및 도 6을 참조하여, 본 발명의 제 2 실시예에 따른 입력 버퍼의 동작이 설명된다.
도 5 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 상기 입력 버퍼는 상기 검출 회로(200) 및 상기 방전 회로(300)를 가짐으로써, 전원(POWER 또는 VCC)이 인가된 후, 소정의 전압 레벨을 가지는 입력 신호가 입력될 때까지의 소정의 시간 동안 발생되는 누설 전류를 방지할 수 있다. 상기 입력 버퍼로 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로부터 점차적으로 상승되는 상기 전원 전압(POWER 또는 VCC)이 인가되면, 상기 입력 패드(100)와 상기 인버터(300)의 접속점인 노드(ND1)는 전 단에 위치된 소정의 디바이스의 출력 단자의 전압 레벨에 의해 도 6과 같이 상기 접지 전압(VSS)과 상기 전원 전압(VCC) 사이의 전압 레벨을 가지는 플로팅 상태가 된다.
상기 노드(ND1)가 상기 플로팅 상태가 되기 시작할 때, 상기 검출 회로(200)는 상기 전원 전압(VCC)의 전압 레벨을 검출한 검출 신호(PONF_HL)를 출력한다. 상기 검출 신호(PONF_HL)는 도 6과 같이 점차적으로 상승되는 상기 전원 전압(VCC)을 따라 상승하고 그리고 상기 전원 전압(VCC)이 소정의 전압 레벨이 되면, 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 천이된다. 상기 방전 회로(300)의 상기 NMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 노드(ND1)에 플로팅 상태로 챠지된 전하들을 상기 접지 전압(VSS)으로 방전한다.
예를 들어, 상기 검출 신호(PONF_HL)가 상기 전원 전압(VCC)을 따라 상승할 때, 상기 방전 회로(300)의 상기 NMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 노드(ND1)의 전압 레벨을 상기 접지 전압(VSS) 레벨로 낮춘다. 이로써, 상기 노드(ND1)의 플로팅 상태로 인해서 발생되던 상기 인버터(400)의 직류 전류 경로는 차단된다.
그리고, 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 상기 검출 신호(PONF_HL)가 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 천이되면, 상기 NMOS 트랜지스터(310)는 상기 검출 신호(PONF_HL)의 제어에 의해 상기 노드(ND1)의 방전 동작 수행을 중단한다. 상기 방전 회로(300)의 방전 동작이 종료된 후, 상기 입력 패드(100)를 통해 상기 입력 신호가 인가되면, 상기 인버터(400)는 상기 입력 패드(100)를 통해 입력되는 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 상기 내부 회로로 출력한다.
그리고, 도시되지는 않았지만, 상기 방전 회로(300)는 PMOS 트랜지스터로 구현될 수도 있다. 상기 방전 회로(300)가 상기 PMOS 트랜지스터로 구현되면, 상기 검출 회로(200)로부터의 상기 검출 신호(PONF_HL)는 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로부터 상기 전원 전압(VCC) 레벨로 상승해야 한다. 이로써, 상기 PMOS 트랜지스터는 상기 NMOS 트랜지스터(310)와 같이 상기 노드(N1)의 전압 레벨을 상기 접지 전압(VSS) 레벨로 낮출 수 있다. 이로써, 상기 전원 전압(VCC)이 인가될 때, 상기 인버터(400)에 발생되는 누설 전류(I1)의 경로를 차단함으로써, 상기 인버터(400)에서 소모되는 전류 량을 줄일 수 있다.
(제 3 실시예)
이하 본 발명의 제 3 실시예에 따른 참조도면 도 7 내지 도 8에 의거하여 상세히 설명한다.
도 7을 참조하면, 본 발명의 제 3 실시예에 따른 신규한 입력 버퍼는 입력 패드(100), 검출 회로(200), 바이어스 회로(300), 입력 버퍼(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 외부로부터의 입력 신호를 받아들인다. 상기 검출 회로(200)는 전원 전압(POWER 또는 VCC)이 인가될 때, 상기 전원 전압(VCC)의 전압 레벨을 검출한 결과로써, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때, 상기 전원 전압(VCC) 레벨로 천이되는 검출 신호(PONF_LH)를 출력한다.
상기 바이어스 회로(300)는 상기 검출 신호(PONF_LH)에 응답해서 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때까지 상기 인버터(400)의 입력 단자의 전압 레벨을 상기 전원 전압(VCC) 레벨로 챠지시킨다. 상기 인버터(400)는 상기 입력 패드(100)로부터의 상기 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 내부 회로로 출력한다. 본 발명에 따른 입력 버퍼는 접지 전압(VSS) 레벨로부터 점차적으로 상승하는 상기 전원 전압(VCC)이 인가된 후, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때까지 상기 검출 회로(200)와 상기 바이어스 회로(300)를 이용하여 상기 인버터(400)에서 발생되는 전류 경로를 차단함으로써, 상기 전원 전압(VCC)이 인가될 때, 발생되는 전류 소모를 방지할 수 있다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 7을 참조하면, 본 발명의 제 3 실시예에 따른 입력 버퍼는 입력 패드(100), 검출 회로(200), 바이어스 회로(300), 인버터(400) 및 출력 단자(500)를 포함한다. 상기 입력 패드(100)는 전 단의 소정의 디바이스의 출력 단자(도시되지 않음)와 상기 인버터(400)의 입력 단자의 사이에 배치된다. 상기 검출 회로(200)는 전원 전압(VCC;도시되지 않음)에 연결되는 입력 단자와 상기 바이어스 회로(300)의 PMOS 트랜지스터(310)의 게이트에 연결되는 출력 단자를 가진다. 상기 바이어스 회로(300)는 PMOS 트랜지스터(310)를 포함한다. 상기 PMOS 트랜지스터(310)는 상기 입력 패드(100)와 상기 인버터(400)의 입력 단자의 접속점에 형성된 노드(ND1)와 상기 전원 전압(VCC) 사이에 형성되는 전류 통로 및 상기 검출 회로(200)의 출력 단자에 연결되는 게이트를 가진다.
상기 인버터(400)는 MOS 트랜지스터들(410, 420)을 포함한다. 상기 PMOS 트랜지스터(410)는 상기 바이어스 회로(300)의 상기 PMOS 트랜지스터(310)의 드레인과 상기 NMOS 트랜지스터(420)의 드레인 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(420)는 상기 PMOS 트랜지스터(410)의 드레인과 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 입력 패드(100)에 연결되는 게이트를 가진다. 상기 출력 단자(500)는 상기 인버터(400)의 출력 단자와 내부 회로(도시되지 않음)의 입력 단자 사이에 배치된다.
이하 도 7 및 도 8을 참조하여, 본 발명의 제 3 실시예에 따른 입력 버퍼의 동작이 설명된다.
도 7 및 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 상기 입력 버퍼는 상기 검출 회로(200) 및 상기 바이어스 회로(300)를 가짐으로써, 전원(POWER 또는 VCC)이 인가된 후, 소정의 전압 레벨을 가지는 입력 신호가 입력될 때까지의 소정의 시간 동안 발생되는 누설 전류를 방지할 수 있다. 상기 입력 버퍼로 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로부터 점차적으로 상승되는 상기 전원 전압(VCC)이 인가되면, 상기 입력 패드(100)와 상기 인버터(300)의 접속점인 노드(ND1)는 전 단에 위치된 소정의 디바이스의 출력 단자의 전압 레벨에 의해 도 8과 같이 상기 접지 전압(VSS)과 상기 전원 전압(VCC) 사이의 전압 레벨을 가지는 플로팅 상태가 된다.
상기 노드(ND1)가 상기 플로팅 상태가 되기 시작할 때, 상기 검출 회로(200)는 상기 전원 전압(VCC)의 전압 레벨을 검출한 검출 신호(PONF_LH)를 출력한다. 상기 검출 신호(PONF_LH)는 도 8과 같이 상기 전원 전압(VCC)이 소정의 전압 레벨을 될 때, 상기 전원 전압(VCC)레벨로 천이된다. 상기 바이어스 회로(300)의 상기 NMOS 트랜지스터(310)는 상기 검출 신호(PONF_LH)의 제어에 의해 상기 노드(ND1)의 전압 레벨을 상기 전원 전압(VCC) 레벨로 챠지시킨다.
예를 들어, 상기 검출 신호(PONF_LH)가 상기 전원 전압(VCC)을 따라 상승할 때, 상기 바이어스 회로(300)의 상기 PMOS 트랜지스터(310)는 상기 검출 신호(PONF_LH)의 제어에 의해 상기 노드(ND1)의 전압 레벨을 상기 접지 전압(VSS) 레벨로 높인다. 이로써, 상기 노드(ND1)의 전압 레벨은 상기 전원 전압(VCC) 레벨로 천이되고 그리고 상기 노드(ND1)의 플로팅 상태로 인해서 발생되던 상기 인버터(400)의 직류 전류 경로는 차단된다.
그리고, 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 상기 검출 신호(PONF_LH)가 소정의 전압 레벨(예를 들어, 전원 전압(VCC) 레벨)로 천이되면, 상기 NMOS 트랜지스터(310)는 상기 검출 신호(PONF_LH)의 제어에 의해 상기 노드(ND1)의 바이어스 동작 수행을 중단한다. 상기 바이어스 회로(300)의 바이어스 동작이 종료된 후, 상기 입력 패드(100)를 통해 상기 입력 신호가 인가되면, 상기 인버터(400)는 상기 입력 패드(100)를 통해 입력되는 입력 신호를 버퍼링하여 상기 출력 단자(500)를 통해 상기 내부 회로로 출력한다.
그리고, 도시되지는 않았지만, 상기 바이어스 회로(300)는 NMOS 트랜지스터로 구현될 수도 있다. 상기 바이어스 회로(300)가 상기 NMOS 트랜지스터로 구현되면, 상기 검출 회로(200)로부터의 상기 검출 신호(PONF_LH)는 상기 전원 전압(VCC)을 따라 상승하고 그리고 상기 전원 전압(VCC)이 소정의 전압 레벨이 되었을 때, 소정의 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 천이돼야 한다. 이로써, 상기 NMOS 트랜지스터는 상기 PMOS 트랜지스터(310)와 같이 상기 노드(N1)의 전압 레벨을 상기 전원 전압(VCC) 레벨로 높일 수 있다. 이로써, 상기 전원 전압(VCC)이 인가될 때, 상기 인버터(400)에 발생되는 누설 전류(I1)의 경로를 차단함으로써, 상기 인버터(400)에서 소모되는 전류 량을 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 전원이 인가된 후, 소정의 시간 동안 발생되는 누설 전류 경로를 차단함으로써, 입력 패드의 플로팅 상태에 의해 발생되는 전류 소모를 줄일 수 있다.

Claims (6)

  1. 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와;
    상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과;
    소정의 검출 신호에 응답해서 전원 전압으로부터의 전류를 상기 버퍼링 수단으로 선택적으로 전달하는 전달 회로 및;
    상기 전원 전압이 인가된 후, 상기 전원 전압을 따라 상승하고 그리고 상기 전원 전압이 소정의 전압 레벨이 될 때, 소정의 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함하는 입력 버퍼.
  2. 제 1항에 있어서,
    상기 전달 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 입력 버퍼.
  3. 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와;
    상기 입력 신호를 받아들이는 입력 단자를 가지며, 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과;
    소정의 검출 신호에 응답해서 상기 버퍼링 수단의 상기 입력 단자를 소정의 전압 레벨로 방전시키는 방전 회로 및;
    상기 전원 전압이 인가된 후, 상기 전원 전압을 따라 상승하고 그리고 상기 전원 전압이 소정의 전압 레벨이 되었을 때, 소정의 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함하는 입력 버퍼.
  4. 제 3항에 있어서,
    상기 방전 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함하는 입력 버퍼.
  5. 외부로부터의 소정의 입력 신호를 받아들이는 입력 패드와;
    상기 입력 신호를 받아들이는 입력 단자를 가지며, 상기 입력 패드로부터의 상기 입력 신호를 버퍼링하는 버퍼링 수단과;
    소정의 검출 신호에 응답해서 상기 버퍼링 수단의 상기 입력 단자를 전원 전압 레벨로 챠지시키는 바이어스 회로 및;
    상기 전원 전압이 인가된 후, 상기 전원 전압이 소정의 전압 레벨이 되었을 때, 상기 전원 전압 레벨로 천이되는 상기 검출 신호를 출력하는 검출 회로를 포함하는 입력 버퍼.
  6. 제 5항에 있어서,
    상기 바이어스 회로는 상기 전원 전압과 상기 버퍼링 수단의 사이에 형성되는 전류 통로 및 상기 검출 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 입력 버퍼.
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