KR20020001456A - 저전압 데이터 출력버퍼 - Google Patents

Abstract

본 발명은 1.5V 이하의 낮은 전압하에서도 안정된 회로 작동을 할 수 있는 저전압 데이터 출력버퍼에 관한 것으로서, 이 회로는 데이터 입력단자에 게이트가 공통 연결되며 전원 전압단자에 순차 연결된 제 1PMOS 및 제 1NMOS를 포함하는 제 1입력단과, 데이터 입력단자에 게이트가 공통 연결되며 접지 단자에 순차 연결된 제 2NMOS 및 제 2PMOS를 포함하는 제 2입력단과, 제 1입력단의 출력에 응답하여 데이터 출력단자에 출력전압을 풀업하는 제 3PMOS, 제 2입력단의 출력에 응답하여 데이터 출력단자에 출력전압을 풀다운하는 제 3NMOS를 포함하는 출력단과, 반전된 데이터 입력신호와 제 1NMOS의 소스 사이에서 출력단의 문턱전압 강하를 보상하기 위한 전압을 충전하는 제 1부트스트랩 커패시터, 반전된 데이터 입력신호에 응답하여 제 1부트스트랩 커패시터의 충전 전압을 제 3PMOS에 인가하는 제 1제어트랜지스터를 포함하는 제 1전압 보상부와, 반전된 데이터 입력신호와 제 2PMOS의 소스 사이에서 출력단의 문턱전압 강하를 보상하기 위한 전압을 충전하는 제 2부트스트랩 커패시터, 반전된 데이터 입력신호에 응답하여 제 2부트스트랩 커패시터의 충전 전압을 제 3NMOS에 인가하는 제 2제어트랜지스터를 포함하는 제 2전압 보상부를 구비한다.

Description

저전압 데이터 출력버퍼{Low voltage data output buffer}

본 발명은 반도체장치의 데이터 출력버퍼에 관한 것으로서, 특히 전원 전압을 1.5V이하로 낮추더라도 안정되게 회로 작동을 하는 저전압 데이터 출력버퍼에 관한 것이다.

반도체 회로의 설계시 칩내의 전원 전압은 소비전력을 낮추기 위해 점차 낮아지고 있는 추세에 있다. 현재 칩내의 일반적인 전원 전압은 3.3V∼5V로서 이는 MOS 트랜지스터의 구동과 안정적인 로직전압 레벨(CMOS 또는 TTL 레벨)을 고려하여 결정된 것이다.

도 1은 종래에 주로 사용된 3.3V∼5V 전압의 데이타 출력버퍼를 나타낸 회로도이다. 도 1에 도시된 바와 같이, 종래 데이터 출력 버퍼는 데이터 입력단자로부터 인가된 신호(Din)와 전원 전압을 공급받아서 이를 논리조합하는 입력단(10)과, 데이터 출력단자에 출력전압(Dout)을 풀업하는 제 8NMOS(MN8)와, 출력전압을 풀다운하는 제 9NMOS(MN9)를 포함하는 출력단(30)과, 상기 출력단(30)의 NMOS들(MN8,MN9)의 턴온을 제어하는 제어부(20)로 구성되어 있다.

여기서, 입력단(10)은 데이터 입력단자로부터 인가된 신호(Din)와 전원 전압을 공급받아서 이를 낸드조합하는 제 1 및 제 2논리게이트(NAND0,NAND1)와, 제 1 및 제 2논리게이트의 출력을 버퍼링하는 인버터쌍(I1,I2)(I4,I5)로 구성되어 있다. 그리고, I3은 제 2논리게이트(NAND1)에 입력되는 데이터 입력을 반전하는 역할을한다.

그리고, 제어부(20)는 I2의 출력을 반전하는 인버터 I6 또는 I8와, I6의 출력이 소스에 인가되는 제 1NMOS(MN1)와, I6의 출력을 인버터 I7에 의해 반전된 신호가 소스에 인가되며 게이트가 제 1NMOS의 게이트와 공통 연결되어 전원 전압을 공급받는 제 2NMOS(MN2)와, 고전압(Vpp)과 상기 NMOS(MN1, MN2)의 드레인이 접속된 노드(n11,n12)사이에 크로스 커플 구조로 접속된 제 1 및 제 2PMOS들(MP1,MP2)과, 상기 n12 노드에 게이트가 연결되며 소스에 고전압이 인가되는 제 3PMOS(MP3)와, I8의 출력을 소정시간 반전시키는 I9∼I11과, I11의 출력이 소스에 연결되며 게이트에 전원 전압이 공급되는 제 4NMOS(MN4)와, 제 4NMOS의 드레인에 게이트가 연결되며 드레인에 I8의 출력이 연결되는 제 3NMOS(MN3)와, 제 3PMOS의 드레인에 소스가 연결되며 제 3NMOS에 드레인이 연결되며 I2의 출력에 게이트가 연결된 제 4PMOS(MP4)와, 제 3NMOS와 제 8NMOS(MN8)의 공통 노드에 드레인이 연결되며 전원 전압에 게이트가 연결된 제 5NMOS(NM5)와, 제 5NMOS(NMO5)의 소스와 접지 사이에 연결되며 I2에 게이트가 연결된 제 6NMOS(MN6)가 구비되어 있으며, I5의 출력에 공통으로 게이트가 연결되며 전원 전압과 접지 사이에 순차 연결되어 제 9NMOS(MN9)의 게이트에 반전된 신호를 출력하는 제 5PMOS(MP5)와 제 7NMOS(MN7)로 구성되어 있다. 여기서, 제 1 내지 제 4PMOS는 기판에 고전압이 인가된다. 그리고, 출력단(30)에 출력 변화를 줄이기 위한 커패시터(C)가 추가 구비되어 있다.

상기와 같이 구성된 데이터 출력버퍼는 데이터 입력신호(Din)가 하이레벨일 경우 데이터 입력단(10)과 제어부(20)를 통해서 출력단(30)의 제 8NMOS는 턴온되고제 9NMOS는 턴오프되어 데이터 출력신호(Dout)가 하이레벨로 되는 반면에, 데이터 입력신호(Din)가 로우레벨일 경우 출력단(30)의 제 8NMOS는 턴오프되고 제 9NMOS는 턴온되어 데이터 출력신호(Dout)이 로우레벨로 된다.

도 2는 도 1에 도시된 종래 데이터 출력버퍼를 1.5V이하(대략 1.2V)인 전압하에서 작동시켰을때의 입/출력 데이터 레벨을 나타낸 그래프이다.

도 2를 참조하면, 종래의 데이터 출력버퍼는 3.3V∼5V 전원으로 설계된 회로 소자들로 구성되어 있기 때문에 전원 전압이 1.2V일 경우 데이터 입력신호(Din)가 정상적으로 입력되더라도 데이터 출력신호(Dout)는 원하는 레벨로 출력되지 않는다. 이것은 전원 전압이 출력버퍼내 트랜지스터의 문턱 전압(약 0.7V)만큼의 전압 강하를 보완하지 못하기 때문에 트랜지스터를 턴온시키지 못하여 나타나는 현상이다.

그러므로, 최근들어 널리 사용되고 있는 휴대용 기기(예컨대, 무선 단말기, 휴대폰 등)의 전원을 소자의 안정적인 동작을 구현하는 전압 범위에서 3.3V보다 더 낮게 약 1.5V이하로 낮출 수 있다면, 소비 전력의 감소측면에서 대단히 유리하므로 제품의 소비 효율을 크게 증대시킬 수 있는 효과가 있다. 하지만, 소비전력을 낮추기 위해서는 MOS 트랜지스터의 크기를 줄여서 전체적인 칩 크기를 작게 설계하는 방법이 바람직하겠지만, 아직까지는 소자 크기를 축소하는 방법은 설계상의 제약과 제조 공정 상의 문제점이 있다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 일반적인 CMOS형 출력버퍼에 부트스트랩(bootstaped) 커패시터를 추가하여 1.5V이하의 전원 전압 하에서도 트랜지스터 문턱 전압 레벨을 확보하여 안정된 작동을 구현하는 저전압 데이터 출력버퍼를 제공하는데 있다.

도 1은 종래에 주로 사용된 3.3V∼5V 전압의 데이타 출력버퍼를 나타낸 회로도,

도 2는 도 1에 도시된 종래 데이터 출력버퍼를 1.5V이하(대략 1.2V)인 전압하에서 작동시켰을때의 입/출력 데이터 레벨을 나타낸 그래프,

도 3은 본 발명에 따른 저전압 데이터 출력버퍼를 나타낸 회로도,

도 4는 도 3에 도시된 본 발명의 데이터 출력버퍼를 1.5V이하(대략 1.2V) 전압하에서 작동시켰을 때 입/출력 데이터 레벨을 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 제 1입력단

102 : 제 2입력단

104 : 제 1전압 보상부

106 : 제 2전압 보상부

108 : 출력단

상기 목적을 달성하기 위하여 본 발명은 데이터 출력버퍼에 있어서, 데이터 입력단자에 게이트가 공통 연결되며 전원 단자에 순차 직렬로 연결된 제 1PMOS 및 제 1NMOS를 포함하는 제 1입력단과, 데이터 입력단자에 게이트가 공통 연결되며 접지 단자에 순차 직렬로 연결된 제 2NMOS 및 제 2PMOS를 포함하는 제 2입력단과, 제 1입력단의 출력에 응답하여 데이터 출력단자에 출력전압을 풀업하는 제 3PMOS와, 제 2입력단의 출력에 응답하여 데이터 출력단자에 출력전압을 풀다운하는 제 3NMOS를 포함하는 출력단과, 데이터 입력단자의 신호를 반전한 신호와 제 1NMOS의 소스 사이에서 출력단의 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 1부트스트랩 커패시터와, 반전된 데이터 입력신호에 응답하여 제 1부트스트랩 커패시터의 충전 전압을 제 3PMOS에 인가하거나 충전 전압을 방전하는 제 1제어트랜지스터를 포함하는 제 1전압 보상부와, 데이터 입력단자의 신호를 반전한 신호와 제 2PMOS의 소스 사이에서 출력단의 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 2부트스트랩 커패시터와, 반전된 데이터 입력신호에 응답하여 제 2부트스트랩 커패시터의 충전 전압을 제 3NMOS에 인가하거나 충전 전압을 방전하는 제 2제어트랜지스터를 포함하는 제 2전압 보상부를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 3은 본 발명에 따른 저전압 데이터 출력버퍼를 나타낸 회로도이다.

도 3을 참조하면, 본 발명의 데이터 출력버퍼의 구성은, 데이터 입력단자에 게이트가 공통 연결되며 전원 단자에 순차 직렬로 연결된 제 1PMOS(MP20) 및 제 1NMOS(MN20)를 포함하는 제 1입력단(100)과, 데이터 입력단자에 게이트가 공통 연결되며 접지 단자에 순차 직렬로 연결된 제 2NMOS(MN21) 및 제 2PMOS(MP21)를 포함하는 제 2입력단(102)과, 제 1입력단(100)의 출력에 응답하여 데이터 출력단자에 출력전압(Dout)을 풀업하는 제 3PMOS(MP23), 제 2입력단(102)의 출력에 응답하여 상기 출력전압(Dout)을 풀다운하는 제 3NMOS(MN23)를 포함하는 출력단(108)과, 데이터 입력단자의 신호를 반전하는 인버터(I20)와, 인버터(I20)의 신호와 제 1NMOS(MN20)의 소스 사이에서 출력단(108) 트랜지스터의 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 1부트스트랩 커패시터(C10), I20의 신호에 응답하여 제 1부트스트랩 커패시터(C10)의 충전 전압을 제 3PMOS(MP23)의 게이트에 인가하거나 상기 충전 전압을 방전하는 제 1제어트랜지스터(MN22)를 포함하는 제 1전압 보상부(104)와, I20의 신호와 제 2PMOS(MP21)의 소스 사이에서 출력단의 트랜지스터 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 2부트스트랩커패시터(C11)와, I20의 신호에 응답하여 제 2부트스트랩 커패시터(C11)의 충전 전압을 제 3NMOS(MN23)의 게이트에 인가하거나 상기 충전 전압을 방전하는 제 2제어트랜지스터(MP22)를 포함하는 제 2전압 보상부(106)으로 구성된다.

여기서, 상기 제 1제어트랜지스터(MN22)는 NMOS이고 제 2제어트랜지스터(MP22)는 PMOS이다. 그리고, 출력단(108)의 커패시터(C12)는 노이즈 방지용이다.

그러면, 상기와 같이 구성된 본 발명의 데이터 출력버퍼는 1.5V 이하의 전원 하에서도 안정된 회로 동작이 가능하다. 즉, 데이터 입력신호(Din)가 로우레벨이면, 제 1입력단(100)의 제 1PMOS(MP20)를 통해 전원 전압이 공급되어 출력단(108)의 제 3PMOS(MP23)을 턴오프시키고 제 1전압 보상부(104)의 제 1제어트랜지스터(MN22)를 턴온시켜 제 1부트스트랩 커패시터(C10)의 충전 경로를 차단한다. 이와 동시에, 인버터 I20를 통해 출력된 하이레벨의 신호에 의해 제 2전압 보상부(106)의 제 2부트스트랩 커패시터(C11)에 전압이 충전되면서, 제 2입력단(102)의 제 2PMOS(MP21)가 턴온된다. 턴온된 제 2NMOS(MN21)에 의해 출력단(108)의 제 3NMOS(MN23)의 게이트에는 약 1.8V의 전압이 인가되어 제 3NMOS(MN23)가 턴온되고, 이에 출력단(108)의 전위를 풀다운시켜 출력전압(Dout)이 로우레벨로 된다. 이때, 제 2부트스트랩 커패시터(C11) 양단에 걸리는 전압은 전하 보존 법칙에 따라 인버터 I20의 전압에 대해 약 ±0.6(V) 차이를 보이게 된다.

그 다음, 데이터 입력신호(Din)가 로우레벨에서 하이레벨로 천이하면, 제 1입력단(100)의 제 1NMOS(MN20)가 턴온되고 제 1부트스트랩 커패시터(C10) 양단의인버터(I20)를 통해 반전된 데이터 입력신호와 제 1NMOS 소스의 전압 차에 의해 전압이 약 -0.6V정도 강하된다. 그 결과, 출력단(108)의 제 3PMOS(MP23)는 게이트 및 소스 사이의 전압 크기가 문턱 전압 이상이 되어 턴온된다. 이에 출력단(108)의 전위가 풀업되어 출력전압(Dout)이 하이레벨로 된다. 이와 동시에, 제 2전압 보상부(106)의 제 2제어트랜지스터(MP22)는 턴오프되어 인버터(I20)를 통해 반전된 데이터 입력신호와 제 2제어트랜지스터(MP22)의 전압 차에 의해 제 2부트스트랩 커패시터(C11)에 충전된 전압이 방전된다. 이때, 제 1부트스트랩 커패시터(C10) 양단에 걸리는 전압 역시 전하 보존 법칙에 따라 인버터 I20의 전압에 대해 약 ±0.6(V) 차이를 보이게 된다.

도 4는 도 3에 도시된 본 발명의 데이터 출력버퍼를 1.5V이하(대략 1.2V) 전압하에서 작동시켰을 때 입/출력 데이터 레벨을 나타낸 그래프이다.

도 4를 참조하면, 본 발명의 데이터 출력버퍼는 전원 전압이 1.2V일 경우 데이터 입력신호(Din)의 레벨에 따라 데이터 출력신호(Dout)도 정상적인 레벨로 출력된다.

그러므로, 본 발명은 1.5V이하에서도 CMOS 트랜지스터의 문턱 전압으로 인한 전압 강하를 보완할 수 있도록 출력단(108)에서 풀업형 제 3PMOS와 풀다운형 제 3NMOS 의 게이팅 신호를 제어하는 회로에 부트스트랩 커패시터 및 이를 제어하는 제어 트랜지스터를 추가함으로써 낮은 전원 전압에서도 충분한 스위칭 스피드로 안정된 회로 작동이 가능하다.

상기한 바와 같이 본 발명의 데이터 출력버퍼는, 3.3∼5V의 전원 전압하에서 설계된 트랜지스터를 그대로 이용할 수 있어 1.5V 전원용으로 트랜지스터의 크기를 축소, 변경해서 설계할 필요가 없다.

그러므로, 본 발명은 3.3∼5V의 전원뿐만 아니라 약 1.5V 이하의 낮은 전압하에서도 안정된 회로 작동을 할 수 있기 때문에 휴대용 기기의 소비 전력을 3.3∼5V에서 약 1.5V로 크게 낮추어 제품의 소비 효율을 크게 증대시킬 수 있는 효과가 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (2)

1. 데이터 출력버퍼에 있어서,

   데이터 입력단자에 게이트가 공통 연결되며 전원 단자에 순차 직렬로 연결된 제 1PMOS 및 제 1NMOS를 포함하는 제 1입력단;

   상기 데이터 입력단자에 게이트가 공통 연결되며 접지 단자에 순차 직렬로 연결된 제 2NMOS 및 제 2PMOS를 포함하는 제 2입력단;

   상기 제 1입력단의 출력에 응답하여 데이터 출력단자에 출력전압을 풀업하는 제 3PMOS와, 상기 제 2입력단의 출력에 응답하여 상기 데이터 출력단자에 출력전압을 풀다운하는 제 3NMOS 및 캐패시터를 포함하는 출력단;

   상기 데이터 입력단자의 신호를 반전한 신호와 제 1NMOS의 소스 사이에서 상기 출력단의 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 1부트스트랩 커패시터와, 상기 반전된 데이터 입력신호에 응답하여 상기 제 1부트스트랩 커패시터의 충전 전압을 제 3PMOS에 인가하거나 상기 충전 전압을 방전하는 제 1제어트랜지스터를 포함하는 제 1전압 보상부; 및

   상기 데이터 입력단자의 신호를 반전한 신호와 제 2PMOS의 소스 사이에서 상기 출력단의 문턱전압 강하를 보상하기 위해 소정 전압을 충전하는 제 2부트스트랩 커패시터와, 상기 반전된 데이터 입력신호에 응답하여 상기 제 2부트스트랩 커패시터의 충전 전압을 제 3NMOS에 인가하거나 상기 충전 전압을 방전하는 제 2제어트랜지스터를 포함하는 제 2전압 보상부를 구비하는 것을 특징으로 하는 저전압 데이터출력버퍼.
2. 제 1항에 있어서, 상기 제 1제어트랜지스터는 NMOS이고 제 2제어트랜지스터는 PMOS인 것을 특징으로 하는 저전압 데이터 출력버퍼.