JP3528413B2 - 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路 - Google Patents

関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳのＬＳＩ
の面積削減、消費電力削減に役立つ、たとえば同期式イ
ネーブル機能付きＤ型フリップフロップ等の関数クロッ
ク（gated clock)信号発生回路およびそれを用いたイネ
ーブル機能付きＤ型フリップフロップおよび記憶回路に
関するものである。
【０００２】
【従来の技術】ＬＳＩの大規模化、複雑化に伴い、１種
類のクロックでは足りず１チップの中で複数のクロック
を使う必要性が高まっている。複数クロックを使う理由
は、一般的には、各ブロックの処理内容そのものが違う
ためであるが、最近の大規模高性能ＬＳＩにおいては、
それに加えて消費電力の増加が大きな問題となってお
り、その対策の一つとして各ブロックの処理に最適な多
数の関数クロックを用いて無駄な動作を削減するためで
ある。
【０００３】以下では、完全に非同期な関係をもつ複数
クロックではなく、元クロックの分周やクロックパルス
選択によって作製され、元クロックと同期した複数のク
ロックを用いる場合について説明する。
【０００４】そのような複数クロックが必要な場合の従
来技術例としては、ゲートによる関数クロック生成方式
と、単相単一クロックおよびイネーブル機能付きＤ型フ
リップフロップを用いて複数クロック使用と等価な動作
をさせるイネーブル機能付きＤ型フリップフロップ利用
方式と、Ｄ型フリップフロップで一旦イネーブル信号を
サンプリングし、そのあとゲートを用いて関数クロック
を生成する関数クロック生成方式の３つの方式がある。
【０００５】まず、ゲートによる関数クロック生成方式
について図２７および図２８を参照しつつ説明する。図
２７はこのゲートによる関数クロック生成方式を採用し
た関数クロック生成回路の構成例を示す回路図であり、
図２８は図２７の各信号のタイミングチャートである。
【０００６】この回路では、Ｄ型フリップフロップＤＦ
Ｆ０１〜ＤＦＦ０ｎ、ＤＦＦ１１〜ＤＦＦ１ｍの出力を
組み合せ論理回路ＬＧＣ１で演算して負論理イネーブル
信号ＸＥＮ１を生成している。この負論理イネーブル信
号ＸＥＮ１をオアゲートＯＲ１に入力し、クロック信号
ＣＫと論理和をとることによりクロックパルスを負論理
イネーブル信号ＸＥＮ１により通過または阻止して関数
クロック（gated clock)ＦＣＫ１を生成している。この
ようにして生成された関数クロックＦＣＫ１を後段のＤ
型フリップフロップＤＦＦ１１、ＤＦＦ２１、ＤＦＦｍ
１等のクロックとして使用している。
【０００７】また、図２８からわかるように、負論理イ
ネーブル信号ＸＥＮ１により元のクロック信号ＣＫのパ
ルスが選択的に通過または阻止されて関数クロックＦＣ
Ｋ１が生成され、その関数クロックＦＣＫ１を入力する
Ｄ型フリップフロップＤＦＦ１１〜ＤＦＦ１ｍを間欠的
に動作させることができる。
【０００８】次に、イネーブル機能付きＤ型フリップフ
ロップ利用方式の例について、図２９および図３０を参
照しながら説明する。図２９はイネーブル機能付きＤ型
フリップフロップの構成例を示す回路図であり、図３０
は図２９の各信号のタイミングチャートである。
【０００９】イネーブル機能付きＤ型フリップフロップ
は通常のＤ型フリップフロップＤＦＦ１の入力端子Ｄの
他にイネーブル端子を持つ。すなわち、イネーブル機能
付きＤ型フリップフロップは、図２９に示すように、Ｄ
型フリップフロップＤＦＦ１のデータ入力端子Ｄの前段
にセレクタＳＥＬ１が配置されている。セレクタＳＥＬ
１は、一方の入力端子がデータ入力信号ＤＩＮの入力ラ
インに接続され、他方の入力端子がイネーブル信号ＥＮ
の入力ラインに接続された２入力アンドゲートＡＮＤ１
と、一方の入力端子がインバータＩＮＶ１を介してイネ
ーブル信号ＥＮの入力ラインに接続され、他方の入力端
子がＤ型フリップフロップＤＦＦ１の出力端子Ｑに接続
された２入力アンドゲートＡＮＤ２と、２入力端子がア
ンドゲートＡＮＤ１，ＡＮＤ２の出力端子に接続され、
出力端子がＤ型フリップフロップＤＦＦ１の入力端子Ｄ
に接続された２入力オアゲートＯＲ２により構成されて
いる。
【００１０】このような構成を有するセレクタＳＥＬ１
において、イネーブル信号ＥＮによりデータ入力信号Ｄ
ＩＮとＤ型フリップフロップＤＦＦ１の出力信号ＤＯＵ
Ｔのどちらかを選択し、その結果をＤ型フリップフロッ
プＤＦＦ１にて、クロック信号ＣＫの立ち上がり時点で
取り込む。具体的には、イネーブル信号ＥＮがローレベ
ルのとき、Ｄ型フリップフロップＤＦＦ１はセレクタＳ
ＥＬ１を通してその時点での自身の出力信号ＤＯＵＴを
取り込むので、結果として以前の値を保持することにな
る。そして、イネーブル信号ＥＮがハイレベルのとき
は、外部からデータ入力信号ＤＩＮを取り込む。すなわ
ち、イネーブル機能付きＤ型フリップフロップＤＦＦ１
は、図３０に示すように、イネーブル信号ＥＮをクロッ
クＣＫの立ち上がり時点でサンプリングし、その値が真
のときのみデータ入力信号ＤＩＮの取り込みを行う。
【００１１】なお、選択されたあるクロック周期におい
てのみＤ型フリップフロップのデータ取り込み動作をさ
せたい場合は、上記で説明したようなイネーブル機能付
きＤ型フリップフロップを用いてたとえば図３１に示す
ように実現することができる。図３１において、ＤＦＦ
０１〜ＤＦＦ０ｎが通常のＤ型フリップフロップ、ＬＧ
Ｃ１が組み合わせ論理回路、ＥＮＤＦＦ１１〜ＥＮＤＦ
Ｆ１ｍがイネーブル機能付きＤ型フリップフロップをそ
れぞれ示している。
【００１２】この方式ではクロック信号は単相単一に統
一され、複数クロックの代わりにイネーブル信号ＥＮ１
がイネーブル機能付きＤ型フリップフロップに配られ
る。この方式の特徴は、複数クロック使用と等価な動作
を単一単相クロックで実現できることで、タイミング検
証、設計の容易さから良く用いられる。
【００１３】また、図３２は従来の同期式イネーブル機
能付きＤ型フリップフロップの他の構成例を示す回路図
であり、図３３はそのタイミングチャートである。この
イネーブル機能付きＤ型フリップフロップは、図２９の
ものとセレクタＳＥＬ２の構成が異なり、その他の構成
および動作については実質的に変わりはない。
【００１４】すなわち、セレクタＳＥＬ２は、イネーブ
ル信号ＥＮを反転するためのインバータＩＮＶ１と、イ
ネーブル信号ＥＮおよびその反転信号に基づき、データ
入力信号ＤＩＮと出力信号ＤＯＵＴから１つを選択して
ノードＳＥＮに伝えるｐチャンネルＭＯＳ（ＰＭＯＳ）
トランジスタＰ１およびｎチャネルＭＯＳ（ＮＭＯＳ）
トランジスタＮ１からなる転送ゲートＴＭ１と、ＰＭＯ
ＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２か
らなる転送ゲートＴＭ２により構成されている。
【００１５】そして、通常のＤ型フリップフロップＤＦ
Ｆ１の入力端子Ｄの前段に、セレクタＳＥＬ２を配置
し、これを用いて外部からのデータ入力信号ＤＩＮとＤ
型フリップフロップＤＦＦ１の出力信号ＤＯＵＴをイネ
ーブル信号ＥＮで選択することで実現している。具体的
には、図３３に示すように、クロック信号ＣＫの立ち上
がり時点でイネーブル信号ＥＮがハイレベルのときのみ
データ入力信号ＤＩＮがＤ型フリップフロップＤＦＦ１
に取り込まれ、出力信号ＤＯＵＴが変化する。クロック
信号ＣＫの立ち上がり時点でイネーブル信号ＥＮがロー
レベルのときは、出力信号ＤＯＵＴは変化しない。しか
し、内部ではこのときもＤ型フリップフロップＤＦＦ１
にクロック信号ＣＫが供給され、出力信号ＤＯＵＴをセ
レクタＳＥＬ２を通して再度取り込みという動作をして
いる。
【００１６】このような同期式イネーブル機能付きＤ型
フリップフロップが実際の大規模なＬＳＩチップ内で使
われる場合、図３４に示すように、同一のイネーブル信
号ＥＮが複数の同期式イネーブル機能付きＤ型フリップ
フロップＤＦＦ１１〜ＤＦＦ１４に供給される。
【００１７】最後に、Ｄ型フリップフロップによる関数
クロック生成方式について、図３５および図３６を参照
しつつ説明する。図３５はこの方式を採用した関数クロ
ック生成回路の構成例を示す回路図であり、図３６はそ
のタイミングチャートである。
【００１８】図３５の回路では、論理回路ＬＧＣ１によ
り生成されたイネーブル信号ＥＮ１をクロック信号ＣＫ
の立ち上がり時点でＤ型フリップフロップＤＦＦＣＫに
よりサンプリングし、その結果の出力信号ＥＮ１Ｄと遅
延用バッファＢＵＦ１、ＢＵＦ２でクロック信号ＣＫを
遅らせた信号ＣＫＤを２入力アンドゲートＡＮＤ３に入
力させて関数クロックＦＣＫ３を生成している。このよ
うにして生成された関数クロックＦＣＫ３を後段のＤ型
フリップフロップＤＦＦ１１、ＤＦＦ１２、〜ＤＦＦ１
ｍ等のクロックとして使用している。なお、バッファＢ
ＵＦ１、ＢＵＦ２はＤ型フリップフロップＤＦＦＣＫの
遅延時間を補償し、アンドゲートＡＮＤ３で誤動作の元
となる関数クロックＦＣＫ３のばたつきが発生するのを
防ぐためのものである。
【００１９】この方式ではイネーブル信号はクロックの
立ち上がり時点でサンプリングしているのでイネーブル
信号生成については設計しやすい。
【００２０】
【発明が解決しようとする課題】しかしながら、ゲート
による関数クロック生成方式では、関数クロック生成の
ための回路やその遅延時間が小さい反面、クロック信号
ＣＫの信号値のローレベル期間中は、関数クロックＦＣ
Ｋ１として不要な箇所でパルスが発生することより誤動
作が起きることを防止するため、信号の負論理イネーブ
ル信号ＸＥＮ１が変化しないように、安定させる必要が
ある。
【００２１】また、ゲートによる関数クロック生成方
式、Ｄ型フリップフロップによる関数クロック生成方式
とも、関数クロック生成用のオアゲートやアンドゲート
のタイミング検証が面倒であった。前述のように、図２
７に示すようなゲートによる関数クロック生成方式で
は、関数クロック生成時にイネーブル信号とクロックパ
ルスのタイミングに充分な注意を払い、誤動作の元とな
る関数クロックに不要な信号のばたつきが起きないよ
う、すべての関数クロック生成について細心の注意を払
う必要がある。図２８に示すように、クロック信号ＣＫ
の負のパルスが出ている間、イネーブル信号ＸＥＮ１が
安定している必要がある。したがって、イネーブル信号
はおおよそクロック周期の半分以下の時間で生成される
必要があり、イネーブル機能付きＤ型フリップフロップ
を使った場合に比べてイネーブル信号生成の最大遅延は
約半分にしなければならない。
【００２２】詳細なタイミング検証をする場合、たとえ
ば図２７のオアゲートＯＲ１、すなわち関数クロックＦ
ＣＫ１の生成に関して見てみると、クロック信号ＣＫを
起点として、Ｄ型フリップフロップＤＦＦ０１〜ＤＦＦ
０ｎと組み合わせ論理回路ＬＧＣ１を経てオアゲートＯ
Ｒ１に至るすべての信号伝搬経路について遅延値を計算
し、その中の最大値と最小値を求め、さらに同じくクロ
ック信号ＣＫからオアゲートＯＲ１に至る信号伝搬遅延
を求める。これらの遅延値から図２８に示すクロック信
号ＣＫの負のパルス区間で負論理イネーブル信号ＸＥＮ
１が安定していることを検証しなければならない。
【００２３】論理シミュレーションで検証する場合は、
多数存在する信号伝搬経路で最小遅延や最大遅延を見る
ためのテストパターン入力を用意することは難しい。ス
タティックなタイミング検証ソフトウエアを使う場合
は、テストパターン入力は不要となるが、図２７のオア
ゲートＯＲ１のゲートの入力信号同士のタイミング関係
を自動的にチェックするような機構はなく、遅延測定区
間を指定して遅延を求め、あとでその差分を計算しなけ
ればならないので多数の関数クロックを使っている場合
は大変面倒である。
【００２４】このような理由で従来のゲートによる関数
クロック生成方式はチップ面積や消費電力で後述の従来
のイネーブル機能付きＤ型フリップフロップ利用方式よ
り有利であるにもかかわらず、多くのデジタル回路設計
者は避ける傾向がある。また、Ｄ型フリップフロップに
よる関数クロック生成方式では回路が大きく、さらにも
とのクロック信号からクロック再生信号を生成する際の
遅延増加が大きいため、これを用いた回路全体でのタイ
ミング設計が難しくなる。
【００２５】また、イネーブル機能付きＤ型フリップフ
ロップ利用方式の場合には、図２９、図３２に示すよう
に、トランジスタ数が通常のＤ型フリップフロップに比
べて多く、クロック以外にイネーブル信号も個々のイネ
ーブル機能付きＤ型フリップフロップまで供給するよう
に配線する必要がある。前述した図３４の場合には、イ
ネーブル信号の配線対象が４個の例を示しているが、数
十、数百といった場合もある。そのような場合でも従来
の同期式イネーブル機能付きＤ型フリップフロップで
は、内部のセレクタが個々に必要になり回路規模が増大
する。また図３３に示すように、イネーブル信号ＥＮに
かかわらず、クロック信号ＣＫで常にＤ型フリップフロ
ップが駆動されるため消費電力が大きい。
【００２６】以上のようにゲートによる関数クロック生
成方式では誤動作を防ぐためのタイミング検証が面倒で
あった。また、イネーブル機能付きＤ型フリップフロッ
プ利用方式では、クロック信号とは別にイネーブル信号
を個々のイネーブル機能付きＤ型フリップフロップに配
る必要があり、さらにイネーブル信号がまれにしかハイ
レベルにならない場合でもクロック毎にＤ型フリップフ
ロップが動作することから、配線やセル面積、消費電力
の増加といった不具合があった。さらに、Ｄ型フリップ
フロップによる関数クロック生成方式では、関数クロッ
ク生成のための回路が大きく、多数の関数クロックを生
成し、しかもそれぞれが小数のＤ型フリップフロップで
しか使用されないとき効率が悪い。また、関数クロック
生成に要する遅延増加が大きく、これを用いたチップ全
体でのタイミング設計が難しくなるという欠点がある。
【００２７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、配線面積やセル面積、さらに消
費電力を削減することができ、またタイミング設計が容
易な関数クロック発生回路並びにそれを用いたイネーブ
ル機能付きＤ型フリップフロップおよび記憶回路を提供
することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の関数クロック発生回路は、クロック信号が
第２の状態の時はイネーブル信号をそのまま出力し、ク
ロック信号が第１の状態のときはクロック信号が第２の
状態から第１の状態に変化する直前の時点でのイネーブ
ル信号値を出力するスルーラッチと、上記スルーラッチ
の出力信号が第１の状態でかつクロック信号が第１の状
態のときのみ第２の状態の関数クロックを出力し、スル
ーラッチの出力信号が第２の状態で、クロック信号が第
１の状態のとき、またはスルーラッチの出力信号が第２
の状態で、クロック信号が第２の状態のときは第１の状
態の関数クロックを出力する論理ゲートと、上記スルー
ラッチおよび論理ゲートの各ノードにおいて、信号値が
ダイナミックに保持される期間を保証し、疑似スタティ
ックな動作をさせるようにクロック信号のクロックパル
ス幅の最大値を制限して上記スルーラッチおよび論理ゲ
ートに供給するクロックパルス幅制限回路とを有する。
【００２９】また、本発明の関数クロック発生回路は、
上記スルーラッチがダイナミック型ラッチにより構成さ
れている。
【００３０】本発明のイネーブル機能付きＤ型フリップ
フロップは、上記した関数クロック発生回路の論理ゲー
トにおける関数クロックの出力端子を少なくとも一つの
Ｄ型フリップフロップのクロック入力端子に接続して構
成されている。
【００３１】また、上記Ｄ型フリップフロップは、ダイ
ナミック型ラッチとスタティック型ラッチとを縦続接続
して構成されている。
【００３２】本発明のイネーブル機能付き記憶回路は、
上記した関数クロック発生回路の論理ゲートにおける関
数クロックの出力端子をクロック入力を持つ少なくとも
一つの記憶回路のクロック入力端子に接続して構成され
ている。
【００３３】本発明の関数クロック生成回路によれば、
クロック信号の立ち上がりエッジ部でイネーブル信号を
サンプリングし、その直後のクロックパルスを少ない遅
延時間内で通過または阻止することができる。
【００３４】また、この関数クロック生成回路を用いる
ことで、従来多用されていた単相単一クロックおよびイ
ネーブル機能付きＤ型フリップフロップを用いた回路を
関数クロックを用いた等価な回路へ容易に置き換えるこ
とが可能となり、配線面積やセル面積、さらに消費電力
を削減することができる。
【００３５】また、この関数クロック生成回路を用いる
ことで、少ないトランジスタ数でイネーブル機能を付加
した記憶回路を実現できる。
【００３６】
【発明の実施の形態】第１実施形態 図１は、本発明に係る関数クロック生成回路の第１の実
施形態を示す回路図である。この関数クロック生成回路
１０は、図１に示すように、スルーラッチ回路ＬＴＣ１
１、２入力ナンドゲートＮＡＮＤ１１、およびインバー
タＩＮＶ１１により構成されている。
【００３７】スルーラッチ回路ＬＴＣ１１の入力端子Ｄ
がイネーブル信号ＥＮの入力ラインに接続され、反転ク
ロック入力端子Ｇがクロック信号の入力ラインに接続さ
れている。ナンドゲートＮＡＮＤ１１の一方の入力端子
がスルーラッチ回路ＬＴＣ１１の出力端子Ｑに接続さ
れ、他方の入力端子がクロック信号ＣＫの入力端子に接
続され、出力端子がインバータＩＮＶ１１の入力端子に
接続されている。
【００３８】この関数クロック発生回路１０では、スル
ーラッチ回路ＬＴＣ１１においてクロック信号ＣＫの立
ち上がり時点でイネーブル信号ＥＮをサンプリングし、
その値によってサンプリング直後のクロックパルスを、
ナンドゲートＮＡＮＤ１１およびインバータＩＮＶ１１
からなる論理ゲートＬＧＴにより通過もしくは阻止す
る。
【００３９】具体的には、スルーラッチ回路ＬＴＣ１
は、クロック信号ＣＫがローレベルのときはイネーブル
信号ＥＮをそのまま出力し、クロック信号ＣＫがハイレ
ベルのときは、クロック信号ＣＫがローレベルからハイ
レベルに変化する直前の時点でのイネーブル信号値を出
力する。
【００４０】また、ナンドゲートＮＡＮ１１およびイン
バータＩＮＶ１１からなる論理ゲートＬＧＴは、スルー
ラッチ回路ＬＴＣ１１の出力信号がハイレベルでかつク
ロック信号ＣＫがハイレベルのときのみハイレベルの関
数クロックＦＣＫを出力し、それ以外，すなわち、スル
ーラッチ回路ＬＴＣ１１の出力信号がハイレベルでかつ
クロック信号ＣＫがローレベルのとき、またはスルーラ
ッチ回路ＬＴＣ１１の出力信号がローレベルでかつクロ
ック信号ＣＫもローレベルのときローレベルの関数クロ
ックＦＣＫを出力する。
【００４１】図２は、図１の関数クロック生成回路１０
の具体的な構成例を示す回路図である。図２の回路は、
ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ
１１〜Ｎ１３、およびインバータＩＮＶ１１，ＩＮＶ１
２により構成されている。電源電圧ＶDDの供給ラインと
接地ラインＧＮＤとの間にＰＭＯＳトランジスタ１１、
ＮＭＯＳトランジスタＮ１１およびＮ１２が直列に接続
され、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジ
スタＮ１１のゲート電極およびインバータＩＮＶ１２の
入力端子がクロック信号ＣＫの入力端子に接続されてい
る。ＮＭＯＳトランジスタＮ１２のゲートがＮＭＯＳト
ランジスタＮ１３を介してイネーブル信号ＥＮの入力ラ
インに接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ１３のゲート電極がインバータＩＮＶ１２の出力端
子に接続され、ＰＭＯＳトランジスタＰ１１とＮＭＯＳ
トランジスタＮ１１のドレイン電極同士の接続点がイン
バータＩＮＶ１１の入力端子に接続されている。本回路
においては、インバータＩＮＶ１２およびＮＭＯＳトラ
ンジスタＮ１３によりダイナミック型のスルーラッチ回
路が構成され、ＰＭＯＳトランジスタＰ１１およびＮＭ
ＯＳトランジスタＮ１１，Ｎ１２によりナンドゲートが
構成されている。より具体的には、クロック信号ＣＫが
ローレベルの期間でノードＸＦＣＫをプリチャージし、
クロック信号ＣＫがハイレベルの期間でナンドとして動
作する回路を構成している。
【００４２】次に、上記構成による動作を、図３のタイ
ミングチャートを参照しつつ説明する。まず、クロック
信号ＣＫがローレベルのとき、インバータＩＮＶ１２お
よひＮＯＳトランジスタＮ１３からなるダイナミック型
のスルーラッチ回路において、ＮＭＯＳトランジスタＮ
１３が導通状態に保持され、イネーブル信号ＥＮの値が
ノードＬＥＮに伝搬される。クロック信号ＣＫがハイレ
ベルになるとＮＭＯＳトランジスタＮ１３が非導通状態
となり、ノードＬＥＮにはクロック信号ＣＫがハイレベ
ルになる直前のイネーブル信号ＥＮの値が、クロック信
号ＣＫがハイレベルの間保持される。
【００４３】一方、クロック信号ＣＫがローレベルの
間、ＰＭＯＳトランジスタＰ１１が導通状態に保持され
ることから、ＰＭＯＳトランジスタＰ１１とＮＭＯＳト
ランジスタＮ１１のドレイン電極同士の接続点ＸＦＣＫ
は、ハイレベルに保持される。そして、クロック信号Ｃ
ＫがハイレベルになるとＰＭＯＳトランジスタＰ１１が
非導通状態となり、ＮＭＯＳトランジスタＮ１１が導通
状態となる。ここで、もしクロック信号ＣＫがハイレベ
ルのときノードＬＥＮのレベルがハイレベルならばＮＭ
ＯＳトランジスタＮ１２が導通状態となる。その結果、
ノードＸＦＣＫはディスチャージされローレベルとな
る。したがって、インバータＩＮＶ１１から出力される
関数クロックＦＣＫはハイレベルとなる。すなわち、ク
ロック信号ＣＫの正のパルスが回路の出力ノードに伝搬
され、関数クロックＦＣＫとして出力される。
【００４４】もしクロック信号ＣＫがハイレベルのとき
ノードＬＥＮのレベルがローレベルならばＮＭＯＳトラ
ンジスタＮ１２は非導通状態に保持される。その結果、
ノードＸＦＣＫはディスチャージされずハイレベルのま
まに保持される。しががって、インバータＩＮＶ１１か
ら出力される関数クロックＦＣＫはローレベルのままに
保持される。すなわち、クロック信号ＣＫの正のパルス
の出力ノードへの伝搬が阻止される。
【００４５】回路全体として見ると、クロック信号ＣＫ
の立ち上がり時点でイネーブル信号ＥＮがサンプリング
され、その結果によりクロック信号ＣＫの立ち上がり直
後の正のパスルが出力ノードへ伝搬または阻止される。
【００４６】以上説明したように、本第１の実施形態に
よれば、煩雑な制御を行うことなく精度の高い関数クロ
ックを生成することができ、また、低消費電力、小面積
化を図ることができる。
【００４７】第２実施形態 図４は、本発明に係る関数クロック発生回路の第２の実
施形態を示す回路図である。本回路が上述した第１の実
施形態としての図１の回路と異なる点は、イネーブル信
号とクロック信号を図１の場合の反転信号とし、スルー
ラッチ回路ＬＴＣ１１の反転入力端子Ｇの入力側にイン
バータＩＮＶ１３を設け、かつ、ナンドゲートＮＡＮＤ
１１およびインバータＩＮＶ１１の代わりに２入力ノア
ゲートＮＯＲ１１を設けたことにある。
【００４８】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
【００４９】第３実施形態 図５は、本発明に係る関数クロック発生回路の第３の実
施形態を示す回路図である。本回路が上述した第１の実
施形態としての図２の回路と異なる点は、ダイナミック
型スルーラッチ回路のＮＭＯＳトランジスタＮ１３とソ
ース・ドレイン電極同士が接続され、ゲート電極がクロ
ック信号ＣＫの入力ラインに接続されたＰＭＯＳトラン
ジスタＰ１２を設けたことにある。その他の構成および
作用は図２の回路と同様である。
【００５０】本第３の実施形態によれば、上述した第１
の実施形態の効果に加えて、低い電源電圧まで動作する
という利点がある。
【００５１】第４実施形態 図６は、本発明に係る関数クロック発生回路の第３の実
施形態を示す回路図である。本第３の実施形態が第１の
実施形態としての図２の回路と異なる点は、ダイナミッ
ク型スルーラッチ回路のＮＭＯＳトランジスタＮ１３の
イネーブル信号ＥＮの入力側にインバータＩＮＶ１４を
設け、イネーブル信号入力を反転させたことにある。そ
の他の構成および作用は図２の回路と同様である。
【００５２】本第４の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。な
お、同様に図２の出力側のインバータＩＮＶ１１を削除
したり、またはさらにインバーターを追加してＦＣＫを
反転したりすることも容易に可能である。クロック入力
ついても同様である。
【００５３】第５実施形態 図７は、本発明に係る関数クロック発生回路の第５の実
施形態を示す回路図である。本第４の実施形態が第１の
実施形態としての図２の回路と異なる点は、図２の回路
の論理全体を反転したことにある。具体的には、図２の
ＮＭＯＳトランジスタＮ１１の代わりＰＭＯＳトランジ
スタＰ１３を接続し、ＰＭＯＳトランジスタＰ１１のゲ
ートをＰＭＯＳトランジスタＰ１４を介して反転イネー
ブル信号ＸＥＮの入力ラインに接続し、ＰＭＯＳトラン
ジスタＰ１４のゲートをインバータＩＮＶ１２を介して
反転クロック信号ＸＣＫの入力ラインに接続し、さらに
ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジス
タＮ１４のゲートを反転クロック信号ＸＣＫの入力ライ
ンに接続し、ＰＭＯＳトランジスタＰ１３とＮＭＯＳト
ランジスタＮ１２のドレイン同士の接続点をインバータ
ＩＮＶ１１の入力端子に接続している。
【００５４】本第５の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
【００５５】第６実施形態 図８は、本発明に係る関数クロック発生回路の第６の実
施形態を示す回路図である。本第６の実施形態が第５の
実施形態と異なる点は、図７のダイナミック型スルーラ
ッチ回路のＰＭＯＳトランジスタＰ１４とソース・ドレ
イン電極同士が接続され、ゲート電極が反転クロック信
号ＸＣＫの入力ラインに接続されたＮＭＯＳトランジス
タＮ１３を設けたことにある。その他の構成および作用
は図７の回路と同様である。
【００５６】本第６の実施形態によれば、上述した第５
の実施形態の効果に加えて、低い電源電圧まで動作する
という利点がある。
【００５７】第７実施形態 図９は、本発明に係る関数クロック発生回路の第７の実
施形態を示す回路図である。本第７の実施形態は、関数
クロック発生回路１０に供給されるクロック信号ＣＫの
パルス幅を制限するクロックパルス幅制限回路２０を設
けた例である。また、図９では、ｍ個の関数クロック発
生回路１０−１〜１０−ｍおよびｎ個のＤ型フリップフ
ロップＤＦＦ０１〜ＤＦＦ０ｎに、パルス幅が制限され
たクロック信号ＣＫＬを並列的に供給する場合を例に示
している。
【００５８】クロックパルス幅制限回路２０は、インバ
ータＩＮＶ２１、直列に接続されたｘ個の遅延素子ＤＬ
Ｙ１〜ＤＬＹｘ、および２入力アンドゲートＡＮＤ２１
により構成されている。
【００５９】インバータＩＮＶ２１の入力端子がルート
クロック信号ＲＣＫの入力ラインに接続され、出力端子
が遅延素子ＤＬＹ１の入力端子に接続され、アンドゲー
トＡＮＤ２１の一方の入力端子が遅延素子ＤＬＹｘの出
力端子に接続され、他方の入力端子がルートクロック信
号ＲＣＫの入力ラインに接続されている。そして、アン
ドゲートＡＮＤ２１の出力端子が関数クロック発生回路
１０−１〜１０−ｍおよびＤ型フリップフロップＤＦＦ
０１〜ＤＦＦ０ｎのクロック入力端子にそれぞれ接続さ
れている。
【００６０】図１０は図９のクロックパルス幅制限回路
２０の動作を示すタイミングチャートである。本回路２
０によれば、ルートクロック信号ＲＣＫがインバーター
ＩＮＶ２１、遅延素子ＤＬＹ１，ＤＬＹ２，…ＤＬＹｘ
を通り反転と遅延作用を受けて信号ＤＣＫが生成され、
アンドゲートＡＮＤ２１に入力される。そして、アンド
ゲートＡＮＤ２１で信号ＤＣＫとルートクロック信号Ｒ
ＣＫとの論理積がとられ、クロック信号ＣＫＬが生成さ
れる。すなわち、ルートクロック信号ＲＣＫの立ち上が
り直後に、インバータＩＮＶ２１、遅延素子ＤＬＹ１，
ＤＬＹ２，…ＤＬＹｘの遅延時間で決まるパルス幅を持
つクロック信号ＣＫＬが生成される。
【００６１】このようにパルス幅が制限されたクロック
信号ＣＫＬは、関数クロック発生回路１０−１〜１０−
ｍに供給される。この場合、クロックパルス幅が一定値
以下に制限されるため、関数クロック発生回路１０−１
〜１０−ｍ内のダイナミックノード、すなわち図２のＬ
ＥＮ，ＸＦＣＫに対応するノードがハイインピーダンス
の状態で値を保持する最大時間が補償され、その結果電
荷漏れによる誤動作の心配が無くなる。また、パルス幅
が制限されたクロック信号ＣＫＬは関数クロックが必要
ないＤ型フリップフロップにも関数クロック生成回路を
通らず直接入れることが可能であり、図９に示すよう
に、Ｄ型フリップフロップＤＦＦ０１〜ＤＦＦ０ｎに直
接供給することもできる。
【００６２】本第７の実施形態によれば、クロック信号
のパルス幅を制限するクロックパルス幅制限回路２０
を、いわゆるクロックツリーの根元の１個所に入れる
と、一部がダイナミック動作をするたとえば図２の回路
を用いた図９のような回路でも根元のクロックすなわち
図９ではルートクロック信号ＲＣＫについての最低動作
周波数の制限がなくなり、ルートクロック信号ＲＣＫを
一次停止してもよく、図９の回路はスタティックな回路
と同等な動作を行うことをできる。すなわち本回路で
は、ダイナミック型の小さな関数クロック生成回路１０
−１〜１０−ｍにおいて信号値がダイナミックに保持さ
れる期間の最大値をクロックパルス幅制限回路２０で保
証し、疑似スタティックな動作をさせるので、従来の同
期式イネーブル機能付きＤ型フリップフロップと機能を
等価にして低消費電力、小面積化を実現できる利点があ
る。
【００６３】第８実施形態 図１１は、第８の実施形態を示す回路図であって、本発
明に係る関数クロック生成回路を採用したイネーブル機
能付きＤ型フリップフロップを示す回路図である。本第
８の実施形態では、図２に示す関数クロック発生回路１
０の出力端子であるインバータＩＮＶ１１の出力端子を
Ｄ型フリップフロップＤＦＦ３１のクロック入力端子に
接続して、イネーブル機能付きＤ型フリップフロップ３
０を構成している。
【００６４】図１２は、図１１の回路の動作のタイミン
グチャートを示している。この回路３０においては、イ
ネーブル信号ＥＮはＮＭＯＳトランジスタＮ１３に入力
され、クロック信号ＣＫがローレベルの区間ではＮＭＯ
ＳトランジスタＮ１３が導通状態となりそのままＮＭＯ
ＳトランジスタＮ１３の出力側のノードＬＥＮへ伝搬さ
れる。クロック信号ＣＫがハイレベルの区間ではＮＭＯ
ＳトランジスタＮ１３は非導通状態となり、クロック信
号ＣＫがハイレベルになる直前のイネーブル信号ＥＮの
値がノードＬＥＮ上でＮＭＯＳトランジスタＮ１２のゲ
ート容量等にたまった電荷により保持される。ノードＬ
ＥＮの信号はクロック信号ＣＫとともにＰ１１、Ｎ１
１、Ｎ１２の３つのＭＯＳトランジスタで構成されるナ
ンドゲートＮＡＮＤ１１に入力され、関数クロックＸＦ
ＣＫが生成される。そして、この信号ＸＦＣＫがインバ
ータＩＮＶ１１で反転され関数クロックＦＣＫとして、
Ｄ型フリップフロップＤＦＦ３１のクロック入力へ供給
される。そして、関数クロックＦＣＫのたちあがり時点
のＤＩＮ信号がＤ型フリップフロップＤＦＦ３１に取り
込まれて出力端子Ｑから出力される。
【００６５】なお、Ｄ型フリップフロップは、たとえば
図１３に示すように構成できる。すなわち、図１３は、
通常スタティックなＤ型フリップフロップを構成する前
後の２つのスタティックラッチの内、前段をダイナミッ
クなラッチとしたＤ型フリップフロップの回路例を示し
ている。具体的には、前段のダイナミックラッチＤＬが
ＰＭＯＳトランジスタＰ301 とＮＭＯＳトランジスタＮ
301 のソース・ドレイン同士を接続してなる転送ゲート
ＴＭ301 、およびインバータＩＮＶ301 ，ＩＮＶ302 に
より構成され、後段のスタティックラッチＳＬがＰＭＯ
ＳトランジスタＰ302 とＮＭＯＳトランジスタＮ302 の
ソース・ドレイン同士を接続してなる転送ゲートＴＭ30
2 、ＰＭＯＳトランジスタＰ303 とＮＭＯＳトランジス
タＮ303 のソース・ドレイン同士を接続してなる転送ゲ
ートＴＭ303 、およびインバータＩＮＶ303 ，ＩＮＶ30
4 により構成されている。各素子の具体的な接続関係は
以下のようになっている。
【００６６】転送ゲートＴＭ301 のＰＭＯＳトランジス
タＰ301 のゲート、転送ゲートＴＭ302 のＮＭＯＳトラ
ンジスタＮ302 のゲートおよび転送ゲートＴＭ303 のＰ
ＭＯＳトランジスタＰ303 のゲートがクロック入力端子
ＣＫに接続されている。転送ゲートＴＭ301 のＮＭＯＳ
トランジスタＮ301 のゲート、転送ゲートＴＭ302 のＰ
ＭＯＳトランジスタＰ302 のゲートおよび転送ゲートＴ
Ｍ303 のＮＭＯＳトランジスタＮ303 のゲートがインバ
ータＩＮＶ302 の出力端子に接続され、インバータＩＮ
Ｖ302 の入力端子がクロック入力端子に接続されてい
る。そして、転送ゲートＴＭ301 の一方の入出力端子が
データ入力端子Ｄに接続され、他方の入出力端子がイン
バータＩＮＶ301 の入力端子に接続されている。インバ
ータＩＮＶ301 の出力端子が転送ゲートＴＭ302 の一方
の入出力端子に接続され、転送ゲートＴＭ302 の他方の
入出力端子がインバータＩＮＶ303 の入力端子に接続さ
れ、インバータＩＮＶ303 の出力端子がインバータＩＮ
Ｖ304 の入力端子および出力端子Ｑに接続されている。
インバータＩＮＶ304 の出力端子が転送ゲートＴＭ303
の一方の入出力端子に接続され、転送ゲートＴＭ303 の
他方の出力端子がインバータＩＮＶ303 の入力端子に接
続されている。
【００６７】このような構成において、前段のダイナミ
ックラッチＤＬにおいては、たとえば端子ＣＫに入力す
る関数クロックＦＣＫがローレベルの期間では、転送ゲ
ートＴＭ301 が導通状態となる。これにより、入力端子
Ｄに入力した入力データは、転送ゲートＴＭ301 を通過
し、さらにインバータＩＮＶ301 でレベル反転作用を受
けて後段のスタティックラッチＳＬに伝搬される。関数
クロックＦＣＫがハイレベルの期間では、転送ゲートＴ
Ｍ301 が非導通状態となり、インバータＩＮＶ301 の入
力容量に蓄積された電荷により関数クロックＦＣＫがハ
イレベルになる直前の入力データの値がダイナミックに
保持される。後段のスタティックラッチＳＬでは、関数
クロックＦＣＫがハイベルの期間では、転送ゲートＴＭ
302 が導通状態となり、転送ゲートＴＭ303 が非導通状
態となり、前段のダイナミックラッチＤＬのインバータ
ＩＮＶ301 の出力が転送ゲートＴＭ302 、インバータＩ
ＮＶ303 を介して出力端子Ｑに伝搬される。そして、関
数クロックＦＣＫがローレベルの期間では、転送ゲート
ＴＭ302 が非導通状態となり、転送ゲートＴＭ303 が導
通状態となり、関数クロックＦＣＫがハイレベルになる
直前のＩＮＶ301 の出力値がインバータＩＮＶ303 ，Ｉ
ＮＶ304 、転送ゲートＴＭ303 で形成される閉ループで
スタティックに保持され、その保持データが出力端子Ｑ
から出力される。
【００６８】図１４は図１３の回路に非同期クリア機能
を付加したＤ型フリップフロップを示す回路図である。
本回路が、図１３の回路と異なる点は、スタティックラ
ッチＳＬのインバータＩＮＶ303 の代わりに２入力ノア
ゲートＮＯＲ301 を設けたことにある。具体的には、ノ
アゲートＮＯＲ301 の一方の入力端子が転送ゲートＴＭ
302 の入出力端子に接続され、他方の入力端子がクリア
信号の入力端子ＣＬＲに接続され、ノアゲートＮＯＲ30
1 の出力端子がインバータＩＮＶ304 の入力端子および
出力端子Ｑに接続されている。この回路では、クリア端
子ＣＬＲにハイレベルのクリア信号を入力させることに
より、出力端子Ｑからの出力レベルをローレベルに設定
できる。
【００６９】また、図１５は図１３の回路に非同期プリ
セット機能を付加したＤ型フリップフロップを示す回路
図である。本回路が、図１３の回路と異なる点は、スタ
ティックラッチＳＬのインバータＩＮＶ303 の代わりに
２入力ナンドゲートＮＡＮＤ301 を設けたことにある。
具体的には、ナンドゲートＮＡＮＤ301 の一方の入力端
子が転送ゲートＴＭ302 の入出力端子に接続され、他方
の入力端子がプリセット信号の入力端子ＸＰＲＳＴに接
続され、ナンドゲートＮＡＮＤ301 の出力端子がインバ
ータＩＮＶ304の入力端子および出力端子Ｑに接続され
ている。この回路では、プリセット端子ＸＰＲＳＴにロ
ーレベルのプリセット信号を入力させることにより、出
力端子Ｑからの出力レベルをハイレベルに設定できる。
【００７０】以上説明したように、本第８の実施形態に
よれば、Ｄ型フリップフロップＤＦＦ３１と本発明に係
る関数クロック生成回路を結合することにより、従来の
クロックの立ち上がりエッジでイネーブル信号をサンプ
リングして動作するイネーブル機能付きＤ型フリップフ
ロップと同等の機能を実現できる。しかも、クロックが
ハイレベルの期間にダイナミック動作を行う回路を採用
しているため、スタティックな回路に比べ回路規模や消
費電力が削減でき、従来のイネーブル機能付きＤ型フリ
ップフロップに比べトランジスタ数や消費電力を減らす
ことができる。
【００７１】第９実施形態 図１６は、第９の実施形態を示す回路図であって、本発
明に係る関数クロック生成回路を採用したイネーブル機
能付きＤ型フリップフロップの他の例を示す回路図であ
る。本第９の実施形態では、図５に示す関数クロック発
生回路１０ｂの出力端子であるインバータＩＮＶ１１の
出力端子をＤ型フリップフロップＤＦＦ３１のクロック
入力端子に接続して、イネーブル機能付きＤ型フリップ
フロップ３０ａを構成している。
【００７２】本第９の実施形態によれば、上述した第８
の実施形態の効果と同様の効果を得ることができる。
【００７３】第１０実施形態 図１７は、第１０の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。本第１０の実施形態では、図７の回路からインバ
ータＩＮＶ１１を削除した関数クロック発生回路１０ｄ
の出力端子（ＰＭＯＳトランジスタＰ１３とＮＭＯＳト
ランジスタＮ１２のドレイン同士の接続点）をＤ型フリ
ップフロップＤＦＦ３１のクロック入力端子に接続し
て、イネーブル機能付きＤ型フリップフロップ３０ｂを
構成している。
【００７４】本第１０の実施形態によれば、上述した第
８の実施形態の効果と同様の効果を得ることができる。
【００７５】第１１実施形態 図１８は、第１１の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。本第１１の実施形態では、図７の回路からインバ
ータＩＮＶ１１を削除した関数クロック発生回路１０ｅ
の出力端子（ＰＭＯＳトランジスタＰ１３とＮＭＯＳト
ランジスタＮ１２のドレイン同士の接続点）をＤ型フリ
ップフロップＤＦＦ３１のクロック入力端子に接続し
て、イネーブル機能付きＤ型フリップフロップ３０ｃを
構成している。
【００７６】本第１１の実施形態によれば、上述した第
８の実施形態の効果と同様の効果を得ることができる。
【００７７】第１２実施形態 図１９は、第１２の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。本第１２の実施形態では、図１に示す関数クロッ
ク発生回路１０の出力端子であるインバータＩＮＶ１１
の出力端子を複数、本実施形態では４個のＤ型フリップ
フロップＤＦＦ３１〜３４のクロック入力端子に接続し
て、イネーブル機能付きＤ型フリップフロップ３０ｄを
構成している。
【００７８】図２０は、図１９の回路の動作のタイミン
グチャートを示している。この回路３０ｄにおいては、
イネーブル信号ＥＮはスルーラッチＬＴＣ１１に入力さ
れ、クロック信号ＣＫがローレベルの区間ではそのまま
スルーラッチＬＴＣ１１の出力端子Ｑへ伝搬される。ク
ロック信号ＣＫがハイレベルの区間ではクロック信号Ｃ
Ｋがハイレベルになる直前のイネーブル信号ＥＮの値が
ノードＬＥＮに出力される。ノードＬＥＮの信号は、ク
ロック信号ＣＫとともにナンドゲートＮＡＮＤ１１に入
力され、関数クロックＸＦＣＫが生成される。そして、
この信号ＸＦＣＫがインバータＩＮＶ１１で反転され関
数クロックＦＣＫとして、Ｄ型フリップフロップＤＦＦ
３１〜３４のクロック入力端子へ供給される。
【００７９】本第１２の実施形態によれば、従来、同じ
イネーブル信号ＥＮを図３４に示すように複数の同期式
イネーブル機能付きＤ型フリップフロップに使用する場
合、図３２に示すようなセレクタ回路がＤ型フリップフ
ロップの数だけ必要なのに対し、関数クロック生成回路
が１つあればよくイネーブル信号ＥＮを各Ｄ型フリップ
フロップまで配る必要もなくなるので回路規模が小さく
なる。また、図２０と図３３を比較すればわかるよう
に、本発明ではイネーブル信号ＥＮの値に従って必要な
クロックパルスのみをＤ型フリップフロップに供給する
ので、従来回路のような余分なＤ型フリップフロップの
動作がなく、低消費電力となる。
【００８０】第１３実施形態 図２１は、第１３の実施形態を示す回路図であって、本
発明に係る関数クロック発生回路を、たとえばＬＳＩチ
ップ設計システムに用いた場合の構成例を示す回路図で
ある。
【００８１】この回路では、Ｄ型フリップフロップＤＦ
Ｆ０１〜ＤＦＦ０ｎ、ＤＦＦ１１〜ＤＦＦ１ｍの出力を
組み合せ論理回路ＬＧＣ１０で演算してイネーブル信号
ＥＮ１を生成している。このイネーブル信号ＥＮ１を関
数クロック発生回路１０に入力し、上述したように、ク
ロック信号ＣＫの立ち上がり時点でイネーブル信号ＥＮ
をサンプリングし、その結果によりクロック信号ＣＫの
立ち上がり直後の正のパスルを出力ノードへ伝搬または
阻止してＦＣＫ１を生成している。このようにして生成
された関数クロックＦＣＫ１を後段のＤ型フリップフロ
ップＤＦＦ１１〜ＤＦＦ１ｍ等のクロックとして使用し
ている。
【００８２】また、実際には１つのＬＳＩチップ中で、
上述した関数クロック発生回路１０が多数使用される場
合もあり、その場合はイネーブル信号ＥＮ１とは異なる
信号値を持つ多数のイネーブル信号が組合せ論理回路Ｌ
ＧＣ１０で同時に生成され、それらに対応した関数クロ
ックＦＣＫが生成され、使用される。
【００８３】このように、本実施形態に係る関数クロッ
ク発生回路を図２１に示すようにＬＳＩチップ設計に用
いた場合、従来良く使われていた図３１に示すような単
相クロックとイネーブル付きＤ型フリップフロップを用
いた回路に比べて配線数が削減できる。さらに、イネー
ブル付きＤ型フリップフロップは通常のＤ型フリップフ
ロップに置き換えられるので、図２９および図３２に示
すイネーブル付きＤ型フリップフロップ内のイネーブル
機能用ゲート分が削減できる。これらによりチップ面積
を削減することができる。さらに図２１と図３１とを比
べると関数クロックで駆動される図２１のＤ型フリップ
フロップＤＦＦ１１，ＤＦＦ１２，…ＤＦＦ１ｍはイネ
ーブル信号がハイレベルときのみ動作するので図３１の
ように毎クロック動作する場合に比べて消費電力が数分
の１から数十分の１に減る。
【００８４】第１４実施形態 図２２は、第１４の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。本第１４の実施形態では、Ｄ型フリップフロップ
がクロック信号ＣＫを１つではなく正と負の２系統必要
な場合に対応したものであり、図１に示す関数クロック
発生回路１０の出力端子であるインバータＩＮＶ１１の
出力端子を複数、本実施形態では４個のＤ型フリップフ
ロップＤＦＦ３１〜３４の正クロック入力端子に接続す
るとともに、ナンドゲートＮＡＮＤ１１の出力端子を負
クロック入力端子に接続してイネーブル機能付きＤ型フ
リップフロップ３０ｄを構成している。
【００８５】本第１４の実施形態によれば、上述した第
１２の実施形態の効果と同様の効果を得ることができ
る。
【００８６】第１５実施形態 図２３は、第１５の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。本第１５の実施形態では、イネーブル信号ＥＮや
クロック信号ＣＫが負論理の場合に対応したものであ
り、図４に示す関数クロック発生回路１０の出力端子で
あるインバータＩＮＶ１１の出力端子を複数、本実施形
態では４個のＤ型フリップフロップＤＦＦ３１〜３４の
正クロック入力端子に接続してイネーブル機能付きＤ型
フリップフロップ３０ｅを構成している。
【００８７】本第１５の実施形態によれば、上述した第
１２の実施形態の効果と同様の効果を得ることができ
る。
【００８８】第１６実施形態 図２４は、第１６の実施形態を示す回路図であって、本
発明に係る関数クロック発生回路にパルス幅制限回路を
設けた他の例を示す回路図である。本第１６の実施形態
は上述した第７の実施形態と同様に、関数クロック発生
回路１０に供給されるクロック信号ＣＫのパルス幅を制
限するクロックパルス幅制限回路２０を設けた場合の例
である。本第１６の実施形態が第７の実施形態と異なる
点は、クロックパルス幅制限回路２０でパルス幅が制限
されたクロック信号ＣＫＬをｍ個の関数クロック発生回
路１０−１〜１０−ｍに並列的に供給し、さらに各関数
クロック発生回路１０−１〜１０−ｍで発生された関数
クロック信号ＦＣＫ１，ＦＣＫ２，〜，ＦＣＫｍをそれ
ぞれｎ個のＤ型フリップフロップＤＦＦ１１〜ＤＦＦ１
ｎ，ＤＦＦ２１〜ＤＦＦ２ｎ，〜，ＤＦＦｍ１〜ＤＦＦ
ｍｎに並列的に供給することである。
【００８９】なお、クロックパルス幅制限回路２０の構
成および動作は、図９および図１０を参照して説明した
第７の実施形態と同様であるため、ここではその説明は
省略する。
【００９０】このクロックパルス幅制限回路２０を組み
合せることにより、回路全体として見たときに、前述の
ダイナミック回路を用いたことによる元のクロックのハ
イレベル期間の制限をなくすことができ、従来の同期式
イネーブル機能付きＤ型フリップフロップを用いた回路
と容易に置き換えることができ、等価な動作を実現でき
る。
【００９１】本第１６の実施形態によれば、ダイナミッ
ク型の小さな関数クロック生成回路１０−１〜１０−ｍ
において信号値がダイナミックに保持される期間の最大
値をクロックパルス幅制限回路２０で保証し、疑似スタ
ティックな動作をさせるので、従来の同期式イネーブル
機能付きＤ型フリップフロップと機能を等価にして低消
費電力、小面積化を実現できる利点がある。
【００９２】第１７実施形態 図２５は、第１７の実施形態を示す回路図であって、ク
ロック入力を持つ同期ＲＡＭに本発明に係る関数クロッ
ク発生回路を接続し、イネーブル機能を付加した例を示
す回路図である。具体的には、関数クロック発生回路１
０で発生した関数クロックＦＣＫを同期ＲＡＭ４１のク
ロック入力端子ＣＫに供給する構成となっている。
【００９３】第１７の実施形態によれば、同期ＲＡＭに
本発明の関数クロック生成回路を付加することで少ない
トランジスタ数の増加でイネーブル機能を付加できる利
点がある。なお、本第１７の実施形態は、同期ＲＡＭを
例に説明したが、これに限定されるものではなく、クロ
ック入力を持つ他の記憶回路、たとえば同期ＲＯＭや同
期ＰＬＡ等を接続したもの等、種々の態様が可能であ
る。
【００９４】第１８実施形態 図２６は、請求項１、２及び４に対応したスタティック
タイミング解析モデルを示すモデル構成図であって、ス
タティックタイミング解析用モデルの概念を、既に存在
するＤ型フリップフロップＤＦＦ５１とバッファＢＵＦ
５１のモデルの組合せとして表したものである。ここ
で、スタティックタイミング解析用モデルは、上述した
関数クロック発生回路に対するものである。具体的に
は、クロック入力から関数クロック出力に至る経路のモ
デルは単なるバッファまたはインバータと同じで、イネ
ーブル信号についてはクロック入力信号の立ち上がりの
変化時点に対してセットアップ時間、ホールド時間を検
査し、スルーラッチの出力からセルの出力に至る経路に
ついてはディレイ伝搬経路が無いと見なすものである。
【００９５】通常の、実際の回路をそのまま踏襲したモ
デル構成ではなく、このようなスタティックタイミング
解析用モデルを用いれば関数クロックを利用しているに
もかかわらず、スタティックタイミング解析ソフトウエ
アにより回路全体の動作速度やＤ型フリップフロップの
ホールドタイム、クリティカルパス等のチェックを容易
に行うことができる。それは以下のような理由による。
【００９６】本発明に係る関数クロック生成回路は、図
１や図２の回路と図３のタイミングチャートからわかる
ように、回路全体として見ればイネーブル信号ＥＮをク
ロック信号ＣＫの立ち上がりのエッジでサンプリングし
ていると見なせる。このため、本発明のタイミング解析
用モデルは、図２６に示すように、既存のＤ型フリップ
フロップＤＦＦ５１のモデルを用いて図３中に示したク
ロック信号に対するイネーブル信号ＥＮのセットアップ
およびホールド時間をチェックしており、これで関数ク
ロック生成回路のタイミング検証を保証している。ま
た、クロック伝搬遅延パスの選択の問題についても、図
２６に示すように、不要なパスを無視し、ゲート部を単
なるバッファＢＵＦ５１のモデルに置き換えることで解
決している。
【００９７】以上のような理由で、本スタティックタイ
ミング解析用モデルを用いれば関数クロックを利用して
いるにもかかわらず、スタティックタイミング解析ソフ
トウエアにより回路全体の動作速度やＤ型フリップフロ
ップのホールドタイム、クリティカルパス等のチェック
を可能かつ容易に行うことができる。
【００９８】
【発明の効果】以上説明したように、本発明によれば、
クロック信号のたとえば立ち上がりエッジ部でイネーブ
ル信号をサンプリングし、その直後のクロックパルスを
少ない遅延時間内で通過または阻止することができる。
【００９９】また、この関数クロック生成回路を用いる
ことで、従来多用されていた単相単一クロックおよびイ
ネーブル機能付きＤ型フリップフロップを用いた回路を
関数クロックを用いた等価な回路へ容易に置き換えるこ
とが可能となり、配線面積やセル面積、さらに消費電力
を削減することができる。さらに、本発明の関数クロッ
ク生成回路に対応した適切なスタティックタイミング解
析モデルを用いることでタイミング検証も適切に行え
る。
【図面の簡単な説明】
【図１】本発明に係る関数クロック発生回路の第１の実
施形態を示す回路図である。
【図２】図１の回路の具体的な構成例を示す回路図であ
る。
【図３】図１、２の回路に共通なタイミングチャートで
ある。
【図４】本発明に係る関数クロック発生回路の第２の実
施形態を示す回路図である。
【図５】本発明に係る関数クロック発生回路の第３の実
施形態を示す回路図である。
【図６】本発明に係る関数クロック発生回路の第４の実
施形態を示す回路図である。
【図７】本発明に係る関数クロック発生回路の第５の実
施形態を示す回路図である。
【図８】本発明に係る関数クロック発生回路の第６の実
施形態を示す回路図である。
【図９】本発明に係る関数クロック発生回路の第７の実
施形態を示す回路図である。
【図１０】図９のクロックパルス幅制限回路の動作を示
すタイミングチャートである。
【図１１】第８の実施形態を示す図であって、本発明に
係る関数クロック生成回路を採用したイネーブル機能付
きＤ型フリップフロップを示す回路図である。
【図１２】図１１の回路の動作を示すタイミングチャー
トである。
【図１３】通常スタティックなＤ型フリップフロップを
構成する前後の２つのスタティックラッチの内、前段を
ダイナミックなラッチとしたＤ型フリップフロップの構
成例を示す回路図である。
【図１４】図１３の回路にクリア機能を付加した構成例
を示す回路図である。
【図１５】図１３の回路にプリセット機能を付加した構
成例を示す回路図である。
【図１６】第９の実施形態を示す回路図であって、本発
明に係る関数クロック生成回路を採用したイネーブル機
能付きＤ型フリップフロップを示す回路図である。
【図１７】第１０の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップを示す回路図である。
【図１８】第１１の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップを示す回路図である。
【図１９】第１２の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。
【図２０】図１９の回路の動作のタイミングチャートで
ある。
【図２１】第１３の実施形態を示す回路図であって、本
発明に係る関数クロック発生回路を、たとえばＬＳＩチ
ップ設計システムに用いた場合の構成例を示す回路図で
ある。
【図２２】第１４の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。
【図２３】第１５の実施形態を示す回路図であって、本
発明に係る関数クロック生成回路を採用したイネーブル
機能付きＤ型フリップフロップの他の例を示す回路図で
ある。
【図２４】第１６の実施形態を示す回路図であって、本
発明に係る関数クロック発生回路にパルス幅制限回路を
設けた他の例を示す回路図である。
【図２５】第１７の実施形態を示す回路図であって、同
期ＲＡＭに本発明に係る関数クロック発生回路を接続
し、イネーブル機能を付加した例を示す回路図である。
【図２６】第１８の実施形態を示す回路図であって、ス
タティックタイミング解析用モデルの概念を、既に存在
するＤ型フリップフロップとバッファのモデルの組合せ
として表した図である。
【図２７】ゲートによる関数クロック生成方式を採用し
た関数クロック生成回路の構成例を示す回路図である。
【図２８】図２７の回路の各信号のタイミングチャート
である。
【図２９】イネーブル機能付きＤ型フリップフロップ利
用方式を採用した関数クロック生成回路の構成例を示す
回路図である。
【図３０】図２９の回路の各信号のタイミングチャート
である。
【図３１】イネーブル機能付きＤ型フリップフロップを
用いて選択されたあるクロック周期においてのみＤ型フ
リップフロップのデータ取り込み動作を実現した構成例
を回路図である。
【図３２】従来の同期式イネーブル機能付きＤ型フリッ
プフロップの他の構成例を示す回路図である。
【図３３】図３２の回路のタイミングチャートである。
【図３４】同期式イネーブル機能付きＤ型フリップフロ
ップが大規模なＬＳＩチップに内で用いられる場合の構
成例を示す回路図である。
【図３５】Ｄ型フリップフロップによる関数クロック生
成方式を採用した関数クロック生成回路の構成例を示す
回路図である。
【図３６】図３５の回路のタイミングチャートである。
【符号の説明】
１０，１０ａ〜１０ｅ…関数クロック発生回路、２０…
クロックパルス幅制限回路、３０，３０ａ〜３０ｃ…イ
ネーブル機能付きＤ型フリップフロップ、４０…イネー
ブル機能付き記憶回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 H03K 5/1532

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック信号が第２の状態の時はイネー
    ブル信号をそのまま出力し、クロック信号が第１の状態
    のときはクロック信号が第２の状態から第１の状態に変
    化する直前の時点でのイネーブル信号値を出力するスル
    ーラッチと、 上記スルーラッチの出力信号が第１の状態でかつクロッ
    ク信号が第１の状態のときのみ第２の状態の関数クロッ
    クを出力し、スルーラッチの出力信号が第２の状態で、
    クロック信号が第１の状態のとき、またはスルーラッチ
    の出力信号が第２の状態で、クロック信号が第２の状態
    のときは第１の状態の関数クロックを出力する論理ゲー
    トと、 上記スルーラッチおよび論理ゲートの各ノードにおい
    て、信号値がダイナミックに保持される期間を保証し、
    疑似スタティックな動作をさせるようにクロック信号の
    クロックパルス幅の最大値を制限して上記スルーラッチ
    および論理ゲートに供給するクロックパルス幅制限回路
    と を有する関数クロック発生回路。
  2. 【請求項２】 上記スルーラッチがダイナミック型ラッ
    チにより構成されている請求項１記載の関数クロック発
    生回路。
  3. 【請求項３】 クロック信号が第１の状態のときのみイ
    ネーブル信号を第１のノードへ伝達する転送ゲートを備
    えたダイナミック型スルーラッチと、 上記クロック信号が第１の状態のときに第２のノードを
    第１の電源と接続する第１の手段と、上記クロック信号
    が第２の状態でかつ上記第１のノードの信号が第２の状
    態のときのみ上記第２のノードを第２の電源へ接続する
    第２の手段とを備えた論理ゲートと、 上記スルーラッチおよび論理ゲートの各ノードにおい
    て、信号値がダイナミックに保持される期間を保証し、
    疑似スタティックな動作をさせるようにクロック信号の
    クロックパルス幅の最大値を制限して上記ダイナミック
    型スルーラッチおよび論理ゲートに供給するクロックパ
    ルス幅制限回路と を有する関数クロック発生回路。
  4. 【請求項４】 請求項１記載の関数クロック発生回路の
    論理ゲートにおける関数クロックの出力端子を少なくと
    も一つのＤ型フリップフロップのクロック入力端子に接
    続してなるイネーブル機能付きＤ型フリップフロップ。
  5. 【請求項５】 上記Ｄ型フリップフロップは、ダイナミ
    ック型ラッチとスタティック型ラッチとを縦続接続して
    なる請求項４記載のイネーブル機能付きＤ型フリップフ
    ロップ。
  6. 【請求項６】 請求項３記載の関数クロック発生回路の
    論理ゲートにおける関数クロックの出力端子を少なくと
    も一つのＤ型フリップフロップのクロック入力端子に接
    続してなるイネーブル機能付きＤ型フリップフロップ。
  7. 【請求項７】 上記Ｄ型フリップフロップは、ダイナミ
    ック型ラッチとスタティック型ラッチとを縦続接続して
    なる請求項６記載のイネーブル機能付きＤ型フリップフ
    ロップ。
  8. 【請求項８】 請求項１記載の関数クロック発生回路の
    論理ゲートにおける関数クロックの出力端子をクロック
    入力を持つ少なくとも一つの記憶回路のクロック入力端
    子に接続してなるイネーブル機能付き記憶回路。
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