KR102347024B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 시프트 레지스터의 소비 전력을 저감한다. 반도체 장치는 시프트 레지스터를 포함한다. 시프트 레지스터는 복수의 스테이지를 포함한다. 상기 스테이지 중 어느 것은 제 1~제 4 스위치 및 순차 회로를 포함한다. 제 1 스위치 및 제 2 스위치는 제 1 배선과 제 2 배선 사이에 서로 병렬로 전기적으로 접속된다. 제 3 스위치 및 제 4 스위치는 제 3 배선과 제 2 배선 사이에 서로 직렬로 전기적으로 접속된다. 제 1 배선은 클럭 신호를 송신하는 기능을 갖는다. 제 3 배선은 클럭 신호의 하이 또는 로 레벨에 대응하는 전위를 송신하는 기능을 갖는다. 제 2 배선의 신호 또는 제 2 배선의 신호에 따른 신호는 순차 회로에 입력된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명의 일 형태는 반도체 장치, 표시 장치, 표시 모듈, 및 전자 장치에 관한 것이다.

또한 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로, 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 이들 중 어느 것을 구동하기 위한 방법, 및 이들 중 어느 것을 제조하기 위한 방법이 포함된다.

시프트 레지스터가 특허문헌 1에 개시된다. 특허문헌 1에 개시된 시프트 레지스터는 클럭 신호와 동기하여 스타트펄스를 순차적으로 시프트함으로써 출력 신호를 얻는다.

일본국 특개 2006-031908호 공보

일반적으로, 클럭 신호가 시프트 레지스터에서의 트랜지스터의 게이트에 직접 입력되는 경우, 클럭 신호가 입력되는 배선의 부하가 높게 되어, 소비 전력이 증가된다.

본 발명의 일 형태의 목적은 소비 전력을 저감하거나 또는 이를 달성할 수 있는 구성을 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 배선의 부하를 저감하거나 또는 이를 달성할 수 있는 구성을 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 신규 구성을 제공하는 것이고, 특히, 시프트 레지스터에 적용될 수 있는 신규 구성을 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 트랜지스터의 온/오프 상태를 전환하는 횟수를 저감하거나 또는 이를 달성할 수 있는 구성을 제공하는 것이다.

또한 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 반드시 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해지고, 명세서, 도면, 청구항 등의 기재로부터 얻을 수 있다.

본 발명의 일 형태의 반도체 장치는 시프트 레지스터를 포함한다. 시프트 레지스터는 복수의 스테이지를 포함한다. 상기 스테이지들 중 어느 하나는 제 1~제 4 스위치와 순차 회로를 포함한다. 제 1 스위치 및 제 2 스위치는 제 1 배선과 제 2 배선 사이에 서로 병렬로 전기적으로 접속된다. 제 3 스위치 및 제 4 스위치는 제 3 배선과 제 2 배선 사이에 서로 직렬로 전기적으로 접속된다. 제 1 배선은 클럭 신호를 전달하는 기능을 갖는다. 제 3 배선은 클럭 신호의 하이 레벨 또는 로 레벨에 대응하는 전위를 전달하는 기능을 갖는다. 제 2 배선의 신호 또는 제 2 배선의 신호에 따른 신호가 순차 회로에 입력된다.

본 발명의 상술한 형태에서, 순차 회로는 제 1 회로를 포함하여도 좋다. 제 2 배선의 신호 또는 제 2 배선의 신호에 따른 신호가 제 1 회로의 출력이 하이 레벨에 설정되는지를 결정하는 단자에 입력된다.

본 발명의 상술한 형태에서, 순차 회로는 논리 회로를 포함하여도 좋다. 논리 회로에, 적어도 제 2 배선의 신호 또는 제 2 배선의 신호에 따른 신호가 입력된다.

본 발명의 상술한 형태에서, 앞의(previous) 스테이지의 출력 신호 또는 앞의 스테이지의 출력 신호에 따른 신호가 제 1 스위치의 온/오프 상태를 제어하는 단자에 입력되어도 좋다.

본 발명의 상술한 형태에서, 다음의(subsequent) 스테이지의 출력 신호 또는 다음의 스테이지의 출력 신호에 따른 신호가 제 2 스위치의 온/오프 상태를 제어하는 단자에 입력되어도 좋다.

본 발명의 상술한 형태에서, 앞의 스테이지의 출력 신호 또는 앞의 스테이지의 출력 신호에 따른 신호가 제 3 스위치의 온/오프 상태를 제어하는 단자에 입력되어도 좋다.

본 발명의 상술한 형태에서, 다음의 스테이지의 출력 신호 또는 다음의 스테이지의 출력 신호에 따른 신호가 제 4 스위치의 온/오프 상태를 제어하는 단자에 입력되어도 좋다.

본 발명의 상술한 형태에서, 시프트 레지스터는 제 5~제 8 스위치를 포함하여도 좋다. 제 5 스위치의 제 1 단자는 제 4 배선에 전기적으로 접속된다. 제 6 스위치의 제 1 단자는 제 5 배선 또는 제 3 배선에 전기적으로 접속된다. 제 6 스위치의 제 2 단자는 제 5 스위치의 제 2 단자에 전기적으로 접속된다. 제 7 스위치의 제 1 단자는 제 6 배선에 전기적으로 접속된다. 제 8 스위치의 제 1 단자는 제 7 배선 또는 제 3 배선에 전기적으로 접속된다. 제 8 스위치의 제 2 단자는 제 7 스위치의 제 2 단자에 전기적으로 접속된다. 순차 회로의 출력 신호 또는 순차 회로의 출력 신호에 따른 신호가 제 5 스위치의 온/오프 상태를 제어하는 단자에 입력된다. 순차 회로의 출력 신호 또는 순차 회로의 출력 신호에 따른 신호가 제 6 스위치의 온/오프 상태를 제어하는 단자에 입력된다. 순차 회로의 출력 신호 또는 순차 회로의 출력 신호에 따른 신호가 제 7 스위치의 온/오프 상태를 제어하는 단자에 입력된다. 순차 회로의 출력 신호 또는 순차 회로의 출력 신호에 따른 신호가 제 8 스위치의 온/오프 상태를 제어하는 단자에 입력된다. 제 4 배선은 제 2 클럭 신호를 전달하는 기능을 갖는다. 제 5 배선은 제 2 클럭 신호의 하이 레벨 또는 로 레벨에 따른 전위를 전달하는 기능을 갖는다. 제 6 배선은 제 3 클럭 신호를 전달하는 기능을 갖는다. 제 7 배선은 제 3 클럭 신호의 하이 레벨 또는 로 레벨에 따른 전위를 전달하는 기능을 갖는다.

본 발명의 일 형태는 소비 전력을 저감할 수 있다. 본 발명의 일 형태는 배선의 부하를 저감할 수 있다. 본 발명의 일 형태는 신규 구성을 제공할 수 있다. 본 발명의 일 형태는 트랜지스터의 온/오프 상태를 전환하는 횟수를 저감할 수 있다.

또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 모든 효과를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해지고, 명세서, 도면, 청구항 등의 기재로부터 얻을 수 있다.

도 1은 장치의 구성을 도시한 것이다.
도 2는 장치의 구성을 도시한 것이다.
도 3은 장치의 구성을 도시한 것이다.
도 4는 장치의 구성을 도시한 것이다.
도 5는 장치의 구성을 도시한 것이다.
도 6은 장치의 구성을 도시한 것이다.
도 7은 장치의 구성을 도시한 것이다.
도 8은 장치의 구성을 도시한 것이다.
도 9는 장치의 구성을 도시한 것이다.
도 10은 장치의 구성을 도시한 것이다.
도 11은 장치의 구성을 도시한 것이다.
도 12는 장치의 구성을 도시한 것이다.
도 13은 장치의 구성을 도시한 것이다.
도 14는 장치의 구성을 도시한 것이다.
도 15는 장치의 동작을 도시한 것이다.
도 16은 장치의 구성을 도시한 것이다.
도 17은 장치의 구성을 도시한 것이다.
도 18의 (A) 및 (B)는 장치의 구성을 도시한 것이다.
도 19는 장치의 구성을 도시한 것이다.
도 20은 장치의 구성을 도시한 것이다.
도 21은 장치의 동작을 도시한 것이다.
도 22는 장치의 구성을 도시한 것이다.
도 23은 장치의 구성을 도시한 것이다.
도 24는 장치의 구성을 도시한 것이다.
도 25는 장치의 구성을 도시한 것이다.
도 26은 장치의 구성을 도시한 것이다.
도 27은 장치의 구성을 도시한 것이다.
도 28은 장치의 구성을 도시한 것이다.
도 29는 장치의 구성을 도시한 것이다.
도 30은 장치의 동작을 도시한 것이다.
도 31의 (A)~(C)는 반도체 표시 장치의 구성을 도시한 것이다.
도 32는 화소의 상면도다.
도 33은 화소의 단면도다.
도 34의 (A) 및 (B)는 트랜지스터의 단면 구조를 도시한 것이다.
도 35는 액정 표시 장치의 상면도다.
도 36은 액정 표시 장치의 단면도다.
도 37의 (A)~(F)는 전자 장치를 도시한 것이다.

본 발명의 실시형태를 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자에게 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 설명에 한정되어 해석되지 말아야 한다.

본 발명의 일 형태는, 집적 회로, RF 태그, 및 반도체 표시 장치 등 트랜지스터를 사용한 어느 반도체 장치를 그 범주에 포함한다. 집적 회로는 마이크로프로세서, 화상 처리 회로, DSP(digital signal processor), 마이크로컨트롤러를 포함하는 LSI(large scale integrated circuit), 및 FPGA(field programmable gate array) 및 CPLD(complex PLD) 등의 PLD(programmable logic device)를 그 범주에 포함한다. 또한, 반도체 표시 장치는, 액정 표시 장치, OLED(organic light-emitting element)로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 페이퍼, DMD(digital micromirror device), PDP(plasma display panel), 및 FED(field emission display) 등의, 반도체막을 포함하는 회로 소자가 드라이버 회로에 포함되는 반도체 표시 장치를 그 범주에 포함한다.

본 명세서에서, 반도체 표시 장치는, 액정 소자 또는 발광 소자 등의 표시 소자가 각 화소에 제공된 패널, 및 컨트롤러를 포함하는 IC 등이 상기 패널에 실장된 모듈을 그 범주에 포함한다.

트랜지스터의 "소스"는 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 전기적으로 접속되는 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 "드레인"은 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 전기적으로 접속되는 드레인 전극을 의미한다. "게이트"는 게이트 전극을 의미한다.

트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 채널의 형태 또는 단자에 공급되는 전위의 레벨에 따라 서로 바뀔 수 있다. 일반적으로, n채널 트랜지스터에서, 저전위가 공급되는 단자는 소스라고 불리고, 고전위가 공급되는 단자는 드레인이라고 불린다. 또한, p채널 트랜지스터에서, 저전위가 공급되는 단자는 드레인이라고 불리고, 고전위가 공급되는 단자는 소스라고 불린다. 본 명세서에서, 편의상 소스 및 드레인이 고정된다고 추정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.

(실시형태 1)

본 실시형태에서, 본 발명의 일 형태의 장치를 설명한다.

도 1은 본 발명의 일 형태의 장치의 구조의 예를 도시한 것이다.

도 1에 도시된 장치는 회로(100)를 포함한다. 회로(100)는 본 발명의 일 형태의 장치에 포함되는 기본 회로다.

회로(100)의 단자 A는 배선(111)에 접속되고, 이의 단자 B는 배선(112)에 접속되고, 이의 단자 C는 배선(113)에 접속된다.

회로(100)는 스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)를 포함한다. 스위치(101A)의 제 1 단자는 배선(111)에 접속되고, 이의 제 2 단자는 배선(112)에 접속된다. 스위치(101B)의 제 1 단자는 스위치(102B)의 제 2 단자에 접속되고, 이의 제 2 단자는 배선(112)에 접속된다. 스위치(102A)의 제 1 단자는 배선(111)에 접속되고, 이의 제 2 단자는 배선(112)에 접속된다. 스위치(102B)의 제 1 단자는 배선(113)에 접속되고, 이의 제 2 단자는 스위치(101B)의 제 2 단자에 접속된다. 즉, 스위치(101A) 및 스위치(102A)는 배선(111)과 배선(112) 사이에 서로 병렬로 접속된다. 스위치(101B) 및 스위치(102B)는 배선(113)과 배선(112) 사이에 서로 직렬로 접속된다.

회로(100)는 배선(111)과 배선(112) 사이의 도통 상태 및 배선(113)과 배선(112) 사이의 도통 상태를 결정하는 기능을 갖는다. 배선(111) 및 배선(112)이 도통으로 되면, 배선(111)의 신호(신호(V₁₁₁)라고도 함)가 배선(112)에 공급된다. 배선(113) 및 배선(112)이 도통으로 되면, 배선(113)의 전위(전위(V₁₁₃)라고도 함)가 배선(112)에 공급된다. 바꿔 말하면, 회로(100)는 신호(V₁₁₁)가 배선(112)에 공급되는지 및 전위(V₁₁₃)가 배선(112)에 공급되는지를 결정하는 기능을 갖는다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)의 온/오프 상태를 제어함으로써, 배선(111)과 배선(112) 사이의 도통 상태 및 배선(113)과 배선(112) 사이의 도통 상태를 결정할 수 있다. 스위치(101A) 및 스위치(102A) 중 한쪽 또는 양쪽이 온이면, 배선(111) 및 배선(112)은 도통으로 된다. 스위치(101A) 및 스위치(102A) 양쪽이 오프이면, 배선(111) 및 배선(112)은 도통으로 되지 않는다. 스위치(101B) 및 스위치(102B) 양쪽이 온이면, 배선(113) 및 배선(112)은 도통으로 된다. 스위치(101B) 및 스위치(102B) 중 한쪽 또는 양쪽이 오프이면, 배선(113) 및 배선(112)은 도통으로 되지 않는다.

배선(112)의 신호(신호(V₁₁₂)라고도 함)는 신호(V₁₁₁) 및 전위(V₁₁₃)에 따라 제어된다. 신호(V₁₁₁)가 배선(112)에 공급되는 경우, 신호(V₁₁₂)는 신호(V₁₁₁)와 같거나 또는 실질적으로 같은 전위를 갖는다. 전위(V₁₁₃)가 배선(112)에 공급되는 경우, 신호(V₁₁₂)는 신호(V₁₁₃)와 같거나 또는 실질적으로 같은 전위를 갖는다.

하이 레벨 및 로 레벨을 갖는 신호(즉, 디지털 신호)가 신호(V₁₁₁)로서 주어진다. 구체적으로, 신호(V₁₁₁)가 클럭 신호인 것이 바람직하다. 따라서, 신호(V₁₁₁)가 배선(112)에 공급되는 경우, 신호(V₁₁₁)가 하이 레벨에 있으면, 신호(V₁₁₂)도 하이 레벨에 있고; 신호(V₁₁₁)가 로 레벨에 있으면, 신호(V₁₁₂)도 로 레벨에 있다. 또한 본 발명은 이에 한정되지 않는다.

전위(V₁₁₃)는, 예컨대 신호(V₁₁₁)의 로 레벨에 대응하는 전위다. 따라서, 전위(V₁₁₃)가 배선(112)에 공급되는 경우, 신호(V₁₁₂)는 로 레벨에 있다. 또한 본 발명은 이에 한정되지 않는다. 전위(V₁₁₃)는 신호(V₁₁₁)의 하이 레벨에 대응하는 전위라도 좋다.

또한 본 명세서 등에서, 신호의 로 또는 하이 레벨에 대응하는 전위는 신호의 로 또는 하이 레벨과 같거나 실질적으로 같은 전위라고 한다.

배선(111) 및 배선(112)이 도통으로 되면, 배선(113) 및 배선(112)은 도통으로 되지 않는 것이 바람직하다. 마찬가지로, 배선(111) 및 배선(112)이 도통으로 되지 않으면, 배선(113) 및 배선(112)은 도통으로 되는 것이 바람직하다. 이 경우, 신호(V₁₁₁) 및 전위(V₁₁₃)가 동시에 배선(112)에 공급되는 것을 방지할 수 있다.

예를 들어, 스위치(101A) 및 스위치(102A) 중 한쪽 또는 양쪽이 온이면, 스위치(101B) 및 스위치(102B) 중 한쪽 또는 양쪽이 오프되는 것이 바람직하다. 이 경우, 배선(111) 및 배선(112)이 도통으로 되면, 배선(113) 및 배선(112)은 도통으로 되지 않는다.

예를 들어, 스위치(101B) 및 스위치(102B) 양쪽이 온이면, 스위치(101A) 및 스위치(102A) 양쪽이 오프인 것이 바람직하다. 이 경우, 배선(111) 및 배선(112)은 도통으로 되지 않고, 배선(113) 및 배선(112)은 도통으로 된다.

배선(111)과 배선(112) 사이의 도통 상태가 배선(113)과 배선(112) 사이의 도통 상태와 같은 기간이 있을 수 있다. 또한 1 동작 기간에서, 이런 기간은 배선(111)과 배선(112) 사이의 도통 상태가 배선(113)과 배선(112) 사이의 도통 상태와 상이한 기간(예컨대 배선(111) 및 배선(112)이 도통으로 되고 배선(113) 및 배선(112)이 도통으로 되지 않는 기간)보다 짧은 것이 바람직하다.

또한 시프트 레지스터의 경우에서, 1 동작 기간은, 예컨대 스타트펄스가 입력될 때부터 다음의 스타트펄스가 입력될 때까지다. 바꿔 말하면, 1 동작 기간은 스타트펄스가 액티브가 될 때부터 스타트펄스가 다시 액티브가 될 때까지다. 표시 장치의 경우에서, 1 동작 기간은 1 프레임 기간, 1 수병 기간, 또는 1 수직 기간에 대응한다. 또는, 1 동작 기간은 클럭 신호의 1주기에 대응한다.

스위치(101A) 및 스위치(101B) 중 한쪽이 온이면, 다른 쪽이 오프인 것이 바람직하다. 마찬가지로, 스위치(102A) 및 스위치(102B) 중 한쪽이 온이면, 다른 쪽이 오프인 것이 바람직하다. 이런 경우라도, 배선(111) 및 배선(112)이 도통으로 되면, 반대로 배선(113) 및 배선(112)이 도통으로 되지 않을 수 있다.

예를 들어, 스위치(101A)가 온일 때, 스위치(101B)는 오프이고, 스위치(102A)가 온일 때, 스위치(102B)는 오프다. 이 경우, 배선(111) 및 배선(112)이 도통으로 되고, 배선(113) 및 배선(112)이 도통으로 되지 않는다.

예를 들어, 스위치(101A)가 온일 때, 스위치(101B)는 오프이고, 스위치(102A)가 오프일 때, 스위치(102B)는 온이다. 이 경우, 배선(111) 및 배선(112)이 도통으로 되고, 배선(113) 및 배선(112)이 도통으로 되지 않는다.

예를 들어, 스위치(101A)가 오프일 때, 스위치(101B)는 온이고, 스위치(102A)가 온일 때, 스위치(102B)는 오프다. 이 경우, 배선(111) 및 배선(112)이 도통으로 되고, 배선(113) 및 배선(112)이 도통으로 되지 않는다.

예를 들어, 스위치(101A)가 오프일 때, 스위치(101B)는 온이고, 스위치(102A)가 오프일 때, 스위치(102B)는 온이다. 이 경우, 배선(111) 및 배선(112)이 도통으로 되지 않고, 배선(113) 및 배선(112)이 도통으로 된다.

스위치(101A) 및 스위치(101B) 양쪽이 온이거나, 또는 양쪽이 오프인 기간이 있을 수 있다. 또한 1 동작 기간에서, 이런 기간이 스위치(101A) 및 스위치(101B) 중 한쪽이 온이고 다른 쪽이 오프인 기간보다 짧은 것이 바람직하다.

스위치(102A) 및 스위치(102B) 양쪽이 온이거나, 또는 양쪽이 오프인 기간이 있을 수 있다. 또한 1 동작 기간에서, 이런 기간은 스위치(102A) 및 스위치(102B) 중 한쪽이 온이고 다른 쪽이 오프인 기간보다 짧은 것이 바람직하다.

다음에, 스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)를 제어하기 위한 구성예를 설명한다.

스위치(101A) 및 스위치(101B)는 같은 신호에 의하여 제어되는 것이 바람직하다. 마찬가지로, 스위치(102A) 및 스위치(102B)가 같은 신호에 의하여 제어되는 것이 바람직하다. 따라서, 신호의 종류를 저감할 수 있다.

또한 본 명세서 등에서, "스위치 또는 트랜지스터 등의 소자가 신호에 의하여 제어된다"라는 표현은 소자가 상기 신호에 의하여 직접 제어되는 경우뿐만 아니라 소자가 상기 신호에 따른 신호에 의하여 제어되거나 또는 소자가 상기 신호 및 상기 신호에 따른 신호 양쪽에 의하여 제어되는 경우도 의미한다.

본 명세서 등에서, 제 1 신호에 따른 제 2 신호는 제 1 신호가 입력되는 회로(예컨대, 논리 회로, 조합 회로, 또는 순차 회로)의 출력 신호 등이다.

본 명세서 등에서, "2개의 스위치가 같은 신호에 의하여 제어된다"라는 표현은 2개의 스위치가 같은 신호에 의하여 제어되는 경우뿐만 아니라, 한쪽 스위치가 제 1 신호에 의하여 제어되고, 다른 쪽 스위치가 제 2 신호에 의하여 제어되고, 제 2 신호가 제 1 신호에 따른 신호인 경우도 의미한다.

도 2는, 스위치(101A)가 배선(114)의 신호(신호(V₁₁₄)라고도 함)에 의하여 제어되고, 스위치(101B)가 신호(V₁₁₄)의 반전 신호에 의하여 제어되고, 스위치(102A)가 배선(115)의 신호(신호(V₁₁₅)라고도 함)에 의하여 제어되고, 스위치(102B)가 신호(V₁₁₅)의 반전 신호에 의하여 제어되는, 도 1에 도시된 회로(100)의 구성예를 도시한 것이다.

배선(114)은 스위치(101A)의 온/오프 상태를 제어하는 단자(제어 단자라고도 함), 및 인버터(103)를 통하여 스위치(101B)의 제어 단자에 접속된다.

배선(115)은 스위치(102A)의 제어 단자, 및 인버터(104)를 통하여 스위치(102B)의 제어 단자에 접속된다.

또한 회로(100)가 인버터(103) 및 인버터(104)를 포함하여도 좋다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)를 제어하기 위한 구성은 도 2에 도시된 구성에 한정되지 않는다.

예를 들어, 도 3에 도시된 바와 같이, 스위치(101B)는 신호(V₁₁₄)에 의하여 제어되어도 좋고, 스위치(101A)는 신호(V₁₁₄)의 반전 신호에 의하여 제어되어도 좋다. 이 경우, 배선(114)은 스위치(101B)의 제어 단자, 및 인버터(103)를 통하여 스위치(101A)의 제어 단자에 접속된다.

예를 들어, 도 3에 도시된 바와 같이, 스위치(102B)는 신호(V₁₁₅)에 의하여 제어되어도 좋고, 스위치(102A)는 신호(V₁₁₅)의 반전 신호에 의하여 제어되어도 좋다. 이 경우, 배선(115)은 스위치(102B)의 제어 단자, 및 인버터(104)를 통하여 스위치(102A)의 제어 단자에 접속된다.

예를 들어, 도 4에 도시된 바와 같이, 스위치(101A) 및 스위치(101B) 양쪽이 신호(V₁₁₄)에 의하여 제어되어도 좋다. 이 경우, 배선(114)은 스위치(101A)의 제어 단자 및 스위치(101B)의 제어 단자에 접속된다.

예를 들어, 도 4에 도시된 바와 같이, 스위치(102A) 및 스위치(102B) 양쪽이 신호(V₁₁₅)에 의하여 제어되어도 좋다. 이 경우, 배선(115)은 스위치(102A)의 제어 단자 및 스위치(102B)의 제어 단자에 접속된다.

예를 들어, 입력 신호의 반전 신호를 출력하는 기능을 갖는 회로가 인버터(103) 대신에 사용되어도 좋다. 이런 회로의 예에는 NAND 회로, NOR 회로, 및 클록드 인버터가 포함된다. 도 5는 인버터(103) 대신에 NAND 회로(103A)가 사용되는 구성예를 도시한 것이다. NAND 회로(103A)의 출력 단자는 인버터(103)의 출력 단자에 대응하고, NAND 회로(103A)의 제 1 입력 단자는 인버터(103)의 입력 단자에 대응한다. NAND 회로(103A)의 제 2 입력 단자는 도시되지 않는 배선에 접속될 수 있다.

예를 들어, 입력 신호의 반전 신호를 출력하는 기능을 갖는 회로가 인버터(104) 대신에 사용되어도 좋다. 이런 회로의 예에는 NAND 회로, NOR 회로, 및 클록드 인버터가 포함된다. 도 5는 인버터(104) 대신에 NAND 회로(104A)가 사용되는 구성예를 도시한 것이다. NAND 회로(104A)의 출력 단자는 인버터(104)의 출력 단자에 대응하고, NAND 회로(104A)의 제 1 입력 단자는 인버터(104)의 입력 단자에 대응한다. NAND 회로(104A)의 제 2 입력 단자는 도시되지 않는 배선에 접속될 수 있다.

NAND 회로(104A)의 제 2 입력 단자는 NAND 회로(103A)의 제 2 입력 단자가 접속되는 배선에 접속되어도 좋다.

다음에, 스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)에 적용될 수 있는 구성예를 설명한다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B) 등의, 본 명세서 등에 설명된 스위치로서 다양한 스위치를 사용할 수 있다. 즉, 스위치는 온 또는 오프가 됨으로써(온 상태 또는 오프 상태로 됨으로써) 전류를 흘릴지 여부를 결정하는 기능을 갖는다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 갖는다. 예를 들어, 스위치는 경로 1 또는 경로 2를 통하여 전류를 흘릴 수 있는지를 결정하고 경로를 전환하는 기능을 갖는다. 예를 들어, 전기적 스위치, 기계적 스위치 등을 스위치로서 사용할 수 있다. 즉, 전류를 제어할 수 있는 한, 특정의 소자에 한정되지 않고 어떤 소자라도 스위치로서 사용할 수 있다. 예를 들어, 트랜지스터(예컨대 바이폴라 트랜지스터 또는 MOS 트랜지스터), 다이오드(예컨대 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드접속 트랜지스터), 이런 소자가 조합된 논리 회로 등이 스위치로서 사용될 수 있다. 기계적 스위치의 예는 DMD(digital micromirror device) 등의 MEMS(micro electro mechanical system) 기술을 사용하여 형성되는 스위치다. 이런 스위치는 기계적으로 이동할 수 있고, 전극의 이동에 따라 도통 및 비도통을 제어함으로써 동작하는 전극을 포함한다.

도 6은 CMOS 스위치(아날로그 스위치라고도 함)가 도 2에 도시된 회로(100)에서의 스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)로서 사용되는 구성예를 도시한 것이다.

n채널 트랜지스터(101An) 및 p채널 트랜지스터(101Ap)는 스위치(101A)에 대응한다. 트랜지스터(101An)의 제 1 단자 및 트랜지스터(101Ap)의 제 1 단자는 스위치(101A)의 제 1 단자에 대응하고, 배선(111)에 접속된다. 트랜지스터(101An)의 제 2 단자 및 트랜지스터(101Ap)의 제 2 단자는 스위치(101A)의 제 2 단자에 대응하고, 배선(112)에 접속된다. 트랜지스터(101An)의 게이트 및 트랜지스터(101Ap)의 게이트는 스위치(101A)의 제어 단자에 대응한다. 트랜지스터(101An)의 게이트는 배선(114)에 접속되고, 트랜지스터(101Ap)의 게이트는 인버터(103)의 출력 단자에 접속된다.

n채널 트랜지스터(101Bn) 및 p채널 트랜지스터(101Bp)는 스위치(101B)에 대응한다. 트랜지스터(101Bn)의 제 1 단자 및 트랜지스터(101Bp)의 제 1 단자는 스위치(101B)의 제 1 단자에 대응한다. 트랜지스터(101Bn)의 제 2 단자 및 트랜지스터(101Bp)의 제 2 단자는 스위치(101B)의 제 2 단자에 대응하고, 배선(112)에 접속된다. 트랜지스터(101Bn)의 게이트 및 트랜지스터(101Bp)의 게이트는 스위치(101B)의 제어 단자에 대응한다. 트랜지스터(101Bn)의 게이트는 인버터(103)의 출력 단자에 접속되고, 트랜지스터(101Bp)의 게이트는 배선(114)에 접속된다.

n채널 트랜지스터(102An) 및 p채널 트랜지스터(102Ap)는 스위치(102A)에 대응한다. 트랜지스터(102An)의 제 1 단자 및 트랜지스터(102Ap)의 제 1 단자는 스위치(102A)의 제 1 단자에 대응하고, 배선(111)에 접속된다. 트랜지스터(102An)의 제 2 단자 및 트랜지스터(102Ap)의 제 2 단자는 스위치(102A)의 제 2 단자에 대응하고, 배선(112)에 접속된다. 트랜지스터(102An)의 게이트 및 트랜지스터(102Ap)의 게이트는 스위치(102A)의 제어 단자에 대응한다. 트랜지스터(102An)의 게이트는 배선(115)에 접속되고, 트랜지스터(102Ap)의 게이트는 인버터(104)의 출력 단자에 접속된다.

n채널 트랜지스터(102Bn) 및 p채널 트랜지스터(102Bp)는 스위치(102B)에 대응한다. 트랜지스터(102Bn)의 제 1 단자 및 트랜지스터(102Bp)의 제 1 단자는 스위치(102B)의 제 1 단자에 대응하고, 배선(113)에 접속된다. 트랜지스터(102Bn)의 제 2 단자 및 트랜지스터(102Bp)의 제 2 단자는 스위치(102B)의 제 2 단자에 대응하고, 트랜지스터(101Bn)의 제 1 단자 및 트랜지스터(101Bp)의 제 1 단자에 접속된다. 트랜지스터(102Bn)의 게이트 및 트랜지스터(102Bp)의 게이트는 스위치(102B)의 제어 단자에 대응한다. 트랜지스터(102Bn)의 게이트는 인버터(104)의 출력 단자에 접속되고, 트랜지스터(102Bp)의 게이트는 배선(115)에 접속된다.

신호(V₁₁₄)가 하이 레벨에 있으면, 트랜지스터(101An) 및 트랜지스터(101Ap)는 온이 되고, 트랜지스터(101Bn) 및 트랜지스터(101Bp)는 오프된다. 신호(V₁₁₄)가 로 레벨에 있으면, 트랜지스터(101An) 및 트랜지스터(101Ap)는 오프되고 트랜지스터(101Bn) 및 트랜지스터(101Bp)는 온된다.

신호(V₁₁₅)가 하이 레벨에 있으면, 트랜지스터(102An) 및 트랜지스터(102Ap)는 온이 되고 트랜지스터(102Bn) 및 트랜지스터(102Bp)는 오프된다. 신호(V₁₁₅)가 로 레벨에 있으면, 트랜지스터(102An) 및 트랜지스터(102Ap)는 오프되고 트랜지스터(102Bn) 및 트랜지스터(102Bp)는 온된다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)로서 사용되는 트랜지스터를 제어하기 위한 구성은 도 6에 도시된 구성에 한정되지 않는다.

예를 들어, 도 7에 도시된 바와 같이, 트랜지스터(101An)의 게이트 및 트랜지스터(101Bp)의 게이트를 인버터(103)의 출력 단자에 접속하여도 좋고, 트랜지스터(101Ap)의 게이트 및 트랜지스터(101Bn)의 게이트를 배선(114)에 접속하여도 좋다. 신호(V₁₁₄)가 하이 레벨에 있으면, 트랜지스터(101An) 및 트랜지스터(101Ap)가 오프되고 트랜지스터(101Bn) 및 트랜지스터(101Bp)는 온된다. 신호(V₁₁₄)가 로 레벨에 있으면, 트랜지스터(101An) 및 트랜지스터(101Ap)가 온되고 트랜지스터(101Bn) 및 트랜지스터(101Bp)는 오프된다.

예를 들어, 도 7에 도시된 바와 같이, 트랜지스터(102An)의 게이트 및 트랜지스터(102Bp)의 게이트를 인버터(104)의 출력 단자에 접속하여도 좋고, 트랜지스터(102Ap)의 게이트 및 트랜지스터(102Bn)의 게이트를 배선(115)에 접속하여도 좋다. 신호(V₁₁₅)가 하이 레벨에 있으면, 트랜지스터(102An) 및 트랜지스터(102Ap)가 오프되고 트랜지스터(102Bn) 및 트랜지스터(102Bp)는 온된다. 신호(V₁₁₅)가 로 레벨에 있으면, 트랜지스터(102An) 및 트랜지스터(102Ap)가 온되고 트랜지스터(102Bn) 및 트랜지스터(102Bp)는 오프된다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)는 CMOS 스위치에 한정되지 않는다.

예를 들어, 도 8에 도시된 바와 같이, n채널 트랜지스터를 스위치(101B)로서 사용하여도 좋다. 즉, 트랜지스터(101Bp)를 생략하여도 좋다.

예를 들어, 도 8에 도시된 바와 같이, n채널 트랜지스터를 스위치(102B)로서 사용하여도 좋다. 즉, 트랜지스터(102Bp)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(101B)로서 사용하여도 좋다. 즉, 트랜지스터(101Bn)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(102B)로서 사용하여도 좋다. 즉, 트랜지스터(102Bn)를 생략하여도 좋다.

예를 들어, n채널 트랜지스터를 스위치(101A)로서 사용하여도 좋다. 즉, 트랜지스터(101Ap)를 생략하여도 좋다.

예를 들어, n채널 트랜지스터를 스위치(102A)로서 사용하여도 좋다. 즉, 트랜지스터(102Ap)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(101A)로서 사용하여도 좋다. 즉, 트랜지스터(101An)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(102A)로서 사용하여도 좋다. 즉, 트랜지스터(102An)를 생략하여도 좋다.

또한 스위치(101B) 및 스위치(102B) 중 한쪽이 n채널 트랜지스터인 경우에서, 다른 쪽은 n채널 트랜지스터 또는 CMOS 스위치인 것이 바람직하다. 전위(V₁₁₃)는 신호(V₁₁₁)의 로 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(101B) 및 스위치(102B) 각각에서, n채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(112)과 배선(113) 사이의 저항 값을 작게 할 수 있다.

또한 스위치(101B) 및 스위치(102B) 중 한쪽이 p채널 트랜지스터인 경우, 다른 쪽은 p채널 트랜지스터 또는 CMOS 스위치인 것이 바람직하다. 전위(V₁₁₃)는 신호(V₁₁₁)의 하이 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(101B) 및 스위치(102B) 각각에서, p채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(112)과 배선(113) 사이의 저항 값을 작게 할 수 있다.

또한 스위치(101A)가 n채널 트랜지스터 및 p채널 트랜지스터 중 하나인 경우, 스위치(101B)는 n채널 트랜지스터 및 p채널 트랜지스터 중 다른 쪽인 것이 바람직하다. 이 경우, 스위치(101A) 및 스위치(101B)는 같은 신호에 의하여 제어될 수 있어, 인버터(103)를 생략할 수 있다.

또한 스위치(102A)가 n채널 트랜지스터 및 p채널 트랜지스터 중 하나인 경우, 스위치(102B)는 n채널 트랜지스터 및 p채널 트랜지스터 중 다른 쪽인 것이 바람직하다. 이 경우, 스위치(102A) 및 스위치(102B)는 같은 신호에 의하여 제어될 수 있어, 인버터(104)를 생략할 수 있다.

신호(V₁₁₁)는 스위치(101A) 및 스위치(102A)를 통하여 배선(112)에 공급된다. 따라서, CMOS 스위치는 스위치(101A) 및 스위치(102A)로서 사용되는 것이 바람직하다. 이 경우, 배선(111)과 배선(112) 사이의 저항 값을 신호(V₁₁₁)가 하이 레벨에 있든 로 레벨에 있든 작게 할 수 있다.

다음에, 도 1에 도시된 회로(100)의 변형예를 설명한다.

예를 들어, 스위치(101A)의 제 2 단자는 스위치(101B)의 제 1 단자 또는 스위치(102B)의 제 2 단자에 접속되어도 좋다.

예를 들어, 도 9에 도시된 바와 같이, 스위치(102A)의 제 2 단자는 스위치(101B)의 제 1 단자 또는 스위치(102B)의 제 2 단자에 접속되어도 좋다.

도 9에 도시된 구성에서, 신호(V₁₁₁)가 스위치(101A)를 통하여 배선(112)에 출력되는 경우, 및 신호(V₁₁₁)가 스위치(102A) 및 스위치(101B)를 통하여 배선(112)에 출력되는 경우가 있다. 이런 이유로, 도 13에 도시된 바와 같이, CMOS 스위치가 스위치(101A), 스위치(102A), 및 스위치(101B)로서 사용되는 것이 바람직하다. 이 경우, 배선(111)과 배선(112) 사이의 저항 값을 작게 할 수 있다.

예를 들어, 도 10에 도시된 바와 같이, 스위치(101B) 및 스위치(102B)는 반대로 접속되어도 좋다. 스위치(101B)의 제 1 단자는 배선(113)에 접속되어도 좋고, 스위치(102B)의 제 1 단자는 스위치(101B)의 제 2 단자에 접속되어도 좋고, 스위치(102B)의 제 2 단자는 배선(112)에 접속되어도 좋다.

예를 들어, 스위치(102B)의 제 1 단자가 배선(114)에 접속되어도 좋다.

예를 들어, 스위치(102B)의 제 1 단자가 배선(115)에 접속되어도 좋다.

예를 들어, 스위치(102B)의 제 1 단자가 인버터(103)의 출력 단자에 접속되어도 좋다.

예를 들어, 스위치(102B)의 제 1 단자는 인버터(104)의 출력 단자에 접속되어도 좋다.

예를 들어, 배선(112)의 전위를 초기화하기 위한 구조를 추가하여도 좋다. 도 11은 스위치(105) 및 스위치(106)가 배선(112)의 전위를 초기화하기 위하여 추가되는 구성을 도시한 것이다. 스위치(105)의 제 1 단자는 스위치(101B)의 제 2 단자에 접속된다. 스위치(105)의 제 2 단자는 배선(112)에 접속된다. 스위치(106)의 제 1 단자는 배선(117)에 접속된다. 스위치(107)의 제 2 단자는 배선(112)에 접속된다. 스위치(105) 및 스위치(106) 중 한쪽이 온일 때, 다른 쪽이 오프인 것이 바람직하다. 스위치(105)가 온이고 스위치(106)가 오프일 때, 도 11에 도시된 회로(100)의 동작은 도 1에 도시된 회로(100)와 비슷하다. 반대로, 스위치(105)가 오프이고 스위치(106)가 온일 때, 배선(116)의 전위(전위(V₁₁₆)라고도 함)는 배선(112)에 공급된다. 전위(V₁₁₆)가 신호(V₁₁₁)의 하이 레벨에 대응할 때, 신호(V₁₁₂)는 하이 레벨에 있다. 따라서, 스위치(101B) 및 스위치(102B)가 온이더라도, 배선(112)의 전위는 초기화될 수 있다.

스위치(105), 스위치(101B), 및 스위치(102B)는 배선(113)과 배선(112) 사이에 직렬로 접속된다. 예를 들어, 스위치(101B) 및 스위치(102B)는 스위치(105)를 통하여 접속되어도 좋다. 예를 들어, 스위치(102B) 및 배선(113)은 스위치(105)를 통하여 접속되어도 좋다.

스위치(106)가 온일 때, 스위치(101A) 및 스위치(102A)는 오프인 것이 바람직하다. 이 경우, 신호(V₁₁₁) 및 전위(V₁₁₆)가 동시에 배선(112)에 공급되는 것을 방지할 수 있다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)와 같이, 다양한 스위치가 스위치(105) 및 스위치(106)로서 사용될 수 있다. 도 12는 스위치(105)로서 n채널 트랜지스터가 사용되고 스위치(106)로서 p채널 트랜지스터가 사용되는 구성예를 도시한 것이다. n채널 트랜지스터(105n)는 스위치(105)에 대응한다. 트랜지스터(105n)의 제 1 단자는 스위치(105)의 제 1 단자에 대응하고, 스위치(101B)의 제 2 단자에 접속된다. 트랜지스터(105n)의 제 2 단자는 스위치(105)의 제 2 단자에 대응하고, 배선(112)에 접속된다. 트랜지스터(105n)의 게이트는 스위치(105)의 제어 단자에 대응하고, 배선(117)에 접속된다. p채널 트랜지스터(106p)는 스위치(106)에 대응한다. 트랜지스터(106p)의 제 1 단자는 스위치(106)의 제 1 단자에 대응하고, 배선(116)에 접속된다. 트랜지스터(106p)의 제 2 단자는 스위치(106)의 제 2 단자에 대응하고, 배선(112)에 접속된다. 트랜지스터(106p)의 게이트는 스위치(106)의 제어 단자에 대응하고, 배선(117)에 접속된다. 배선(117)의 신호(신호(V₁₁₇)라고도 함)가 하이 레벨에 있으면, 트랜지스터(105n)가 온되고 트랜지스터(106p)는 오프된다. 신호(V₁₁₇)가 로 레벨에 있으면, 트랜지스터(105n)가 오프되고 트랜지스터(106p)가 온된다.

스위치(105) 및 스위치(106)는 같은 극성을 갖는 트랜지스터라도 좋다. 이 경우, 스위치(105)로서 사용되는 트랜지스터의 게이트는 인버터를 통하여 스위치(106)로서 사용되는 트랜지스터의 게이트에 접속되는 것이 바람직하다.

전위(V₁₁₃)가 신호(V₁₁₁)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(101B), 스위치(102B), 및 스위치(105) 각각으로서 사용되는 것이 바람직하다. 또는, 전위(V₁₁₃)가 신호(V₁₁₁)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(101B), 스위치(102B), 및 스위치(105) 각각으로서 사용되는 것이 바람직하다. 스위치(101B), 스위치(102B), 및 스위치(105)로서 사용되는 트랜지스터 각각의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(113)과 배선(112) 사이의 저항 값을 작게 할 수 있다.

전위(V₁₁₆)가 신호(V₁₁₁)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(106)로서 사용되는 것이 바람직하다. 또는, 전위(V₁₁₆)가 신호(V₁₁₁)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(106)로서 사용되는 것이 바람직하다. 스위치(106)의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(116)과 배선(112) 사이의 저항 값을 작게 할 수 있다.

상술한 바와 같이, 본 명세서 등에서, 다양한 스위치를 스위치로서 사용할 수 있다. 즉, 스위치는 온 또는 오프가 됨으로써(온 상태 또는 오프 상태로 됨으로써) 전류를 흘릴지 여부를 결정하는 기능을 갖는다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 갖는다. 예를 들어, 스위치는 경로 1 또는 경로 2를 통하여 전류를 흘릴 수 있는지를 결정하고 경로를 전환하는 기능을 갖는다. 예를 들어, 전기적 스위치, 기계적 스위치 등을 스위치로서 사용할 수 있다. 즉, 전류를 제어할 수 있는 한, 특정의 소자에 한정되지 않고 어떤 소자라도 스위치로서 사용할 수 있다. 예를 들어, 트랜지스터(예컨대 바이폴라 트랜지스터 또는 MOS 트랜지스터), 다이오드(예컨대 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드접속 트랜지스터), 이런 소자가 조합된 논리 회로 등이 스위치로서 사용될 수 있다. 기계적 스위치의 예는 DMD(digital micromirror device) 등의 MEMS(micro electro mechanical system) 기술을 사용하여 형성되는 스위치다. 이런 스위치는 기계적으로 이동할 수 있는 전극을 포함하고, 상기 전극의 이동에 따라 도통 및 비도통을 제어함으로써 동작한다.

트랜지스터가 스위치로서 사용되는 경우, 단순히 스위치로서 동작하기 때문에 트랜지스터의 극성(도전형)은 특정의 형태에 특별히 한정되지 않는다. 하지만, 오프 전류를 억제할 때, 더 작은 오프 전류를 갖는 극성의 트랜지스터가 사용되는 것이 바람직하다. 더 작은 오프 상태 전류를 갖는 트랜지스터의 예는 LDD 영역이 제공된 트랜지스터, 멀티 게이트 구조를 갖는 트랜지스터 등이다.

또한 트랜지스터를 스위치로서 사용하는 경우, 스위치로서 동작하는 트랜지스터의 소스의 전위가 저전위 측 전원(예컨대 Vss, GND, 또는 0V)의 전위에 가까울 때, n채널 트랜지스터를 스위치로서 사용하는 것이 바람직하다. 소스의 전위가 고전위측 전원(예컨대 Vdd)의 전위에 가까울 때, p채널 트랜지스터를 스위치로서 사용하는 것이 바람직하다. 이것은 n채널 트랜지스터의 소스의 전위가 저전위 측 전원의 전위에 가까울 때 또는 p채널 트랜지스터의 소스의 전위가 고전위 측 전원의 전위에 가까울 때, 게이트-소스 전압의 절대 값이 증가될 수 있어, 트랜지스터를 스위치로서 더 정확히 동작할 수 있기 때문이다. 또한 이것은 트랜지스터가 항상 소스 폴로어 동작을 하지 않아, 출력 전압에서의 저감이 자주 일어나지 않기 때문이다.

또한 n채널 및 p채널 트랜지스터 양쪽을 포함하는 CMOS 스위치가 스위치로서 채용되어도 좋다. p채널 트랜지스터 또는 n채널 트랜지스터가 온이 되면 전류가 흐를 수 있기 때문에 스위치로서 CMOS 스위치를 사용함으로써 스위치의 동작을 더 정확히 할 수 있다. 따라서, 전압은, 스위치에 대한 입력 신호의 전압이 하이인지 로인지에 상관없이 적절한 출력을 할 수 있다. 또는, 스위치를 온 또는 오프로 하기 위한 신호의 전압 진폭을 작게 할 수 있어 소비 전력을 저감할 수 있다.

또한 트랜지스터가 스위치로서 사용되면, 스위치는 입력 단자(소스 및 드레인 중 한쪽), 출력 단자(소스 및 드레인 중 다른 쪽), 및 도통을 제어하기 위한 단자(게이트)를 포함하는 경우가 있다. 다이오드가 스위치로서 사용되면, 스위치는 도통을 제어하기 위한 단자를 갖지 않는 경우가 있다. 그러므로, 다이오드가 스위치로서 사용되면, 단자를 제어하기 위한 배선의 개수를 트랜지스터를 스위치로서 사용하는 경우에 비하여 적게 할 수 있다.

예를 들어, 본 명세서 등에서, 소정의 형태에 한정되지 않고 다양한 구조를 갖는 트랜지스터를 트랜지스터로서 사용할 수 있다. 예를 들어, 단결정 실리콘을 포함하는 트랜지스터, 또는 비정질 실리콘, 다결정 실리콘, 미결정(마이크로크리스털, 나노크리스털, 또는 세미어모퍼스라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 포함하는 트랜지스터 등을 트랜지스터로서 사용할 수 있다. 또는 반도체막이 얇게 된 박막 트랜지스터(TFT)를 사용할 수 있다. TFT를 사용하는 경우, 다양한 장점이 있다. 예를 들어, TFT는 단결정 실리콘을 사용하는 경우보다 낮은 온도로 형성될 수 있기 때문에 제조 비용을 저감할 수 있거나 또는 제조 장치를 크게 할 수 있다. 제조 장치가 더 크게 될 수 있기 때문에 TFT는 큰 기판을 사용하여 형성될 수 있다. 그러므로 많은 표시 장치가 낮은 비용으로 동시에 형성될 수 있다. 또한, 제조 온도가 낮기 때문에 내열성이 낮은 기판을 사용할 수 있다. 그러므로, 트랜지스터는 투광성 기판을 사용하여 형성될 수 있다. 또는 표시 소자에서의 광의 투과를 투광성 기판을 사용하여 형성된 트랜지스터를 사용하여 제어할 수 있다. 또는 트랜지스터의 두께가 작기 때문에 트랜지스터에 포함되는 막의 일부는 광을 투과할 수 있다. 그러므로 구경비를 향상시킬 수 있다.

또한, 다결정 실리콘을 형성하는 경우에 촉매(예컨대 니켈)가 사용되면, 결정성이 더 향상될 수 있고 우수한 전기 특성을 갖는 트랜지스터가 형성될 수 있다. 따라서, 게이트 드라이버 회로(예컨대 주사선 드라이버 회로), 소스 드라이버 회로(예컨대 신호선 드라이버 회로), 및 신호 처리 회로(예컨대, 신호 생성 회로, 감마 보정 회로, 또는 DA 변환 회로)는 같은 기판을 사용하여 형성될 수 있다.

또한, 미결정 실리콘을 형성하는 경우에 촉매(예컨대 니켈)가 사용되면, 결정성이 더 향상될 수 있고 우수한 전기 특성을 갖는 트랜지스터가 형성될 수 있다. 이 경우, 결정성은 레이저 조사를 수행하지 않고 다만 가열 처리를 수행함으로써 향상시킬 수 있다. 따라서, 게이트 드라이버 회로(예컨대 주사선 드라이버 회로), 및 소스 드라이버 회로(예컨대 아날로그 스위치)의 일부는 같은 기판 위에 형성될 수 있다. 또한, 결정화를 위한 레이저 조사가 수행되지 않을 때, 실리콘의 결정성에서의 요철을 억제할 수 있다. 그러므로, 고품질 화상을 표시할 수 있다. 또한, 촉매(예컨대 니켈) 없이 다결정 실리콘 또는 미결정 실리콘을 형성할 수 있다.

또한, 실리콘의 결정성은 패널 전체에서 다결정, 미결정 등으로 향상되는 것이 바람직하지만, 본 발명은 이에 한정되지 않는다. 실리콘의 결정성은 패널의 일부에서만 향상되어도 좋다. 결정성에서의 선택적인 증가는 선택적인 레이저 조사 등에 의하여 달성될 수 있다. 예를 들어, 화소를 제외하는 주변 회로 영역에만 레이저 광이 조사되어도 좋다. 또는 게이트 드라이버 회로, 소스 드라이버 회로 등의 영역에만 레이저 광이 조사되어도 좋다. 또는 소스 드라이버 회로(예컨대 아날로그 스위치)의 일부에만 레이저 광이 조사되어도 좋다. 따라서, 실리콘의 결정성은, 회로를 고속으로 동작할 필요가 있는 영역에서만 향상시킬 수 있다. 화소 영역은 고속으로 동작할 필요가 특별히 없기 때문에 결정성이 향상되지 않더라도 화소 회로를 아무 문제 없이 동작할 수 있다. 따라서, 결정성이 향상된 영역이 적기 때문에, 제조 공정을 줄일 수 있다. 이로써 스루풋을 증가시킬 수 있고, 제조 비용을 저감할 수 있다. 또는 필요한 제조 장치의 개수가 적기 때문에 제조 비용을 저감할 수 있다.

트랜지스터의 예에는, 화합물 반도체(예컨대, SiGe, 또는 GaAs), 또는 산화물 반도체(예컨대, Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O(ITO), Sn-O, Ti-O, Al-Zn-Sn-O(AZTO) 또는 In-Sn-Zn-O)를 포함하는 트랜지스터, 및 이런 화합물 반도체 또는 산화물 반도체의 박막을 포함하는 박막 트랜지스터가 포함된다. 제조 온도를 낮게 할 수 있기 때문에, 이런 트랜지스터는 예컨대 실온으로 형성될 수 있다. 따라서 트랜지스터는, 플라스틱 기판 또는 필름 기판 등의 낮은 내열성을 갖는 기판에 직접 형성될 수 있다. 또한, 이런 화합물 반도체 또는 산화물 반도체는 트랜지스터의 채널부에만이 아니라 다른 장치에도 사용될 수 있다. 예를 들어, 이런 화합물 반도체 또는 산화물 반도체는 배선, 레지스터, 화소 전극, 투광 전극 등에 사용될 수 있다. 이런 소자가 트랜지스터와 동시에 형성될 수 있기 때문에 비용을 저감할 수 있다.

또한, 예컨대 잉크젯법 또는 인쇄법에 의하여 형성된 트랜지스터를 트랜지스터로서 사용할 수 있다. 따라서, 실온에서 형성될 수 있는 이런 트랜지스터는 저진공으로 형성될 수 있거나 또는 큰 기판을 사용하여 형성될 수 있다. 따라서, 트랜지스터는 마스크(레티클)의 사용 없이 형성될 수 있어, 트랜지스터의 레이아웃은 쉽게 변화될 수 있다. 또는 트랜지스터는 레지스트의 사용 없이 형성될 수 있기 때문에 재료비 및 공정수를 저감시킨다. 또한, 막이 필요한 부분에만 막을 형성할 수 있기 때문에 전체면 위에 막이 형성된 후에 에칭이 수행되는 제조 방법을 채용하는 경우에 비하여 재료를 낭비하지 않아, 비용을 저감할 수 있다.

또한, 예컨대, 유기 반도체 또는 카본 나노튜브를 포함하는 트랜지스터를 트랜지스터로서 사용할 수 있다. 따라서, 이런 트랜지스터는 플렉시블 기판 위에 형성될 수 있다. 유기 반도체 또는 카본 나노튜브를 포함하는 트랜지스터를 포함하는 장치는 충격에 견딜 수 있다.

또한, 다양한 상이한 구조를 갖는 트랜지스터를 트랜지스터에 사용할 수 있다. 예를 들어, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 등을 트랜지스터로서 사용할 수 있다. MOS 트랜지스터를 트랜지스터로서 사용함으로써 트랜지스터의 사이즈를 저감할 수 있다. 따라서, 많은 트랜지스터를 실장할 수 있다. 바이폴라 트랜지스터를 트랜지스터로서 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서, 회로를 고속으로 동작시킬 수 있다. 또한, MOS 트랜지스터와 바이폴라 트랜지스터는 하나의 기판 위에 형성되어도 좋고, 이 경우 소비 전력 및 사이즈의 저감, 고속 동작 등을 달성할 수 있다.

또한, 본 명세서 등에서, 예컨대 2개 이상의 게이트 전극을 갖는 멀티게이트 구조의 트랜지스터를 트랜지스터로서 사용할 수 있다. 멀티게이트 구조에 의하여, 채널 영역이 직렬로 접속되기 때문에 복수의 트랜지스터가 직렬로 접속된 구조가 제공된다. 따라서, 멀티게이트 구조에 의하여, 오프 상태 전류의 양을 저감할 수 있고 트랜지스터의 내전압을 증가시킬 수 있다(신뢰성을 향상시킬 수 있다). 또는 멀티게이트 구조에 의하여, 트랜지스터가 포화 영역에서 동작될 때, 드레인 소스 전압이 변동되더라도 드레인 소스 전류가 그다지 변화되지 않아, 평탄한 경사의 전압 전류 특성을 얻을 수 있다. 평탄한 경사의 전압 전류 특성을 이용함으로써 이상적인 전류원 회로 또는 매우 큰 저항을 갖는 능동 부하를 얻을 수 있다. 따라서, 우수한 특성을 갖는 미분 회로, 커런트 미러 회로 등을 얻을 수 있다.

또한, 예컨대 채널 위 및 아래에 게이트 전극이 형성되는 구조를 갖는 트랜지스터를 사용할 수 있다. 게이트 전극이 채널 위 및 아래에 형성되는 구조에 의하여, 복수의 트랜지스터가 병렬로 접속된 회로 구조가 제공된다. 따라서, 채널 영역이 증가되어, 전류량을 증가시킬 수 있다. 또는 채널 위 및 아래에 게이트 전극이 형성되는 구조를 사용함으로써 공핍층을 쉽게 형성할 수 있어, 결과적으로 서브스레시홀드 스윙이 낮게 된다.

또한, 예컨대 채널 영역 위에 게이트 전극이 형성된 구조, 채널 영역 아래에 게이트 전극이 형성된 구조, 스태거 구조(staggered structure), 역스태거 구조(inverted staggered structure), 채널 영역이 복수의 영역으로 나뉜 구조, 채널 영역이 병렬로 또는 직렬로 접속된 구조 등을 갖는 트랜지스터를 트랜지스터로서 사용할 수 있다. 플레이너형, FIN형, Tri-Gate형, 톱 게이트형, 보텀 게이트형, 및 더블 게이트형(채널 위 및 아래에 게이트들을 가짐) 등 다양한 구조 중 어느 것을 갖는 트랜지스터를 사용할 수 있다.

또한 예컨대 소스 전극 또는 드레인 전극이 채널 영역(또는 그 일부)과 중첩되는 구조를 갖는 트랜지스터를 트랜지스터로서 사용할 수 있다. 소스 전극 또는 드레인 전극이 채널 영역(또는 그 일부)과 중첩되는 구조를 사용함으로써, 채널 영역의 일부에서의 전하의 축적으로 인한 불안정한 동작을 방지할 수 있다.

또한 예컨대, LDD 영역이 제공되는 구조를 갖는 트랜지스터를 트랜지스터로서 사용할 수 있다. LDD 영역을 제공함으로써 오프 전류의 저감 또는 트랜지스터의 내전압의 증가(신뢰성의 향상)가 가능하다. 또는, LDD 영역을 제공함으로써, 트랜지스터를 포화 영역에서 동작할 때에 드레인 소스 전압이 변동되더라도 드레인 전류가 많이 변화하지 않아, 평탄한 경사의 전압 전류 특성을 얻을 수 있다.

또한, 본 명세서 등에서 트랜지스터는 예컨대 다양한 기판들 중 어느 것을 사용하여 형성될 수 있다. 기판의 종류는 소정의 형태에 한정되지 않는다. 기판의 예는 반도체 기판(예컨대 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 부착 필름, 섬유 재료를 포함하는 종이, 및 베이스 재료 필름(base material film)이다. 유리 기판의 예는 바륨 보로실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 및 소다 석회 유리 기판이다. 플렉시블 기판, 부착 필름, 및 베이스 재료 필름의 예는 PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 및 PES(polyether sulfone)로 대표되는 플라스틱, 아크릴 등의 합성 수지, 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 폴리염화 바이닐, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 종이 등이다. 구체적으로, 트랜지스터가 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 형성되면, 트랜지스터는, 특성, 사이즈, 형상 등에서의 편차가 적고, 전류 공급 능력이 높고, 작은 사이즈를 가질 수 있다. 이런 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 소비 전력을 저감할 수 있거나 또는 회로를 더 집적화할 수 있다.

플렉시블 기판을 기판으로서 사용하여도 좋고, 트랜지스터를 플렉시블 기판 상에 직접 제공하여도 좋다. 또한, 분리층이 기판과 트랜지스터 사이에 제공되어도 좋다. 분리층 위에 형성된 반도체 장치의 일부 또는 전체가 기판으로부터 분리되고 또 다른 기판에 전송될 때, 분리층이 사용될 수 있다. 이런 경우, 내열성이 낮은 기판 또는 플렉시블 기판에 트랜지스터를 전송할 수 있다. 예를 들어, 상술한 분리층에는, 텅스텐막 및 산화 실리콘막인 무기막을 포함하는 적층, 또는 기판 위에 형성되는 폴리이미드 등의 유기 수지막을 사용할 수 있다.

즉, 하나의 기판을 사용하여 트랜지스터를 형성하고 나서 이 트랜지스터를 또 다른 기판으로 전송하여도 좋다. 트랜지스터를 전송하는 기판의 예에는, 위에 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 기판, 폴리이미드필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예컨대 비단(silk), 면(cotton), 또는 삼(hemp)을 포함함), 합성 섬유(예컨대 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예컨대 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등), 피혁 기판, 및 고무 기판이 있다. 이런 기판을 사용하면, 우수한 특성을 갖는 트랜지스터, 소비 전력이 낮은 트랜지스터, 또는 내구성이 높은 장치의 형성, 높은 내열성, 또는 무게 또는 두께의 감소가 가능하다.

또한, 소정의 기능을 실현하는 데 필요한 모든 회로를, 하나의 기판(예컨대 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판)을 사용하여 형성할 수 있다. 이와 같이 하여, 부품 수의 감소에 의하여 비용을 저감할 수 있거나, 또는 회로 부품으로의 접속 수의 저감에 의하여 신뢰성을 향상시킬 수 있다.

또한, 소정의 기능을 실현하는 데 필요한 모든 회로를 하나의 기판을 사용하여 반드시 형성할 필요는 없다. 즉, 소정의 기능을 실현하는 데 필요한 회로의 일부를 하나의 기판을 사용하여 형성할 수 있고, 소정의 기능을 실현하는 데 필요한 회로의 또 다른 일부를 또 다른 기판을 사용하여 형성할 수 있다. 예를 들어, 소정의 기능을 실현하는 데 필요한 회로의 일부를 유리 기판을 사용하여 형성할 수 있고, 소정의 기능을 실현하는 데 필요한 회로의 또 다른 일부를 단결정 기판(또는 SOI 기판)을 사용하여 형성할 수 있다. 소정의 기능을 실현하는 데 필요한 회로의 또 다른 일부가 위에 있는 단결정 기판(이런 기판을 IC 칩이라고도 함)이 COG(chip on glass)에 의하여 유리 기판에 접속될 수 있고 상기 IC 칩을 상기 유리 기판 위에 제공할 수 있다. 또는, TAB(tape automated bonding), COF(chip on film), SMT(surface mount technology), 인쇄 회로 기판 등에 의하여 IC 칩을 유리 기판에 접속할 수 있다. 이런 식으로 회로들 중 일부를 화소부와 같은 기판 위에 형성하면, 부품 수의 저감에 의하여 비용을 저감할 수 있고, 또는 회로 부품들 사이의 접속부의 개수를 저감함으로써 신뢰성을 향상시킬 수 있다. 특히, 구동 전압이 높은 부분의 회로, 구동 주파수가 높은 부분의 회로 등은 많은 전력을 소비하는 경우가 많다. 상술한 관점에서, 위에 화소부가 형성되는 기판과는 상이한 기판(예컨대 단결정 기판) 위에 이런 회로를 형성함으로써, IC 칩을 형성한다. 이런 IC 칩을 사용함으로써, 소비 전력의 증가를 방지할 수 있다.

예를 들어 본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자다. 상기 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 전류는 드레인, 채널 영역, 및 소스를 통하여 흐를 수 있다. 여기서, 트랜지스터의 소스 및 드레인은 트랜지스터의 구조, 동작 조건 등에 따라 변화되기 때문에, 어느 쪽이 소스인지 드레인인지를 정의하기 어렵다. 그러므로, 소스 또는 드레인으로서 기능하는 부분은 소스 또는 드레인이라고 불리지 않는 경우가 있다. 이 경우, 예컨대 소스 및 드레인 중 한쪽을 제 1 단자, 제 1 전극, 또는 제 1 영역으로 하고, 소스 및 드레인 중 다른 쪽을 제 2 단자, 제 2 전극, 또는 제 2 영역으로 하는 경우가 있다.

또한 트랜지스터는 베이스, 에미터, 및 컬렉터의 적어도 3개의 단자를 갖는 소자라도 좋다. 이런 경우라도, 에미터 및 컬렉터 중 하나를 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 하고, 에미터 및 컬렉터의 다른 쪽을 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 하는 경우가 있다. 또한 바이폴라 트랜지스터가 트랜지스터로서 사용되는 경우, 게이트는 베이스라고 바꿔 말할 수 있다.

예를 들어, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되면, X와 Y가 전기적으로 접속되는 경우, X와 Y가 기능적으로 접속되는 경우, X와 Y가 직접 접속되는 경우가 이에 포함된다. 따라서, 소정의 접속 관계, 예컨대 도면 및 문장에서 나타낸 접속 관계에 한정되지 않고, 도면 및 문장에서 나타낸 접속 관계 이외의 접속 관계도 포함된다.

여기서 X 및 Y 각각은 물건(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 나타낸다.

예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프가 됨으로써(온 상태 또는 오프 상태가 됨으로써), 전류를 흘릴지 여부를 결정하는 기능을 갖는다. 또는, 스위치는 전류 경로를 선택하여 전환하는 기능을 갖는다.

예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예컨대 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예컨대 승압 회로, 또는 강압 회로) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 변환 회로; 신호 진폭, 전류량 등을 크게 할 수 있는 회로, 연산 증폭기(operational amplifier), 미분 증폭 회로(differential amplifier circuit), 소스 폴로어 회로(source follower circuit), 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 또 다른 회로를 개재(介在)하고 있어도, X로부터 출력된 신호가 Y에 전달되는 경우, X와 Y는 기능적으로 접속된다.

또한, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 제공되어 X와 Y가 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 제공되어 X와 Y가 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 경우(즉, 사이에 다른 소자 또는 다른 회로가 제공되지 않고 X와 Y가 접속되는 경우)가 이에 포함된다. 즉, 'X와 Y가 전기적으로 접속된다'고 명시적으로 기재될 때, 그 설명은 'X와 Y가 접속된다'고만 명시적으로 기재되는 경우와 같다.

또한, 예컨대, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되고 Z1의 다른 일부가 X와 직접 접속되는 한편, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되고 Z2의 다른 일부가 Y에 직접 접속되는 경우를, 이하의 표현 중 어느 것을 사용하여 표현할 수 있다.

예를 들어, 이 표현에는, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 서로 이 차례로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 서로 이 차례로 전기적으로 접속된다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 접속되도록 제공된다"가 포함된다. 회로 구성에서의 접속 순서가 상술한 예와 비슷한 표현에 의하여 정의되면, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별하여 기술 범위를 명시할 수 있다. 또한 이들 표현은 예이고 이 표현에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2 각각을 물건(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다.

회로도에서, 독립된 구성 요소가 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하면, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 "전기적 접속"에는 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우를 범주에 포함한다.

본 실시형태에 설명된 내용은 본 실시형태에 설명된 다른 내용들 중 어느 것 및/또는 본 명세서 등에서의 다른 실시형태에 설명된 내용들 중 어느 것을 적절히 조합하여 실시할 수 있다.

(실시형태 2)

본 실시형태에서, 본 발명의 일 형태의 장치를 설명한다.

도 14는 본 발명의 일 형태의 장치의 구조의 예를 도시한 것이다.

도 14에 도시된 장치는 회로(100) 및 회로(200)를 포함한다.

도 14에서의 회로(100)는 실시형태 1 등에 설명된 회로(100)에 대응한다. 도 14에 도시된 회로(100)는 도 2에 도시된 회로(100)의 구성을 채용한다.

회로(200)의 단자 D는 배선(211)에 접속되고, 이의 단자 E는 배선(212)에 접속된다. 회로(200)는 배선(112)에 접속된다. 즉, 신호(V₁₁₂)가 회로(200)에 입력된다.

회로(200)는 배선(211)의 신호(신호(V₂₁₁)라고도 함)를 유지하는 기능을 갖는다. 회로(200)가 신호(V₂₁₁)를 유지하는 타이밍은 신호(V₁₁₂)에 의하여 제어된다. 회로(200)는 유지된 신호(V₂₁₁)에 기초한 신호(신호(V₂₁₂)라고도 함)를 배선(212)에 출력하는 기능을 갖는다.

또한 본 명세서 등에서, "회로가 신호에 의하여 제어된다"라는 표현은 소자가 신호에 의하여 직접 제어되는 경우뿐만 아니라 소자가 상기 신호에 따른 신호에 의하여 제어되거나 또는 소자가 상기 신호 및 상기 신호에 따른 신호 양쪽에 의하여 제어되는 경우도 의미한다.

다음에, 회로(200)의 구체적인 예를 설명한다.

회로(200)는 클럭드 인버터(201), 클럭드 인버터(202), 및 인버터(203)를 포함한다. 클럭드 인버터(201)의 입력 단자가 배선(211)에 접속되고, 이의 출력 단자가 인버터(203)의 입력 단자에 접속되고, 이의 제 1 제어 단자(도 14에서 ○을 향하는 화살표)가 배선(112)에 접속되고, 이의 제 2 제어 단자(도 14에서 ○로부터 밖으로 향하는 화살표)가 인버터(204)를 통하여 배선(112)에 접속된다. 클럭드 인버터(202)의 입력 단자는 배선(212)에 접속되고, 이의 출력 단자는 인버터(203)의 입력 단자에 접속되고, 이의 제 1 제어 단자는 인버터(204)를 통하여 배선(112)에 접속되고, 이의 제 2 제어 단자는 배선(211)에 접속된다. 인버터(203)의 출력 단자는 배선(212)에 접속된다.

회로(200)가 인버터(204)를 포함하여도 좋다.

클럭드 인버터(201) 및 클럭드 인버터(202)는 출력이 하이 임피던스를 갖는지를 결정하는 기능을 갖는다. 클럭드 인버터(201) 및 클럭드 인버터(202)가 출력이 하이 임피던스를 갖지 않다고 결정하는 경우, 클럭드 인버터(201) 및 클럭드 인버터(202)는 입력 신호의 반전 신호를 출력하는 기능을 갖는다. 클럭드 인버터(201) 및 클럭드 인버터(202)의 출력이 하이 임피던스를 갖는지 여부는 제 1제어 단자 및 제 2 제어 단자에 대한 신호 입력에 의하여 결정된다. 즉, 신호(V₁₁₂)는 클럭드 인버터(201) 및 클럭드 인버터(202)의 출력이 하이 임피던스를 갖는지 여부를 제어한다.

상술한 바와 같이, 클럭드 인버터(201) 및 클럭드 인버터(202)의 제어는 신호(V₁₁₂)에 의하여 직접 제어되는 경우뿐만 아니라, 신호(V₁₁₂)에 따른 신호 또는 신호(V₁₁₂) 및 신호(V₁₁₂)에 따른 신호에 의하여 제어되는 경우도 의미한다.

클럭드 인버터(201)의 출력이 하이 임피던스를 갖지 않는 경우, 신호(V₂₁₁)는 클럭드 인버터(201)를 통하여 노드 N1에 입력된다. 즉, 신호(V₂₁₁)의 반전 신호가 노드 N1에 공급된다. 반대로, 클럭드 인버터(201)의 출력이 하이 임피던스를 갖는 경우, 신호(V₂₁₁)는 클럭드 인버터(201)를 통하여 노드 N1에 입력되지 않는다.

클럭드 인버터(202)의 출력이 하이 임피던스를 갖지 않는 경우, 클럭드 인버터(202) 및 인버터(203)는 인버터 루프를 형성한다. 이 인버터 루프는 노드 N1의 전위 및 신호(V₂₁₂)를 유지한다. 즉, 신호(V₂₁₁)가 유지된다.

클럭드 인버터(201) 및 클럭드 인버터(202)의 출력 중 하나가 하이 임피던스를 가질 때, 다른 출력이 하이 임피던스를 갖지 않는 것이 바람직하다. 이런 경우, 클럭드 인버터(201)의 출력 신호 및 클럭드 인버터(202)의 출력 신호가 노드 N1에 동시에 공급되는 것을 방지할 수 있다. 또한, 노드 N1이 부유되는 것을 방지할 수 있다.

도 14에서의 장치의 동작은 도 15의 타이밍 차트를 참조하여 설명한다.

도 15는 신호(V₁₁₁), 신호(V₁₁₄), 신호(V₁₁₅), 신호(V₂₁₁), 신호(V₁₁₂), 및 신호(V₂₁₂)의 예를 도시한 것이다.

시각(t0)에서, 신호(V₁₁₁)가 로 레벨에 설정되고, 신호(V₁₁₄)가 하이 레벨에 설정되고, 신호(V₁₁₅)가 로 레벨에 설정되고, 신호(V₂₁₁)가 하이 레벨에 설정된다.

회로(100)에서, 스위치(101A)가 온되고, 스위치(101B)가 오프되고, 스위치(102A)가 오프되고, 스위치(102B)가 온된다. 따라서, 로 레벨에서의 신호(V₁₁₁)가 배선(112)에 공급되어, 신호(V₁₁₂)는 로 레벨에 있다.

회로(200)에서, 신호(V₁₁₂)는 로 레벨에 있고, 클럭드 인버터(201)의 출력은 하이 임피던스를 갖는다. 따라서, 신호(V₂₁₁)는 클럭드 인버터(201)를 통하여 노드 N1에 입력되지 않는다. 또한, 신호(V₁₁₂)가 로 레벨에 있어, 클럭드 인버터(202)의 출력은 하이 임피던스를 갖지 않는다. 따라서, 클럭드 인버터(202) 및 인버터(203)는 인버터 루프를 형성한다. 노드 N1의 초기 값이 하이 레벨에 있으면, 노드 N1의 전위 및 신호(V₂₁₂)가 유지되어 신호(V₂₁₂)는 로 레벨에 있다.

시각(t1)에서, 신호(V₁₁₁)가 하이 레벨에 설정된다.

회로(100)에서, 하이 레벨에 있는 신호(V₁₁₁)가 배선(112)에 공급되어, 신호(V₁₁₂)는 하이 레벨에 있다.

회로(200)에서, 신호(V₁₁₂)가 하이 레벨에 있어, 클럭드 인버터(201)의 출력은 하이 임피던스를 갖지 않는다. 따라서, 하이 레벨에 있는 신호(V₂₁₁)가 클럭드 인버터(201)를 통하여 노드 N1에 입력되고, 노드 N1은 로 레벨에 있어 신호(V₂₁₂)는 하이 레벨에 있다. 클럭드 인버터(202)의 출력은 하이 임피던스를 갖는다.

시각(t2)에서, 신호(V₁₁₁)는 로 레벨에 설정된다.

회로(100)에서, 로 레벨에서의 신호(V₁₁₁)가 배선(112)에 공급되어, 신호(V₁₁₂)는 로 레벨에 있다.

회로(200)에서, 신호(V₁₁₂)는 로 레벨에 있고, 클럭드 인버터(201)의 출력은 하이 임피던스를 갖는다. 따라서, 신호(V₂₁₁)는 클럭드 인버터(201)를 통하여 노드 N1에 입력되지 않는다. 신호(V₁₁₂)가 로 레벨에 있기 때문에, 클럭드 인버터(202)의 출력은 하이 임피던스를 갖지 않는다. 따라서, 클럭드 인버터(202) 및 인버터(203)는 인버터 루프를 형성한다. 노드 N1의 전위 및 신호(V₂₁₂)가 유지되어 신호(V₂₁₂)는 하이 레벨에 있다.

시각(t3)에서, 신호(V₁₁₄)는 로 레벨에 설정되고, 신호(V₁₁₅)는 하이 레벨에 설정되고, 신호(V₂₁₁)는 로 레벨에 설정된다.

회로(100)에서, 스위치(101A)가 오프되고, 스위치(101B)가 온되고, 스위치(102A)가 온되고, 스위치(102B)가 오프된다. 따라서, 로 레벨에 있는 신호(V₁₁₁)가 배선(112)에 계속 공급되어, 신호(V₁₁₂)는 로 레벨에 유지된다.

회로(200)에서, 신호(V₁₁₂)가 로 레벨에 유지되고, 노드 N1의 전위 및 신호(V₂₁₂)가 유지되어 신호(V₂₁₂)는 하이 레벨에 있다.

시각(t4)에서, 신호(V₁₁₁)가 하이 레벨에 설정된다.

회로(100)에서, 하이 레벨에 있는 신호(V₁₁₁)가 배선(112)에 공급되어, 신호(V₁₁₂)는 하이 레벨에 있다.

회로(200)에서, 신호(V₁₁₂)가 하이 레벨에 있어, 클럭드 인버터(201)의 출력이 하이 임피던스를 갖지 않는다. 따라서, 로 레벨에 있는 신호(V₂₁₁)가 클럭드 인버터(201)를 통하여 노드 N1에 입력되어, 노드 N1은 하이 레벨에 있어 신호(V₂₁₂)는 로 레벨에 있다. 클럭드 인버터(202)의 출력은 하이 임피던스를 갖는다.

시각(t5)에서, 신호(V₁₁₁)가 로 레벨에 설정된다.

회로(100)에서, 로 레벨에 있는 신호(V₁₁₁)가 배선(112)에 공급되어, 신호(V₁₁₂)는 로 레벨에 있다.

회로(200)에서, 신호(V₁₁₂)가 로 레벨에 있어, 클럭드 인버터(201)의 출력은 하이 임피던스를 갖는다. 따라서, 신호(V₂₁₁)는 클럭드 인버터(201)를 통하여 노드 N1에 입력되지 않는다. 신호(V₁₁₂)가 로 레벨에 있기 때문에, 클럭드 인버터(202)의 출력이 하이 임피던스를 갖지 않는다. 따라서, 클럭드 인버터(202) 및 인버터(203)는 인버터 루프를 형성한다. 노드 N1의 전위 및 신호(V₂₁₂)가 유지되어 신호(V₂₁₂)는 로 레벨에 있다.

시각(t6)에서, 신호(V₁₁₅)가 로 레벨에 설정된다.

회로(100)에서, 스위치(102A)가 오프되고 스위치(102B)가 온된다. 따라서 전위(V₁₁₃)는 배선(112)에 공급되어, 신호(V₁₁₂)는 로 레벨로 유지된다.

회로(200)에서, 신호(V₁₁₂)가 로 레벨로 유지되어, 노드 N1의 전위 및 신호(V₂₁₂)가 유지되어 신호(V₂₁₂)는 로 레벨에 있다.

도 14에 도시된 장치는 상술한 식으로 동작하고, 신호(V₂₁₁)는 신호(V₁₁₂)와 동기하여 시프트될 수 있다.

회로(100)는 회로(200)에 대한 신호(V₁₁₁)의 공급을 정지할 수 있다. 배선(111)의 부하를 작게 할 수 있어 소비 전력을 저감할 수 있다. 특히, 배선(111)의 부하는 신호(V₁₁₁)가 트랜지스터의 게이트에 입력되는 경우보다 작게 할 수 있어, 소비 전력을 저감할 수 있다.

또한 하이레벨 신호가 제어 단자에 입력되는 경우에서의 스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)의 동작을 설명하였지만, 동작은 상술한 설명에 한정되지 않는다.

예를 들어, 신호(V₁₁₄)가 로 레벨에 있으면, 스위치(101A)가 온되고 스위치(101B)가 오프되어도 좋고, 신호(V₁₁₄)가 하이 레벨에 있으면, 스위치(101A)가 오프되고 스위치(101B)가 온되어도 좋다.

예를 들어, 신호(V₁₁₅)가 로 레벨에 있으면, 스위치(102A)가 온되고 스위치(102B)가 오프되어도 좋고, 신호(V₁₁₅)가 하이 레벨에 있으면, 스위치(102A)가 오프되고 스위치(102B)가 온되어도 좋다.

하이 레벨 또는 로 레벨에 있는, 스위치(101A)가 온되는 전위를 갖는 신호(V₁₁₄)는 제 1 전위 또는 액티브라고 불러도 좋다. 하이 레벨 또는 로 레벨에 있는, 스위치(101A)가 오프되는 전위를 갖는 신호(V₁₁₄)는 제 2 전위 또는 비액티브(인액티브라고도 함)라고 불러도 좋다.

하이 레벨 또는 로 레벨에 있는, 스위치(102A)가 온되는 전위를 갖는 신호(V₁₁₅)는 제 1 전위 또는 액티브라고 불러도 좋다. 하이 레벨 또는 로 레벨에 있는, 스위치(102A)가 오프되는 전위를 갖는 신호(V₁₁₅)는 제 2 전위 또는 비액티브(인액티브라고도 함)라고 불러도 좋다.

다음에, 도 14에 도시된 회로(200)의 변형예를 설명한다.

예를 들어, 도 16에 도시된 바와 같이, 배선(114)은 회로(200)의 단자 D에 접속되어도 좋다.

예를 들어, 배선(115)은 회로(200)의 단자 D에 접속되어도 좋다.

예를 들어, 인버터(103)의 출력 단자는 회로(200)의 단자 D에 접속되어도 좋다.

예를 들어, 인버터(104)의 출력 단자는 회로(200)의 단자 D에 접속되어도 좋다.

예를 들어, 신호(V₁₁₄) 또는 신호(V₁₁₄)에 따른 신호가 배선(211)에 공급되는지 여부, 및 신호(V₁₁₅) 또는 신호(V₁₁₅)에 따른 신호가 배선(211)에 공급되는지 여부를 결정하는 방법 또는 회로를 추가하여도 좋다. 도 17은 회로(220)가 추가된 구성예를 도시한 것이다. 회로(220)는 배선(114), 배선(115), 및 배선(211)에 접속된다. 회로(220)는 배선(114)과 배선(211) 사이의 도통 상태 및 배선(115)과 배선(211) 사이의 도통 상태를 결정하는 기능을 갖는다. 배선(114) 및 배선(211)이 도통으로 될 때, 신호(V₁₁₄)는 배선(211)에 공급된다. 배선(115) 및 배선(211)이 도통으로 되면, 신호(V₁₁₅)는 배선(211)에 공급된다. 바꿔 말하면, 회로(220)는 신호(V₁₁₄)가 배선(211)에 공급되는지 여부 및 신호(V₁₁₅)가 배선(211)에 공급되는지 여부를 결정하는 기능을 갖는다.

또한 배선(114) 및 배선(211)이 도통으로 되면, 배선(115) 및 배선(211)이 도통으로 되지 않는 것이 바람직하다. 마찬가지로, 배선(115) 및 배선(211)이 도통으로 되면, 배선(114) 및 배선(211)이 도통으로 되지 않는 것이 바람직하다. 이 경우, 신호(V₁₁₄) 및 신호(V₁₁₅)가 동시에 배선(211)에 공급되는 것을 방지할 수 있다.

회로(220)는 스위치(221) 및 스위치(222)를 포함하여도 좋다. 스위치(221)의 제 1 단자는 배선(114)에 접속되고, 이의 제 2 단자는 배선(211)에 접속된다. 스위치(222)의 제 1 단자는 배선(115)에 접속되고, 이의 제 2 단자는 배선(211)에 접속된다. 스위치(221)가 온이 되면, 배선(114) 및 배선(211)이 도통으로 되어, 신호(V₁₁₄)는 배선(211)에 공급된다. 스위치(222)가 온이 되면, 배선(115) 및 배선(211)은 도통으로 되어, 신호(V₁₁₅)는 배선(211)에 공급된다.

스위치(221) 및 스위치(222) 중 한쪽이 온이 되면, 다른 쪽이 오프되는 것이 바람직하다. 이 경우, 신호(V₁₁₄) 및 신호(V₁₁₅)가 동시에 배선(211)에 공급되는 것을 방지할 수 있다.

예를 들어, 스위치(221)의 제 1 단자는 인버터(103)의 출력 단자에 접속되어도 좋다. 스위치(222)의 제 1 단자는 인버터(104)의 출력 단자에 접속되어도 좋다.

회로(200)는 회로(220)를 포함하여도 좋다.

예를 들어, 신호(V₂₁₁) 또는 신호(V₂₁₁)에 따른 신호를 유지할 수 있는 순차 회로는 회로(200)로서 사용되어도 좋다. 회로(200)가 신호(V₂₁₁) 또는 신호(V₂₁₁)에 따른 신호를 유지할 타이밍은 신호(V₁₁₂) 또는 신호(V₁₁₂)에 따른 신호에 의하여 제어되는 것이 바람직하다.

예를 들어, 신호(V₁₁₂) 또는 신호(V₁₁₂)에 따른 신호를 유지할 수 있는 순차 회로는 회로(200)로서 사용되어도 좋다. 회로(200)가 신호(V₂₁₁) 또는 신호(V₂₁₁)에 따른 신호를 유지할 타이밍이 신호(V₁₁₂) 또는 신호(V₁₁₂)에 따른 신호에 의하여 제어되는 것이 바람직하다.

예를 들어, 도 18의 (A)에 도시된 바와 같이, 클럭드 인버터(201)의 입력 단자는 배선(112)에 접속되어도 좋고, 클럭드 인버터(201)의 제 1 제어 단자, 클럭드 인버터(201)의 제 2 제어 단자, 및 인버터(204)의 입력 단자는 배선(211)에 접속되어도 좋다.

예를 들어, 회로(200)가, 출력이 하이 임피던스를 갖는지 여부를 결정하는 기능을 갖는 하나 또는 복수의 회로를 포함하여도 좋다. 출력이 하이 임피던스를 갖는지 여부는 신호(V₁₁₂) 또는 신호(V₁₁₂)에 따른 신호에 의하여 결정되는 것이 바람직하다.

예를 들어, 회로(200)는 하나 또는 복수의 논리 회로를 포함하여도 좋다. 하나 또는 복수의 논리 회로 중 어느 하나에서, 신호(V₁₁₂) 또는 신호(V₁₁₂)에 따른 신호가 입력 단자에 입력되는 것이 바람직하다.

예를 들어, 도 18의 (B)에 도시된 바와 같이, 회로(200)는 NAND 회로(205), NAND 회로(206), NAND 회로(207), 및 NAND 회로(208)를 포함하여도 좋다. NAND 회로(205)의 제 1 입력 단자가 배선(211)에 접속되고, 이의 제 2 입력 단자가 NAND 회로(207)의 출력 단자에 접속되고, 이의 출력 단자가 NAND 회로(207)의 제 1 입력 단자에 접속된다. NAND 회로(206)의 제 1 입력 단자가 배선(112)에 접속되고, 이의 제 2 입력 단자가 NAND 회로(208)의 출력 단자에 접속되고, 이의 출력 단자가 NAND 회로(208)의 제 1 입력 단자 및 배선(212)에 접속된다. NAND 회로(207)의 제 2 입력 단자가 배선(212)에 접속되고, 이의 출력 단자가 NAND 회로(208)의 제 2 입력 단자에 접속된다.

본 실시형태에 설명된 내용은 본 실시형태에 설명된 다른 내용 중 어느 것 및/또는 본 명세서 등에서의 다른 실시형태들에 설명된 내용 중 어느 것을 적절히 조합하여 실시할 수 있다.

(실시형태 3)

본 실시형태에서, 본 발명의 일 형태의 장치를 설명한다.

도 19는 본 발명의 일 형태의 장치의 구조의 예를 도시한 것이다.

도 19에 도시된 장치는 회로(100), 회로(200), 회로(300), 및 회로(310)를 포함한다.

도 19에서의 회로(100) 및 회로(200)는 실시형태 1, 2 등에서의 회로(100) 및 회로(200)에 대응한다.

도 20은 회로(300) 및 회로(310)의 구성예를 도시한 것이다.

회로(300)는 스위치(301) 및 스위치(302)를 포함한다. 스위치(301)의 제 1 단자는 배선(322)에 접속되고, 이의 제 2 단자는 배선(321)에 접속되고, 이의 제어 단자는 배선(212)에 접속된다. 스위치(302)의 제 1 단자는 배선(323)에 접속되고, 이의 제 2 단자는 배선(321)에 접속되고, 이의 제어 단자는 인버터(303)의 출력 단자에 접속된다.

회로(310)는 스위치(311) 및 스위치(312)를 포함한다. 스위치(311)의 제 1 단자는 배선(332)에 접속되고, 이의 제 2 단자는 배선(331)에 접속되고, 이의 제어 단자는 배선(212)에 접속된다. 스위치(312)의 제 1 단자는 배선(333)에 접속되고, 이의 제 2 단자는 배선(331)에 접속되고, 이의 제어 단자는 인버터(313)의 출력 단자에 접속된다.

회로(300)는 배선(322)과 배선(321) 사이의 도통 상태 및 배선(323)과 배선(321) 사이의 도통 상태를 결정하는 기능을 갖는다. 배선(322) 및 배선(321)이 도통으로 되면, 배선(322)의 신호(신호(V₃₂₂)라고도 함)는 배선(321)에 공급된다. 배선(323) 및 배선(321)이 도통으로 되면, 배선(323)의 전위(전위(V₃₂₃)라고도 함)가 배선(321)에 공급된다. 바꿔 말하면, 회로(300)는 신호(V₃₂₂)가 배선(321)에 공급되는지 여부 및 전위(V₃₂₃)가 배선(321)에 공급되는지 여부를 결정하는 기능을 갖는다.

회로(310)는 배선(332)과 배선(331) 사이의 도통 상태 및 배선(333)과 배선(331) 사이의 도통 상태를 결정하는 기능을 갖는다. 배선(332) 및 배선(331)이 도통으로 되면, 배선(332)의 신호(신호(V₃₃₂)라고도 함)는 배선(331)에 공급된다. 배선(333) 및 배선(331)이 도통으로 되면, 배선(333)의 전위(전위(V₃₃₃)라고도 함)가 배선(331)에 공급된다. 바꿔 말하면, 회로(310)는 신호(V₃₃₂)가 배선(331)에 공급되는지 여부 및 전위(V₃₃₃)가 배선(331)에 공급되는지 여부를 결정하는 기능을 갖는다.

배선(322)과 배선(321) 사이의 도통 상태 및 배선(323)과 배선(321) 사이의 도통 상태를 스위치(301) 및 스위치(302)의 온/오프 상태를 제어함으로써 결정할 수 있다. 스위치(301)가 온이 되면, 배선(322) 및 배선(321)이 도통으로 된다. 스위치(302)가 온이 되면, 배선(323) 및 배선(321)이 도통으로 된다.

배선(332)과 배선(331) 사이의 도통 상태 및 배선(333)과 배선(331) 사이의 도통 상태를 스위치(311) 및 스위치(312)의 온/오프 상태를 제어함으로써 결정할 수 있다. 스위치(311)가 온이면, 배선(332) 및 배선(331)이 도통으로 된다. 스위치(312)가 온이면, 배선(333) 및 배선(331)이 도통으로 된다.

배선(321)의 신호(신호(V₃₂₁)라고도 함)는 신호(V₃₂₂) 및 전위(V₃₂₃)에 따라 제어된다. 신호(V₃₂₂)가 배선(321)에 공급되는 경우, 신호(V₃₂₁)는 신호(V₃₂₂)와 같거나 또는 실질적으로 같은 전위를 갖는다. 전위(V₃₂₃)가 배선(321)에 공급되는 경우, 신호(V₃₂₁)는 전위(V₃₂₃)와 같거나 또는 실질적으로 같은 전위를 갖는다.

하이 레벨 및 로 레벨을 갖는 신호(즉, 디지털 신호)가 신호(V₃₂₂)로서 주어진다. 구체적으로, 신호(V₃₂₂)가 클럭 신호인 것이 바람직하다. 다만 신호(V₃₂₂)가 신호(V₁₁₁)의 위상과 상이한 위상을 갖는 것이 바람직하다. 따라서, 신호(V₃₂₂)가 배선(321)에 공급되는 경우, 신호(V₃₂₂)가 하이 레벨에 있을 때, 신호(V₃₂₁)도 하이 레벨에 있고; 신호(V₃₂₂)가 로 레벨에 있을 때, 신호(V₃₂₁)도 로 레벨에 있다. 또한 본 발명은 이에 한정되지 않는다.

전위(V₃₂₃)는, 예컨대 신호(V₃₂₂)의 로 레벨에 대응하는 전위다. 따라서, 전위(V₃₂₃)가 배선(321)에 공급되는 경우, 신호(V₃₂₁)는 로 레벨에 있다. 또한 본 발명은 이에 한정되지 않는다. 전위(V₃₂₃)는 신호(V₃₂₂)의 하이 레벨에 대응하는 전위라도 좋다.

배선(331)의 신호(신호(V₃₃₁)라고도 함)는 신호(V₃₃₂) 및 전위(V₃₃₃)에 따라 제어된다. 신호(V₃₃₂)가 배선(331)에 공급되는 경우, 신호(V₃₃₁)는 신호(V₃₃₂)와 같거나 또는 실질적으로 같은 전위를 갖는다. 전위(V₃₃₃)가 배선(331)에 공급되는 경우, 신호(V₃₃₁)는 전위(V₃₃₃)와 같거나 또는 실질적으로 같은 전위를 갖는다.

하이 레벨 및 로 레벨을 갖는 신호(즉, 디지털 신호)가 신호(V₃₃₂)로서 주어진다. 구체적으로, 신호(V₃₃₂)가 클럭 신호인 것이 바람직하다. 다만 신호(V₃₃₂)가 신호(V₁₁₁) 및 신호(V₃₂₂)의 위상과 상이한 위상을 갖는 것이 바람직하다. 따라서, 신호(V₃₃₂)가 배선(331)에 공급되는 경우, 신호(V₃₃₂)가 하이 레벨에 있을 때, 신호(V₃₃₁)도 하이 레벨에 있고, 신호(V₃₃₂)가 로 레벨에 있을 때, 신호(V₃₃₁)도 로 레벨에 있다. 또한 본 발명은 이에 한정되지 않는다.

전위(V₃₃₃)는, 예컨대 신호(V₃₃₂)의 로 레벨에 대응하는 전위다. 따라서, 전위(V₃₃₃)가 배선(331)에 공급되는 경우, 신호(V₃₃₁)는 로 레벨에 있다. 다만 본 발명은 이에 한정되지 않는다. 전위(V₃₃₃)는 신호(V₃₃₂)의 하이 레벨에 대응하는 전위라도 좋다.

전위(V₃₂₃) 및 전위(V₃₃₃)가 같은 전위 또는 실질적으로 같은 전위라도 좋다. 이런 경우, 같은 전위가 배선(323) 및 배선(333)에 공급되어도 좋다. 또는, 배선(323) 및 배선(333)이 하나의 배선으로 결합되어도 좋다.

배선(322) 및 배선(321)이 도통으로 되면, 배선(323) 및 배선(321)이 도통으로 되지 않는 것이 바람직하다. 마찬가지로, 배선(322) 및 배선(321)이 도통으로 되지 않으면, 배선(323) 및 배선(321)이 도통으로 되는 것이 바람직하다. 즉, 스위치(301) 및 스위치(302) 중 한쪽이 온이면, 다른 쪽이 오프인 것이 바람직하다. 이 경우, 신호(V₃₂₂) 및 전위(V₃₂₃)가 동시에 배선(321)에 공급되는 것을 방지할 수 있다.

배선(332) 및 배선(331)이 도통으로 되면, 배선(333) 및 배선(331)이 도통으로 되지 않는 것이 바람직하다. 마찬가지로, 배선(332) 및 배선(331)이 도통으로 되지 않으면, 배선(333) 및 배선(331)이 도통으로 되는 것이 바람직하다. 즉, 스위치(311) 및 스위치(312) 중 한쪽이 온이면, 다른 쪽이 오프인 것이 바람직하다. 이 경우, 신호(V₃₃₂) 및 전위(V₃₃₃)가 동시에 배선(331)에 공급되는 것을 방지할 수 있다.

회로(300)는 신호(V₂₁₂)에 의하여 제어된다. 구체적으로, 스위치(301)는 신호(V₂₁₂)에 의하여 제어되고, 스위치(302)는 신호(V₂₁₂)의 반전 신호에 의하여 제어된다.

회로(310)는 신호(V₂₁₂)에 의하여 제어된다. 구체적으로, 스위치(311)는 신호(V₂₁₂)에 의하여 제어되고, 스위치(312)는 신호(V₂₁₂)의 반전 신호에 의하여 제어된다.

도 19 및 도 20에서의 장치의 동작은 도 21의 타이밍 차트를 참조하여 설명한다.

도 21은 도 15에 도시된 타이밍 차트에 신호(V₃₂₂), 신호(V₃₃₂), 신호(V₃₂₁), 및 신호(V₃₃₃)의 예를 추가함으로써 얻어진 타이밍 차트다.

시각(t1)에서, 신호(V₃₂₂)가 로 레벨에 설정되고, 신호(V₃₃₂)가 로 레벨에 설정된다.

회로(300)에서, 신호(V₂₁₂)가 하이 레벨에 있어, 스위치(301)가 온이 되고 스위치(302)가 오프된다. 따라서, 로 레벨에 있는 신호(V₃₂₂)가 배선(321)에 공급되고, 신호(V₃₂₁)는 로 레벨에 있다.

회로(310)에서, 신호(V₂₁₂)가 하이 레벨에 있어, 스위치(311)가 온이 되고 스위치(312)가 오프된다. 따라서, 로 레벨에 있는 신호(V₃₃₂)가 배선(331)에 공급되어, 신호(V₃₃₁)는 로 레벨에 있다.

시각(t2)에서, 신호(V₃₂₂)는 하이 레벨에 있다.

회로(300)에서, 신호(V₂₁₂)가 하이 레벨에 유지되어, 스위치(301)는 온인 채이고 스위치(302)는 오프인 채다. 따라서, 하이 레벨에 있는 신호(V₃₂₂)가 배선(321)에 공급되어, 신호(V₃₂₁)는 하이 레벨에 있다.

회로(310)에서, 신호(V₂₁₂)가 하이 레벨에 유지되어, 스위치(311)는 온인 채이고 스위치(312)는 오프인 채다. 따라서, 로 레벨에 있는 신호(V₃₂₂)가 배선(331)에 공급되어, 신호(V₃₃₁)는 하이 레벨로 유지된다.

시각(ta)(t3<ta<t4)에서, 신호(V₃₂₂)는 로 레벨에 설정되고 신호(V₃₂₃)는 하이 레벨에 설정된다.

회로(300)에서, 신호(V₂₁₂)가 하이 레벨에 유지되어, 스위치(301)는 온인 채이고 스위치(302)는 오프인 채다. 따라서, 로 레벨에 있는 신호(V₃₂₂)가 배선(321)에 공급되어, 신호(V₃₂₁)는 로 레벨에 있다.

회로(310)에서, 신호(V₂₁₂)가 하이 레벨에 유지되어, 스위치(311)는 온인 채이고 스위치(312)는 오프인 채다. 따라서, 로 레벨에 있는 신호(V₃₂₂)가 배선(331)에 공급되어, 신호(V₃₃₁)는 하이 레벨에 유지된다.

시각(t4)에서, 신호(V₃₂₃)는 로 레벨에 설정된다.

회로(300)에서, 신호(V₂₁₂)가 로 레벨에 있어, 스위치(301)가 오프되고 스위치(302)가 온된다. 따라서, 전위(V₃₂₃)가 배선(321)에 공급되어, 신호(V₃₂₁)는 로 레벨에 유지된다.

회로(310)에서, 신호(V₂₁₂)가 로 레벨에 있어, 스위치(311)가 오프되고 스위치(312)가 온된다. 따라서, 전위(V₃₃₃)가 배선(331)에 공급되어, 신호(V₃₃₁)는 로 레벨에 있다.

상술한 바와 같이, 각각 신호(V₂₁₂)보다 작은 펄스폭을 각각 갖는 신호(V₃₂₁) 및 신호(V₃₃₁)가 생성될 수 있다.

또한 하이 레벨 신호가 제어 단자에 입력되는 경우에서의 스위치(301), 스위치(302), 스위치(311), 및 스위치(312)의 동작을 설명하였지만, 동작은 상술한 설명에 한정되지 않는다.

스위치(301), 스위치(302), 스위치(311), 및 스위치(312)를 제어하기 위한 구성은 도 19 및 도 20에 도시된 것에 한정되지 않는다.

예를 들어, 도 22에 도시된 바와 같이, 스위치(302)는 신호(V₂₁₂)에 의하여 제어되어도 좋고, 스위치(301)는 신호(V₂₁₂)의 반전 신호에 의하여 제어되어도 좋다. 이 경우, 배선(212)은 스위치(302)의 제어 단자, 및 인버터(303)를 통하여 스위치(301)의 제어 단자에 접속된다.

예를 들어, 도 22에 도시된 바와 같이, 스위치(312)는 신호(V₂₁₂)에 의하여 제어되어도 좋고, 스위치(311)는 신호(V₂₁₂)의 반전 신호에 의하여 제어되어도 좋다. 이 경우, 배선(212)은 스위치(312)의 제어 단자, 및 인버터(313)를 통하여 스위치(311)의 제어 단자에 접속된다.

예를 들어, 스위치(301) 및 스위치(302) 양쪽은 신호(V₂₁₂)에 의하여 제어되어도 좋다. 이 경우, 배선(212)은 스위치(301)의 제어 단자 및 스위치(302)의 제어 단자에 접속된다.

예를 들어, 스위치(311) 및 스위치(312) 양쪽은 신호(V₂₁₂)에 의하여 제어되어도 좋다. 이 경우, 배선(212)은 스위치(311)의 제어 단자 및 스위치(312)의 제어 단자에 접속된다.

예를 들어, 도 23에 도시된 바와 같이, 스위치(312)는 신호(V₂₁₂)의 반전 신호에 의하여 제어되어도 좋다. 이런 경우, 인버터(303)의 출력 단자가 스위치(302)의 제어 단자 및 스위치(312)의 제어 단자에 접속된다.

예를 들어, 입력 신호의 반전 신호를 출력하는 기능을 갖는 회로는 인버터(303) 대신에 사용되어도 좋다. 이런 회로의 예에는 NAND 회로, NOR 회로, 및 클록드 인버터가 포함된다.

예를 들어, 입력 신호의 반전 신호를 출력하는 기능을 갖는 회로는 인버터(313) 대신에 사용되어도 좋다. 이런 회로의 예에는 NAND 회로, NOR 회로, 및 클록드 인버터가 포함된다.

다음에, 스위치(301), 스위치(302), 스위치(311), 및 스위치(312)에 적용될 수 있는 구성예를 설명한다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)와 같이, 다양한 스위치가 스위치(301), 스위치(302), 스위치(311), 및 스위치(312)로서 사용될 수 있다.

도 24는 CMOS 스위치가 도 20에 도시된 회로(300) 및 회로(310)에서의 스위치(301), 스위치(302), 스위치(311), 및 스위치(312)로서 사용되는 구성예를 도시한 것이다.

n채널 트랜지스터(301n) 및 p채널 트랜지스터(301p)는 스위치(301)에 대응한다. 트랜지스터(301n)의 제 1 단자 및 트랜지스터(301p)의 제 1 단자는 스위치(301)의 제 1 단자에 대응하고, 배선(322)에 접속된다. 트랜지스터(301n)의 제 2 단자 및 트랜지스터(301p)의 제 2 단자는 스위치(301)의 제 2 단자에 대응하고, 배선(321)에 접속된다. 트랜지스터(301n)의 게이트 및 트랜지스터(301p)의 게이트는 스위치(301)의 제어 단자에 대응한다. 트랜지스터(301n)의 게이트는 배선(212)에 접속되고, 트랜지스터(301p)의 게이트는 인버터(303)의 출력 단자에 접속된다.

n채널 트랜지스터(302n) 및 p채널 트랜지스터(302p)는 스위치(302)에 대응한다. 트랜지스터(302n)의 제 1 단자 및 트랜지스터(302p)의 제 1 단자는 스위치(302)의 제 1 단자에 대응하고, 배선(323)에 접속된다. 트랜지스터(302n)의 제 2 단자 및 트랜지스터(302p)의 제 2 단자는 스위치(302)의 제 2 단자에 대응하고, 배선(321)에 접속된다. 트랜지스터(302n)의 게이트 및 트랜지스터(302p)의 게이트는 스위치(302)의 제어 단자에 대응한다. 트랜지스터(302n)의 게이트는 인버터(303)의 출력 단자에 접속된다. 트랜지스터(302p)의 게이트는 배선(212)에 접속된다.

n채널 트랜지스터(311n) 및 p채널 트랜지스터(311p)는 스위치(311)에 대응한다. 트랜지스터(311n)의 제 1 단자 및 트랜지스터(311p)의 제 1 단자는 스위치(311)의 제 1 단자에 대응하고, 배선(332)에 접속된다. 트랜지스터(311n)의 제 2 단자 및 트랜지스터(311p)의 제 2 단자는 스위치(311)의 제 2 단자에 대응하고, 배선(331)에 접속된다. 트랜지스터(311n)의 게이트 및 트랜지스터(311p)의 게이트는 스위치(311)의 제어 단자에 대응한다. 트랜지스터(311n)의 게이트는 배선(212)에 접속되고, 트랜지스터(311p)의 게이트는 인버터(313)의 출력 단자에 접속된다.

n채널 트랜지스터(312n) 및 p채널 트랜지스터(312p)는 스위치(312)에 대응한다. 트랜지스터(312n)의 제 1 단자 및 트랜지스터(312p)의 제 1 단자는 스위치(312)의 제 1 단자에 대응하고, 배선(333)에 접속된다. 트랜지스터(312n)의 제 2 단자 및 트랜지스터(312p)의 제 2 단자는 스위치(312)의 제 2 단자에 대응하고, 배선(333)에 접속된다. 트랜지스터(312n)의 게이트 및 트랜지스터(312p)의 게이트는 스위치(312)의 제어 단자에 대응한다. 트랜지스터(312n)의 게이트는 인버터(313)의 출력 단자에 접속되고, 트랜지스터(312p)의 게이트는 배선(212)에 접속된다.

스위치(301), 스위치(302), 스위치(311), 및 스위치(312)로서 사용되는 트랜지스터들을 제어하기 위한 구성은 도 24에 도시된 것에 한정되지 않는다.

예를 들어, 도 22에 도시된 바와 같이, 트랜지스터(301n)의 게이트 및 트랜지스터(302p)의 게이트를 인버터(303)의 출력 단자에 접속하여도 좋고, 트랜지스터(301p)의 게이트 및 트랜지스터(302n)의 게이트를 배선(212)에 접속하여도 좋다.

예를 들어, 도 22에 도시된 바와 같이, 트랜지스터(311n)의 게이트 및 트랜지스터(312p)의 게이트를 인버터(313)의 출력 단자에 접속하여도 좋고, 트랜지스터(311p)의 게이트 및 트랜지스터(312n)의 게이트를 배선(212)에 접속하여도 좋다.

예를 들어, 도 23에 도시된 구성과 같이, 트랜지스터(311p)의 게이트 및 트랜지스터(312n)의 게이트는 인버터(303)의 출력 단자에 접속되어도 좋다.

스위치(301), 스위치(302), 스위치(311), 및 스위치(312)는 CMOS 스위치에 한정되지 않는다.

예를 들어, 도 25에 도시된 바와 같이, n채널 트랜지스터를 스위치(302)로서 사용하여도 좋다. 즉, 트랜지스터(302p)를 생략하여도 좋다.

예를 들어, 도 25에 도시된 바와 같이, n채널 트랜지스터를 스위치(312)로서 사용하여도 좋다. 즉, 트랜지스터(312p)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(302)로서 사용하여도 좋다. 즉, 트랜지스터(302n)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(312)로서 사용하여도 좋다. 즉, 트랜지스터(312n)를 생략하여도 좋다.

예를 들어, n채널 트랜지스터를 스위치(301)로서 사용하여도 좋다. 즉, 트랜지스터(301p)를 생략하여도 좋다.

예를 들어, n채널 트랜지스터를 스위치(311)로서 사용하여도 좋다. 즉, 트랜지스터(311p)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(301)로서 사용하여도 좋다. 즉, 트랜지스터(301n)를 생략하여도 좋다.

예를 들어, p채널 트랜지스터를 스위치(311)로서 사용하여도 좋다. 즉, 트랜지스터(311n)를 생략하여도 좋다.

또한 스위치(302)가 n채널 트랜지스터인 경우, 전위(V₃₂₃)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(302)로서, n채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(323)과 배선(321) 사이의 저항 값을 작게 할 수 있다.

또한 스위치(312)가 n채널 트랜지스터인 경우, 전위(V₃₃₃)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(312)로서, n채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(333)과 배선(331) 사이의 저항 값을 작게 할 수 있다.

또한 스위치(302)가 p채널 트랜지스터인 경우, 전위(V₃₂₃)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(302)로서, p채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(323)과 배선(321) 사이의 저항 값을 작게 할 수 있다.

또한 스위치(312)가 p채널 트랜지스터인 경우, 전위(V₃₃₃)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 것이 바람직하다. 이 경우, 스위치(312)로서, p채널 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있다. 그러므로, 배선(333)과 배선(331) 사이의 저항 값을 작게 할 수 있다.

다음에, 도 19 및 도 20에 도시된 회로(300) 및 회로(310)의 변형예를 설명한다.

예를 들어, 배선(323) 및 배선(333)이 하나의 배선으로 결합되어도 좋다. 이런 경우, 스위치(302)의 제 1 단자 및 스위치(312)의 제 1 단자가 배선(323) 또는 배선(333)에 접속된다.

예를 들어, 배선(323), 배선(333), 및 배선(113)이 하나의 배선으로 결합되어도 좋다. 이런 경우, 스위치(302)의 제 1 단자, 스위치(312)의 제 1 단자, 및 스위치(101B)가 배선(323), 배선(333), 배선(113), 또는 스위치(302)의 제 1 단자가 접속되는 실시형태 1에서 설명한 부분(배선(114), 배선(115), 인버터(103)의 출력 단자, 또는 인버터(104)의 출력 단자)에 접속된다.

예를 들어, 배선(321)의 전위를 초기화하기 위한 구조를 회로(300)에 추가하여도 좋다. 도 26은 스위치(304) 및 스위치(305)가 배선(321)의 전위를 초기화하기 위하여 추가되는 구성을 도시한 것이다. 스위치(304)의 제 1 단자는 스위치(302)의 제 2 단자에 접속된다. 스위치(304)의 제 2 단자는 배선(321)에 접속된다. 스위치(305)의 제 1 단자는 배선(324)에 접속된다. 스위치(305)의 제 2 단자는 배선(321)에 접속된다. 스위치(304) 및 스위치(305) 중 한쪽이 온일 때, 다른 쪽이 오프인 것이 바람직하다. 스위치(304)가 온이고 스위치(305)가 오프일 때, 도 26에 도시된 회로(300)의 동작은 도 20에 도시된 회로(300)와 비슷하다. 반대로, 스위치(304)가 오프이고 스위치(305)가 온일 때, 배선(324)의 전위(전위(V₃₂₄)라고도 함)는 배선(321)에 공급된다. 전위(V₃₂₄)가 신호(V₃₂₂)의 하이 레벨에 대응할 때, 신호(V₃₂₁)는 하이 레벨에 있다. 따라서, 배선(321)의 전위는 초기화될 수 있다.

또한 스위치(304) 및 스위치(302)는 배선(323)과 배선(321) 사이에 직렬로 접속된다. 예를 들어, 스위치(302) 및 배선(323)이 스위치(304)를 통하여 접속되어도 좋다.

스위치(305)가 온일 때, 스위치(301)는 오프인 것이 바람직하다. 이 경우, 신호(V₃₂₂) 및 전위(V₃₂₄)가 동시에 배선(321)에 공급되는 것을 방지할 수 있다.

예를 들어, 배선(331)의 전위를 초기화하기 위한 구조를 회로(310)에 추가하여도 좋다. 도 26은 스위치(314) 및 스위치(315)가 배선(331)의 전위를 초기화하기 위하여 추가되는 구성을 도시한 것이다. 스위치(314)의 제 1 단자는 스위치(312)의 제 2 단자에 접속된다. 스위치(314)의 제 2 단자는 배선(331)에 접속된다. 스위치(315)의 제 1 단자는 배선(334)에 접속된다. 스위치(315)의 제 2 단자는 배선(331)에 접속된다. 스위치(314) 및 스위치(315) 중 한쪽이 온일 때, 다른 쪽이 오프인 것이 바람직하다. 스위치(314)가 온이고 스위치(315)가 오프일 때, 도 26에 도시된 회로(310)의 동작은 도 20에 도시된 회로(310)의 동작과 비슷하다. 반대로, 스위치(314)가 오프이고 스위치(315)가 온일 때, 배선(334)의 전위(전위(V₃₃₄)라고도 함)는 배선(331)에 공급된다. 전위(V₃₃₄)가 신호(V₃₃₂)의 하이 레벨에 대응할 때, 신호(V₃₃₁)는 하이 레벨에 있다. 따라서, 배선(331)의 전위는 초기화될 수 있다.

또한 스위치(314) 및 스위치(312)는 배선(333)과 배선(331) 사이에 직렬로 접속된다. 예를 들어, 스위치(312) 및 배선(333)이 스위치(314)를 통하여 접속되어도 좋다.

스위치(315)가 온일 때, 스위치(311)는 오프인 것이 바람직하다. 이 경우, 신호(V₃₃₂) 및 전위(V₃₃₄)가 동시에 배선(331)에 공급되는 것을 방지할 수 있다.

또한, 배선(324) 및 배선(334)이 하나의 배선으로 결합되어도 좋다. 이런 경우, 스위치(305)의 제 1 단자 및 스위치(315)의 제 1 단자가 배선(324) 또는 배선(334)에 접속된다.

스위치(101A), 스위치(101B), 스위치(102A), 및 스위치(102B)와 같이, 다양한 스위치가 스위치(304), 스위치(305), 스위치(314), 및 스위치(315)로서 사용될 수 있다. 도 27은 도 26에 도시된 회로(300) 및 회로(310)에서 n채널 트랜지스터가 스위치(304) 및 스위치(314)로서 사용되고 p채널 트랜지스터가 스위치(305) 및 스위치(315)로서 사용되는 구성예를 도시한 것이다. n채널 트랜지스터(304n)는 스위치(304)에 대응한다. 트랜지스터(304n)의 제 1 단자는 스위치(304)의 제 1 단자에 대응하고, 스위치(302)의 제 2 단자에 접속된다. 트랜지스터(304n)의 제 2 단자는 스위치(304)의 제 2 단자에 대응하고, 배선(321)에 접속된다. 트랜지스터(304n)의 게이트는 스위치(304)의 제어 단자에 대응하고, 배선(325)에 접속된다. p채널 트랜지스터(305p)는 스위치(305)에 대응한다. 트랜지스터(305p)의 제 1 단자는 스위치(305)의 제 1 단자에 대응하고 배선(325)에 접속된다. 트랜지스터(305p)의 제 2 단자는 스위치(305)의 제 2 단자에 대응하고 배선(321)에 접속된다. 트랜지스터(305p)의 게이트는 스위치(305)의 제어 단자에 대응하고, 배선(325)에 접속된다. n채널 트랜지스터(314n)는 스위치(314)에 대응한다. 트랜지스터(314n)의 제 1 단자는 스위치(314)의 제 1 단자에 대응하고 스위치(312)의 제 2 단자에 접속된다. 트랜지스터(314n)의 제 2 단자는 스위치(314)의 제 2 단자에 대응하고, 배선(331)에 접속된다. 트랜지스터(314n)의 게이트는 스위치(314)의 제어 단자에 대응하고, 배선(325)에 접속된다. p채널 트랜지스터(315p)는 스위치(315)에 대응한다. 트랜지스터(315p)의 제 1 단자는 스위치(315)의 제 1 단자에 대응하고, 배선(334)에 접속된다. 트랜지스터(315p)의 제 2 단자는 스위치(315)의 제 2 단자에 대응하고, 배선(331)에 접속된다. 트랜지스터(315p)의 게이트는 스위치(315)의 제어 단자에 대응하고, 배선(325)에 접속된다. 배선(325)의 신호(신호(V₃₂₅)라고도 함)가 하이 레벨일 때, 트랜지스터(304n)는 온이 되고, 트랜지스터(305p)는 오프되고, 트랜지스터(314n)는 온되고, 트랜지스터(305p)는 오프된다. 신호(V₃₂₅)가 로 레벨에 있으면, 트랜지스터(304n)가 오프되고, 트랜지스터(305p)가 온되고, 트랜지스터(314n)가 오프되고, 트랜지스터(305p)가 온된다.

스위치(304) 및 스위치(305)는 같은 극성을 갖는 트랜지스터라도 좋다. 이 경우, 스위치(304)로서 사용되는 트랜지스터의 게이트는 인버터를 통하여 스위치(305)로서 사용되는 트랜지스터의 게이트에 접속되는 것이 바람직하다.

스위치(314) 및 스위치(315)는 같은 극성을 갖는 트랜지스터라도 좋다. 이 경우, 스위치(314)로서 사용되는 트랜지스터의 게이트는 인버터를 통하여 스위치(315)로서 사용되는 트랜지스터의 게이트에 접속되는 것이 바람직하다.

전위(V₃₂₃)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(304) 및 스위치(302) 각각으로서 사용되는 것이 바람직하다. 전위(V₃₂₃)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(304) 및 스위치(302) 각각으로서 사용되는 것이 바람직하다. 스위치(304) 및 스위치(302)로서 사용되는 트랜지스터 각각의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(323)과 배선(321) 사이의 저항 값을 작게 할 수 있다.

전위(V₃₃₃)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(314) 및 스위치(312) 각각으로서 사용되는 것이 바람직하다. 전위(V₃₃₃)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(314) 및 스위치(312) 각각으로서 사용되는 것이 바람직하다. 스위치(314) 및 스위치(312)로서 사용되는 트랜지스터 각각의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(333)과 배선(331) 사이의 저항 값을 작게 할 수 있다.

전위(V₃₂₄)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(305)로서 사용되는 것이 바람직하다. 전위(V₃₂₄)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(305)로서 사용되는 것이 바람직하다. 스위치(305)로서 사용되는 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(324)과 배선(321) 사이의 저항 값을 작게 할 수 있다.

전위(V₃₃₄)가 신호(V₂₁₂)의 하이 레벨에 대응하는 전위인 경우, p채널 트랜지스터 또는 CMOS 스위치가 스위치(315)로서 사용되는 것이 바람직하다. 전위(V₃₃₄)가 신호(V₂₁₂)의 로 레벨에 대응하는 전위인 경우, n채널 트랜지스터 또는 CMOS 스위치가 스위치(315)로서 사용되는 것이 바람직하다. 스위치(315)로서 사용되는 트랜지스터의 게이트와 소스 사이의 전위 차이를 크게 할 수 있기 때문에, 배선(334)과 배선(331) 사이의 저항 값을 작게 할 수 있다.

예를 들어, 논리 회로, 조합 회로, 또는 순차 회로 등의 회로는 배선(321)에 접속되어도 좋다. 바꿔 말하면, 신호(V₃₂₁)는 논리 회로, 조합 회로, 또는 순차 회로 등의 회로를 통하여 출력되어도 좋다.

예를 들어, 논리 회로, 조합 회로, 또는 순차 회로 등의 회로는 배선(331)에 접속되어도 좋다. 바꿔 말하면, 신호(V₃₂₁)는 논리 회로, 조합 회로, 또는 순차 회로 등의 회로를 통하여 출력되어도 좋다.

본 실시형태에 설명된 내용은 본 실시형태에 설명된 다른 내용 중 어느 것 및/또는 본 명세서 등에서의 다른 실시형태들에 설명된 내용 중 어느 것을 적절히 조합하여 실시할 수 있다.

(실시형태 4)

본 실시형태에서, 본 발명의 일 형태의 장치를 설명한다.

도 28은 본 발명의 일 형태의 장치의 구조의 예를 도시한 것이다.

도 28에 도시된 장치는 시프트 레지스터(360)를 포함한다. 시프트 레지스터(360)는 N개의(N은 3 이상의 자연수) 배선(371)(배선(371)[1]~[N]이라고도 함), 2개의 배선(372)(배선(372)[1] 및 [2]라고도 함), 및 배선(373)에 접속된다. 도 28은 배선(371)[1]~[6]만을 도시한 것이다.

시프트 레지스터(360)는 배선(372)[1]의 신호(신호(CK1)), 배선(372)[2]의 신호(신호(CK2)), 및 배선(373)의 신호(신호(SP))에 따라 배선(371)[1]~[N] 각각에 신호 SOUT[1]~[N]을 출력한다.

신호(CK1)의 예에는 클럭 신호가 있다.

신호(CK2)의 예에는 클럭 신호가 있다. 또한 신호(CK1) 및 신호(CK2)는 상이한 위상을 갖는 것이 바람직하다.

신호(SP)의 예에는 스타트펄스가 있다.

시프트 레지스터(360)는 N개의(N은 3 이상의 자연수) 회로(361)(회로(361)[1]~[N]이라고도 함)를 포함한다. 도 28은 회로(361)[1]~[6]만을 도시한 것이다. 실시형태 2 등에 설명한 장치는 회로(361)[1]~[N] 각각으로서 사용될 수 있다. 또한 회로(361)[1]~[N] 각각은 실시형태 1 등에 설명된 장치를 포함한다.

회로(361)[1]~[N] 각각은 예컨대 스테이지, 순차 회로, 또는 플립플롭이라고 불려도 좋다.

회로(361)[1]의 단자(OUT)는 배선(371)[1]에 접속되고, 이의 단자(CK)는 배선(372)[1]에 접속되고, 이의 단자(IN1)는 배선(373)에 접속되고, 이의 단자(IN2)는 배선(372)[2]에 접속된다. 회로(361)[i](i는 2~N-1의 자연수)의 단자(SOUT)는 배선(371)[i]에 접속되고, 이의 단자(CK)는 홀수의 스테이지 각각에서 배선(372)[1]에 접속되고, 단자(CK)는 짝수의 스테이지 각각에서 배선(372)[2]에 접속되고, 이의 단자(IN1)는 배선(371)[i-1]에 접속되고, 이의 단자(IN2)는 배선(371)[i+1]에 접속된다. 회로(361)[N]는 단자(IN2)가 배선(373) 또는 도시되지 않는 배선에 접속되는 회로(361)[i]와 상이하다.

도 29에 도시된 바와 같이, 회로(361)[1]~[N] 각각에서, 단자(SOUT)는 배선(212)에 대응하고, 단자(CK)는 배선(111)에 대응하고, 단자(IN1)는 배선(114) 또는 배선(211)에 대응하고, 단자(IN2)는 배선(115)에 대응한다. 따라서, 회로(361)[1]에서, 신호(SOUT[1])는 신호(V₂₁₂)에 대응하고, 신호(CK1)는 신호(V₁₁₁)에 대응하고, 신호(SP)는 신호(V₁₁₄) 또는 신호(V₂₁₁)에 대응하고, 신호(SOUT[2])는 신호(V₁₁₅)에 대응한다. 회로(361)[i]에서, 신호(SOUT[i])는 신호(V₂₁₂)에 대응하고, 신호(CK1)는 홀수의 스테이지에서 신호(V₁₁₁)에 대응하고, 신호(CK2)는 짝수의 스테이지에서 신호(V₁₁₁)에 대응하고, 신호(SOUT[i-1])는 신호(V₁₁₄) 또는 신호(V₂₁₁)에 대응하고 신호(SOUT[i+1])는 신호(V₁₁₅)에 대응한다.

회로(361)[1]~[N] 각각은 실시형태 2에서 설명한 장치로서 동작하고, 신호(SOUT)[1]~[N]은 도 30에 도시된 바와 같이 순차적으로 하이 레벨(액티브)로 될 수 있다. 또한 도 30에서의 시각(t0)~시각(t6)은 도 15에서의 회로(361)[1]의 타이밍 차트에서의 시각(t0)~시각(t6)에 대응한다.

배선(371)[1]~[N]은 실시형태 3에서 설명한 회로(300) 및 회로(310)에 접속되어도 좋다.

본 실시형태에 설명된 내용은 본 실시형태에 설명된 다른 내용 중 어느 것 및/또는 본 명세서 등에서의 다른 실시형태들에 설명된 내용 중 어느 것을 적절히 조합하여 실시할 수 있다.

(실시형태 5)

<반도체 표시 장치의 구조예>

다음에, 본 발명의 일 형태의 반도체 표시 장치의 구조예를 설명한다.

도 31의 (A)에 도시된 반도체 표시 장치(70)에서, 화소부(71)는 복수의 화소(55), 화소(55)를 행마다 각각 선택하는 버스라인에 대응하는 배선(GL)(배선(GL1)~배선(GLy), y: 자연수), 및 선택된 화소(55)에 비디오 신호를 공급하기 위한 배선(SL)(배선(SL1)~배선(SLx), x: 자연수)을 포함한다. 배선(GL)으로의 신호의 입력은 드라이버 회로(72)에 의하여 제어된다. 배선(SL)으로의 비디오 신호의 입력은 드라이버 회로(73)에 의하여 제어된다. 복수의 화소(55) 각각은 배선(GL) 중 적어도 하나 및 배선(SL) 중 적어도 하나에 접속된다.

구체적으로, 드라이버 회로(72)는 배선(GL1)~배선(GLy)을 순차적으로 선택하기 위한 신호를 생성하는 시프트 레지스터(75)를 포함한다. 또한, 구체적으로, 드라이버 회로(73)는 펄스를 갖는 신호를 순차적으로 생성하는 시프트 레지스터(76) 및 시프트 레지스터(76)에 생성된 신호에 따라 배선(SL1)~배선(SLx)으로의 비디오 신호의 공급을 제어하는 스위칭 회로(77)를 포함한다.

시프트 레지스터(75) 또는 시프트 레지스터(76)로서, 본 명세서 등에서 실시형태 1~4에 설명된 장치 중 어느 것을 사용할 수 있다.

또한 화소부(71)에서의 배선의 종류 및 개수는 화소(55)의 구성, 개수, 및 위치에 의하여 결정될 수 있다. 구체적으로, 도 31의 (A)에 도시된 화소부(71)에서, 일례로서 화소(55)는 x열 및 y행의 매트릭스로 배열되고, 배선(SL1)~배선(SLx) 및 배선(GL1)~배선(GLy)은 화소부(71)에 제공된다.

도 31의 (A)는 일례로서 드라이버 회로(72) 및 드라이버 회로(73) 및 화소부(71)가 한 기판 위에 형성된 경우를 도시한 것이지만, 드라이버 회로(72) 및 드라이버 회로(73)는 화소부(71)가 형성된 기판과 상이한 기판 위에 형성되어도 좋다.

도 31의 (B)는 화소(55)의 구성의 예를 도시한 것이다. 화소(55)는 각각 액정 소자(60), 액정 소자(60)로의 비디오 신호의 공급을 제어하는 트랜지스터(56), 및 액정 소자(60)의 화소 전극과 공통 전극 사이에 전압을 유지하는 커패시터(57)를 포함한다. 액정 소자(60)는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이의 전압이 인가되는 액정 재료를 포함하는 액정층을 포함한다.

트랜지스터(56)는 액정 소자(60)의 화소 전극으로 배선(SL)의 전위를 공급하는지를 제어한다. 소정의 전위가 액정 소자(60)의 공통 전극에 공급된다.

트랜지스터(56)와 액정 소자(60) 사이의 접속 상태를 이하에서 구체적으로 설명한다. 도 31의 (B)에서, 트랜지스터(56)의 게이트는 배선(GL1)~배선(GLy) 중 어느 하나에 접속된다. 트랜지스터(56)의 소스 및 드레인 중 한쪽은 배선(SL1)~배선(SLx) 중 어느 하나에 접속되고, 트랜지스터(56)의 소스 및 드레인 중 다른 쪽은 액정 소자(60)의 화소 전극에 접속된다.

액정층에 포함되는 액정 분자의 배열이 화소 전극과 공통 전극 사이에 인가되는 전압의 레벨에 따라 변화될 때, 액정 소자(60)의 투과율이 변화된다. 따라서, 액정 소자(60)의 투과율이 화소 전극에 공급되는 비디오 신호의 전위에 의하여 제어되면, 그레이 스케일 화상이 표시될 수 있다. 화소부(71)에 포함되는 복수의 화소(55) 각각에서, 액정 소자(60)의 그레이 레벨은 화상 데이터를 포함하는 비디오 신호에 응답하여 조절되어, 화상이 화소부(71)에 표시된다.

도 31의 (B)는 하나의 트랜지스터(56)가 화소(55)로의 비디오 신호의 입력을 제어하기 위한 스위치로서 사용되는 예를 도시한 것이다. 하지만, 하나의 스위치로서 기능하는 복수의 트랜지스터가 화소(55)에 사용되어도 좋다.

본 발명의 일 형태에서, 굉장히 낮은 오프 상태 전류를 갖는 트랜지스터(56)가 화소(55)로의 비디오 신호의 입력을 제어하기 위한 스위치로서 사용되는 것이 바람직하다. 굉장히 낮은 오프 상태 전류를 갖는 트랜지스터(56)에 의하여, 트랜지스터(56)를 통한 전하의 누설을 방지할 수 있다. 따라서, 액정 소자(60) 및 커패시터(57)에 공급되는 비디오 신호의 전위를 더 확실히 유지할 수 있다. 따라서, 하나의 프레임 기간에서의 전하의 누설로 인한 액정 소자(60)의 투과율의 변화가 방지되어, 표시되는 화상의 품질을 향상시킬 수 있다. 트랜지스터(56)를 통한 전하의 누설은 트랜지스터(56)가 낮은 오프 상태 전류를 가지면 방지될 수 있기 때문에, 전원 전위 또는 드라이버 회로(72) 및 드라이버 회로(73)에 대한 신호의 공급을 정지 화상이 표시되는 기간에 정지되어도 좋다. 상술한 구성에 의하여, 비디오 신호를 화소부(71)에 기록하는 횟수를 저감시킬 수 있어, 반도체 표시 장치의 소비 전력을 저감할 수 있다.

예를 들어, 산화물 반도체를 포함하는 반도체막을 포함하는 트랜지스터의 오프 상태 전류는 굉장히 낮기 때문에, 예컨대 트랜지스터(56)에 적합하다.

또한, 도 31의 (B)에서의 트랜지스터(56)는 반도체막을 사이에 두고 서로 중첩되는 한 쌍의 게이트 전극을 포함하여도 좋다. 상기 한 쌍의 게이트 전극은 서로 전기적으로 접속된다. 본 발명의 일 형태에서, 상술한 구조에 의하여 트랜지스터(56)의 온 상태 전류 및 신뢰성을 증가시킬 수 있다.

이어서, 도 31의 (C)는 화소(55)의 또 다른 예를 도시한 것이다. 화소(55)는 화소(55)로의 비디오 신호의 입력을 제어하기 위한 트랜지스터(95), 발광 소자(98), 발광 소자(98)에 공급되는 전류의 값을 비디오 신호에 따라 제어하기 위한 트랜지스터(96), 및 비디오 신호의 전위를 유지하기 위한 커패시터(97)를 포함한다.

발광 소자(98)의 예에는, LED(light-emitting diode) 또는 OLED(organic light-emitting diode) 등, 전류 또는 전압에 의하여 휘도가 제어되는 소자가 포함된다. 예를 들어, OLED는 적어도 EL층, 애노드, 및 캐소드를 포함한다. EL층은 애노드와 캐소드 사이의 단층 또는 복수의 층을 사용하여 형성되고, 그들 중 적어도 하나는 발광 물질을 포함하는 발광층이다.

캐소드와 애노드 사이의 전위 차이가 발광 소자(98)의 문턱 전압 이상일 때 공급되는 전류에 의하여 EL층으로부터 일렉트로루미네선스가 얻어진다. 일렉트로루미네선스로서는, 단일항 들뜬 상태로부터 기저 상태로 돌아올 때의 발광(형광) 및 삼중항 들뜬 상태로부터 기저 상태로 돌아올 때의 발광(인광)이 있다.

발광 소자(98)의 애노드 및 캐소드 중 하나의 전위는 화소(55)에 입력되는 비디오 신호에 따라 제어된다. 애노드 및 캐소드 중, 비디오 신호에 따라 전위가 제어되는 한쪽은 화소 전극으로서 사용되고, 다른 쪽은 공통 전극으로서 사용된다. 발광 소자(98)의 공통 전극에는 소정의 전위가 공급되고, 발광 소자(98)의 휘도는 화소 전극과 공통 전극 사이의 전위 차이에 의하여 결정된다. 따라서, 비디오 신호의 전위에 의하여 발광 소자(98)의 휘도가 제어되어, 발광 소자(98)는 그레이 레벨을 표현할 수 있다. 화소부에 포함되는 복수의 화소(55) 각각에서, 발광 소자(98)의 그레이 레벨이 화상 데이터를 포함하는 비디오 신호에 따라 조절되므로, 화소부(71)에 화상이 표시된다.

다음에, 화소(55)에 포함되는 트랜지스터(95), 트랜지스터(96), 커패시터(97), 및 발광 소자(98) 사이의 접속을 설명한다.

트랜지스터(95)의 소스 및 드레인 중 한쪽은 배선(SL)에 접속되고, 다른 쪽은 트랜지스터(96)의 게이트에 접속된다. 트랜지스터(95)의 게이트는 배선(GL)에 접속된다. 트랜지스터(96)의 소스 및 드레인 중 한쪽은 전원선(VL)에 접속되고, 다른 쪽은 발광 소자(98)에 접속된다. 구체적으로, 트랜지스터(96)의 소스 및 드레인 중 다른 쪽은 발광 소자(98)의 애노드 및 캐소드 중 한쪽에 접속된다. 발광 소자(98)의 애노드 및 캐소드 중 다른 쪽에는 소정의 전위가 공급된다.

도 31의 (C)는, 반도체막을 사이에 두고 서로 중첩되는 한 쌍의 게이트 전극을 트랜지스터(96)가 포함하는 경우를 도시한 것이다. 상기 한 쌍의 게이트 전극은 서로 전기적으로 접속된다. 본 발명의 일 형태에서, 상술한 구조에 의하여 트랜지스터(96)의 온 상태 전류 및 신뢰성을 증가시킬 수 있다.

예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예컨대 EL(electroluminescence) 소자(예컨대 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예컨대 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용하는 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulator display) 소자, MEMS 셔터 표시 소자, 광 간섭형 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 사용하는 표시 소자 중 적어도 하나를 포함한다. 상술한 것에 더하여 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 포함되어도 좋다. 또한, EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예컨대 투과형 액정 디스플레이, 반투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 있다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄, 은 등을 포함하도록 형성된다. 이런 경우, SRAM 등의 메모리 회로는 반사 전극 아래에 제공될 수 있다. 따라서, 소비 전력을 더 저감할 수 있다.

예를 들어, 본 명세서 등에서 트랜지스터는 다양한 기판들 중 어느 것을 사용하여 형성될 수 있다. 기판의 종류는 소정의 형태에 한정되지 않는다. 기판의 예에는 반도체 기판(예컨대 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 접합 필름, 섬유 재료를 포함하는 종이, 및 베이스 재료 필름(base material film)이 포함된다. 유리 기판의 예에는 바륨 보로실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 및 소다 석회 유리 기판이 포함된다. 플렉시블 기판, 접합 필름, 베이스 필름 등의 예는 이하와 같아, PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 및 PES(polyether sulfone)로 대표되는 플라스틱, 아크릴 등의 합성 수지, 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 폴리염화 바이닐, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 및 종이다. 구체적으로, 트랜지스터가 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 형성되면, 특성, 사이즈, 형상 등의 편차를 적게 하고, 전류 공급 능력을 높게 하고, 사이즈가 작은 트랜지스터를 형성할 수 있다. 이런 트랜지스터를 사용하는 회로를 형성함으로써, 회로의 소비 전력을 저감할 수 있거나 또는 회로를 더 집적화할 수 있다.

또는 플렉시블 기판을 기판으로서 사용하여도 좋고, 트랜지스터를 플렉시블 기판 상에 직접 제공하여도 좋다. 또는, 분리층이 기판과 트랜지스터 사이에 제공되어도 좋다. 분리층 위에 형성된 반도체 장치의 일부 또는 전체가 기판으로부터 분리되고 또 다른 기판에 전송될 때, 분리층이 사용될 수 있다. 이런 경우, 내열성을 갖는 기판 또는 플렉시블 기판에도 트랜지스터를 전송할 수 있다. 예를 들어, 상술한 분리층에, 텅스텐막 및 산화 실리콘막인 무기막을 포함하는 적층, 또는 기판 위에 형성되는 폴리이미드 등의 유기 수지막을 사용할 수 있다.

바꿔 말하면, 하나의 기판을 사용하여 트랜지스터를 형성하고 나서 트랜지스터를 또 다른 기판으로 전송하여도 좋다. 트랜지스터를 전송하는 기판의 예에는, 위에 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드필름 기판, 폴리이미드필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예컨대 비단, 면, 또는 삼), 합성 섬유(예컨대 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예컨대 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 고무 기판 등이 포함된다. 이런 기판을 사용함으로써, 우수한 특성을 갖는 트랜지스터, 소비 전력이 낮은 트랜지스터, 또는 내구성이 높은 장치를 형성할 수 있고, 높은 내열성을 제공할 수 있고, 또는 무게 또는 두께의 감소를 달성할 수 있다.

본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 설명된 구조들 중 어느 것과 적절히 조합하여 실시할 수 있다.

(실시형태 6)

<화소의 구성>

다음에, 도 31의 (A)에 도시된 반도체 표시 장치(70)의 예인 액정 표시 장치에서의 화소(55)의 구성예에 대하여 설명한다. 도 32는 화소(55)의 상면도의 예를 도시한 것이다. 절연막은 화소(55)의 레이아웃을 명료하게 하기 위하여 도 32에 도시되지 않았다. 도 33은 도 32에 도시된 화소(55)를 포함하는 소자 기판을 사용하는 액정 표시 장치의 단면도다. 도 33에서의 액정 표시 장치에서, 기판(31)을 포함하는 소자 기판은 도 32에서의 파선 B1-B2를 따른 단면도에 상당한다.

도 32 및 도 33에 도시된 화소(55)는 트랜지스터(56) 및 커패시터(57)를 포함한다. 도 33에서, 화소(55)는 액정 소자(60)를 포함한다.

절연 표면을 갖는 기판(31) 위에, 트랜지스터(56)는 게이트 전극으로서 기능하는 도전막(40), 도전막(40) 위에 있고 게이트 절연막으로서 기능하는 절연막(22), 절연막(22) 위에 있고 도전막(40)과 중첩되는 산화물 반도체막(41), 및 산화물 반도체막(41)에 전기적으로 접속되고 소스 전극 및 드레인 전극으로서 기능하는 도전막(43) 및 도전막(44)을 포함한다. 도전막(40)은 도 31의 (B)에 도시된 배선(GL)으로서 기능한다. 도전막(43)은 도 31의 (B)에 도시된 배선(SL)으로서 기능한다.

화소(55)는 절연막(22) 위에 금속 산화물막(42)을 포함한다. 금속 산화물막(42)은 가시광을 투과하는 도전막이다. 금속 산화물막(42)에 전기적으로 접속되는 도전막(61)이 금속 산화물막(42) 위에 제공된다. 도전막(61)은 금속 산화물막(42)에 소정의 전위를 공급하는 배선으로서 기능한다.

절연막(22)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 한 종 이상을 포함하는 절연막의 단층 또는 적층을 사용하여 형성되어도 좋다. 또한 본 명세서에서, 산화 질화물은 질소보다 산소를 더 포함하고, 질화 산화물은 산소보다 질소를 더 포함한다.

도 33에서, 절연막(26) 및 절연막(27)은 산화물 반도체막(41), 도전막(43), 도전막(44), 금속 산화물막(42), 및 도전막(61) 위에 이 차례로 적층하여 제공된다. 트랜지스터(56)는 절연막(26) 및 절연막(27)을 포함하여도 좋다. 차례로 적층된 절연막(26) 및 절연막(27)을 도 33에 도시하였지만, 단층 절연막 또는 3층 이상의 절연막의 적층을 절연막(26) 및 절연막(27) 대신에 사용하여도 좋다.

개구(58)는 금속 산화물막(42)과 중첩되도록 절연막(26) 및 절연막(27)에 제공된다. 개구(58)는 금속 산화물막(42)과 중첩되는 영역에 제공되고, 산화물 반도체막(41), 도전막(43), 및 도전막(44)은 이 영역에 제공되지 않는다.

도 33에서, 절연막(26) 및 절연막(27) 위 및 개구(58)에서의 금속 산화물막(42) 위에 질화 절연막(28) 및 절연막(29)이 차례로 적층된다.

또한 절연막(22) 위에 산화물 반도체막을 형성하고 상기 산화물 반도체막에 접촉되도록 질화 절연막(28)을 형성함으로써, 상기 산화물 반도체막의 도전율을 증가시킬 수 있다. 이런 경우, 도전율이 높은 산화물 반도체막을 금속 산화물막(42)으로서 사용될 수 있다. 산소 빈자리가 개구(58) 또는 질화 절연막(28)을 형성할 때에 산화물 반도체막에 형성되어, 질화 절연막(28)으로부터 확산된 수소가 상기 산소 빈자리에 결합되어 도너를 형성하기 때문에 산화물 반도체막의 도전율이 증가된다. 구체적으로, 금속 산화물막(42)의 저항률은 1×10^{- 3}Ωcm 이상 1×10⁴Ωcm 미만이고, 1×10^{- 3}Ωcm 이상 1×10^{- 1}Ωcm 미만인 것이 바람직하다.

금속 산화물막(42)이 산화물 반도체막(41)보다 높은 수소 농도를 갖는 것이 바람직하다. 금속 산화물막(42)에서, SIMS(secondary ion mass spectrometry)에 의하여 측정된 수소 농도는 8×10¹⁹atoms/cm³ 이상, 바람직하게는 1×10²⁰atoms/cm³ 이상, 더 바람직하게는 5×10²⁰atoms/cm³ 이상이다. 산화물 반도체막(41)에서, SIMS에 의하여 측정된 수소 농도는 5×10¹⁹atoms/cm³ 미만, 바람직하게는 5×10¹⁸atoms/cm³ 미만, 더 바람직하게는 1×10¹⁸atoms/cm³ 이하, 더욱 바람직하게는 5×10¹⁷atoms/cm³ 이하, 보다 바람직하게는 1×10¹⁶atoms/cm³ 이하다.

질화 절연막(28)에, 예컨대 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄을 사용할 수 있다. 산화 실리콘막 및 산화 알루미늄막 등의 산화 절연막에 비하여, 상술한 재료 중 어느 것을 포함하는 질화 절연막(28)은 외부로부터의 불순물(물, 알칼리 금속, 및 알칼리 토금속 등)이 산화물 반도체막(41)으로 확산되는 것을 더 방지할 수 있다.

또한, 개구(62)가 도전막(44)과 중첩되도록 질화 절연막(28) 및 절연막(29)에 제공된다. 가시광을 투과하고 화소 전극으로서 기능하는 도전막(45)이 질화 절연막(28) 및 절연막(29) 위에 제공된다. 도전막(45)은 개구(62)에서 도전막(44)에 전기적으로 접속된다. 도전막(45)은 개구(58)에서 금속 산화물막(42)과 중첩된다. 도전막(45) 및 금속 산화물막(42)이 질화 절연막(28) 및 절연막(29)을 사이에 끼워 서로 중첩되는 부분은 커패시터(57)로서 기능한다.

커패시터(57)에서, 한 쌍의 전극으로서 기능하는 금속 산화물막(42) 및 도전막(45) 및 전체로 유전체막으로서 기능하는 질화 절연막(28) 및 절연막(29)은 가시광을 투과한다. 이것은 커패시터(57)가 가시광을 투과하는 것을 의미한다. 따라서, 화소(55)의 구경비를, 가시광을 거의 투과하지 않는 특성을 갖는 커패시터를 포함하는 화소의 구경비보다 높게 할 수 있다. 그러므로, 고화질을 위하여 요구되는 용량을 확보할 수 있으므로, 패널에서의 광의 손실을 저감할 수 있고 반도체 장치의 소비 전력을 저감할 수 있다.

또한 상술한 바와 같이, 절연막(29)은 반드시 제공될 필요는 없다. 하지만, 질화 절연막(28)보다 낮은 유전율을 갖는 절연체를 사용하는 절연막(29)을 질화 절연막(28)과 함께 유전체막으로서 사용함으로써, 커패시터(57)의 유전체막의 유전율을 질화 절연막(28)의 두께를 증가시키지 않고 원하는 값으로 조절할 수 있다.

도전막(45) 위에 배향막(52)이 제공된다.

기판(46)을 기판(31)과 대향하도록 제공한다. 가시광을 차단하는 차폐막(47) 및 특정의 파장 범위에서의 가시광을 투과하는 착색층(48)을 기판(46)에 제공한다. 수지막(50)이 차폐막(47) 및 착색층(48)에 제공되고, 공통 전극으로서 기능하는 도전막(59)이 수지막(50)에 제공된다. 배향막(51)이 도전막(59)에 제공된다.

기판(31)과 기판(46) 사이, 액정 재료를 포함하는 액정층(53)이 배향막(52)과 배향막(51) 사이에 끼워진다. 액정 소자(60)는 도전막(45), 도전막(59), 및 액정층(53)을 포함한다.

TN(twisted nematic) 모드가 도 32 및 도 33에서의 액정을 구동하기 위한 방법으로서 사용되지만, FFS(fringe field switching) 모드, STN(super twisted nematic) 모드, VA(vertical alignment) 모드, MVA(multi-domain vertical alignment) 모드, IPS(In-Plane Switching) 모드, OCB(optically compensated birefringence) 모드, 블루상 모드, TBA(transverse bend alignment) 모드, VA-IPS 모드, ECB(electrically controlled birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti-ferroelectric liquid crystal) 모드, PDLC(polymer dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 게스트 호스트 모드, ASV(dvanced super view) 모드 등을 액정을 구동시키기 위한 방법으로서 사용할 수 있다.

본 발명의 일 형태의 액정 표시 장치에서, 액정층은 예컨대 서모트로픽 액정 또는 리오트로픽 액정으로 나누어진 액정 재료를 사용하여 형성될 수 있다. 액정층에 사용되는 액정 재료의 또 다른 예로서, 네마틱 액정, 스멕틱 액정, 콜레스테릭 액정, 또는 디스코틱 액정을 들 수 있다. 또는, 강유전성 액정 또는 반 강유전성 액정으로 분류되는 액정 재료를 사용할 수 있다. 또는, 주쇄 고분자 액정, 측쇄 고분자 액정, 또는 복합형 고분자 액정 등의 고분자 액정, 또는 저분자 액정으로 분류되는 액정 재료를 사용할 수 있다. 또는, PDLC(polymer dispersed liquid crystal)로 분류되는 액정 재료를 사용할 수 있다.

또는, 배향막이 필요하지 않은 블루상을 나타내는 액정을 액정층에 사용하여도 좋다. 블루상은 액정상 중 하나이고, 이것은 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭상이 등방상으로 변하기 직전에 발생된다. 블루상은 좁은 온도 범위에만 발생되기 때문에, 키랄제 또는 자외선 경화 수지를 첨가하여 온도 범위를 향상시킨다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 구조는 1msec 이하의 짧은 응답 시간을 갖고, 광학적 등방성을 가지므로, 배향 처리가 불필요하고 시야각 의존성이 작기 때문에 바람직하다.

컬러 화상을 표시하기 위하여 컬러 필터를 사용하는 액정 표시 장치를 도 33에 예로서 도시하였지만, 본 발명의 일 형태의 액정 표시 장치는 상이한 색상을 갖는 복수의 광원을 순차적으로 점등시킴으로써 컬러 화상을 표시하여도 좋다.

트랜지스터(56)의 산화물 반도체막(41)은 반드시 단층 산화물 반도체막일 필요는 없고, 복수의 산화물 반도체막의 적층이라도 좋다. 도 34의 (A)는 산화물 반도체막(41)이 3개의 산화물 반도체막의 적층을 사용하여 형성되는 예를 도시한 것이다. 구체적으로 도 34의 (A)에서의 트랜지스터(56)에서, 산화물 반도체막(41a), 산화물 반도체막(41b), 및 산화물 반도체막(41c)은 산화물 반도체막(41)으로서 절연막(22) 측으로부터 순차적으로 적층된다.

산화물 반도체막(41a) 및 산화물 반도체막(41c)은 각각 산화물 반도체막(41b)에 포함되는 금속 원소 중 적어도 하나를 포함한다. 산화물 반도체막(41a) 및 산화물 반도체막(41c)의 전도대 최하위에서의 에너지는 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 산화물 반도체막(41b)보다 진공 준위에 가깝다. 또한, 산화물 반도체막(41b)은 캐리어 이동성을 높게 하기 위하여 적어도 인듐을 포함하는 것이 바람직하다.

도 34의 (B)에 도시된 바와 같이, 절연막(22)과 중첩되는 산화물 반도체막(41c)은 도전막(43) 및 도전막(44) 위에 제공되어도 좋다.

본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 설명된 구조들 중 어느 것과 적절히 조합하여 실시할 수 있다.

(실시형태 7)

<반도체 표시 장치의 상면도 및 단면도>

본 발명의 일 형태의 반도체 표시 장치의 외관을 도 35를 참조하여 설명한다. 도 35는 기판(4001)과 기판(4006)이 실재(4005)로 서로 결합된 액정 표시 장치의 상면도다. 도 36은 도 35에서의 파선 C1-C2를 따른 단면도에 상당한다.

실재(4005)는 기판(4001) 위에 제공된 화소부(4002) 및 한 쌍의 드라이버 회로(4004)를 둘러싸도록 제공된다. 기판(4006)은 화소부(4002)와 드라이버 회로(4004) 위에 제공된다. 따라서, 화소부(4002) 및 드라이버 회로(4004)는 기판(4001), 실재(4005), 및 기판(4006)에 의하여 밀봉된다.

드라이버 회로(4003)는 기판(4001) 위의 실재(4005)에 의하여 둘러싸이는 영역과 상이한 영역에 실장된다.

복수의 트랜지스터는 기판(4001) 위에 제공되는 화소부(4002) 및 드라이버 회로(4004)에 포함된다. 도 36은 화소부(4002)에 포함되는 트랜지스터(4010)를 도시한 것이다. 질화 절연막을 포함하는 다양한 절연막을 사용하여 형성될 수 있는 절연막(4020)이 트랜지스터(4010) 위에 제공된다. 트랜지스터(4010)는 절연막(4020)에 제공되는 개구부에서 절연막(4020) 위의 화소 전극(4021)에 접속된다.

수지막(4059)은 기판(4006)에 제공되고, 공통 전극(4060)은 수지막(4059)에 제공된다. 화소 전극(4021)과 공통 전극(4060) 사이의 액정층(4028)이 기판(4001)과 기판(4006) 사이에 제공된다. 액정 소자(4023)는 화소 전극(4021), 공통 전극(4060), 및 액정층(4028)을 포함한다.

액정 소자(4023)의 투과율은, 액정층(4028)에 포함되는 액정 분자의 배향이 화소 전극(4021)과 공통 전극(4060) 사이에 인가되는 전압의 레벨에 따라 변화할 때 변화한다. 따라서 액정 소자(4023)의 투과율이 화소 전극(4021)에 공급되는 비디오 신호의 전위에 의하여 제어될 때, 그레이 스케일 화상이 표시될 수 있다.

도 36에 도시된 바와 같이, 본 발명의 일 형태에서, 절연막(4020)은 패널의 단부에서 제거된다. 도전막(4050)은 절연막(4020)이 제거된 영역에 형성된다. 도전막(4050) 및 트랜지스터(4010)의 소스 또는 드레인으로서 기능하는 도전막은 하나의 도전막을 에칭함으로써 형성될 수 있다.

도전성을 갖는 도전 입자(4061)가 확산되는 수지막(4062)이 기판(4001)과 기판(4006) 사이에 제공된다. 도전막(4050)이 도전 입자(4061)를 통하여 공통 전극(4060)에 전기적으로 접속된다. 바꿔 말하면, 공통 전극(4060) 및 도전막(4050)은 패널의 단부에서 도전 입자(4061)를 통하여 서로 전기적으로 접속된다. 수지막(4062)은 열경화성 수지 또는 자외선 경화 수지를 사용하여 형성될 수 있다. 도전 입자(4061)로서, 예컨대 Au, Ni, Co 등의 박막 금속으로 덮인 구상 유기 수지의 입자를 사용할 수 있다.

배향막을 도 36에서 도시하지 않았다. 화소 전극(4021) 및 공통 전극(4060)에 배향막을 제공하는 경우, 공통 전극(4060) 상의 배향막이 부분적으로 제거되고 도전막(4050) 상의 배향막이 부분적으로 제거됨으로써, 전기적 접속을 공통 전극(4060), 도전 입자(4061), 및 도전막(4050) 사이에서 얻을 수 있다.

또한 본 발명의 일 형태의 액정 표시 장치에서, 컬러 화상을, 컬러 필터를 사용하거나 또는 상이한 색상을 갖는 광을 나타내는 복수의 광원을 순차적으로 온으로 함으로써 표시하여도 좋다.

드라이버 회로(4003)로부터의 비디오 신호 및 FPC(4018)로부터의 다양한 제어 신호 및 전위가, 리드 배선(4030) 및 리드 배선(4031)을 통하여 드라이버 회로(4004) 또는 화소부(4002)에 공급된다.

본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 설명된 구조들 중 어느 것과 적절히 조합하여 실시할 수 있다.

(실시형태 8)

본 실시형태에서, 상술한 실시형태에서 설명한 트랜지스터의 반도체층 중 어느 것으로서 사용할 수 있는 산화물 반도체층을 설명한다.

트랜지스터의 반도체층에서의 채널 형성 영역에 사용되는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In 및 Zn을 포함하는 것이 바람직하다. In 및 Zn에 더하여 산소와의 결합을 강하게 하기 위한 스태빌라이저(stabilizer)가 포함되는 것이 바람직하다. 스태빌라이저로서, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 하나가 함유되어도 좋다.

또 다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등의 란타노이드 중 하나 이상의 종류의 란타노이드가 함유되어도 좋다.

트랜지스터의 반도체층에 사용되는 산화물 반도체로서, 예컨대 이하 중 어느 것이 사용될 수 있다; 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물이다.

예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자 비율을 갖는 In-Ga-Zn계 산화물 또는 상술한 조성에 가까운 조성의 산화물을 사용하는 것이 바람직하다.

반도체층에 포함되는 산화물 반도체막이 많은 양의 수소를 포함하면, 수소와 산화물 반도체가 서로 결합되어 수소의 일부가 도너로서 기능하여 전자(캐리어)를 생성시킨다. 결과적으로 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트된다. 따라서, 산화물 반도체막이 고순도화되어 불순물이 가능한 한 포함되지 않도록, 산화물 반도체막이 형성된 후, 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거하는 것이 바람직하다.

또한 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막에서의 산소가 감소되는 경우가 있다. 따라서, 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 빈자리를 채우기 위하여 산화물 반도체막에 산소가 첨가되는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 일을 산소 첨가 처리라고 표현하고, 산화물 반도체막의 산소 함유량을 화학량론적 조성에서의 함유량보다 초과시키는 처리를 산소 과잉 상태를 만들기 위한 처리라고 표현하는 경우가 있다.

이와 같이 하여, 탈수화 처리(탈수소화 처리)에 의하여, 수소 또는 수분이 산화물 반도체막으로부터 제거되고, 산소 첨가 처리에 의하여 산소 빈자리를 채움으로써, 산화물 반도체막을 진성(i형) 산화물 반도체막 또는 i형 산화물 반도체막에 한없이 가까운 실질적으로 진성(i형) 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성 산화물 반도체막은, 캐리어 밀도가 1×10¹⁷/cm³ 이하, 1×10¹⁶/cm³ 이하, 1×10¹⁵/cm³ 이하, 1×10¹⁴/cm³ 이하, 또는 1×10¹³/cm³ 이하이고 도너에서 유래하는 캐리어를 매우 적게(제로에 가까움) 함유하는 산화물 반도체막을 의미한다.

이와 같이 하여, 진성(i형) 또는 실질적으로 i형의 산화물 반도체막을 포함하는 트랜지스터는 매우 우수한 오프 상태 전류 특성을 가질 수 있다. 예를 들어, 산화물 반도체막을 포함하는 트랜지스터가 오프일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10^-18A 이하, 바람직하게는 1×10^-21A 이하, 더 바람직하게는 1×10^-24A 이하; 85℃에서 1×10^-15A 이하, 바람직하게는 1×10^-18A 이하, 더 바람직하게는 1×10^-21A 이하로 할 수 있다. ｎ채널 트랜지스터에서 트랜지스터의 오프 상태란, 게이트 전압이 문턱 전압보다 충분히 낮은 상태를 말한다. 구체적으로, 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 낮으면, 트랜지스터는 오프에 있다.

산화물 반도체막의 구조를 이하에서 설명한다.

산화물 반도체막은 비단결정 산화물 반도체막 및 단결정 산화물 반도체막으로 나뉜다. 또는 산화물 반도체는 예컨대 결정성 산화물 반도체 및 비정질 산화물 반도체로 나뉜다.

비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체가 포함된다. 또한, 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.

먼저, CAAC-OS막을 설명한다.

CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나다.

TEM(transmission electron microscope)에 의하여, CAAC-OS막의 명시야상 및 회절 패턴의 결합된 분석 이미지(고해상 TEM 이미지라고도 함)가 관찰된다. 결과적으로 복수의 결정부가 명확히 관찰된다. 하지만 고해상 TEM 이미지에서, 결정부들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS막에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.

시료 표면에 실질적으로 병행한 방향으로 관찰된 CAAC-OS막의 고해상 단면 TEM 이미지에 따라, 금속 원자는 결정부에서 층상으로 배열된다. 금속 원자층 각각은 위에 CAAC-OS막이 형성된 표면(형성면이라고도 함) 또는 CAAC-OS막의 상면을 반영한 형태를 갖고, CAAC-OS막의 형성면 또는 상면에 병행하게 제공된다.

한편, 시료 표면에 실질적으로 수직인 방향에 관찰된 CAAC-OS막의 고해상 평면 TEM 이미지에 따르면, 금속 원자가 결정부에서 삼각형 또는 육각형 구성으로 배열된다. 하지만, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.

CAAC-OS막은 X선 회절(XRD: X-ray diffraction) 장치에 의하여 구조 분석을 수행한다. 예를 들어, out-of-plane법에 의하여 InGaZnO₄ 결정을 포함하는 CAAC-OS막을 분석하면, 회절각(2θ)이 31° 부근에 있을 때 피크가 자주 나타난다. 이 피크는 InGaZnO₄ 결정의 (009)면에서 유래한 것으로, CAAC-OS막에서의 결정이 c축 배향을 갖고 c축이 CAAC-OS막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.

또한, out-of-plane법에 의하여 InGaZnO₄ 결정을 갖는 CAAC-OS막이 분석되면, 31° 부근의 2θ의 피크에 더하여 36° 부근에도 2θ의 피크가 관찰될 수 있다. 36° 부근의 2θ의 피크는 CAAC-OS막의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는, 2θ의 피크가 31° 부근에 나타나고 2θ의 피크가 36° 부근에 나타나지 않는 것이 바람직하다.

CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체막의 주성분 외의 원소다. 특히, 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(실리콘 등)는 산화물 반도체막으로부터 산소를 추출함으로써 산화물 반도체막의 원자 배열이 어지러워지고 결정성이 저하되는 원인이 된다. 또한 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에, 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 어지럽혀 결정성을 저하시킨다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.

CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 이 경우, 산화물 반도체막에서의 산소 빈자리는 캐리어 트랩으로서 기능하거나 또는 수소가 이에 포획되면 캐리어 발생원으로서 기능한다.

불순물 농도가 낮고 결함 상태의 밀도가 낮은 상태(산소 빈자리 수가 적음)를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 상기 산화물 반도체막을 포함하는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지 않는다(노멀리 온이 좀처럼 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성에서의 변동이 적고 신뢰성이 높다. 산화물 반도체막에서의 캐리어 트랩에 의하여 포획된 전하는 방출되기까지 긴 시간이 걸려 고정 전하와 같이 작용한다. 따라서 높은 불순물 농도 및 고밀도의 결함 상태를 갖는 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.

CAAC-OS막을 포함하는 트랜지스터에서, 가시광 또는 자외광의 조서로 인한 트랜지스터의 전기적 특성의 변화가 작다.

다음에, 미결정 산화물 반도체막을 설명한다.

미결정 산화물 반도체막은 고해상 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체막에서의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하다. 1nm 이상 10nm 이하의 사이즈 또는 1nm 이상 3nm 이하의 사이즈를 갖는 미결정은 구체적으로 나노결정(nc)이라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS막의 고해상 TEM 이미지에서, 그레인 바운더리를 nc-OS막에서 명확히 찾을 수 없는 경우가 있다.

nc-OS막에서 미소한 영역(예컨대 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. nc-OS막에서 상이한 결정부들 사이에 결정 방위의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라, nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 큰 직경을 갖는 X선을 사용하여 XRD장치로 out-of-plane법에 의하여 nc-OS막의 구조 분석이 수행되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예컨대, 50nm 이상)을 갖는 전자빔을 사용하여 얻어진 nc-OS막의 제한 영역 전자 회절 패턴에 헤일로(halo) 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 결정부의 직경보다 작은 전자빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에, 휘도가 높은 원(고리)형 패턴을 갖는 영역이 관찰되는 경우가 있다. nc-OS막의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.

nc-OS막은 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막에서 상이한 결정부들 사이에 결정 방위의 규칙성은 없어, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.

다음에, 비정질 산화물 반도체막을 설명한다.

비정질 산화물 반도체막은 어지럽힌 원자 배열을 갖고 결정부는 없다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 특정의 상태를 갖지 않는다.

비정질 산화물 반도체막의 고해상 TEM 이미지에서, 결정부는 찾을 수 없다.

비정질 산화물 반도체막이 XRD 장치로 out-of-plane법에 의하여 구조 분석이 수행될 때, 결정면을 나타내는 피크가 나타나지 않는다. 헤일로 패턴이 비정질 산화물 반도체막의 전자 회절 패턴에 나타난다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에서 헤일로 패턴은 나타나지만 스폿은 나타나지 않는다.

또한 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 갖는 구조를 가질 수 있다. 이런 구조를 갖는 산화물 반도체막을 구체적으로 a-like OS(amorphous-like oxide semiconductor)(또는 amorphous-like OS)막이라고 한다.

a-like OS막의 고해상 TEM 이미지에서는 보이드(void)가 나타날 수 있다. 또한, 고해상 TEM 이미지에서, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서, TEM 관찰에 사용되는 미량의 전자빔으로 결정화가 일어나고 결정부의 성장을 찾아내는 경우가 있다. 한편, TEM 관찰을 사용한 미량의 전자빔에 의한 결정화는 양질의 nc-OS막에서 관찰되기 어렵다.

또한 a-like OS막 및 nc-OS막에서의 결정부 사이즈는 고해상 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO₄ 결정은 2개의 Ga-Zn-O층이 In-O층들 사이에 포함되는 층상 구조를 갖는다. InGaZnO₄ 결정의 유닛셀은 3개의 In-O층 및 6개의 Ga-Zn-O층의 9층이 c축 방향으로 적층되는 구조를 갖는다. 따라서, 이런 인접한 층들 사이의 간격은 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 고해상 TEM 이미지에서는 격자 줄무늬(lattice fringe)에 착안하여 격자 줄무늬들 사이의 간격이 0.28nm 이상 0.30nm 이하인 격자 줄무늬 각각은, InGaZnO₄ 결정의 a-b면에 상당한다.

산화물 반도체막의 밀도가 구조에 따라 변동될 수 있다. 예를 들어 산화물 반도체막의 조성이 결정되면, 산화물 반도체막의 구조는, 산화물 반도체막의 밀도와 산화물 반도체막과 같은 조성을 갖는 단결정 산화물 반도체막의 밀도의 비교로부터 추측될 수 있다. 예를 들어, a-like OS막의 밀도는 단결정 산화물 반도체막의 밀도의 78.6% 이상 92.3% 미만이다. 또한, 예컨대, nc-OS막 또는 CAAC-OS막의 밀도는 단결정 산화물 반도체막의 밀도의 92.3% 이상 100% 미만이다. 또한 밀도가 단결정 산화물 반도체막의 78% 미만인 산화물 반도체막은 퇴적되기 어렵다.

상기의 구체적인 예를 설명한다. 예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체막의 경우, 능면체정 구조를 갖는 단결정 InGaZnO₄의 밀도는 6.357g/cm³이다. 따라서, 예컨대 In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체막의 경우, a-like OS막의 밀도는 5.0g/cm³ 이상 5.9g/cm³ 미만이다. 또한, 예컨대, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체막의 경우, nc-OS막 또는 CAAC-OS막의 밀도는 5.9g/cm³ 이상 6.3g/cm³ 미만이다.

또한 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이런 경우, 임의의 비율로 상이한 조성을 갖는 단결정을 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 상이한 조성을 갖는 단결정의 조합 비율에 대한 가중 평균을 사용하여 계산될 수 있다. 또한 밀도 계산에는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.

또한 산화물 반도체막은 예컨대 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이라도 좋다.

본 명세서에서, "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10°~10°인 것을 가리키고, 따라서 각도가 -5°~5°인 경우가 포함된다. "실질적으로 평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -30°~30°인 것을 가리킨다. 또한, "수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80°~100°인 것을 가리키고, 따라서 각도가 85°~95°인 경우가 포함된다. "실질적으로 수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 60°~120°인 것을 가리킨다.

본 명세서에서, 삼방정계 및 능면체정계는 육방정계에 포함된다.

본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 설명된 구조들 중 어느 것과 적절히 조합하여 실시할 수 있다.

(실시형태 9)

<반도체 장치를 사용하는 전자 장치의 구조예>

본 발명의 일 형태의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로, DVD(Digital Versatile Disc) 등의 기록 매체의 내용을 재생하고, 재생한 화상을 표시할 수 있는 디스플레이를 포함하는 장치)에 사용될 수 있다. 또한, 본 발명의 일 형태의 반도체 장치가 사용될 수 있는 전자 장치의 예에는 휴대 전화, 게임기(휴대용 게임기를 포함함), 개인용 정보 단말기, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 포함된다. 이들 전자 장치의 구체적인 예를 도 37의 (A)~(F)에 도시하였다.

도 37의 (A)는 휴대용 게임기를 도시한 것이고, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작키(5007), 스타일러스(5008) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 표시부(5003), 표시부(5004), 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다. 또한 도 37의 (A)에서의 휴대용 게임기는 2개의 표시부(5003 및 5004)를 갖지만, 휴대용 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다.

도 37의 (B)는 개인용 정보 단말기를 도시한 것이고, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접합부(5605), 조작키(5606) 등을 포함한다. 제 1 표시부(5603)가 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)가 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601) 및 제 2 하우징(5602)은 접합부(5605)에 의하여 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접합부(5605)에 의하여 변화될 수 있다. 제 1 표시부(5603)에서의 회상은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 접합부(5605)에서의 각도에 따라 전환되어도 좋다. 본 발명의 일 형태의 반도체 장치는 제 1 표시부(5603), 제 2 표시부(5604), 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다.

도 37의 (C)는 랩탑 개인용 컴퓨터를 도시한 것이고, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 표시부(5402) 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다.

도 37의 (D)는 손목시계를 도시한 것이고, 하우징(5201), 표시부(5202), 조작 버튼(5203), 팔찌(5204) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 표시부(5202) 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다.

도 37의 (E)는 비디오 카메라를 도시한 것이고, 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작키(5804), 렌즈(5805), 접합부(5806) 등을 포함한다. 조작키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공된다. 제 1 하우징(5801)은 제 2 하우징(5802)과 접합부(5806)에 의하여 접속되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접합부(5806)에서 변화될 수 있다. 표시부(5803)에서의 회상은 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 접합부(5806)에서의 각도에 따라 전환되어도 좋다. 본 발명의 일 형태의 반도체 장치는 표시부(5803) 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다.

도 37의 (F)는 휴대 전화를 도시한 것이다. 휴대 전화에서, 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 및 조작 버튼(5905)이 하우징(5901)에 제공된다. 본 발명의 일 형태의 반도체 장치는 표시부(5902) 또는 또 다른 부분에서의 집적 회로에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치가 플렉시블 기판 위에 제공되면, 도 37의 (F)에 도시된 바와 같이, 곡면을 갖는 표시부(5902)로서 상기 반도체 장치를 사용할 수 있다.

또한 하나의 실시형태에 설명되는 것(또는 그의 일부)을 상기 실시형태에서의 다른 내용 및/또는 또 하나의 실시형태 또는 다른 실시형태들에 설명된 것(또는 그의 일부)에 적용, 조합, 또는 치환할 수 있다.

또한 실시형태 각각에서, 실시형태에 설명되는 것은 다양한 도면을 참조하여 설명된 내용 또는 본 명세서에 설명된 문장으로 설명된 내용이다.

또한, 하나의 실시형태에 도시된 도면(또는 이 도면의 일부라도 좋음)을 이 도면의 다른 부분, 이 실시형태에 도시된 다른 도면(또는 이 다른 도면의 일부라도 좋음), 및/또는 또 하나의 실시형태 또는 다른 실시형태들에 도시된 도면(이 도면의 일부라도 좋음)과 조합함으로써, 더 많은 도면을 형성할 수 있다.

또한, 명세서 중의 어느 도면 또는 문장에서 명시되어 있지 않은 내용은 발명의 일 형태로부터 제외될 수 있다. 또는, 상한 값과 하한 값으로 정의되는 값의 범위가 기재되면, 그 범위의 일부를 적절히 좁히거나 그 범위의 일부를 제외함으로써, 그 범위의 일부를 제외하여 구성될 수 있는 발명의 일 형태를 구성할 수 있다. 이 방법으로, 예를 들어 종래 기술이 제외되도록 본 발명의 일 형태의 기술적 범위를 명시할 수 있다.

구체적인 예로서, 제 1~제 5 트랜지스터를 포함하는 회로의 도면을 도시하였다. 이 경우, 그 회로가 제 6 트랜지스터를 포함하지 않는 것을 발명에서 명시할 수 있다. 그 회로가 커패시터를 포함하지 않는 것을 발명에서 명시할 수 있다. 그 회로가 특정한 접속 구조를 갖는 제 6 트랜지스터를 포함하지 않는 것으로 발명에서 명시할 수 있다. 그 회로가 특정한 접속 구조를 갖는 커패시터를 포함하지 않는 것으로 발명에서 명시할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트에 접속되는 제 6 트랜지스터가 포함되지 않는 것으로 발명에서 명시할 수 있다. 예를 들어, 제 1 전극이 제 3 트랜지스터의 게이트에 접속되는 커패시터가 포함되지 않는 것으로 발명에서 명시할 수 있다.

또 다른 구체적인 예로서, "전압이 3V 이상 10V 이하인 것이 바람직하다"라는 값의 기재를 든다. 이 경우, 예컨대 그 전압이 -2V 이상 1V 이하인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 또한, 예컨대 그 전압이 5V 이상 8V 이하인 것으로 발명에서 명시할 수 있다. 예를 들어 그 전압이 약 9V인 것으로 발명에서 명시할 수 있다. 예를 들어 그 전압이 3V 이상 10V 이하이지만, 9V가 아닌 것을 발명에서 명시할 수 있다. 또한, "값이 특정한 범위에 있는 것이 바람직하다" 또는 "값이 특정한 조건을 만족시키는 것이 바람직하다"라고 기재되어 있더라도, 그 값은 이 기재에 한정되지 않는다. 바꿔 말하면, "바람직한", "바람직하다" 등의 용어를 포함하는 값의 기재는 반드시 그 값에 한정될 필요는 없다.

또 다른 구체적인 예로서, "전압이 10V인 것이 바람직하다"라는 기재를 든다. 이 경우, 예컨대 그 전압이 -2V 이상 1V 이하인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다.

또 다른 구체적인 예로서, 재료의 성질을 설명하기 위하여, "막은 절연막이다"라는 기재를 든다. 이 경우, 예컨대 그 절연막이 유기 절연막인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 예를 들어 그 절연막이 무기 절연막인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 예를 들어 그 절연막이 도전막인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다. 예를 들어, 그 절연막이 반도체막인 경우는 발명의 일 형태에서 제외된다고 명시할 수 있다.

또 다른 구체적인 예로서, "막이 A막과 B막 사이에 제공된다"라는 적층 구조의 기재를 든다. 이 경우, 예컨대 그 막이 4층 이상의 적층막인 경우는 발명에서 제외된다고 명시할 수 있다. 예를 들어 도전막이 A막과 그 막 사이에 제공되는 경우는 발명에서 제외된다고 명시할 수 있다.

또한 본 명세서 등에서, 능동 소자(예컨대 트랜지스터 또는 다이오드), 수동 소자(예컨대 커패시터 또는 레지스터) 등의 모든 단자가 접속되는 부분이 명시되지 않더라도, 당업자는 발명의 일 형태를 구성할 수 있다. 바꿔 말하면, 접속부가 명시되지 않더라도, 발명의 일 형태는 명확하다. 또한, 본 명세서 등에 접속부가 개시되는 경우, 접속부가 명시되지 않는 발명의 일 형태가 본 명세서 등에 개시된다고 판단될 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 개수가 하나보다 많은 경우, 그 단자가 접속되는 부분을 명시할 필요는 없다. 따라서, 능동 소자(예컨대 트랜지스터 또는 다이오드), 수동 소자(예컨대 커패시터 또는 레지스터) 등의 단자들 중 일부가 접속되는 부분만을 명시함으로써, 발명의 일 형태를 구성할 수 있다.

또한 본 명세서 등에서, 적어도 회로의 접속부가 명시되면, 당업자가 발명을 자세히 말할 수 있다. 또는, 적어도 회로의 기능이 명시되면, 당업자는 발명을 자세히 말할 수 있다. 바꿔 말하면, 회로의 기능이 명시되면, 본 발명의 일 형태는 명확하다. 또한, 기능이 명시되는 본 발명의 일 형태가 본 명세서 등에 개시된다고 판단될 수 있다. 따라서, 회로의 접속부가 명시되면, 기능이 명시되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 명시되면, 접속부가 명시되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다.

또한 본 명세서 등에서, 하나의 실시형태에서 설명하는 도면 또는 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 따라서, 소정의 부분에 관련된 도면 또는 문장이 기재되는 경우, 그 도면 또는 그 문장의 일부로부터 추출된 내용도 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 본 발명의 일 형태는 명확하다. 따라서, 예컨대 능동 소자(예컨대 트랜지스터 또는 다이오드), 배선, 수동 소자(예컨대 커패시터 또는 레지스터), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제작 방법 등이 하나 이상 기재된 도면 또는 문장에서, 그 도면 또는 그 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 예를 들어, N개의 회로 소자(예컨대 트랜지스터 또는 커패시터; N은 정수)가 제공된 회로도로부터 M개의 회로 소자(예컨대 트랜지스터 또는 커패시터; M은 정수이고, M<N)를 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예에는, N개(N은 정수)의 층이 제공된 단면도로부터 M개(M은 정수이고, M<N)의 층을 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예에는, N개(N은 정수)의 요소가 제공된 흐름도로부터 M개(M은 정수이고, M<N)의 요소를 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예에는 "A는 B, C, D, E 또는 F를 포함한다"라는 문장으로부터 일부의 임의의 요소를 추출하여, 발명의 일 형태, 예컨대 "A는 B와 E를 포함한다", "A는 E와 F를 포함한다", "A는 C, E, 및 F를 포함한다" 또는, "A는 B, C, D, 및 E를 포함한다"를 구성할 수 있다.

또한 본 명세서 등에서 하나의 실시형태에서 설명하는 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 더 넓은 개념이 도출될 수 있다는 것은 당업자에 의하여 용이하게 이해될 것이다. 따라서, 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체적인 예가 기재되는 경우에는, 그 구체적인 예의 더 넓은 개념이 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 발명의 실시형태는 명확하다.

또한 본 명세서 등에서, 적어도 도면에 도시된 것(도면의 일부라도 좋음)은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 따라서, 소정의 내용이 도면에서 설명될 때, 그 내용이 문장으로 설명되지 않더라도 그 내용은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면으로부터 추출한 도면의 일부가 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 발명의 실시형태는 명확하다.

22: 절연막, 26: 절연막, 27: 절연막, 28: 질화 절연막, 29: 절연막, 31: 기판, 40: 도전막, 41: 산화물 반도체막, 41a: 산화물 반도체막, 41b: 산화물 반도체막, 41c: 산화물 반도체막, 42: 금속 산화물막, 43: 도전막, 44: 도전막, 45: 도전막, 46: 기판, 47: 차폐막, 48: 착색층, 50: 수지막, 51: 배향막, 52: 배향막, 53: 액정층, 55: 화소, 56: 트랜지스터, 57: 커패시터, 58: 개구, 59: 도전막, 60: 액정 소자, 61: 도전막, 62: 개구, 70: 반도체 표시 장치, 71: 화소부, 72: 드라이버 회로, 73: 드라이버 회로, 75: 시프트 레지스터, 76: 시프트 레지스터, 77: 스위칭 회로, 95: 트랜지스터, 96: 트랜지스터, 97: 커패시터, 98: 발광 소자, 100: 회로, 101A: 스위치, 101An: 트랜지스터, 101Ap: 트랜지스터, 101B: 스위치, 101Bn: 트랜지스터, 101Bp: 트랜지스터, 102A: 스위치, 102An: 트랜지스터, 102Ap: 트랜지스터, 102B: 스위치, 102Bn: 트랜지스터, 102Bp: 트랜지스터, 103: 인버터, 103A: NAND 회로, 104: 인버터, 104A: NAND 회로, 105: 스위치, 105n: 트랜지스터, 106: 스위치, 106p: 트랜지스터, 107: 스위치, 111: 배선, 112: 배선, 113: 배선, 114: 배선, 115: 배선, 116: 배선, 117: 배선, 200: 회로, 201: 클럭드 인버터, 202: 클럭드 인버터, 203: 인버터, 204: 인버터, 205: NAND 회로, 206: NAND 회로, 207: NAND 회로, 208: NAND 회로, 211: 배선, 212: 배선, 220: 회로, 221: 스위치, 222: 스위치, 300: 회로, 301: 스위치, 301n: 트랜지스터, 301p: 트랜지스터, 302: 스위치, 302n: 트랜지스터, 302p: 트랜지스터, 303: 인버터, 304: 스위치, 304n: 트랜지스터, 305: 스위치, 305p: 트랜지스터, 310: 회로, 311: 스위치, 311n: 트랜지스터, 311p: 트랜지스터, 312: 스위치, 312n: 트랜지스터, 312p: 트랜지스터, 313: 인버터, 314: 스위치, 314n: 트랜지스터, 315: 스위치, 315p: 트랜지스터, 320: 회로, 321: 배선, 322: 배선, 323: 배선, 324: 배선, 325: 배선, 331: 배선, 332: 배선, 333: 배선, 334: 배선, 360: 시프트 레지스터, 361: 회로, 371: 배선, 372: 배선, 373: 배선, 4001: 기판, 4002: 화소부, 4003: 드라이버 회로, 4004: 드라이버 회로, 4005: 실재, 4006: 기판, 4010: 트랜지스터, 4018: FPC, 4020: 절연막, 4021: 화소 전극, 4023: 액정 소자, 4028: 액정층, 4030: 배선, 4050: 도전막, 4059: 수지막, 4060: 공통 전극, 4061: 도전 입자, 4062: 수지막, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작키, 5008: 스타일러스, 5201: 하우징, 5202: 표시부, 5203: 조작 버튼, 5204: 팔찌, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 접합부, 5606: 조작키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작키, 5805: 렌즈, 5806: 접합부, 5901: 하우징, 5902: 표시부, 5903: 카메라, 5904: 스피커, 5905: 버튼, 5906: 외부 접속부 5907: 마이크로폰
본 출원은 2014년 3월 19일에 일본 특허청에 출원된 일련 번호 2014-055824의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

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3. 시프트 레지스터를 포함하는 반도체 장치에 있어서,
   상기 시프트 레지스터는 복수의 스테이지를 포함하고,
   상기 복수의 스테이지 중 하나는 제 1 스위치, 제 2 스위치, 제 3 스위치, 제 4 스위치, 제 1 트랜지스터, 제 2 트랜지스터, 및 순차 회로를 포함하고,
   상기 제 1 스위치 및 상기 제 2 스위치는 제 1 배선과 제 2 배선 사이에 서로 병렬로 전기적으로 접속되고,
   상기 제 3 스위치, 상기 제 4 스위치, 및 상기 제 1 트랜지스터는 제 3 배선과 상기 제 2 배선 사이에 서로 직렬로 전기적으로 접속되고,
   제 4 배선 및 상기 제 2 배선은 상기 제 2 트랜지스터를 통하여 접속되고,
   상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
   클럭 신호는 상기 제 1 배선에 입력되고,
   상기 클럭 신호의 하이 레벨 및 로 레벨 중 한쪽에 대응하는 전위가 상기 제 3 배선에 입력되고,
   상기 클럭 신호의 상기 하이 레벨 및 상기 로 레벨 중 다른 쪽에 대응하는 전위가 상기 제 4 배선에 입력되고,
   상기 제 1 스위치 및 상기 제 3 스위치의 온/오프는 제 1 신호에 따라 제어되고,
   상기 제 2 스위치 및 상기 제 4 스위치의 온/오프는 제 2 신호에 따라 제어되고,
   상기 순차 회로는 상기 제 2 배선의 제 3 신호에 따라 상기 제 1 신호 또는 상기 제 2 신호를 유지하는, 반도체 장치.
4. 제 3 항에 있어서,
   상기 제 1 신호는 상기 하나의 스테이지의 앞의 스테이지로부터의 출력 신호이고,
   상기 제 2 신호는 상기 하나의 스테이지의 다음의 스테이지로부터의 출력 신호인, 반도체 장치.
5. 제 3 항에 있어서,
   상기 제 1 신호는 제 1 인버터를 통하여 상기 제 3 스위치에 입력되고,
   상기 제 2 신호는 제 2 인버터를 통하여 상기 제 4 스위치에 입력되는, 반도체 장치.
6. 제 3 항에 있어서,
   상기 제 1 신호는 제 1 NAND 회로를 통하여 상기 제 3 스위치에 입력되고,
   상기 제 2 신호는 제 2 NAND 회로를 통하여 상기 제 4 스위치에 입력되는, 반도체 장치.
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10. 제 3 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선이 도통에 있을 때, 상기 제 3 배선과 상기 제 2 배선은 비도통에 있는, 반도체 장치.
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