JP2015195073A - 半導体装置 - Google Patents

Abstract

【課題】シフトレジスタの消費電力を低減する。
【解決手段】半導体装置はシフトレジスタを有する。シフトレジスタは、複数のステージを有する。複数のステージのいずれか一は、第１乃至第４のスイッチと、順序回路と、を有する。第１のスイッチ及び第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続される。第３のスイッチ及び第４のスイッチは、第３の配線と第２の配線との間に直列に電気的に接続される。第１の配線は、クロック信号を伝達することができる機能を有する。第３の配線は、クロック信号のハイレベル又はローレベルに対応する電位を伝達することができる機能を有する。順序回路には、第２の配線の信号又は第２の配線の信号に応じた信号が入力される。
【選択図】図１４

Description

本発明の一態様は、半導体装置、表示装置、表示モジュール及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

特許文献１には、シフトレジスタが開示されている。特許文献１に開示されたシフトレジスタは、クロック信号に同期してスタートパルスを順次シフトさせることにより、出力信号を得る。

特開２００６−０３１９０８号公報

一般に、シフトレジスタが有するトランジスタのゲートにクロック信号が直接入力されている場合、クロック信号が入力される配線の負荷が大きくなるため、消費電力が大きくなる。

本発明の一態様は、消費電力を低減すること又はそれを実現可能な構成を提供することを課題の一とする。或いは、本発明の一態様は、配線の負荷を低減すること又はそれを実現可能な構成を提供することを課題の一とする。或いは、本発明の一態様は、新規の構成を提供することを課題の一とする。特に、シフトレジスタに採用可能な新規の構成を提供することを課題の一とする。或いは、本発明の一態様は、トランジスタのオン又はオフが切り替わる回数を減らすこと又はそれを実現可能な構成を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様に係る半導体装置は、シフトレジスタを有する。シフトレジスタは複数のステージを有する。複数のステージのいずれか一は、第１乃至第４のスイッチと、順序回路と、を有する。第１のスイッチ及び第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続される。第３のスイッチ及び第４のスイッチは、第３の配線と第２の配線との間に直列に電気的に接続される。第１の配線は、クロック信号を伝達することができる機能を有する。第３の配線は、クロック信号のハイレベル又はローレベルに対応する電位を伝達することができる機能を有する。順序回路には、第２の配線の信号又は第２の配線の信号に応じた信号が入力される。

上記本発明の一態様において、順序回路は第１の回路を有していてもよい。第１の回路の出力をハイレベルにするか否かを制御する端子には、第２の配線の信号又は第２の配線の信号に応じた信号が入力される。

上記本発明の一態様において、順序回路は、論理回路を有していてもよい。論理回路には、少なくとも第２の配線の信号又は第２の配線の信号に応じた信号が入力される。

上記本発明の一態様において、第１のスイッチのオン又はオフを制御する端子には、前段のステージの出力信号又は前段のステージの出力信号に応じた信号が入力されていてもよい。

上記本発明の一態様において、第２のスイッチのオン又はオフを制御する端子には、後段のステージの出力信号又は後段のステージの出力信号に応じた信号が入力されていてもよい。

上記本発明の一態様において、第３のスイッチのオン又はオフを制御する端子には、前段のステージの出力信号又は前段のステージの出力信号に応じた信号が入力されていてもよい。

上記本発明の一態様において、第４のスイッチのオン又はオフを制御する端子には、後段のステージの出力信号又は後段のステージの出力信号に応じた信号が入力されていてもよい。

上記本発明の一態様において、シフトレジスタは、第５乃至第８のスイッチを有していてもよい。第５のスイッチの第１の端子は、第４の配線と電気的に接続される。第６のスイッチの第１の端子は、第５の配線又は第３の配線と電気的に接続される。第６のスイッチの第２の端子は、第５のスイッチの第２の端子と電気的に接続される。第７のスイッチの第１の端子は、第６の配線と電気的に接続される。第８のスイッチの第１の端子は、第７の配線又は第３の配線と電気的に接続される。第８のスイッチの第２の端子は、第７のスイッチの第２の端子と電気的に接続される。第５のスイッチのオン又はオフを制御する端子には、順序回路の出力信号又は順序回路の出力信号に応じた信号が入力される。第６のスイッチのオン又はオフを制御する端子には、順序回路の出力信号又は順序回路の出力信号に応じた信号が入力される。第７のスイッチのオン又はオフを制御する端子には、順序回路の出力信号又は順序回路の出力信号に応じた信号が入力される。第８のスイッチのオン又はオフを制御する端子には、順序回路の出力信号又は順序回路の出力信号に応じた信号が入力される。第４の配線は、第２のクロック信号を伝達することができる機能を有する。第５の配線は、第２のクロック信号のハイレベル又はローレベルに対応する電位を伝達することができる機能を有する。第６の配線は、第３のクロック信号を伝達することができる機能を有する。第７の配線は、第３のクロック信号のハイレベル又はローレベルに対応する電位を伝達することができる機能を有する。

本発明の一態様は、消費電力を低減することができる。或いは、本発明の一態様は、配線の負荷を低減することができる。或いは、本発明の一態様は、新規の構成を提供することができる。或いは、トランジスタのオン又はオフが切り替わる回数を減らすことができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の動作を説明する図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の動作を説明する図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の構成を示す図。 装置の動作を説明する図。 半導体表示装置の構成を示す図。 画素の上面図。 画素の断面図。 トランジスタの断面構造を示す図。 液晶表示装置の上面図。 液晶表示装置の断面図。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。

本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。

トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る装置について説明する。

図１は本発明の一態様に係る装置の構成の一例を示す。

図１に例示する装置は、回路１００を有する。回路１００は、本発明の一態様に係る装置を構成する基本回路である。

回路１００は、端子Ａが配線１１１と接続され、端子Ｂが配線１１２と接続され、端子Ｃが配線１１３と接続される。

回路１００は、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ、及びスイッチ１０２Ｂを有する。スイッチ１０１Ａは、第１の端子が配線１１１と接続され、第２の端子が配線１１２と接続される。スイッチ１０１Ｂは、第１の端子がスイッチ１０２Ｂの第２の端子と接続され、第２の端子が配線１１２と接続される。スイッチ１０２Ａは、第１の端子が配線１１１と接続され、第２の端子が配線１１２と接続される。スイッチ１０２Ｂは、第１の端子が配線１１３と接続され、第２の端子がスイッチ１０１Ｂの第２の端子と接続される。即ち、スイッチ１０１Ａ及びスイッチ１０２Ａは、配線１１１と配線１１２との間に並列に接続される。スイッチ１０１Ｂ及びスイッチ１０２Ｂは、配線１１３と配線１１２との間に直列に接続される。

回路１００は、配線１１１と配線１１２とを導通状態にするか、配線１１３と配線１１２とを導通状態にするか、を選択する機能を有する。配線１１１と配線１１２とが導通状態であれば、配線１１１の信号（信号Ｖ_１１１ともいう）が配線１１２に供給される。配線１１３と配線１１２とが導通状態であれば、配線１１３の電位（電位Ｖ_１１３ともいう）が配線１１２に供給される。つまり、回路１００は、信号Ｖ_１１１を配線１１２に供給するか、電位Ｖ_１１３を配線１１２に供給するか、を選択する機能を有する。

スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ、及びスイッチ１０２Ｂのオン又はオフを制御することによって、配線１１１と配線１１２とを導通状態にするか、配線１１３と配線１１２とを導通状態にするかを選択することができる。スイッチ１０１Ａ及びスイッチ１０２Ａの一方又は双方をオンにすることにより、配線１１１と配線１１２とが導通状態になる。スイッチ１０１Ａ及びスイッチ１０２Ａの双方をオフにすることにより、配線１１１と配線１１２とが非導通状態になる。スイッチ１０１Ｂ及びスイッチ１０２Ｂの双方をオンにすることにより、配線１１３と配線１１２とが導通状態になる。スイッチ１０１Ｂ及びスイッチ１０２Ｂの一方又は双方をオフにすることにより、配線１１３と配線１１２とが非導通状態になる。

配線１１２の信号（信号Ｖ_１１２ともいう）は、信号Ｖ_１１１及び電位Ｖ_１１３に応じて制御される。信号Ｖ_１１１が配線１１２に供給される場合、信号Ｖ_１１２は信号Ｖ_１１１と等しい電位又は概略等しい電位になる。電位Ｖ_１１３が配線１１２に供給される場合、信号Ｖ_１１２は信号Ｖ_１１３と等しい電位又は概略等しい電位になる。

信号Ｖ_１１１としてはハイレベルとローレベルとを有する信号、所謂デジタル信号がある。特に、信号Ｖ_１１１は好ましくはクロック信号である。よって、信号Ｖ_１１１が配線１１２に供給される場合、信号Ｖ_１１１がハイレベルであれば信号Ｖ_１１２もハイレベルになり、信号Ｖ_１１１がローレベルであれば信号Ｖ_１１２もローレベルになる。ただし、これに限定されない。

電位Ｖ_１１３としては信号Ｖ_１１１のローレベルに対応する電位がある。よって、電位Ｖ_１１３が配線１１２に供給される場合、信号Ｖ_１１２がローレベルになる。ただし、これに限定されない。電位Ｖ_１１３を信号Ｖ_１１１のハイレベルに対応する電位としてもよい。

なお、本明細書等において、信号のローレベル又はハイレベルに対応する電位とは、信号のローレベル又はハイレベルと等しい又は概略等しい電位のことをいう。

配線１１１と配線１１２との間及び配線１１３と配線１１２との間の一方が導通状態である場合には、他方が非導通状態であることが好ましい。これにより、信号Ｖ_１１１及び電位Ｖ_１１３の双方が配線１１２に供給されることを防止することができる。

例えば、スイッチ１０１Ａ及びスイッチ１０２Ａの一方又は双方がオンである場合、スイッチ１０１Ｂ及びスイッチ１０２Ｂの一方又は双方がオフであることが好ましい。そのような場合、配線１１１と配線１１２とが導通状態であり、配線１１３と配線１１２とが非導通状態である。

例えば、スイッチ１０１Ｂ及びスイッチ１０２Ｂの双方がオンである場合、スイッチ１０１Ａ及びスイッチ１０２Ａの双方がオフであることが好ましい。そのような場合、配線１１１と配線１１２とが非導通状態であり、配線１１３と配線１１２とが導通状態である。

なお、配線１１１と配線１１２との間及び配線１１３と配線１１２との間の双方が導通状態又は非導通状態である期間が存在してもよい。ただし、１動作期間中において、そのような期間は、配線１１１と配線１１２との間及び配線１１３と配線１１２との間の一方が導通状態であり、他方が非導通状態である期間よりも短いことが好ましい。

なお、１動作期間の一例としては、シフトレジスタであれば、あるスタートパルスが入力される時刻から次のスタートパルスが入力される時刻までの期間がある。つまり、スタートパルスがアクティブになる時刻から次にアクティブになる時刻までの期間がある。或いは、表示装置であれば、１フレーム期間、１水平期間、又は１垂直期間がある。或いは、クロック信号の１周期がある。

スイッチ１０１Ａ及びスイッチ１０１Ｂの一方がオンである場合には、他方がオフであることが好ましい。同様に、スイッチ１０２Ａ及びスイッチ１０２Ｂの一方がオンである場合には、他方がオフであることが好ましい。そのような場合でも、配線１１１と配線１１２との間及び配線１１３と配線１１２との間の一方が導通状態であるときに、他方を非導通状態にすることが可能である。

例えば、スイッチ１０１Ａがオンである場合にはスイッチ１０１Ｂがオフであり、スイッチ１０２Ａがオンである場合にはスイッチ１０２Ｂがオフである。そのような場合、配線１１１と配線１１２とが導通状態であり、配線１１３と配線１１２とが非導通状態である。

例えば、スイッチ１０１Ａがオンである場合にはスイッチ１０１Ｂがオフであり、スイッチ１０２Ａがオフである場合にはスイッチ１０２Ｂがオンである。そのような場合、配線１１１と配線１１２とが導通状態であり、配線１１３と配線１１２とが非導通状態である。

例えば、スイッチ１０１Ａがオフである場合にはスイッチ１０１Ｂがオンであり、スイッチ１０２Ａがオンである場合にはスイッチ１０２Ｂがオフである。そのような場合、配線１１１と配線１１２とが導通状態であり、配線１１３と配線１１２とが非導通状態である。

例えば、スイッチ１０１Ａがオフである場合にはスイッチ１０１Ｂがオンであり、スイッチ１０２Ａがオフである場合にはスイッチ１０２Ｂがオンである。そのような場合、配線１１１と配線１１２とが非導通状態であり、配線１１３と配線１１２とが導通状態である。

なお、スイッチ１０１Ａ及びスイッチ１０１Ｂの双方がオン又はオフである期間が存在してもよい。ただし、１動作期間中において、そのような期間は、スイッチ１０１Ａ及びスイッチ１０１Ｂの一方がオンであり、他方がオフである期間よりも短いことが好ましい。

なお、スイッチ１０２Ａ及びスイッチ１０２Ｂの双方がオン又はオフである期間が存在してもよい。ただし、１動作期間中において、そのような期間は、スイッチ１０２Ａ及びスイッチ１０２Ｂの一方がオンであり、他方がオフである期間よりも短いことが好ましい。

次に、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂを制御するための構成例について説明する。

スイッチ１０１Ａ及びスイッチ１０１Ｂは同じ信号によって制御されることが好ましい。同様に、スイッチ１０２Ａ及びスイッチ１０２Ｂは、同じ信号によって制御されることが好ましい。これにより、信号の種類を減らすことができる。

なお、本明細書等において、スイッチ又はトランジスタ等の素子を信号によって制御するとは、当該信号によって直接制御される場合だけでなく、当該信号に応じた信号によって制御される場合、又は当該信号と当該信号に応じた信号との双方によって制御される場合も含む。

なお、本明細書等において、第１の信号に応じた第２の信号とは、第１の信号が入力される回路（例えば論理回路、組み合わせ回路又は順序回路等）の出力信号等である。

なお、本明細書等において、２つのスイッチが同じ信号によって制御されるとは、２つのスイッチを同じ信号によって制御する場合だけでなく、一方のスイッチを第１の信号によって制御し、他方のスイッチを第２の信号によって制御し、第２の信号は第１の信号に応じた信号である場合も含む。

図２には、図１に例示する回路１００において、スイッチ１０１Ａを配線１１４の信号（信号Ｖ_１１４ともいう）によって制御し、スイッチ１０１Ｂを信号Ｖ_１１４の反転信号によって制御し、スイッチ１０２Ａを配線１１５の信号（信号Ｖ_１１５ともいう）によって制御し、スイッチ１０２Ｂを信号Ｖ_１１５の反転信号によって制御する構成を例示する。

配線１１４は、スイッチ１０１Ａのオン又はオフを制御する端子（制御端子ともいう）と接続されるとともに、インバータ１０３を介してスイッチ１０１Ｂの制御端子と接続される。

配線１１５は、スイッチ１０２Ａの制御端子と接続されるとともに、インバータ１０４を介してスイッチ１０２Ｂの制御端子と接続される。

なお、回路１００がインバータ１０３及びインバータ１０４を有していてもよい。

スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂを制御するための構成は、図２に例示する構成に限定されない。

例えば、図３に示すように、スイッチ１０１Ｂを信号Ｖ_１１４によって制御し、スイッチ１０１Ａを信号Ｖ_１１４の反転信号によって制御してもよい。そのような場合、配線１１４は、スイッチ１０１Ｂの制御端子と接続されるとともに、インバータ１０３を介してスイッチ１０１Ａの制御端子と接続される。

例えば、図３に示すように、スイッチ１０２Ｂを信号Ｖ_１１５によって制御し、スイッチ１０２Ａを信号Ｖ_１１５の反転信号によって制御してもよい。そのような場合、配線１１５は、スイッチ１０２Ｂの制御端子と接続されるとともに、インバータ１０４を介してスイッチ１０２Ａの制御端子と接続される。

例えば、図４に示すように、スイッチ１０１Ａ及びスイッチ１０１Ｂの双方を信号Ｖ_１１４によって制御してもよい。そのような場合、配線１１４は、スイッチ１０１Ａの制御端子及びスイッチ１０１Ｂの制御端子の双方と接続される。

例えば、図４に示すように、スイッチ１０２Ａ及びスイッチ１０２Ｂの双方を信号Ｖ_１１５によって制御してもよい。そのような場合、配線１１５は、スイッチ１０２Ａの制御端子及びスイッチ１０２Ｂの制御端子の双方と接続される。

例えば、インバータ１０３の代わりに、入力信号に対して反転した信号を出力することができる機能を有する回路を採用してもよい。そのような回路としては、ＮＡＮＤ回路、ＮＯＲ回路、又はクロックドインバータ等がある。図５には、インバータ１０３の代わりにＮＡＮＤ回路１０３Ａを採用する構成を例示する。ＮＡＮＤ回路１０３Ａの出力端子がインバータ１０３の出力端子に対応し、ＮＡＮＤ回路１０３Ａの第１の入力端子がインバータ１０３の入力端子に対応する。ＮＡＮＤ回路１０３Ａの第２の入力端子は図示しない配線と接続されることが可能である。

例えば、インバータ１０４の代わりに、入力信号に対して反転した信号を出力することができる機能を有する回路を採用してもよい。そのような回路としては、ＮＡＮＤ回路、ＮＯＲ回路、又はクロックドインバータ等がある。図５には、インバータ１０４の代わりにＮＡＮＤ回路１０４Ａを採用する構成を例示する。ＮＡＮＤ回路１０４Ａの出力端子がインバータ１０４の出力端子に対応し、ＮＡＮＤ回路１０４Ａの第１の入力端子がインバータ１０４の入力端子に対応する。ＮＡＮＤ回路１０４Ａの第２の入力端子は図示しない配線と接続されることが可能である。

なお、ＮＡＮＤ回路１０４Ａの第２の入力端子を、ＮＡＮＤ回路１０３Ａの第２の入力端子が接続している配線と接続してもよい。

次に、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂに採用できる構成例について説明する。

スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂ等の本明細書等において述べるスイッチとしては、様々な形態のスイッチを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

図６には、図２に例示する回路１００において、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２ＢのそれぞれにＣＭＯＳ型のスイッチ（アナログスイッチともいう）を採用する構成を例示する。

Ｎチャネル型のトランジスタ１０１Ａｎ及びＰチャネル型のトランジスタ１０１Ａｐはスイッチ１０１Ａに対応する。トランジスタ１０１Ａｎの第１の端子及びトランジスタ１０１Ａｐの第１の端子はスイッチ１０１Ａの第１の端子に対応し配線１１１と接続される。トランジスタ１０１Ａｎの第２の端子及びトランジスタ１０１Ａｐの第２の端子はスイッチ１０１Ａの第２の端子に対応し配線１１２と接続される。トランジスタ１０１Ａｎのゲート及びトランジスタ１０１Ａｐのゲートはスイッチ１０１Ａの制御端子に対応し、トランジスタ１０１Ａｎのゲートは配線１１４と接続され、トランジスタ１０１Ａｐのゲートはインバータ１０３の出力端子と接続される。

Ｎチャネル型のトランジスタ１０１Ｂｎ及びＰチャネル型のトランジスタ１０１Ｂｐはスイッチ１０１Ｂに対応する。トランジスタ１０１Ｂｎの第１の端子及びトランジスタ１０１Ｂｐの第１の端子はスイッチ１０１Ｂの第１の端子に対応する。トランジスタ１０１Ｂｎの第２の端子及びトランジスタ１０１Ｂｐの第２の端子はスイッチ１０１Ｂの第２の端子に対応し配線１１２と接続される。トランジスタ１０１Ｂｎのゲート及びトランジスタ１０１Ｂｐのゲートはスイッチ１０１Ｂの制御端子に対応し、トランジスタ１０１Ｂｎのゲートはインバータ１０３の出力端子と接続され、トランジスタ１０１Ｂｐのゲートは配線１１４と接続される。

Ｎチャネル型のトランジスタ１０２Ａｎ及びＰチャネル型のトランジスタ１０２Ａｐはスイッチ１０２Ａに対応する。トランジスタ１０２Ａｎの第１の端子及びトランジスタ１０２Ａｐの第１の端子はスイッチ１０２Ａの第１の端子に対応し配線１１１と接続される。トランジスタ１０２Ａｎの第２の端子及びトランジスタ１０２Ａｐの第２の端子はスイッチ１０２Ａの第２の端子に対応し配線１１２と接続される。トランジスタ１０２Ａｎのゲート及びトランジスタ１０２Ａｐのゲートはスイッチ１０２Ａの制御端子に対応し、トランジスタ１０２Ａｎのゲートは配線１１５と接続され、トランジスタ１０２Ａｐのゲートはインバータ１０４の出力端子と接続される。

Ｎチャネル型のトランジスタ１０２Ｂｎ及びＰチャネル型のトランジスタ１０２Ｂｐはスイッチ１０２Ｂに対応する。トランジスタ１０２Ｂｎの第１の端子及びトランジスタ１０２Ｂｐの第１の端子はスイッチ１０２Ｂの第１の端子に対応し配線１１３と接続される。トランジスタ１０２Ｂｎの第２の端子及びトランジスタ１０２Ｂｐの第２の端子はスイッチ１０２Ｂの第２の端子に対応しトランジスタ１０１Ｂｎの第１の端子及びトランジスタ１０１Ｂｐの第１の端子と接続される。トランジスタ１０２Ｂｎのゲート及びトランジスタ１０２Ｂｐのゲートはスイッチ１０２Ｂの制御端子に対応し、トランジスタ１０２Ｂｎのゲートはインバータ１０４の出力端子と接続され、トランジスタ１０２Ｂｐのゲートは配線１１５と接続される。

信号Ｖ_１１４がハイレベルであれば、トランジスタ１０１Ａｎ及びトランジスタ１０１Ａｐがオンになり、トランジスタ１０１Ｂｎ及びトランジスタ１０１Ｂｐがオフになる。信号Ｖ_１１４がローレベルであれば、トランジスタ１０１Ａｎ及びトランジスタ１０１Ａｐがオフになり、トランジスタ１０１Ｂｎ及びトランジスタ１０１Ｂｐがオンになる。

信号Ｖ_１１５がハイレベルであれば、トランジスタ１０２Ａｎ及びトランジスタ１０２Ａｐがオンになり、トランジスタ１０２Ｂｎ及びトランジスタ１０２Ｂｐがオフになる。信号Ｖ_１１５がローレベルであれば、トランジスタ１０２Ａｎ及びトランジスタ１０２Ａｐがオフになり、トランジスタ１０２Ｂｎ及びトランジスタ１０２Ｂｐがオンになる。

スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂとして採用するトランジスタを制御するための構成は、図６に例示する構成に限定されない。

例えば、図７に示すように、トランジスタ１０１Ａｎのゲート及びトランジスタ１０１Ｂｐのゲートをインバータ１０３の出力端子と接続し、トランジスタ１０１Ａｐのゲート及びトランジスタ１０１Ｂｎのゲートを配線１１４と接続してもよい。信号Ｖ_１１４がハイレベルであれば、トランジスタ１０１Ａｎ及びトランジスタ１０１Ａｐがオフになり、トランジスタ１０１Ｂｎ及びトランジスタ１０１Ｂｐがオンになる。信号Ｖ_１１４がローレベルであれば、トランジスタ１０１Ａｎ及びトランジスタ１０１Ａｐがオンになり、トランジスタ１０１Ｂｎ及びトランジスタ１０１Ｂｐがオフになる。

例えば、図７に示すように、トランジスタ１０２Ａｎのゲート及びトランジスタ１０２Ｂｐのゲートをインバータ１０４の出力端子と接続し、トランジスタ１０２Ａｐのゲート及びトランジスタ１０２Ｂｎのゲートを配線１１５と接続してもよい。信号Ｖ_１１５がハイレベルであれば、トランジスタ１０２Ａｎ及びトランジスタ１０２Ａｐがオフになり、トランジスタ１０２Ｂｎ及びトランジスタ１０２Ｂｐがオンになる。信号Ｖ_１１５がローレベルであれば、トランジスタ１０２Ａｎ及びトランジスタ１０２Ａｐがオンになり、トランジスタ１０２Ｂｎ及びトランジスタ１０２Ｂｐがオフになる。

スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂのそれぞれに採用される構成はＣＭＯＳ型のスイッチに限定されない。

例えば、図８に示すように、スイッチ１０１ＢにＮチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０１Ｂｐを省略してもよい。

例えば、図８に示すように、スイッチ１０２ＢにＮチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０２Ｂｐを省略してもよい。

例えば、スイッチ１０１ＢにＰチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０１Ｂｎを省略してもよい。

例えば、スイッチ１０２ＢにＰチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０２Ｂｎを省略してもよい。

例えば、スイッチ１０１ＡにＮチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０１Ａｐを省略してよい。

例えば、スイッチ１０２ＡにＮチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０２Ａｐを省略してよい。

例えば、スイッチ１０１ＡにＰチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０１Ａｎを省略してよい。

例えば、スイッチ１０２ＡにＰチャネル型のトランジスタを採用してもよい。つまり、トランジスタ１０２Ａｎを省略してよい。

なお、スイッチ１０１Ｂ及びスイッチ１０２Ｂの一方にＮチャネル型のトランジスタを採用する場合、他方にはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。そして、電位Ｖ_１１３は信号Ｖ_１１１のローレベルに対応する電位であることが好ましい。これにより、スイッチ１０１Ｂ及びスイッチ１０２Ｂのそれぞれにおいて、Ｎチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線１１２と配線１１３との間の抵抗値を小さくすることができる。

なお、スイッチ１０１Ｂ及びスイッチ１０２Ｂの一方にＰチャネル型のトランジスタを採用する場合、他方にはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。そして、電位Ｖ_１１３は信号Ｖ_１１１のハイレベルに対応する電位であることが好ましい。これにより、スイッチ１０１Ｂ及びスイッチ１０２Ｂのそれぞれにおいて、Ｐチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線１１２と配線１１３との間の抵抗値を小さくすることができる。

なお、スイッチ１０１ＡにＮチャネル型のトランジスタ又はＰチャネル型のトランジスタの一方を採用する場合、スイッチ１０１ＢにＮチャネル型のトランジスタ又はＰチャネル型のトランジスタの他方を採用することが好ましい。これにより、スイッチ１０１Ａ及びスイッチ１０１Ｂを同じ信号によって制御することができるため、インバータ１０３を省略することができる。

なお、スイッチ１０２ＡにＮチャネル型のトランジスタ又はＰチャネル型のトランジスタの一方を採用する場合、スイッチ１０２ＢにＮチャネル型のトランジスタ又はＰチャネル型のトランジスタの他方を採用することが好ましい。これにより、スイッチ１０２Ａ及びスイッチ１０２Ｂを同じ信号によって制御することができるため、インバータ１０４を省略することができる。

なお、信号Ｖ_１１１は、スイッチ１０１Ａ及びスイッチ１０２Ａを介して配線１１２に供給される。よって、スイッチ１０１Ａ及びスイッチ１０２Ａとしては、ＣＭＯＳ型のスイッチを採用することが好ましい。これにより、信号Ｖ_１１１がハイレベルであってもローレベルであっても、配線１１１と配線１１２との間の抵抗値を小さくすることができる。

次に、図１に例示する回路１００の変形例について説明する。

例えば、スイッチ１０１Ａの第２の端子を、スイッチ１０１Ｂの第１の端子又はスイッチ１０２Ｂの第２の端子と接続してもよい。

例えば、図９に示すように、スイッチ１０２Ａの第２の端子を、スイッチ１０１Ｂの第１の端子又はスイッチ１０２Ｂの第２の端子と接続してもよい。

なお、図９に例示する構成では、信号Ｖ_１１１がスイッチ１０１Ａを介して配線１１２に出力される場合と、信号Ｖ_１１１がスイッチ１０２Ａ及びスイッチ１０１Ｂを介して配線１１２に出力される場合とがある。よって、図１３に示すように、スイッチ１０１Ａ、スイッチ１０２Ａ及びスイッチ１０１ＢとしてＣＭＯＳ型のスイッチを採用することが好ましい。これにより、配線１１１と配線１１２との間の抵抗値を小さくすることができる。

例えば、図１０に示すように、スイッチ１０１Ｂとスイッチ１０２Ｂとを反対に接続してもよい。スイッチ１０１Ｂの第１の端子を配線１１３と接続し、スイッチ１０２Ｂの第１の端子をスイッチ１０１Ｂの第２の端子と接続し、スイッチ１０２Ｂの第２の端子を配線１１２と接続してもよい。

例えば、スイッチ１０２Ｂの第１の端子を配線１１４と接続してもよい。

例えば、スイッチ１０２Ｂの第１の端子を配線１１５と接続してもよい。

例えば、スイッチ１０２Ｂの第１の端子をインバータ１０３の出力端子と接続してもよい。

例えば、スイッチ１０２Ｂの第１の端子をインバータ１０４の出力端子と接続してもよい。

例えば、配線１１２の電位を初期化するための構成を追加してもよい。図１１には、配線１１２の電位を初期化するための構成としてスイッチ１０５及びスイッチ１０６を追加する構成を例示する。スイッチ１０５の第１の端子はスイッチ１０１Ｂの第２の端子と接続される。スイッチ１０５の第２の端子は配線１１２と接続される。スイッチ１０６の第１の端子は配線１１７と接続される。スイッチ１０７の第２の端子は配線１１２と接続される。スイッチ１０５及びスイッチ１０６の一方がオンである場合、他方はオフであることが好ましい。スイッチ１０５がオンであり、スイッチ１０６がオフであれば、図１１に例示する回路１００は図１に例示する回路１００と同様に動作する。一方、スイッチ１０５がオフであり、スイッチ１０６がオンであれば、配線１１６の電位（電位Ｖ_１１６ともいう）が配線１１２に供給される。電位Ｖ_１１６は信号Ｖ_１１１のハイレベルに対応する場合、信号Ｖ_１１２がハイレベルになる。このように、スイッチ１０１Ｂ及びスイッチ１０２Ｂがオンである場合でも、配線１１２の電位を初期化することができる。

なお、スイッチ１０５、スイッチ１０１Ｂ及びスイッチ１０２Ｂは、配線１１３と配線１１２との間に直列に接続されていればよい。例えば、スイッチ１０５をスイッチ１０１Ｂとスイッチ１０２Ｂとの間に接続してもよい。例えば、スイッチ１０５をスイッチ１０２Ｂと配線１１３との間に接続してもよい。

なお、スイッチ１０６がオンである場合、スイッチ１０１Ａ及びスイッチ１０２Ａがオフであることが好ましい。これにより、信号Ｖ_１１１と電位Ｖ_１１６の双方が配線１１２に供給されることを防止することができる。

なお、スイッチ１０５及びスイッチ１０６としては、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂと同様に、様々な形態のものを採用することができる。図１２には、スイッチ１０５としてＮチャネル型のトランジスタを採用し、スイッチ１０６としてＰチャネル型のトランジスタを採用する構成を例示する。Ｎチャネル型のトランジスタ１０５ｎはスイッチ１０５に対応する。トランジスタ１０５ｎの第１の端子はスイッチ１０５の第１の端子に対応しスイッチ１０１Ｂの第２の端子と接続される。トランジスタ１０５ｎの第２の端子はスイッチ１０５の第２の端子に対応し配線１１２と接続される。トランジスタ１０５ｎのゲートはスイッチ１０５の制御端子に対応し配線１１７と接続される。Ｐチャネル型のトランジスタ１０６ｐはスイッチ１０６に対応する。トランジスタ１０６ｐの第１の端子はスイッチ１０６の第１の端子に対応し配線１１６と接続される。トランジスタ１０６ｐの第２の端子はスイッチ１０６の第２の端子に対応し配線１１２と接続される。トランジスタ１０６ｐのゲートはスイッチ１０６の制御端子に対応し配線１１７と接続される。配線１１７の信号（信号Ｖ_１１７ともいう）がハイレベルであれば、トランジスタ１０５ｎがオンになり、トランジスタ１０６ｐがオフになる。また、信号Ｖ_１１７がローレベルであれば、トランジスタ１０５ｎがオフになり、トランジスタ１０６ｐがオンになる。

なお、スイッチ１０５及びスイッチ１０６として同じ極性のトランジスタを採用してもよい。そのような場合、スイッチ１０５として採用するトランジスタのゲートとスイッチ１０６として採用するトランジスタのゲートとをインバータを介して接続することが好ましい。

なお、電位Ｖ_１１３が信号Ｖ_１１１のローレベルに対応する電位である場合、スイッチ１０１Ｂ、スイッチ１０２Ｂ及びスイッチ１０５としてはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。或いは、電位Ｖ_１１３が信号Ｖ_１１１のハイレベルに対応する電位である場合、スイッチ１０１Ｂ、スイッチ１０２Ｂ及びスイッチ１０５としてはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ１０１Ｂ、スイッチ１０２Ｂ及びスイッチ１０５として採用するトランジスタのゲートとソースとの電位差を大きくすることができるため、配線１１３と配線１１２との抵抗値を小さくすることができる。

なお、電位Ｖ_１１６が信号Ｖ_１１１のハイレベルに対応する電位である場合、スイッチ１０６としてＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。或いは、電位Ｖ_１１６が信号Ｖ_１１１のローレベルに対応する電位である場合、スイッチ１０６としてＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ１０６として採用するトランジスタのゲートとソースとの間の電位差を大きくすることができるため、配線１１６と配線１１２との抵抗値を小さくすることができる。

上述するとおり、本明細書等において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

なお、スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタの一例としては、ＬＤＤ領域を有するトランジスタ、又はマルチゲート構造を有するトランジスタなどがある。

なお、スイッチとしてトランジスタを用いる場合、スイッチとして動作させるトランジスタのソースの電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い値で動作する場合は、スイッチとしてＮチャネル型トランジスタを用いることが望ましい。反対に、ソースの電位が、高電位側電源（Ｖｄｄなど）の電位に近い値で動作する場合は、スイッチとしてＰチャネル型トランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソースが低電位側電源の電位に近い値で動作するとき、Ｐチャネル型トランジスタではソースが高電位側電源の電位に近い値で動作するとき、ゲートとソースとの間の電圧の絶対値を大きくできるからである。そのため、スイッチとして、より正確な動作を行うことができるからである。または、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。

なお、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型トランジスタとＮチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることができる。

なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。

例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。

なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その結果、ゲートドライバ回路（走査線駆動回路）、ソースドライバ回路（信号線駆動回路）、及び信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形成することが出来る。

なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。その結果、ソースドライバ回路の一部（アナログスイッチなど）及びゲートドライバ回路（走査線駆動回路）を基板上に一体形成することが出来る。なお、結晶化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができる。そのため、画質の向上した画像を表示することが出来る。ただし、触媒（ニッケルなど）を用いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。

なお、シリコンの結晶性を、多結晶又は微結晶などへと向上させることは、パネル全体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域にのみ、ゲートドライバ回路及びソースドライバ回路などの領域にのみ、又はソースドライバ回路の一部（例えば、アナログスイッチ）の領域にのみ、にレーザー光を照射してもよい。その結果、回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることができる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問題なく画素回路を動作させることが出来る。こうすることによって、結晶性を向上させる領域が少なくて済むため、製造工程も短くすることが出来る。そのため、スループットが向上し、製造コストを低減させることが出来る。または、必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減させることが出来る。

なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることが出来る。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。

なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。または、レジストを用いずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。

なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。

なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることが出来る。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る。

例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路又はカレントミラー回路などを実現することが出来る。

なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。

なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることが出来る。

なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。

なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。

例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。

つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。

なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。

例えば、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことが出来るものである。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばない場合がある。その場合、一例として、ソースとドレインとの一方を、第１端子、第１電極、又は第１領域と表記し、ソースとドレインとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。

なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイポーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能である。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

本実施の形態で述べる内容は、本実施の形態で述べる他の内容、及び／又は、他の実施の形態等の本明細書等において述べる内容と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、本発明の一態様に係る装置について説明する。

図１４は本発明の一態様に係る装置の構成の一例を示す。

図１４に例示する装置は、回路１００と、回路２００と、を有する。

回路１００は、実施の形態１等において説明する回路１００に対応する。図１４では、回路１００として図２に例示する構成が採用される。

回路２００は、端子Ｄが配線２１１と接続され、端子Ｅが配線２１２と接続される。また、回路２００は、配線１１２と接続される。つまり、回路２００には、信号Ｖ_１１２が入力される。

回路２００は、配線２１１の信号（信号Ｖ_２１１ともいう）を保持する機能を有する。回路２００が信号Ｖ_２１１を保持するタイミングは、信号Ｖ_１１２によって制御される。また、回路２００は、保持した信号Ｖ_２１１に基づいた信号（信号Ｖ_２１２ともいう）を配線２１２に出力する機能を有する。

なお、本明細書等において、回路が信号によって制御されるとは、当該信号によって直接制御される場合だけでなく、当該信号に応じた信号によって制御される場合、又は当該信号と当該信号に応じた信号の双方によって制御される場合も含む。

次に、回路２００の具体例について説明する。

回路２００は、クロックドインバータ２０１、クロックドインバータ２０２及びインバータ２０３を有する。クロックドインバータ２０１は、入力端子が配線２１１と接続され、出力端子がインバータ２０３の入力端子と接続され、第１の制御端子（矢印が○に向かう方向の端子）が配線１１２と接続され、第２の制御端子（矢印が○から外へ向かう方向の端子）がインバータ２０４を介して配線１１２と接続される。クロックドインバータ２０２は、入力端子が配線２１２と接続され、出力端子がインバータ２０３の入力端子と接続され、第１の制御端子がインバータ２０４を介して配線１１２と接続され、第２の制御端子が配線２１１と接続される。インバータ２０３は、出力端子が配線２１２と接続される。

なお、回路２００がインバータ２０４を有していてもよい。

クロックドインバータ２０１及びクロックドインバータ２０２は、出力をハイインピーダンスにするかしないかを切り替える機能を有する。クロックドインバータ２０１及びクロックドインバータ２０２は、出力をハイインピーダンスにしない場合、入力信号に対して反転した信号を出力する機能を有する。クロックドインバータ２０１及びクロックドインバータ２０２の出力をハイインピーダンスにするかしないかの切り替えは、第１の制御端子及び第２の制御端子のそれぞれに入力される信号によって制御される。つまり、クロックドインバータ２０１及びクロックドインバータ２０２の出力をハイインピーダンスにするかしないかの切り替えは、信号Ｖ_１１２によって制御される。

なお、上述したとおり、クロックドインバータ２０１及びクロックドインバータ２０２の制御は、信号Ｖ_１１２によって直接制御される場合だけでなく、信号Ｖ_１１２に応じた信号によって制御される場合又は信号Ｖ_１１２と信号Ｖ_１１２に応じた信号の双方によって制御される場合も含む。

クロックドインバータ２０１の出力がハイインピーダンスにならない場合、信号Ｖ_２１１がクロックドインバータ２０１を介してノードＮ１に入力される。つまり、信号Ｖ_２１１の反転信号がノードＮ１に供給される。一方、クロックドインバータ２０１の出力がハイインピーダンスになる場合、信号Ｖ_２１１はクロックドインバータ２０１を介してノードＮ１に入力されない。

クロックドインバータ２０２の出力がハイインピーダンスにならない場合、クロックドインバータ２０２及びインバータ２０３によってインバータループが構成される。このインバータループによって、ノードＮ１の電位及び信号Ｖ_２１２が保持される。つまり、信号Ｖ_２１１が保持される。

クロックドインバータ２０１及びクロックドインバータ２０２の一方がハイインピーダンスになる場合、他方はハイインピーダンスにならないことが好ましい。これにより、クロックドインバータ２０１の出力信号とクロックドインバータ２０２の出力信号の双方がノードＮ１に供給されることを防止することができる。また、ノードＮ１が浮遊状態になることを防止することができる。

次に、図１４に例示する装置の動作について、図１５のタイミングチャートを参照して説明する。

図１５は、信号Ｖ_１１１、信号Ｖ_１１４、信号Ｖ_１１５、信号Ｖ_２１１、信号Ｖ_１１２、信号Ｖ_２１２の一例を示す。

時刻ｔ０において、信号Ｖ_１１１をローレベルにし、信号Ｖ_１１４をハイレベルにし、信号Ｖ_１１５をローレベルにし、信号Ｖ_２１１をハイレベルにする。

回路１００では、スイッチ１０１Ａがオンになり、スイッチ１０１Ｂがオフになり、スイッチ１０２Ａがオフになり、スイッチ１０２Ｂがオンになる。よって、ローレベルの信号Ｖ_１１１が配線１１２に供給されるため、信号Ｖ_１１２がローレベルになる。

回路２００では、信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０１の出力はハイインピーダンスになる。よって、信号Ｖ_２１１はクロックドインバータ２０１を介してノードＮ１に入力されない。また、信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０２の出力はハイインピーダンスにならない。よって、クロックドインバータ２０２とインバータ２０３とによってインバータループが構成される。ノードＮ１の初期値をハイレベルとすれば、信号Ｖ_２１２がローレベルになるように、ノードＮ１の電位及び信号Ｖ_２１２が保持される。

時刻ｔ１において、信号Ｖ_１１１をハイレベルにする。

回路１００では、ハイレベルの信号Ｖ_１１１が配線１１２に供給されるため、信号Ｖ_１１２がハイレベルになる。

回路２００では、信号Ｖ_１１２がハイレベルになるため、クロックドインバータ２０１の出力はハイインピーダンスにならない。よって、ハイレベルの信号Ｖ_２１１がクロックドインバータ２０１を介してノードＮ１に入力されるため、ノードＮ１がローレベルになり、信号Ｖ_２１２がハイレベルになる。また、クロックドインバータ２０２の出力はハイインピーダンスになる。

時刻ｔ２において、信号Ｖ_１１１をローレベルにする。

回路１００では、ローレベルの信号Ｖ_１１１が配線１１２に供給されるため、信号Ｖ_１１２がローレベルになる。

回路２００では、信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０１の出力はハイインピーダンスになる。よって、信号Ｖ_２１１はクロックドインバータ２０１を介してノードＮ１に入力されない。信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０２の出力はハイインピーダンスにならない。よって、クロックドインバータ２０２とインバータ２０３とによってインバータループが構成される。そして、信号Ｖ_２１２がハイレベルになるように、ノードＮ１の電位及び信号Ｖ_２１２が保持される。

時刻ｔ３において、信号Ｖ_１１４をローレベルにし、信号Ｖ_１１５をハイレベルにし、信号Ｖ_２１１をローレベルにする。

回路１００では、スイッチ１０１Ａがオフになり、スイッチ１０１Ｂがオンになり、スイッチ１０２Ａがオンになり、スイッチ１０２Ｂがオフになる。よって、ローレベルの信号Ｖ_１１１が配線１１２に供給されたままになるため、信号Ｖ_１１２がローレベルのままになる。

回路２００では、信号Ｖ_１１２がローレベルのままであるため、信号Ｖ_２１２がハイレベルになるように、ノードＮ１の電位及び信号Ｖ_２１２が保持される。

時刻ｔ４において、信号Ｖ_１１１をハイレベルにする。

回路１００では、ハイレベルの信号Ｖ_１１１が配線１１２に供給されるため、信号Ｖ_１１２がハイレベルになる。

回路２００では、信号Ｖ_１１２がハイレベルになるため、クロックドインバータ２０１の出力はハイインピーダンスにならない。よって、ローレベルの信号Ｖ_２１１がクロックドインバータ２０１を介してノードＮ１に入力されるため、ノードＮ１がハイレベルになり、信号Ｖ_２１２がローレベルになる。また、クロックドインバータ２０２の出力はハイインピーダンスになる。

時刻ｔ５において、信号Ｖ_１１１をローレベルにする。

回路１００では、ローレベルの信号Ｖ_１１１が配線１１２に供給されるため、信号Ｖ_１１２がローレベルになる。

回路２００では、信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０１の出力はハイインピーダンスになる。よって、信号Ｖ_２１１はクロックドインバータ２０１を介してノードＮ１に入力されない。信号Ｖ_１１２がローレベルになるため、クロックドインバータ２０２の出力はハイインピーダンスにならない。よって、クロックドインバータ２０２とインバータ２０３とによってインバータループが構成される。そして、信号Ｖ_２１２がローレベルになるように、ノードＮ１の電位及び信号Ｖ_２１２が保持される。

時刻ｔ６において、信号Ｖ_１１５をローレベルにする。

回路１００では、スイッチ１０２Ａがオフになり、スイッチ１０２Ｂがオンになる。よって、電位Ｖ_１１３が配線１１２に供給されるため、信号Ｖ_１１２がローレベルのままになる。

回路２００では、信号Ｖ_１１２がローレベルのままであるため、信号Ｖ_２１２がローレベルになるように、ノードＮ１の電位及び信号Ｖ_２１２が保持される。

以上のとおり、図１４に例示する装置が上記のように動作することにより、信号Ｖ_２１１を信号Ｖ_１１２に同期してシフトさせることができる。

回路１００によって、信号Ｖ_１１１の回路２００への供給を止めることができる。よって、配線１１１の負荷を小さくすることができるため、消費電力の削減を図ることができる。特に、信号Ｖ_１１１がトランジスタのゲートに入力される場合と比較して、配線１１１の負荷を小さくすることができるため、消費電力の削減を図ることができる。

なお、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂは、制御端子に入力される信号がハイレベルの場合にオンになるときの動作を説明したが、これに限定されない。

例えば、信号Ｖ_１１４がローレベルである場合に、スイッチ１０１Ａがオンになり、スイッチ１０１Ｂがオフになり、信号Ｖ_１１４がハイレベルである場合に、スイッチ１０１Ａがオフになり、スイッチ１０１Ｂがオンになってもよい。

例えば、信号Ｖ_１１５がローレベルである場合に、スイッチ１０２Ａがオンになり、スイッチ１０２Ｂがオフになり、信号Ｖ_１１５がハイレベルである場合に、スイッチ１０２Ａがオフになり、スイッチ１０２Ｂがオンになってもよい。

なお、信号Ｖ_１１４のハイレベル又はローレベルのうちスイッチ１０１Ａがオンになる電位を、第１の電位又はアクティブと呼んでもよい。また、信号Ｖ_１１４のハイレベル又はローレベルのうちスイッチ１０１Ａがオフになる電位を、第２の電位又は非アクティブ（インアクティブともいう）と呼んでもよい。

なお、信号Ｖ_１１５のハイレベル又はローレベルのうちスイッチ１０２Ａがオンになる電位を、第１の電位又はアクティブと呼んでもよい。また、信号Ｖ_１１５のハイレベル又はローレベルのうちスイッチ１０２Ａがオフになる電位を、第２の電位又は非アクティブ（インアクティブともいう）と呼んでもよい。

次に、図１４に例示する回路２００の変形例について説明する。

例えば、図１６に示すように、配線１１４を回路２００の端子Ｄと接続してもよい。

例えば、配線１１５を回路２００の端子Ｄと接続してもよい。

例えば、インバータ１０３の出力端子を回路２００の端子Ｄと接続してもよい。

例えば、インバータ１０４の出力端子を回路２００の端子Ｄと接続してもよい。

例えば、信号Ｖ_１１４又は信号Ｖ_１１４に応じた信号を配線２１１に供給するのか、信号Ｖ_１１５又は信号Ｖ_１１５に応じた信号を配線２１１に供給するのか、を選択する手段又は回路を追加してもよい。図１７には、回路２２０を追加する構成を例示する。回路２２０は、配線１１４、配線１１５及び配線２１１と接続される。回路２２０は、配線１１４と配線２１１とを導通状態にするか、配線１１５と配線２１１とを導通状態にするか、を選択する機能を有する。配線１１４と配線２１１とが導通状態であれば、信号Ｖ_１１４が配線２１１に供給される。配線１１５と配線２１１とが導通状態であれば、信号Ｖ_１１５が配線２１１に供給される。つまり、回路２２０は、信号Ｖ_１１４を配線２１１に供給するのか、信号Ｖ_１１５を配線２１１に供給するのか、を選択する機能を有する。

なお、配線１１４と配線２１１との間又は配線１１５と配線２１１との間の一方を配線２１１と導通状態にする場合、他方を非導通状態にすることが好ましい。これにより、信号Ｖ_１１４及び信号Ｖ_１１５の双方が配線２１１に供給されることを防止することができる。

なお、回路２２０としては、スイッチ２２１、及びスイッチ２２２を有する構成を採用してもよい。スイッチ２２１は、第１の端子が配線１１４と接続され、第２の端子が配線２１１と接続される。スイッチ２２２は、第１の端子が配線１１５と接続され、第２の端子が配線２１１と接続される。スイッチ２２１がオンであれば、配線１１４と配線２１１とが導通状態になるため、信号Ｖ_１１４が配線２１１に供給される。スイッチ２２２がオンであれば、配線１１５と配線２１１とが導通状態になるため、信号Ｖ_１１５が配線２１１に供給される。

なお、スイッチ２２１及びスイッチ２２２の一方がオンである場合、他方がオフであることが好ましい。これにより、信号Ｖ_１１４及び信号Ｖ_１１５の双方が配線２１１に供給されることを防止することができる。

なお、スイッチ２２１の第１の端子をインバータ１０３の出力端子と接続してもよい。また、スイッチ２２２の第１の端子をインバータ１０４の出力端子と接続してもよい。

なお、回路２００が回路２２０を有していてもよい。

例えば、回路２００としては、信号Ｖ_２１１又は信号Ｖ_２１１に応じた信号を保持することができる機能を有する順序回路を採用してもよい。信号Ｖ_２１１又は信号Ｖ_２１１に応じた信号を保持するタイミングを信号Ｖ_１１２又は信号Ｖ_１１２に応じた信号によって制御することが好ましい。

例えば、回路２００としては、信号Ｖ_１１２又は信号Ｖ_１１２に応じた信号を保持することができる機能を有する順序回路を採用してもよい。信号Ｖ_１１２又は信号Ｖ_１１２に応じた信号を保持するタイミングを信号Ｖ_２１１又は信号Ｖ_２１１に応じた信号によって制御することが好ましい。

例えば、図１８（Ａ）に示すように、クロックドインバータ２０１の入力端子を配線１１２と接続し、クロックドインバータ２０１の第１の制御端子、クロックドインバータ２０１の第２の制御端子及びインバータ２０４の入力端子を配線２１１と接続してもよい。

例えば、回路２００としては、出力をハイインピーダンスにするかしないかを切り替えることができる機能を有する回路を１つ又は複数有する構成を採用してもよい。出力をハイインピーダンスにするかしないかの切り替えを信号Ｖ_１１２又は信号Ｖ_１１２に応じた信号によって制御することが好ましい。

例えば、回路２００としては、１つ又は複数の論理回路を有する構成を採用してもよい。その１つ又は複数の論理回路のいずれか一において、入力端子に信号Ｖ_１１２又は信号Ｖ_１１２に応じた信号が入力されることが好ましい。

例えば、図１８（Ｂ）に示すように、回路２００として、ＮＡＮＤ回路２０５、ＮＡＮＤ回路２０６、ＮＡＮＤ回路２０７及びＮＡＮＤ回路２０８を有する構成を採用してもよい。ＮＡＮＤ回路２０５は、第１の入力端子が配線２１１と接続され、第２の入力端子がＮＡＮＤ回路２０７の出力端子と接続され、出力端子がＮＡＮＤ回路２０７の第１の入力端子と接続される。ＮＡＮＤ回路２０６は、第１の入力端子が配線１１２と接続され、第２の入力端子がＮＡＮＤ回路２０８の出力端子と接続され、出力端子がＮＡＮＤ回路２０８の第１の入力端子及び配線２１２と接続される。ＮＡＮＤ回路２０７は、第２の入力端子が配線２１２と接続され、出力端子がＮＡＮＤ回路２０８の第２の入力端子と接続される。

本実施の形態で述べる内容は、本実施の形態で述べる他の内容、及び／又は、他の実施の形態等の本明細書等において述べる内容と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る装置について説明する。

図１９は本発明の一態様に係る装置の構成の一例を示す。

図１９に例示する装置は、回路１００、回路２００、回路３００、及び回路３１０を有する。

回路１００及び回路２００は、実施の形態１又は実施の形態２等において説明する回路１００及び回路２００に対応する。

図２０には、回路３００及び回路３１０の構成を例示する。

回路３００は、スイッチ３０１及びスイッチ３０２を有する。スイッチ３０１は、第１の端子が配線３２２と接続され、第２の端子が配線３２１と接続され、制御端子が配線２１２と接続される。スイッチ３０２は、第１の端子が配線３２３と接続され、第２の端子が配線３２１と接続され、制御端子がインバータ３０３の出力端子と接続される。

回路３１０は、スイッチ３１１及びスイッチ３１２を有する。スイッチ３１１は、第１の端子が配線３３２と接続され、第２の端子が配線３３１と接続され、制御端子が配線２１２と接続される。スイッチ３１２は、第１の端子が配線３３３と接続され、第２の端子が配線３３１と接続され、制御端子がインバータ３１３の出力端子と接続される。

回路３００は、配線３２２と配線３２１とを導通状態にするか、配線３２３と配線３２１とを導通状態にするか、を選択する機能を有する。配線３２２と配線３２１とが導通状態であれば、配線３２２の信号（信号Ｖ_３２２）が配線３２１に供給される。配線３２３と配線３２１とが導通状態であれば、配線３２３の電位（電位Ｖ_３２３）が配線３２１に供給される。つまり、回路３００は、信号Ｖ_３２２を配線３２１に供給するか、電位Ｖ_３２３を配線３２１に供給するか、を選択する機能を有する。

回路３１０は、配線３３２と配線３３１とを導通状態にするか、配線３３３と配線３３１とを導通状態にするか、を選択する機能を有する。配線３３２と配線３３１とが導通状態であれば、配線３３２の信号（信号Ｖ_３３２）が配線３３１に供給される。配線３３３と配線３３１とが導通状態であれば、配線３３３の電位（電位Ｖ_３３３）が配線３３１に供給される。つまり、回路３１０は、信号Ｖ_３３２を配線３３１に供給するか、電位Ｖ_３３３を配線３３１に供給するか、を選択する機能を有する。

スイッチ３０１及びスイッチ３０２のオン又はオフを制御することによって、配線３２２と配線３２１とを導通状態にするか、配線３２３と配線３２１とを導通状態にするか、を選択することができる。スイッチ３０１がオンであれば、配線３２２と配線３２１とが導通状態になる。スイッチ３０２がオンであれば、配線３２３と配線３２１とが導通状態になる。

スイッチ３１１及びスイッチ３１２のオン又はオフを制御することによって、配線３３２と配線３３１とを導通状態にするか、配線３３３と配線３３１とを導通状態にするか、を選択することができる。スイッチ３１１がオンであれば、配線３３２と配線３３１とが導通状態になる。スイッチ３１２がオンであれば、配線３３３と配線３３１とが導通状態になる。

配線３２１の信号（信号Ｖ_３２１ともいう）は、信号Ｖ_３２２及び電位Ｖ_３２３に応じて制御される。信号Ｖ_３２２が配線３２１に供給される場合、信号Ｖ_３２１は信号Ｖ_３２２と等しい電位又は概略等しい電位になる。電位Ｖ_３２３が配線３２１に供給される場合、信号Ｖ_３２１は電位Ｖ_３２３と等しい電位又は概略等しい電位になる。

信号Ｖ_３２２としてはハイレベルとローレベルとを有する信号、所謂デジタル信号がある。特に、信号Ｖ_３２２は好ましくはクロック信号である。ただし、信号Ｖ_３２２は信号Ｖ_１１１とは位相が異なることが好ましい。よって、信号Ｖ_３２２が配線３２１に供給される場合、信号Ｖ_３２２がハイレベルであれば信号Ｖ_３２１もハイレベルになり、信号Ｖ_３２２がローレベルであれば信号Ｖ_３２１もローレベルになる。ただし、これに限定されない。

電位Ｖ_３２３としては信号Ｖ_３２２のローレベルに対応する電位がある。よって、電位Ｖ_３２３が配線３２１に供給される場合、信号Ｖ_３２１がローレベルになる。ただし、これに限定されない。電位Ｖ_３２３は信号Ｖ_３２２のハイレベルに対応する電位であってもよい。

配線３３１の信号（信号Ｖ_３３１ともいう）は、信号Ｖ_３３２及び電位Ｖ_３３３に応じて制御される。信号Ｖ_３３２が配線３３１に供給される場合、信号Ｖ_３３１は信号Ｖ_３３２と等しい電位又は概略等しい電位になる。電位Ｖ_３３３が配線３３１に供給される場合、信号Ｖ_３３１は電位Ｖ_３３３と等しい電位又は概略等しい電位になる。

信号Ｖ_３３２としてはハイレベルとローレベルとを有する信号、所謂デジタル信号がある。特に、信号Ｖ_３３２は好ましくはクロック信号である。ただし、信号Ｖ_３３２は信号Ｖ_１１１及び信号Ｖ_３２２とは位相が異なることが好ましい。よって、信号Ｖ_３３２が配線３３１に供給される場合、信号Ｖ_３３２がハイレベルであれば信号Ｖ_３３１もハイレベルになり、信号Ｖ_３３２がローレベルであれば信号Ｖ_３３１もローレベルになる。ただし、これに限定されない。

電位Ｖ_３３３としては信号Ｖ_３３２のローレベルに対応する電位がある。よって、電位Ｖ_３３３が配線３３１に供給される場合、信号Ｖ_３３１がローレベルになる。ただし、これに限定されない。電位Ｖ_３３３は信号Ｖ_３３２のハイレベルに対応する電位であってもよい。

なお、電位Ｖ_３２３と電位Ｖ_３３３とは等しい又は概略等しい電位としてもよい。そのような場合、配線３２３及び配線３３３に同じ電位を供給してもよい。或いは、配線３２３と配線３３３とを１本の配線にまとめてもよい。

配線３２２と配線３２１との間及び配線３２３と配線３２１との間の一方が導通状態である場合には、他方が非導通状態であることが好ましい。つまり、スイッチ３０１及びスイッチ３０２の一方が導通状態である場合には、他方が非導通状態であることが好ましい。これにより、信号Ｖ_３２２及び電位Ｖ_３２３の双方が配線３２１に供給されることを防止することができる。

配線３３２と配線３３１との間及び配線３３３と配線３３１との間の一方が導通状態である場合には、他方が非導通状態であることが好ましい。つまり、スイッチ３１１及びスイッチ３１２の一方が導通状態である場合には、他方が非導通状態であることが好ましい。これにより、信号Ｖ_３３２及び電位Ｖ_３３３の双方が配線３３１に供給されることを防止することができる。

回路３００は、信号Ｖ_２１２によって制御される。具体的には、スイッチ３０１は信号Ｖ_２１２によって制御され、スイッチ３０２は信号Ｖ_２１２の反転信号によって制御される。

回路３１０は、信号Ｖ_２１２によって制御される。具体的には、スイッチ３１１は信号Ｖ_２１２によって制御され、スイッチ３１２は信号Ｖ_２１２の反転信号によって制御される。

次に、図１９及び図２０に例示する装置の動作について、図２１のタイミングチャートを参照して説明する。

図２１は、図１５に例示するタイミングチャートに、信号Ｖ_３２２、信号Ｖ_３３２、信号Ｖ_３２１、及び信号Ｖ_３３３の一例を追加したものである。

時刻ｔ１において、信号Ｖ_３２２をローレベルにし、信号Ｖ_３３２をローレベルにする。

回路３００では、信号Ｖ_２１２がハイレベルになるため、スイッチ３０１がオンになり、スイッチ３０２がオフになる。よって、ローレベルの信号Ｖ_３２２が配線３２１に供給されるため、信号Ｖ_３２１がローレベルになる。

回路３１０では、信号Ｖ_２１２がハイレベルになるため、スイッチ３１１がオンになり、スイッチ３１２がオフになる。よって、ローレベルの信号Ｖ_３３２が配線３３１に供給されるため、信号Ｖ_３３１がローレベルになる。

時刻ｔ２において、信号Ｖ_３２２をハイレベルにする。

回路３００では、信号Ｖ_２１２がハイレベルのままであるため、スイッチ３０１がオンのままであり、スイッチ３０２がオフのままである。よって、ハイレベルの信号Ｖ_３２２が配線３２１に供給されるため、信号Ｖ_３２１がハイレベルになる。

回路３１０では、信号Ｖ_２１２がハイレベルのままであるため、スイッチ３１１がオンのままであり、スイッチ３１２がオフのままである。よって、ローレベルの信号Ｖ_３２２が配線３３１に供給されるため、信号Ｖ_３３１がローレベルのままになる。

時刻ｔａ（ｔ３＜ｔａ＜ｔ４）において、信号Ｖ_３２２をローレベルにし、信号Ｖ_３２３をハイレベルにする。

回路３００では、信号Ｖ_２１２がハイレベルのままであるため、スイッチ３０１がオンのままであり、スイッチ３０２がオフのままである。よって、ローレベルの信号Ｖ_３２２が配線３２１に供給されるため、信号Ｖ_３２１がローレベルになる。

回路３１０では、信号Ｖ_２１２がハイレベルのままであるため、スイッチ３１１がオンのままであり、スイッチ３１２がオフのままである。よって、ハイレベルの信号Ｖ_３２２が配線３３１に供給されるため、信号Ｖ_３３１がハイレベルになる。

時刻ｔ４において、信号Ｖ_３２３をローレベルにする。

回路３００では、信号Ｖ_２１２がローレベルになるため、スイッチ３０１がオフになり、スイッチ３０２がオンになる。よって、電位Ｖ_３２３が配線３２１に供給されるため、信号Ｖ_３２１がローレベルのままになる。

回路３１０では、信号Ｖ_２１２がローレベルになるため、スイッチ３１１がオフになり、スイッチ３１２がオンになる。よって、電位Ｖ_３３３が配線３３１に供給されるため、信号Ｖ_３３１がローレベルになる。

以上のとおり、信号Ｖ_２１２よりもパルス幅が小さい信号Ｖ_３２１及びＶ_３３１を生成することができる。

なお、スイッチ３０１、スイッチ３０２、スイッチ３１１、及びスイッチ３１２は、制御端子に入力される信号がハイレベルの場合にオンになるときの動作を説明したが、これに限定されない。

スイッチ３０１、スイッチ３０２、スイッチ３１１、及びスイッチ３１２を制御するための構成は、図１９及び図２０の構成に限定されない。

例えば、図２２に示すように、スイッチ３０２を信号Ｖ_２１２によって制御し、スイッチ３０１を信号Ｖ_２１２の反転信号によって制御してもよい。そのような場合、配線２１２は、スイッチ３０２の制御端子と接続されるとともに、インバータ３０３を介してスイッチ３０１の制御端子と接続される。

例えば、図２２に示すように、スイッチ３１２を信号Ｖ_２１２によって制御し、スイッチ３１１を信号Ｖ_２１２の反転信号によって制御してもよい。そのような場合、配線２１２は、スイッチ３１２の制御端子と接続されるとともに、インバータ３１３を介してスイッチ３１１の制御端子と接続される。

例えば、スイッチ３０１及びスイッチ３０２の双方を信号Ｖ_２１２によって制御してもよい。そのような場合、配線２１２は、スイッチ３０１の制御端子及びスイッチ３０２の制御端子の双方と接続される。

例えば、スイッチ３１１及びスイッチ３１２の双方を信号Ｖ_２１２によって制御してもよい。そのような場合、配線２１２は、スイッチ３１１の制御端子及びスイッチ３１２の制御端子の双方と接続される。

例えば、図２３に示すように、スイッチ３１２を信号Ｖ_２１２の反転信号によって制御してもよい。そのような場合、インバータ３０３の出力端子は、スイッチ３０２の制御端子及びスイッチ３１２の制御端子の双方と接続される。

例えば、インバータ３０３の代わりに、入力信号に対して反転した信号を出力することができる機能を有する回路を採用してもよい。そのような回路としては、ＮＡＮＤ回路、ＮＯＲ回路、又はクロックドインバータ等がある。

例えば、インバータ３１３の代わりに、入力信号に対して反転した信号を出力することができる機能を有する回路を採用してもよい。そのような回路としては、ＮＡＮＤ回路、ＮＯＲ回路、又はクロックドインバータ等がある。

次に、スイッチ３０１、スイッチ３０２、スイッチ３１１及びスイッチ３１２に採用できる構成例について説明する。

スイッチ３０１、スイッチ３０２、スイッチ３１１及びスイッチ３１２としては、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂと同様に、様々な形態のものを採用することができる。

図２４には、図２０に例示する回路３００及び回路３１０において、スイッチ３０１、スイッチ３０２、スイッチ３１１及びスイッチ３１２のそれぞれにＣＭＯＳ型のスイッチを採用する構成を例示する。

Ｎチャネル型のトランジスタ３０１ｎ及びＰチャネル型のトランジスタ３０１ｐはスイッチ３０１に対応する。トランジスタ３０１ｎの第１の端子及びトランジスタ３０１ｐの第１の端子がスイッチ３０１の第１の端子に対応し配線３２２と接続される。トランジスタ３０１ｎの第２の端子及びトランジスタ３０１ｐの第２の端子がスイッチ３０１の第２の端子に対応し配線３２１と接続される。トランジスタ３０１ｎのゲート及びトランジスタ３０１ｐのゲートがスイッチ３０１の制御端子に対応し、トランジスタ３０１ｎのゲートが配線２１２と接続され、トランジスタ３０１ｐのゲートがインバータ３０３の出力端子と接続される。

Ｎチャネル型のトランジスタ３０２ｎ及びＰチャネル型のトランジスタ３０２ｐはスイッチ３０２に対応する。トランジスタ３０２ｎの第１の端子及びトランジスタ３０２ｐの第１の端子がスイッチ３０２の第１の端子に対応し配線３２３と接続される。トランジスタ３０２ｎの第２の端子及びトランジスタ３０２ｐの第２の端子がスイッチ３０２の第２の端子に対応し配線３２１と接続される。トランジスタ３０２ｎのゲート及びトランジスタ３０２ｐのゲートがスイッチ３０２の制御端子に対応し、トランジスタ３０２ｎのゲートがインバータ３０３の出力端子と接続され、トランジスタ３０２ｐのゲートが配線２１２と接続される。

Ｎチャネル型のトランジスタ３１１ｎ及びＰチャネル型のトランジスタ３１１ｐはスイッチ３１１に対応する。トランジスタ３１１ｎの第１の端子及びトランジスタ３１１ｐの第１の端子がスイッチ３１１の第１の端子に対応し配線３３２と接続される。トランジスタ３１１ｎの第２の端子及びトランジスタ３１１ｐの第２の端子がスイッチ３１１の第２の端子に対応し配線３３１と接続される。トランジスタ３１１ｎのゲート及びトランジスタ３１１ｐのゲートがスイッチ３１１の制御端子に対応し、トランジスタ３１１ｎのゲートが配線２１２と接続され、トランジスタ３１１ｐのゲートがインバータ３１３の出力端子と接続される。

Ｎチャネル型のトランジスタ３１２ｎ及びＰチャネル型のトランジスタ３１２ｐはスイッチ３１２に対応する。トランジスタ３１２ｎの第１の端子及びトランジスタ３１２ｐの第１の端子がスイッチ３１２の第１の端子に対応し配線３３３と接続される。トランジスタ３１２ｎの第２の端子及びトランジスタ３１２ｐの第２の端子がスイッチ３１２の第２の端子に対応し配線３３１と接続される。トランジスタ３１２ｎのゲート及びトランジスタ３１２ｐのゲートがスイッチ３１２の制御端子に対応し、トランジスタ３１２ｎのゲートがインバータ３１３の出力端子と接続され、トランジスタ３１２ｐのゲートが配線２１２と接続される。

スイッチ３０１、スイッチ３０２、スイッチ３１１及びスイッチ３１２として採用するトランジスタを制御するための構成は、図２４に例示する構成に限定されない。

例えば、図２２に例示する構成と同様に、トランジスタ３０１ｎのゲート及びトランジスタ３０２ｐのゲートをインバータ３０３の出力端子と接続し、トランジスタ３０１ｐのゲート及びトランジスタ３０２ｎのゲートを配線２１２と接続してもよい。

例えば、図２２に例示する構成と同様に、トランジスタ３１１ｎのゲート及びトランジスタ３１２ｐのゲートをインバータ３１３の出力端子と接続し、トランジスタ３１１ｐのゲート及びトランジスタ３１２ｎのゲートを配線２１２と接続してもよい。

例えば、図２３に例示する構成と同様に、トランジスタ３１１ｐのゲート及びトランジスタ３１２ｎのゲートをインバータ３０３の出力端子と接続してもよい。

スイッチ３０１、スイッチ３０２、スイッチ３１１及びスイッチ３１２のそれぞれに採用される構成は、ＣＭＯＳ型のスイッチに限定されない。

例えば、図２５に示すように、スイッチ３０２として、Ｎチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３０２ｐを省略してもよい。

例えば、図２５に示すように、スイッチ３１２として、Ｎチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３１２ｐを省略してもよい。

例えば、スイッチ３０２として、Ｐチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３０２ｎを省略してもよい。

例えば、スイッチ３１２として、Ｐチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３１２ｎを省略してもよい。

例えば、スイッチ３０１として、Ｎチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３０１ｐを省略してもよい。

例えば、スイッチ３１１として、Ｎチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３１１ｐを省略してもよい。

例えば、スイッチ３０１として、Ｐチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３０１ｎを省略してもよい。

例えば、スイッチ３１１として、Ｐチャネル型のトランジスタを採用してもよい。つまり、トランジスタ３１１ｎを省略してもよい。

なお、スイッチ３０２としてＮチャネル型のトランジスタを採用する場合には、電位Ｖ_３２３は信号Ｖ_２１２のローレベルに対応する電位であることが好ましい。これにより、スイッチ３０２において、Ｎチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線３２３と配線３２１との間の抵抗値を小さくすることができる。

なお、スイッチ３１２としてＮチャネル型のトランジスタを採用する場合には、電位Ｖ_３３３は信号Ｖ_２１２のローレベルに対応する電位であることが好ましい。これにより、スイッチ３１２において、Ｎチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線３３３と配線３３１との間の抵抗値を小さくすることができる。

なお、スイッチ３０２としてＰチャネル型のトランジスタを採用する場合には、電位Ｖ_３２３は信号Ｖ_２１２のハイレベルに対応する電位であることが好ましい。これにより、スイッチ３０２において、Ｐチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線３２３と配線３２１との間の抵抗値を小さくすることができる。

なお、スイッチ３１２としてＰチャネル型のトランジスタを採用する場合には、電位Ｖ_３３３は信号Ｖ_２１２のハイレベルに対応する電位であることが好ましい。これにより、スイッチ３１２において、Ｐチャネル型のトランジスタのゲートとソースとの間の電位差を大きくすることができる。よって、配線３３３と配線３３１との間の抵抗値を小さくすることができる。

次に、図１９及び図２０に例示する回路３００及び回路３１０の変形例について説明する。

例えば、配線３２３と配線３３３とを１本の配線にまとめてもよい。そのような場合、スイッチ３０２の第１の端子及びスイッチ３１２の第１の端子は、配線３２３又は配線３３３と接続される。

例えば、配線３２３と配線３３３と配線１１３とを１本の配線にまとめてもよい。そのような場合、スイッチ３０２の第１の端子、スイッチ３１２の第１の端子及びスイッチ１０１Ｂは、配線３２３、配線３３３若しくは配線１１３、又は実施の形態１において説明するスイッチ３０２の第１の端子の接続先（配線１１４、配線１１５、インバータ１０３の出力端子又はインバータ１０４の出力端子）と接続される。

例えば、回路３００に、配線３２１の電位を初期化するための構成を追加してもよい。図２６には、配線３２１の電位を初期化するための構成としてスイッチ３０４及びスイッチ３０５を追加する構成を例示する。スイッチ３０４は、第１の端子がスイッチ３０２の第２の端子と接続され、第２の端子が配線３２１と接続される。スイッチ３０５は、第１の端子が配線３２４と接続され、第２の端子が配線３２１と接続される。スイッチ３０４及びスイッチ３０５の一方がオンである場合、他方はオフであることが好ましい。スイッチ３０４がオンであり、スイッチ３０５がオフであれば、図２６に例示する回路３００は図２０に例示する回路３００と同様に動作する。一方、スイッチ３０４がオフであり、スイッチ３０５がオンであれば、配線３２４の電位（電位Ｖ_３２４ともいう）が配線３２１に供給される。電位Ｖ_３２４は信号Ｖ_３２２のハイレベルに対応する場合、信号Ｖ_３２１がハイレベルになる。このように、配線３２１の電位を初期化することができる。

なお、スイッチ３０４及びスイッチ３０２は配線３２３と配線３２１との間に直列に接続されていればよい。例えば、スイッチ３０２と配線３２３との間にスイッチ３０４を接続してもよい。

なお、スイッチ３０５がオンである場合、スイッチ３０１がオフであることが好ましい。これにより、信号Ｖ_３２２と電位Ｖ_３２４の双方が配線３２１に供給されることを防止することができる。

例えば、回路３１０に、配線３３１の電位を初期化するための構成を追加してもよい。図２６には、配線３３１の電位を初期化するための構成としてスイッチ３１４及びスイッチ３１５を追加する構成を例示する。スイッチ３１４は、第１の端子がスイッチ３１２の第２の端子と接続され、第２の端子が配線３３１と接続される。スイッチ３１５は、第１の端子が配線３３４と接続され、第２の端子が配線３３１と接続される。スイッチ３１４及びスイッチ３１５の一方がオンである場合、他方はオフであることが好ましい。スイッチ３１４がオンであり、スイッチ３１５がオフであれば、図２６に例示する回路３１０は図２０に例示する回路３１０と同様に動作する。一方、スイッチ３１４がオフであり、スイッチ３１５がオンであれば、配線３３４の電位（電位Ｖ_３３４ともいう）が配線３３１に供給される。電位Ｖ_３３４は信号Ｖ_３３２のハイレベルに対応する場合、信号Ｖ_３３１がハイレベルになる。このように、配線３３１の電位を初期化することができる。

なお、スイッチ３１４及びスイッチ３１２は配線３３３と配線３３１との間に直列に接続されていればよい。例えば、スイッチ３１２と配線３３３との間にスイッチ３１４を接続してもよい。

なお、スイッチ３１５がオンである場合、スイッチ３１１がオフであることが好ましい。これにより、信号Ｖ_３３２と電位Ｖ_３３４の双方が配線３３１に供給されることを防止することができる。

なお、配線３２４と配線３３４とを１本の配線にまとめてもよい。そのような場合、スイッチ３０５の第１の端子及びスイッチ３１５の第１の端子は、配線３２４又は配線３３４と接続される。

なお、スイッチ３０４、スイッチ３０５、スイッチ３１４及びスイッチ３１５としては、スイッチ１０１Ａ、スイッチ１０１Ｂ、スイッチ１０２Ａ及びスイッチ１０２Ｂと同様に、様々な形態のものを採用することができる。図２７には、図２６に例示する回路３００及び回路３１０において、スイッチ３０４及びスイッチ３１４としてＮチャネル型のトランジスタを採用し、スイッチ３０５及びスイッチ３１５としてＰチャネル型のトランジスタを採用する構成を例示する。Ｎチャネル型のトランジスタ３０４ｎはスイッチ３０４に対応する。トランジスタ３０４ｎの第１の端子はスイッチ３０４の第１の端子に対応しスイッチ３０２の第２の端子と接続される。トランジスタ３０４ｎの第２の端子はスイッチ３０４の第２の端子に対応し配線３２１と接続される。トランジスタ３０４ｎのゲートはスイッチ３０４の制御端子に対応し配線３２５と接続される。Ｐチャネル型のトランジスタ３０５ｐはスイッチ３０５に対応する。トランジスタ３０５ｐの第１の端子はスイッチ３０５の第１の端子に対応し配線３２５と接続される。トランジスタ３０５ｐの第２の端子はスイッチ３０５の第２の端子に対応し配線３２１と接続される。トランジスタ３０５ｐのゲートはスイッチ３０５の制御端子に対応し配線３２５と接続される。Ｎチャネル型のトランジスタ３１４ｎはスイッチ３１４に対応する。トランジスタ３１４ｎの第１の端子はスイッチ３１４の第１の端子に対応しスイッチ３１２の第２の端子と接続される。トランジスタ３１４ｎの第２の端子はスイッチ３１４の第２の端子に対応し配線３３１と接続される。トランジスタ３１４ｎのゲートはスイッチ３１４の制御端子に対応し配線３２５と接続される。Ｐチャネル型のトランジスタ３１５ｐはスイッチ３１５に対応する。トランジスタ３１５ｐの第１の端子はスイッチ３１５の第１の端子に対応し配線３３４と接続される。トランジスタ３１５ｐの第２の端子はスイッチ３１５の第２の端子に対応し配線３３１と接続される。トランジスタ３１５ｐのゲートはスイッチ３１５の制御端子に対応し配線３２５と接続される。配線３２５の信号（信号Ｖ_３２５ともいう）がハイレベルであれば、トランジスタ３０４ｎがオンになり、トランジスタ３０５ｐがオフになり、トランジスタ３１４ｎがオンになり、トランジスタ３０５ｐがオフになる。信号Ｖ_３２５がローレベルであれば、トランジスタ３０４ｎがオフになり、トランジスタ３０５ｐがオンになり、トランジスタ３１４ｎがオフになり、トランジスタ３０５ｐがオンになる。

なお、スイッチ３０４及びスイッチ３０５として同じ極性のトランジスタを採用してもよい。そのような場合、スイッチ３０４として採用するトランジスタのゲートとスイッチ３０５として採用するトランジスタのゲートとをインバータを介して接続することが好ましい。

なお、スイッチ３１４及びスイッチ３１５として同じ極性のトランジスタを採用してもよい。そのような場合、スイッチ３１４として採用するトランジスタのゲートとスイッチ３１５として採用するトランジスタのゲートとをインバータを介して接続することが好ましい。

なお、電位Ｖ_３２３が信号Ｖ_２１２のローレベルに対応する電位である場合、スイッチ３０４及びスイッチ３０２としてはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。電位Ｖ_３２３が信号Ｖ_２１２のハイレベルに対応する電位である場合、スイッチ３０４及びスイッチ３０２としてはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ３０４及びスイッチ３０２として採用するトランジスタのゲートとソースとの電位差を大きくすることができるため、配線３２３と配線３２１との抵抗値を小さくすることができる。

なお、電位Ｖ_３３３が信号Ｖ_２１２のローレベルに対応する電位である場合、スイッチ３１４及びスイッチ３１２としてはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。電位Ｖ_３３３が信号Ｖ_２１２のハイレベルに対応する電位である場合、スイッチ３１４及びスイッチ３１２としてはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ３１４及びスイッチ３１２として採用するトランジスタのゲートとソースとの電位差を大きくすることができるため、配線３３３と配線３３１との抵抗値を小さくすることができる。

なお、電位Ｖ_３２４が信号Ｖ_２１２のハイレベルに対応する電位である場合、スイッチ３０５としてはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。電位Ｖ_３２４が信号Ｖ_２１２のローレベルに対応する電位である場合、スイッチ３０５としてはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ３０５として採用するトランジスタのゲートとソースとの電位差を大きくすることができるため、配線３２４と配線３２１との抵抗値を小さくすることができる。

なお、電位Ｖ_３３４が信号Ｖ_２１２のハイレベルに対応する電位である場合、スイッチ３１５としてはＰチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。電位Ｖ_３３４が信号Ｖ_２１２のローレベルに対応する電位である場合、スイッチ３１５としてはＮチャネル型のトランジスタ又はＣＭＯＳ型のスイッチを採用することが好ましい。スイッチ３１５として採用するトランジスタのゲートとソースとの電位差を大きくすることができるため、配線３３４と配線３３１との抵抗値を小さくすることができる。

例えば、配線３２１に、論理回路、組み合わせ回路又は順序回路等の回路を接続してもよい。つまり、信号Ｖ_３２１を論理回路、組み合わせ回路又は順序回路等の回路を介して出力してもよい。

例えば、配線３３１に、論理回路、組み合わせ回路又は順序回路等の回路を接続してもよい。つまり、信号Ｖ_３２１を論理回路、組み合わせ回路又は順序回路等の回路を介して出力してもよい。

本実施の形態で述べる内容は、本実施の形態で述べる他の内容、及び／又は、他の実施の形態等の本明細書等において述べる内容と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様に係る装置について説明する。

図２８は本発明の一態様に係る装置の構成の一例を示す。

図２８に例示する装置は、シフトレジスタ３６０を有する。シフトレジスタ３６０は、Ｎ（Ｎは３以上の自然数）本の配線３７１（配線３７１［１］乃至［Ｎ］ともいう）、２本の配線３７２（配線３７２［１］乃至［２］ともいう）、配線３７３と接続される。ただし、配線３７１［１］乃至［６］のみを示す。

シフトレジスタ３６０は、配線３７２［１］の信号（信号ＣＫ１）、配線３７２［２］の信号（信号ＣＫ２）、及び配線３７３の信号（信号ＳＰ）に基づいて、配線３７１［１］乃至［Ｎ］のそれぞれに信号ＳＯＵＴ［１］乃至［Ｎ］をそれぞれ出力する。

なお、信号ＣＫ１の一例としてはクロック信号がある。

なお、信号ＣＫ２の一例としてはクロック信号がある。ただし、信号ＣＫ１及び信号ＣＫ２は、互いに位相が異なることが好ましい。

なお、信号ＳＰの一例としてはスタートパルスがある。

シフトレジスタ３６０は、Ｎ（Ｎは３以上の自然数）個の回路３６１（回路３６１［１］乃至［Ｎ］ともいう）を有する。ただし、図２８には、回路３６１［１］乃至［６］のみを示す。回路３６１［１］乃至［Ｎ］のそれぞれとしては、実施の形態２等において説明する装置を採用することができる。ただし、回路３６１［１］乃至［Ｎ］のそれぞれとしては、実施の形態１等において説明する装置を有していればよい。

なお、回路３６１［１］乃至［Ｎ］のそれぞれをステージ、順序回路又はフリップフロップ等と呼んでもよい。

回路３６１［１］は、端子ＯＵＴが配線３７１［１］と接続され、端子ＣＫが配線３７２［１］と接続され、端子ＩＮ１が配線３７３と接続され、端子ＩＮ２が配線３７２［２］と接続される。回路３６１［ｉ］（ｉは２乃至Ｎ−１のいずれか一の自然数）は、端子ＳＯＵＴが配線３７１［ｉ］と接続され、奇数段では端子ＣＫが配線３７２［１］と接続され、偶数段では端子ＣＫが配線３７２［２］と接続され、端子ＩＮ１が配線３７１［ｉ−１］と接続され、端子ＩＮ２が配線３７１［ｉ＋１］と接続される。回路３６１［Ｎ］は、端子ＩＮ２が図示しない配線又は配線３７３と接続される点で、回路３６１［ｉ］と異なる。

図２９に示すように、回路３６１［１］乃至［Ｎ］のそれぞれにおいて、端子ＳＯＵＴは配線２１２に対応し、端子ＣＫは配線１１１に対応し、端子ＩＮ１は配線１１４又は配線２１１に対応し、端子ＩＮ２は配線１１５に対応する。よって、回路３６１［１］においては、信号ＳＯＵＴ［１］が信号Ｖ_２１２に対応し、信号ＣＫ１が信号Ｖ_１１１に対応し、信号ＳＰが信号Ｖ_１１４又は信号Ｖ_２１１に対応し、信号ＳＯＵＴ［２］が信号Ｖ_１１５に対応する。回路３６１［ｉ］においては、信号ＳＯＵＴ［ｉ］が信号Ｖ_２１２に対応し、奇数段では信号ＣＫ１が信号Ｖ_１１１に対応し、偶数段では信号ＣＫ２が信号Ｖ_１１１に対応し、信号ＳＯＵＴ［ｉ−１］が信号Ｖ_１１４又は信号Ｖ_２１１に対応し、信号ＳＯＵＴ［ｉ＋１］が信号Ｖ_１１５に対応する。

回路３６１［１］乃至［Ｎ］のそれぞれが実施の形態２において説明する装置の動作を行うことにより、図３０に示すように信号ＳＯＵＴ［１］乃至［Ｎ］を順次ハイレベル（アクティブ）にすることができる。図３０に示す時刻ｔ０乃至時刻ｔ６は、回路３６１［１］における図１５に示す時刻ｔ０乃至時刻ｔ６に対応する。

なお、配線３７１［１］乃至［Ｎ］のそれぞれに、実施の形態３において説明する回路３００及び回路３１０を接続してもよい。

本実施の形態で述べる内容は、本実施の形態で述べる他の内容、及び／又は、他の実施の形態等の本明細書等において述べる内容と適宜組み合わせて実施することができる。

（実施の形態５）
〈半導体表示装置の構成例〉
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。

図３１（Ａ）に示す半導体表示装置７０には、画素部７１に、複数の画素５５と、画素５５を行毎に選択するためのバスラインに相当する、配線ＧＬ１乃至配線ＧＬｙ（ｙは自然数）で示される配線ＧＬと、選択された画素５５に画像信号を供給するための、配線ＳＬ１乃至配線ＳＬｘ（ｘは自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへの信号の入力は、駆動回路７２により制御されている。配線ＳＬへの画像信号の入力は、駆動回路７３により制御されている。複数の画素５５は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つとに、それぞれ接続されている。

具体的に、駆動回路７２は、配線ＧＬ１乃至配線ＧＬｙを順に選択するための信号を生成するシフトレジスタ７５を有する。また、具体的に、駆動回路７３は、順にパルスを有する信号を生成するシフトレジスタ７６と、シフトレジスタ７６で生成される信号に従って、配線ＳＬ１乃至配線ＳＬｘへの画像信号の供給を制御するスイッチ回路７７とを有する。

シフトレジスタ７５またはシフトレジスタ７６としては、実施の形態１乃至４等の本明細書等において説明する装置を有することができる。

なお、画素部７１に設けられる配線の種類及びその数は、画素５５の構成、数及び配置によって決めることができる。具体的に、図３１（Ａ）に示す画素部７１の場合、ｘ列×ｙ行の画素５５がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１乃至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。

なお、図３１（Ａ）では、駆動回路７２及び駆動回路７３が、画素部７１とともに一の基板上に形成されている場合を例示しているが、駆動回路７２及び駆動回路７３は、画素部７１と異なる基板上に形成されていても良い。

また、図３１（Ｂ）に、画素５５の構成を一例として示す。各画素５５は、液晶素子６０と、当該液晶素子６０への画像信号の供給を制御するトランジスタ５６と、液晶素子６０の画素電極と共通電極間の電圧を保持するための容量素子５７とを有する。液晶素子６０は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。

トランジスタ５６は、液晶素子６０の画素電極に、配線ＳＬの電位を与えるか否かを制御する。液晶素子６０の共通電極には、所定の電位が与えられている。

以下、トランジスタ５６と液晶素子６０の具体的な接続構成について説明する。図３１（Ｂ）では、トランジスタ５６のゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに接続されている。トランジスタ５６のソース及びドレインの一方は、配線ＳＬ１から配線ＳＬｘのいずれか１つに接続され、トランジスタ５６のソース及びドレインの他方は、液晶素子６０の画素電極に接続されている。

液晶素子６０では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子６０は、画素電極に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。そして、画素部７１が有する複数の画素５５のそれぞれにおいて、液晶素子６０の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像が表示される。

図３１（Ｂ）では、画素５５において、画像信号の画素５５への入力を制御するスイッチとして、一のトランジスタ５６を用いる場合を例示している。しかし、一のスイッチとして機能する、複数のトランジスタを、画素５５に用いていても良い。

本発明の一態様では、オフ電流が著しく小さいトランジスタ５６を、画像信号の画素５５への入力を制御するスイッチとして用いるのが好ましい。トランジスタ５６のオフ電流が小さいと、トランジスタ５６を介して電荷がリークするのを防ぐことができる。よって、液晶素子６０及び容量素子５７に与えられた画像信号の電位をより確実に保持することができるので、１フレーム期間内において電荷のリークにより液晶素子６０の透過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トランジスタ５６のオフ電流が小さい場合、トランジスタ５６を介して電荷がリークするのを防ぐことができるため、静止画を表示する期間において、駆動回路７２及び駆動回路７３への電源電位または信号の供給を停止しても良い。上記構成により、画素部７１への画像信号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。

例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、トランジスタ５６として用いるのが適している。

なお、図３１（Ｂ）では、トランジスタ５６は、半導体膜を間に挟んで重なり合った、一対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明の一態様では、上記構成により、トランジスタ５６のオン電流を大きくし、なおかつトランジスタ５６の信頼性を高めることができる。

次いで、図３１（Ｃ）に、画素５５の別の一例を示す。画素５５は、画素５５への画像信号の入力を制御するトランジスタ９５と、発光素子９８と、画像信号に従って発光素子９８に供給する電流値を制御するトランジスタ９６と、画像信号の電位を保持するための容量素子９７と、を有する。

発光素子９８は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。

なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子９８の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。

発光素子９８のアノードとカソードのいずれか一方は、画素５５に入力される画像信号に従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子９８の共通電極には、所定の電位が与えられており、発光素子９８の輝度は、画素電極と共通電極間の電位差によって定まる。よって、発光素子９８は、画像信号の電位に従ってその輝度が制御されることで、階調を表示することができる。そして、画素部が有する複数の画素５５のそれぞれにおいて、発光素子９８の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像が表示される。

次いで、画素５５が有する、トランジスタ９５、トランジスタ９６、容量素子９７、発光素子９８の接続構成について説明する。

トランジスタ９５は、ソース及びドレインの一方が配線ＳＬに接続され、ソース及びドレインの他方がトランジスタ９６のゲートに接続されている。トランジスタ９５のゲートは、配線ＧＬに接続されている。トランジスタ９６は、ソース及びドレインの一方が電源線ＶＬに接続され、ソース及びドレインの他方が発光素子９８に接続されている。具体的に、トランジスタ９６のソース及びドレインの他方は、発光素子９８のアノードとカソードのいずれか一方に接続されている。発光素子９８のアノードとカソードのいずれか他方には、所定の電位が与えられる。

図３１（Ｃ）では、トランジスタ９６が、半導体膜を間に挟んで重なり合った、一対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明の一態様では、上記構成により、トランジスタ９６のオン電流を大きくし、なおかつトランジスタ９６の信頼性を高めることができる。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。

例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。

つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。

（実施の形態６）
〈画素の構成〉
次いで、図３１（Ａ）に示した半導体表示装置７０の一つである液晶表示装置を例に挙げて、画素５５の構成例について説明する。図３２に、画素５５の上面図を一例として示す。なお、図３２では、画素５５のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図３２に示す画素５５を有する素子基板を用いて形成された液晶表示装置の断面図を、図３３に示す。図３３に示す液晶表示装置のうち、基板３１を含む素子基板は、図３２の破線Ｂ１−Ｂ２における断面図に相当する。

図３２及び図３３に示す画素５５は、トランジスタ５６と、容量素子５７とを有する。さらに、図３３に示す画素５５は、液晶素子６０を有する。

トランジスタ５６は、絶縁表面を有する基板３１上に、ゲート電極としての機能を有する導電膜４０と、ゲート絶縁膜としての機能を有し、なおかつ導電膜４０上に位置する絶縁膜２２と、絶縁膜２２上において導電膜４０と重なる酸化物半導体膜４１と、酸化物半導体膜４１に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜４３及び導電膜４４とを有する。導電膜４０は、図３１（Ｂ）に示す配線ＧＬとしての機能を有する。また、導電膜４３は、図３１（Ｂ）に示す配線ＳＬとしての機能を有する。

また、画素５５は、絶縁膜２２上に金属酸化物膜４２を有する。金属酸化物膜４２は、可視光に対して透光性を有する導電膜である。そして、金属酸化物膜４２上には、金属酸化物膜４２に電気的に接続された導電膜６１が設けられている。導電膜６１は、金属酸化物膜４２に所定の電位を供給する配線としての機能を有する。

絶縁膜２２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

また、図３３では、酸化物半導体膜４１、導電膜４３及び導電膜４４上と、金属酸化物膜４２及び導電膜６１上とに、絶縁膜２６及び絶縁膜２７が、順に積層するように設けられている。トランジスタ５６は、絶縁膜２６及び絶縁膜２７をその構成要素に含んでいても良い。なお、図３３では、順に積層された絶縁膜２６及び絶縁膜２７を例示しているが、絶縁膜２６及び絶縁膜２７の代わりに、単層の絶縁膜が用いられていてもよいし、積層された３層以上の絶縁膜が用いられていてもよい。

そして、絶縁膜２６及び絶縁膜２７は、金属酸化物膜４２と重なる位置に開口部５８を有する。開口部５８は、酸化物半導体膜４１、導電膜４３及び導電膜４４とは異なる領域であって、なおかつ金属酸化物膜４２と重なる領域に設けられている。

また、図３３では、絶縁膜２６及び絶縁膜２７上と、開口部５８における金属酸化物膜４２上とに、窒化物絶縁膜２８と、絶縁膜２９とが、順に積層するように設けられている。

なお、絶縁膜２２上に酸化物半導体膜を形成し、当該酸化物半導体膜に接するように窒化物絶縁膜２８を形成することで、上記酸化物半導体膜の導電性を高めることができる。そして、導電性の高まった酸化物半導体膜を、金属酸化物膜４２として用いることができる。酸化物半導体膜の導電性が高まるのは、開口部５８の形成時、または、窒化物絶縁膜２８の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜２８から拡散してきた水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的に、金属酸化物膜４２の抵抗率は、代表的には１×１０^−３Ωｃｍ以上１×１０^４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０^−３Ωｃｍ以上１×１０^−１Ωｃｍ未満であるとよい。

金属酸化物膜４２は、酸化物半導体膜４１より水素濃度が高いことが好ましい。金属酸化物膜４２において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０^１９ａｔｏｍｓ／ｃｍ^３以上、好ましくは１×１０^２０ａｔｏｍｓ／ｃｍ^３以上、より好ましくは５×１０^２０ａｔｏｍｓ／ｃｍ^３以上である。酸化物半導体膜４１において、二次イオン質量分析法により得られる水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である。

窒化物絶縁膜２８として、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜２８は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜４１に拡散するのを防ぐことができる。

また、窒化物絶縁膜２８及び絶縁膜２９には、導電膜４４と重なる位置に開口部６２が設けられている。そして、窒化物絶縁膜２８及び絶縁膜２９上には、可視光に対して透光性を有し、画素電極としての機能を有する導電膜４５が設けられている。導電膜４５は、開口部６２において、導電膜４４に電気的に接続されている。また、導電膜４５は、開口部５８において金属酸化物膜４２と重なっている。導電膜４５と金属酸化物膜４２とが、窒化物絶縁膜２８及び絶縁膜２９を間に挟んで重なる部分が、容量素子５７として機能する。

容量素子５７は、一対の電極として機能する金属酸化物膜４２及び導電膜４５と、誘電体膜として機能する窒化物絶縁膜２８及び絶縁膜２９とが、可視光に対して透光性を有している。よって、容量素子５７は可視光に対して透光性を有することとなり、容量素子の可視光に対する透光性が低い画素に比べて、画素５５の開口率を高めることができる。そのため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小さく抑えて、半導体装置の消費電力を低減させることができる。

なお、上述したように、絶縁膜２９は必ずしも設ける必要はないが、窒化物絶縁膜２８よりも比誘電率の低い絶縁物を用いた絶縁膜２９を窒化物絶縁膜２８と共に誘電体膜として用いることで、容量素子５７の誘電体膜の誘電率を、窒化物絶縁膜２８の膜厚を大きくすることなく所望の値に調整することができる。

導電膜４５上には、配向膜５２が設けられている。

また、基板３１と対向するように、基板４６が設けられている。基板４６上には、可視光を遮る機能を有する遮蔽膜４７と、特定の波長範囲の可視光を透過する着色層４８とが、設けられている。遮蔽膜４７及び着色層４８上には、樹脂膜５０が設けられており、樹脂膜５０上には共通電極としての機能を有する導電膜５９が設けられている。また、導電膜５９上には配向膜５１が設けられている。

そして、基板３１と基板４６の間には、配向膜５２と配向膜５１に挟まれるように、液晶材料を含む液晶層５３が設けられている。液晶素子６０は、導電膜４５、導電膜５９、及び液晶層５３を有する。

なお、図３２及び図３３では、液晶の駆動方法としてＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを適用することも可能である。

また、本発明の一態様に係る液晶表示装置において、液晶層には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。

また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。

また、図３３では、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置を例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。

なお、トランジスタ５６の酸化物半導体膜４１は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図３４（Ａ）では、酸化物半導体膜４１が、３層の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図３４（Ａ）に示すトランジスタ５６では、酸化物半導体膜４１として、酸化物半導体膜４１ａ乃至酸化物半導体膜４１ｃが、絶縁膜２２側から順に積層されている。

そして、酸化物半導体膜４１ａ及び酸化物半導体膜４１ｃは、酸化物半導体膜４１ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜４１ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜４１ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体膜４１ｃは、図３４（Ｂ）に示すように、導電膜４３及び導電膜４４の上層で絶縁膜２２と重畳させて設ける構成としてもよい。

本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。

（実施の形態７）
〈半導体表示装置の上面図と断面図〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観について、図３５を用いて説明する。図３５は、基板４００１と基板４００６とを封止材４００５によって接着させた液晶表示装置の上面図である。また、図３６は、図３５の破線Ｃ１−Ｃ２における断面図に相当する。

基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている。

また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆動回路４００３が実装されている。

また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタを複数有している。図３６では、画素部４００２に含まれるトランジスタ４０１０を例示している。トランジスタ４０１０上には、窒化物絶縁膜を含む各種絶縁膜で構成される絶縁膜４０２０が設けられており、トランジスタ４０１０は、絶縁膜４０２０に設けられた開口部において、絶縁膜４０２０上の画素電極４０２１に接続されている。

また、基板４００６上には樹脂膜４０５９が設けられており、樹脂膜４０５９上には共通電極４０６０が設けられている。そして、基板４００１と基板４００６の間には、画素電極４０２１と共通電極４０６０の間に挟まれるように、液晶層４０２８が設けられている。液晶素子４０２３は、画素電極４０２１、共通電極４０６０、及び液晶層４０２８を有する。

液晶素子４０２３では、画素電極４０２１と共通電極４０６０の間に与えられる電圧の値に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２３は、画素電極４０２１に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。

また、図３６に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部において除去されている。そして、絶縁膜４０２０の除去されている領域において、導電膜４０５０が形成されている。導電膜４０５０と、トランジスタ４０１０のソースまたはドレインとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができる。

そして、基板４００１と基板４００６の間には、導電性を有する導電性粒子４０６１が分散された樹脂膜４０６２が設けられている。導電膜４０５０は、共通電極４０６０と、導電性粒子４０６１を介して電気的に接続されている。すなわち、共通電極４０６０と導電膜４０５０とは、パネルの端部において、導電性粒子４０６１を介して電気的に接続されていることなる。樹脂膜４０６２には、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。また、導電性粒子４０６１には、例えば球状の有機樹脂をＡｕやＮｉ、Ｃｏ等の薄膜状の金属で被覆した粒子を用いることができる。

なお、図３６では配向膜を図示しなかったが、配向膜を画素電極４０２１及び共通電極４０６０上に設ける場合、共通電極４０６０と、導電性粒子４０６１と、導電膜４０５０とを電気的に接続するために、共通電極４０６０と重なる部分において配向膜を一部除去し、導電膜４０５０と重なる部分において配向膜を一部除去すれば良い。

なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。

また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電位は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００２に与えられる。

本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、上記実施の形態で説明したトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせて実施することができる。

（実施の形態９）
〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３７に示す。

図３７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。なお、図３７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図３７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図３７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図３７（Ｄ）は腕時計であり、筐体５２０１、表示部５２０２、操作ボタン５２０３、バンド５２０４等を有する。表示部５２０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図３７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成としても良い。表示部５８０３や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることできる。

図３７（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に形成した場合、図３７（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装置を適用することが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。

２２ 絶縁膜
２６ 絶縁膜
２７ 絶縁膜
２８ 窒化物絶縁膜
２９ 絶縁膜
３１ 基板
４０ 導電膜
４１ 酸化物半導体膜
４１ａ 酸化物半導体膜
４１ｂ 酸化物半導体膜
４１ｃ 酸化物半導体膜
４２ 金属酸化物膜
４３ 導電膜
４４ 導電膜
４５ 導電膜
４６ 基板
４７ 遮蔽膜
４８ 着色層
５０ 樹脂膜
５１ 配向膜
５２ 配向膜
５３ 液晶層
５５ 画素
５６ トランジスタ
５７ 容量素子
５８ 開口部
５９ 導電膜
６０ 液晶素子
６１ 導電膜
６２ 開口部
７０ 半導体表示装置
７１ 画素部
７２ 駆動回路
７３ 駆動回路
７５ シフトレジスタ
７６ シフトレジスタ
７７ スイッチ回路
９５ トランジスタ
９６ トランジスタ
９７ 容量素子
９８ 発光素子
１００ 回路
１０１Ａ スイッチ
１０１Ａｎ トランジスタ
１０１Ａｐ トランジスタ
１０１Ｂ スイッチ
１０１Ｂｎ トランジスタ
１０１Ｂｐ トランジスタ
１０２Ａ スイッチ
１０２Ａｎ トランジスタ
１０２Ａｐ トランジスタ
１０２Ｂ スイッチ
１０２Ｂｎ トランジスタ
１０２Ｂｐ トランジスタ
１０３ インバータ
１０３Ａ ＮＡＮＤ回路
１０４ インバータ
１０４Ａ ＮＡＮＤ回路
１０５ スイッチ
１０５ｎ トランジスタ
１０６ スイッチ
１０６ｐ トランジスタ
１０７ スイッチ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
２００ 回路
２０１ クロックドインバータ
２０２ クロックドインバータ
２０３ インバータ
２０４ インバータ
２０５ ＮＡＮＤ回路
２０６ ＮＡＮＤ回路
２０７ ＮＡＮＤ回路
２０８ ＮＡＮＤ回路
２１１ 配線
２１２ 配線
２２０ 回路
２２１ スイッチ
２２２ スイッチ
３００ 回路
３０１ スイッチ
３０１ｎ トランジスタ
３０１ｐ トランジスタ
３０２ スイッチ
３０２ｎ トランジスタ
３０２ｐ トランジスタ
３０３ インバータ
３０４ スイッチ
３０４ｎ トランジスタ
３０５ スイッチ
３０５ｐ トランジスタ
３１０ 回路
３１１ スイッチ
３１１ｎ トランジスタ
３１１ｐ トランジスタ
３１２ スイッチ
３１２ｎ トランジスタ
３１２ｐ トランジスタ
３１３ インバータ
３１４ スイッチ
３１４ｎ トランジスタ
３１５ スイッチ
３１５ｐ トランジスタ
３２１ 配線
３２２ 配線
３２３ 配線
３２４ 配線
３２５ 配線
３３１ 配線
３３２ 配線
３３３ 配線
３３４ 配線
３６０ シフトレジスタ
３６１ 回路
３７１ 配線
３７２ 配線
３７３ 配線
４００１ 基板
４００２ 画素部
４００３ 駆動回路
４００４ 駆動回路
４００５ 封止材
４００６ 基板
４０１０ トランジスタ
４０１８ ＦＰＣ
４０２０ 絶縁膜
４０２１ 画素電極
４０２３ 液晶素子
４０２８ 液晶層
４０３０ 配線
４０５０ 導電膜
４０５９ 樹脂膜
４０６０ 共通電極
４０６１ 導電性粒子
４０６２ 樹脂膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 操作ボタン
５２０４ バンド
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (5)

1. シフトレジスタを有し、
   前記シフトレジスタは、複数のステージを有し、
   前記複数のステージのいずれか一は、第１乃至第４のスイッチと、順序回路と、を有し、
   前記第１のスイッチ及び前記第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続され、
   前記第３のスイッチ及び前記第４のスイッチは、第３の配線と前記第２の配線との間に直列に電気的に接続され、
   前記第１の配線には、クロック信号が入力され、
   前記第３の配線には、前記クロック信号のハイレベル又はローレベルに対応する電位が入力され、
   前記第１のスイッチ及び前記第３のスイッチのオン又はオフは、第１の信号に応じて制御され、
   前記第２のスイッチ及び前記第４のスイッチのオン又はオフは、第２の信号に応じて制御され、
   前記順序回路は、前記第２の配線の第３の信号に応じて、前記第１の信号又は前記第２の信号を保持する機能を有することを特徴とする半導体装置。
2. シフトレジスタを有し、
   前記シフトレジスタは、複数のステージを有し、
   前記複数のステージのいずれか一は、第１乃至第４のスイッチと、順序回路と、を有し、
   前記第１のスイッチ及び前記第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続され、
   前記第３のスイッチ及び前記第４のスイッチは、第３の配線と前記第２の配線との間に直列に電気的に接続され、
   前記第１の配線には、クロック信号が入力され、
   前記第３の配線には、前記クロック信号のハイレベル又はローレベルに対応する電位が入力され、
   前記第１のスイッチ及び前記第３のスイッチのオン又はオフは、第１の信号に応じて制御され、
   前記第２のスイッチ及び前記第４のスイッチのオン又はオフは、第２の信号に応じて制御され、
   前記順序回路は、前記第１の信号又は前記第２の信号に応じて、前記第２の配線の第３の信号を保持する機能を有することを特徴とする半導体装置。
3. シフトレジスタを有し、
   前記シフトレジスタは、複数のステージを有し、
   前記複数のステージのいずれか一は、第１乃至第４のスイッチと、第１及び第２のトランジスタと、順序回路と、を有し、
   前記第１のスイッチ及び前記第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続され、
   前記第３のスイッチ、前記第４のスイッチ及び前記第１のトランジスタは、第３の配線と前記第２の配線との間に直列に電気的に接続され、
   前記第２のトランジスタは、第４の配線と前記第２の配線との間に接続され、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、互いに電気的に接続され、
   前記第１の配線には、クロック信号が入力され、
   前記第３の配線には、前記クロック信号のハイレベル又はローレベルの一方に対応する電位が入力され、
   前記第４の配線には、前記クロック信号のハイレベル又はローレベルの他方に対応する電位が入力され、
   前記第１のスイッチ及び前記第３のスイッチのオン又はオフは、第１の信号に応じて制御され、
   前記第２のスイッチ及び前記第４のスイッチのオン又はオフは、第２の信号に応じて制御され、
   前記順序回路は、前記第２の配線の第３の信号に応じて、前記第１の信号又は前記第２の信号を保持する機能を有することを特徴とする半導体装置。
4. シフトレジスタを有し、
   前記シフトレジスタは、複数のステージを有し、
   前記複数のステージのいずれか一は、第１乃至第４のスイッチと、第１及び第２のトランジスタと、順序回路と、を有し、
   前記第１のスイッチ及び前記第２のスイッチは、第１の配線と第２の配線との間に並列に電気的に接続され、
   前記第３のスイッチ、前記第４のスイッチ及び前記第１のトランジスタは、第３の配線と前記第２の配線との間に直列に電気的に接続され、
   前記第２のトランジスタは、第４の配線と前記第２の配線との間に接続され、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、互いに電気的に接続され、
   前記第１の配線には、クロック信号が入力され、
   前記第３の配線には、前記クロック信号のハイレベル又はローレベルの一方に対応する電位が入力され、
   前記第４の配線には、前記クロック信号のハイレベル又はローレベルの他方に対応する電位が入力され、
   前記第１のスイッチ及び前記第３のスイッチのオン又はオフは、第１の信号に応じて制御され、
   前記第２のスイッチ及び前記第４のスイッチのオン又はオフは、第２の信号に応じて制御され、
   前記順序回路は、前記第１の信号又は前記第２の信号に応じて、前記第２の配線の第３の信号を保持する機能を有することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１の信号は、前段のステージの出力信号であり、
   前記第２の信号は、後段のステージの出力信号であることを特徴とする半導体装置。

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