JP2022022804A

JP2022022804A - 半導体装置

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Publication number: JP2022022804A
Application number: JP2020117201A
Authority: JP
Inventors: 弘治小原; Hiroharu Obara
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-07-07
Filing date: 2020-07-07
Publication date: 2022-02-07
Also published as: US11533052B2; TW202203584A; CN113972909A; US20220014191A1; TWI773049B

Abstract

【課題】低遅延特性を維持し、かつ、消費電力を低減することができる半導体装置を提供する。【解決手段】実施の形態に係る半導体装置は、回路ブロックおよび回路ブロックに特定のタイミングでクロック信号を供給するクロック回路を含む半導体装置であって、クロック回路が、クロック信号を回路ブロックに出力する出力回路と、出力回路がクロック信号を出力するタイミングを制御する制御回路とを備える。出力回路の少なくともクロック信号を入出力信号とするトランジスタの閾値電圧が第1の閾値電圧であり、制御回路を構成するトランジスタの閾値電圧が、第１の閾値電圧よりも高い第２の閾値電圧である。【選択図】図３Ａ

Description

本発明の実施形態は、半導体装置に関する。

半導体装置の高集積化および高速化に伴い、信号の低遅延化に対応するために、半導体装置に搭載するトランジスタの閾値電圧を低くする傾向にある。また、低消費電力技術として使用していない機能ブロックの回路の動作を停止するクロックゲーティングセルが使用されている。

特開平11-195976号公報

実施の形態が解決しようとする課題は、低遅延特性を維持し、かつ、消費電力を低減することができる半導体装置を提供することにある。

実施の形態に係る半導体装置は、回路ブロックおよび回路ブロックに特定のタイミングでクロック信号を供給するクロック回路を含む半導体装置であって、クロック回路が、クロック信号を回路ブロックに出力する出力回路と、出力回路がクロック信号を出力するタイミングを制御する制御回路とを備える。出力回路の少なくともクロック信号を入出力信号とするトランジスタの閾値電圧が第１の閾値電圧であり、制御回路を構成するトランジスタの閾値電圧が、第１の閾値電圧よりも高い第２の閾値電圧である。

実施の形態に係る半導体装置の模式的全体ブロック構成図。実施の形態に係る半導体装置の模式的全体ブロック概略図。実施の形態に係る半導体装置のクロックゲーティングセルの論理回路図。図３Ａに示すクロックゲーティングセル内のラッチ回路の回路構成図。クロックゲーティングセルの動作波形例。クロックゲーティングセルの立ち上がり/立下り時間のシミュレーション結果を示す表である。実施の形態の変形例に係る半導体装置のクロックゲーティングセルの論理回路図。図６Ａに示すクロックゲーティングセル内のラッチ回路の回路構成図。他の実施の形態に係る半導体装置に適用可能なクロックゲーティングセルの論理回路図。図７Ａに示すクロックゲーティングセル内のＡＮＤ回路の回路構成図。図７Ｂに示すＡＮＤ回路内のトランジスタ構成表である。他の実施の形態に係る半導体装置のクロックゲーティングセルの動作波形例。他の実施の形態に係る半導体装置のクロックゲーティングセルの立ち上がり/立下り時間のシミュレーション結果を示す表である。クロックゲーティングセル内のラッチ回路内に構成するトランジスタが相対的に高い閾値電圧の場合におけるクロック信号のセットアップ時間およびホールド時間の制約を示す動作波形図。クロックゲーティングセル内のラッチ回路内に構成するトランジスタが相対的に低い閾値電圧の場合におけるクロック信号のセットアップ時間およびホールド時間の制約を示す動作波形図。イネーブル信号en１の有効となる時間が長いクロックゲーティングセルおよびイネーブル信号en２の有効となる時間が短いクロックゲーティングセルに対するクロックゲーティングセル内のラッチ回路のトランジスタが相対的に高い場合と低い場合の置き換え可否を示す動作波形図。本技術を適用したいくつかの実施の形態に係る半導体装置に適用可能なクロックゲーティングセル内のデバイス構造の断面図。本技術を適用したいくつかの実施の形態に係る半導体装置に適用可能なクロックゲーティングセル内の別のデバイス構造の断面図。本技術を適用したいくつかの実施の形態に係る半導体装置に適用可能なクロックゲーティングセル内の別のデバイス構造の断面図。本技術を適用したいくつかの実施の形態に係る半導体装置に適用可能なクロックゲーティングセル内の別のデバイス構造の断面図。

次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

以下の説明において、クロックゲーティングセル（Clock Gating Cell）、システムクロック信号ｃｌｋ、閾値電圧を簡単化のため、ＣＧセル、クロック信号ｃｌｋ、Ｖｔｈと表示することもある。

［実施の形態］
図１は、実施の形態に係る半導体装置１の模式的全体ブロック構成図である。図１に示すように、ＣＧセル１１～１４は、ＣＧセル１１～１４に接続するクロック信号ｃｌｋおよびバッファ回路４１１、４１２、４１３を含んでもよい。
ＣＧセル１１は、クロック信号ｃｌｋおよびイネーブル信号ｅｎＡを入力信号とし、ＣＧセル１１が出力するクロック信号ｇｃｌｋに接続する順序回路（例えば、フリップフロップ回路３１１、３１２）を含んでもよい。

ＣＧセル１２は、クロック信号ｃｌｋおよびイネーブル信号ｅｎＢを入力信号とし、ＣＧセル１２が出力するクロック信号ｇｃｌｋに接続する順序回路（例えば、フリップフロップ回路３１３、３１４）を含んでもよい。

ＣＧセル１３は、クロック信号ｃｌｋおよびイネーブル信号ｅｎＣを入力信号とし、ＣＧセル１３が出力するクロック信号ｇｃｌｋに接続する順序回路（例えば、フリップフロップ回路３１５、３１６）を含んでもよい。また、順序回路（例えば、フリップフロップ回路３１５、３１６）は、組み合わせ回路（例えば、組み合わせ回路２１５、２１６）に接続し信号を出力する出力ラインへ接続する。

ＣＧセル１４は、クロック信号ｃｌｋおよびイネーブル信号ｅｎＤを入力信号とし、ＣＧセル１４が出力するクロック信号ｇｃｌｋに接続する順序回路（例えば、フリップフロップ回路３１７、３１８）を含んでもよい。また、順序回路（例えば、フリップフロップ回路３１７、３１８）は、組み合わせ回路（例えば、組み合わせ回路２１７、２１８）に接続し信号を出力する出力ラインへ接続する。

なお、以下の説明において、ＣＧセル１１～１４からの出力されたクロック信号ｇｃｌｋに接続する順序回路（例えば、フリップフロップ回路３１１～３１８）およびＣＧセル１１～１４の出力信号を入力信号とする順序回路に接続する組み合わせ回路（例えば、組み合わせ回路２１１～２１８）とを合わせて回路ブロックとも称する。また、回路ブロックＡ～Ｄの出力は、組み合わせ回路２１５～２１８の出力と同様である。

図２は、実施の形態に係る半導体装置１の模式的全体ブロックの概略図である。ＣＧセル１１～１４は、図２に示すように、クロック信号ｃｌｋおよびイネーブル信号ｅｎＡ～Ｄを入力信号とし、回路ブロックＡ～Ｄへクロック信号ｇｃｌｋの供給を制御するＣＧセル１１～１４を備える。また、ＣＧセル１１～１４は、図２に示すように、回路ブロックＡ～Ｄに接続する。

以下の説明において、ＣＧセル１１～１４の総称をＣＧセル１０またはクロック回路とも称する。また、イネーブル信号ｅｎＡ～Ｄの総称をイネーブル信号ｅｎとも称する。ＣＧセル１０は、イネーブル信号ｅｎの入力に応答してクロック信号ｇｃｌｋを出力する。ＣＧセル１０は、各回路ブロックへのクロック供給の有効または無効についてイネーブル信号ｅｎ（例えば、０または１）を入力することにより、回路ブロックごとに動作または停止を制御するクロックゲーティングセルとして機能する。

また、ラッチ回路１００、ＡＮＤ回路１０１、ＯＲ回路１０２の符号の後に付随する「Ｈ」、「Ｌ」、「Ｐ」、「Ｎ」について説明する。

「Ｈ」は、回路を構成するトランジスタの閾値が相対的に高い回路であることを示し、「Ｌ」は、回路を構成するトランジスタの閾値が相対的に低い回路であることを示す。

また、「Ｐ」は、立ち上がりエッジトリガ型であることを示し、「Ｎ」は、立ち下がりエッジトリガ型であることを示す。

（ＣＧセル１０ａ）
実施の形態に係る半導体装置１に適用可能なＣＧセル１０ａについて説明する。
図３Ａは、実施の形態に係る半導体装置１に適用可能なＣＧセル１０ａの論理回路図である。図３Ａは、ＣＧセル１０ａの一例である。

図３ＡのＣＧセル１０ａは、ＣＧセル１０ａ内の制御回路の一例であるラッチ回路１００ＨＰ（例えば、Ｄ型ラッチ）およびＣＧセル１０ａ内の出力回路の一例であるＡＮＤ回路１０１ＬＰにより構成する。
ラッチ回路１００ＨＰおよびＡＮＤ回路１０１ＬＰからなるＣＧセル１０ａは、立ち上がりエッジトリガ型のポジティブクロック用のクロック回路である。

ＣＧセル１０ａの入力端子は、図３Ａで示すように、外部から入力されるイネーブル信号ｅｎおよびクロック信号ｃｌｋの入力ラインに接続する。ラッチ回路１００ＨＰの入力端子は、イネーブル信号ｅｎおよびクロック信号ｃｌｋの入力ラインに接続する。ＡＮＤ回路１０１ＬＰの入力端子は、ラッチ回路１００ＨＰが出力するイネーブル信号ｅｎｌの出力ラインおよびクロック信号ｃｌｋの入力ラインに接続する。ＣＧセル１０ａの出力端子は、ＡＮＤ回路１０１ＬＰが出力するクロック信号ｇｃｌｋの出力ラインに接続する。

図３Ｂは、図３Ａに示すＣＧセル１０ａ内のラッチ回路１００ＨＰの回路構成図である。図３Ｂは、図３Ａに示すＣＧセル１０ａ内のラッチ回路１００ＨＰの一例である。

具体的には、ラッチ回路１００ＨＰは、図３Ｂで示すように、ＮＯＴ回路４つ（例えば、ＮＯＴ回路１１１～１１４）と、トランスファーゲート２つ（例えば、トランスファーゲート１４１、１４２）により構成する。

トランスファーゲート１４１は、一方でゲート入力にクロック信号ｃｌｋの入力ラインに接続する。また、トランスファーゲート１４１は、他方でゲート入力にＮＯＴ回路１１２を介してクロック信号ｃｌｋの入力ラインに接続する。

さらに、トランスファーゲート１４１は、一方でＮＯＴ回路１１１を介してイネーブル信号ｅｎを入力ラインに接続され、出力は、ＮＯＴ回路１１３およびトランスファーゲート１４２の入力ラインに接続する。

トランスファーゲート１４２は、一方でクロック信号ｃｌｋの入力ラインをゲート入力に接続する。また、トランスファーゲート１４２は、他方でゲート入力にＮＯＴ回路１１２を介してクロック信号ｃｌｋの入力ラインを接続する。
さらに、トランスファーゲート１４２の出力は、ＮＯＴ回路１１４に接続する。

ＮＯＴ回路１１３およびＮＯＴ回路１１４は、ラッチ回路１００ＨＰの出力するイネーブル信号ｅｎｌの出力ラインに接続する。

ラッチ回路１００ＨＰ内に構成するトランジスタ（例えば、電界効果トランジスタ）は、ＡＮＤ回路１０１ＬＰ内に構成するトランジスタ（例えば、電界効果トランジスタ）に比べ、全てのトランジスタの閾値電圧を高く設ける。

すなわち、ＣＧセル１０ａのラッチ回路１００ＨＰ内に構成するトランジスタの閾値電圧は、ＣＧセル１０ａのＡＮＤ回路１０１ＬＰ内に構成するトランジスタの閾値電圧より高くすることで、トランジスタのリーク電流による消費電力の増大を抑制することができる。

ラッチ回路１００ＨＰは、クロック信号ｃｌｋがハイレベルのときは、イネーブル信号ｅｎをイネーブル信号ｅｎｌとして出力する。一方、クロック信号ｃｌｋがローレベルのときは、データの流れが遮断され、ラッチ回路１００ＨＰは、以前のデータ出力を保持する。

つまり、ＣＧセル１０ａでは、ラッチ回路１００ＨＰにおいてクロック信号ｃｌｋの立ち上がり時点でイネーブル信号ｅｎをサンプリングし、その値によってサンプリング直後のクロックパルスをＡＮＤ回路１０１ＬＰにより通過もしくは阻止することでクロック信号ｇｃｌｋの出力を制御する。

すなわち、ＣＧセル１０ａ内のＡＮＤ回路１０１ＬＰは、ラッチ回路１００ＨＰから出力するイネーブル信号ｅｎｌおよびクロック信号ｃｌｋに基づいて、クロック信号ｇｃｌｋを出力する。そのため、クロック信号ｇｃｌｋは、クロック信号の低遅延特性が求められることから、ＡＮＤ回路１０１ＬＰ内に構成するトランジスタ（例えば、電界効果トランジスタ）は、全て低い閾値電圧のトランジスタを用いる。

（ＣＧセル１０ａの第1の比較例）
トランジスタの閾値電圧を高くすることは、トランジスタのリーク電流を抑制するが、トランジスタのスイッチング速度が低下し、クロック信号の伝搬に影響が出ることも考えられる。

そのため、ラッチ回路１００ＨＰ内に構成するトランジスタの閾値電圧が、ＣＧセル１０ａのＡＮＤ回路１０１ＬＰ内に構成するトランジスタの閾値電圧より高くすることでクロック信号の伝搬に影響がないことを全て低い閾値電圧のトランジスタで構成するラッチ回路と比較して説明する。

ＣＧセル１０ａの比較例として、ＣＧセル１０ａの第1の比較例について説明する。以下の説明において、ＣＧセル１０ａの第1の比較例は、第1の比較例とも称する。

ＣＧセル１０ａと第1の比較例との論理回路の構成の違いは、図３Ａで示すＣＧセル１０ａ内のラッチ回路がラッチ回路１００ＬＰである。

ラッチ回路１００ＬＰ内に構成するトランジスタは、ラッチ回路１００ＨＰ内に構成するトランジスタより閾値電圧が低く、ＡＮＤ回路１０１ＬＰ内に構成するトランジスタと同じ閾値電圧である。
すなわち、第1の比較例は、リーク電流は多いが、低遅延特性を考慮したトランジスタ構成である。

次に、実施の形態に係る半導体装置１に適用可能なＣＧセル１０ａと第１の比較例の動作波形の比較について説明する。図４は、ＣＧセル１０ａおよび第1の比較例の動作波形の一例である。

図４は、ＣＧセル１０ａおよび第１の比較例に入力するイネーブル信号ｅｎおよびクロック信号ｃｌｋと、ＣＧセル１０ａおよび第1の比較例が出力するクロック信号ｇｃｌｋを示す。クロック信号ｃｌｋの立ち上がりエッジから各ＣＧセルが出力するクロック信号ｇｃｌｋの立ち上がりエッジまでの時間を遅延時間Ｔｐｄで示す。
ＣＧセル１０ａは、図４に示すように、第１の比較例と遅延時間Ｔｐｄが変わらない。

すなわち、ＣＧセル１０ａは、ラッチ回路１００ＨＰ内に構成するトランジスタをＡＮＤ回路１０１ＬＰ内に構成するトランジスタより、全てのトランジスタの閾値電圧を高く設けても、ＣＧセル１０ａから出力するクロック信号ｇｃｌｋの遅延時間に影響しない。

図５は、ＣＧセル１０ａおよび第1の比較例の立ち上がり/立下り時間のシミュレーション結果を示す表である。
図５に示すように、ＣＧセル１０ａおよび第1の比較例の立ち上がりの遅延時間は、共に、２２．７ｐｓである。

以上説明したように、実施形態に係る半導体装置１によれば、クロックラインのＣＧセル１０に対して、クロック信号の低遅延特性を維持しつつ、消費電力を低減する半導体装置１を提供することができる。

［実施の形態の変形例］
実施の形態の変形例に係る半導体装置１に適用可能なＣＧセル１０ｂについて説明する。
図６Ａは、実施の形態の変形例に係る半導体装置１に適用可能なＣＧセル１０ｂの論理回路図である。図６Ａは、ＣＧセル１０ｂの一例である。

図６ＡのＣＧセル１０ｂは、ＣＧセル１０ｂ内の制御回路の一例であるラッチ回路１００ＨＮ（例えば、Ｄ型ラッチ）およびＣＧセル１０ｂ内の出力回路の一例であるＯＲ回路１０２ＬＮにより構成する。

ＣＧセル１０ｂとＣＧセル１０ａとの論理回路の構成の違いは、図６Ａで示すＣＧセル１０ｂ内のラッチ回路がラッチ回路１００ＨＮである。また、ＣＧセル１０ｂは、ＡＮＤ回路１０１ＬＰではなく、ＯＲ回路１０２ＬＮである。

ラッチ回路１００ＨＮ内に構成するトランジスタ（例えば、電界効果トランジスタ）は、ＯＲ回路１０２ＬＮ内に構成するトランジスタ（例えば、電界効果トランジスタ）に比べ、全てのトランジスタの閾値電圧を高く設ける。

ＯＲ回路１０２ＬＮ内に構成するトランジスタ（例えば、電界効果トランジスタ）は、全て低い閾値電圧のトランジスタを用いる。
ラッチ回路１００ＨＮおよびＯＲ回路１０２ＬＮからなるＣＧセル１０ｂは、立ち下がりエッジトリガ型のネガティブクロック用のクロック回路である。

ＣＧセル１０ｂの入力端子は、図６Ａで示すように、外部から入力されるイネーブル信号ｅｎおよびクロック信号ｃｌｋの入力ラインに接続する。ラッチ回路１００ＨＮの入力端子は、イネーブル信号ｅｎおよびクロック信号ｃｌｋの入力ラインに接続する。ＯＲ回路１０１ＬＮの入力端子は、ラッチ回路１００ＨＮが出力するイネーブル信号ｅｎｌの出力ラインおよびクロック信号ｃｌｋの入力ラインに接続する。ＣＧセル１０ｂの出力端子は、ＯＲ回路１０２ＬＮが出力するクロック信号ｇｃｌｋの出力ラインに接続する。

図６Ｂは、図６Ａに示すＣＧセル１０ｂ内のラッチ回路１００ＨＮの回路構成図である。図６Ｂは、図６Ａに示すＣＧセル１０ｂ内のラッチ回路１００ＨＮの一例である。

具体的には、ラッチ回路１００ＨＮは、図６Ｂで示すように、ＮＯＴ回路５つ（例えば、ＮＯＴ回路１１５～１１９）と、トランスファーゲート２つ（例えば、トランスファーゲート１４３、１４４）により構成する。

トランスファーゲート１４３は、一方でゲート入力にクロック信号ｃｌｋの入力ラインに接続する。また、トランスファーゲート１４３は、他方でゲート入力にＮＯＴ回路１１６を介してクロック信号ｃｌｋの入力ラインに接続する。

さらに、トランスファーゲート１４３は、一方でＮＯＴ回路１１５を介してイネーブル信号ｅｎを入力ラインに接続され、出力は、ＮＯＴ回路１１７およびトランスファーゲート１４４の入力ラインに接続する。

トランスファーゲート１４４は、一方でクロック信号ｃｌｋの入力ラインをゲート入力に接続する。また、トランスファーゲート１４４は、他方でゲート入力にＮＯＴ回路１１６を介してクロック信号ｃｌｋの入力ラインを接続する。
さらに、トランスファーゲート１４４の出力は、ＮＯＴ回路１１８に接続する。

ＮＯＴ回路１１７およびＮＯＴ回路１１８は、ＮＯＴ回路１１９を介してラッチ回路１００ＨＮの出力するイネーブル信号ｅｎｌの出力ラインに接続する。

ＣＧセル１０ｂの動作は、ＣＧセル１０ａのクロック信号ｃｌｋの立ち上がりエッジに対し、クロック信号ｃｌｋの立ち下がりエッジ時点でイネーブル信号ｅｎをサンプリングし、その値によってサンプリング直後のクロックパルスをＯＲ回路１０２ＬＮにより通過もしくは阻止することでクロック信号ｇｃｌｋの出力を制御する。

図６に示すＣＧセル１０ｂの動作波形および効果は、ＣＧセル１０ａのクロック信号ｃｌｋの立ち上がりに対し、クロック信号ｃｌｋの立ち下がりエッジにしたものであり、ＣＧセル１０ａと基本的な動作及び効果は同様であるため、図と説明は省略する。

［別の実施の形態］
別の実施の形態に係る半導体装置１に適用可能なＣＧセル１０ｃについて説明する。
図７Ａは、別の実施の形態に係る半導体装置１に適用可能なＣＧセル１０ｃの論理回路図である。図７Ａは、ＣＧセル１０ｃの一例である。

図７ＡのＣＧセル１０ｃは、ＣＧセル１０ｃ内の制御回路の一例であるラッチ回路１００ＨＰ（例えば、Ｄ型ラッチ）およびＣＧセル１０ｃ内の出力回路の一例であるＡＮＤ回路１０１ＨＰにより構成する。

ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号とするトランジスタ（例えば、ｎ－ｃｈＴｒ．１２１、ｐ－ｃｈＴｒ．１２２）の閾値電圧は、図７Ｂに示すように、イネーブル信号ｅｎを入力信号とするトランジスタ（例えば、ｎ－ｃｈＴｒ．１２３、ｐ－ｃｈＴｒ．１２４）より低く設ける。

すなわち、ＣＧセル１０ｃは、ラッチ回路１００ＨＰの全てのトランジスタおよびＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号としないトランジスタが、ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号とするトランジスタより閾値電圧が高い。

ラッチ回路１００ＨＮおよびＡＮＤ回路１０１ＨＰからなるＣＧセル１０ｃは、立ち上がりエッジトリガ型のポジティブクロック用のクロック回路である。

ＣＧセル１０ｃとＣＧセル１０ａとの論理回路の構成の違いは、図６Ａで示すＣＧセル１０ｃ内のＡＮＤ回路がＡＮＤ回路１０１ＨＰである。ＣＧセル１０ｃ内の他の構成は、実施の形態と同様である。

図７Ｂは、図７Ａに示すＣＧセル１０ｃ内のＡＮＤ回路１０１ＨＰの回路構成図である。図７Ｂは、図７Ａに示すＣＧセル１０ｃ内のＡＮＤ回路１０１ＨＰの一例である。

具体的には、ＡＮＤ回路１０１ＨＰは、図７Ｂで示すように、ｎチャネルのトランジスタ２つ（例えば、ｎチャネル電界効果トランジスタn-ＦＥＴ１２１、１２３）と、ｐチャネルトランジスタ２つ（例えば、ｐチャネル電界効果トランジスタｐ-ＦＥＴ１２２、１２４）と、ＮＯＴ回路１２０により構成する。

以下の説明において、ｎチャネル電界効果トランジスタn-ＦＥＴ、ｐチャネル電界効果トランジスタｐ-ＦＥＴを、ｎ－ｃｈＴｒ．、ｐ－ｃｈＴｒ．とも称する。

ｎ－ｃｈＴｒ．１２１およびｐ－ｃｈＴｒ．１２２は、ゲート入力にクロック信号ｃｌｋの入力ラインに接続する。また、ｐ－ｃｈＴｒ．１２２およびｎ－ｃｈＴｒ．１２１のドレインは、ｐ－ｃｈＴｒ．１２４のドレインおよびＮＯＴ回路１２０に接続する。

ｎ－ｃｈＴｒ．１２３およびｐ－ｃｈＴｒ．１２４は、ゲート入力にイネーブル信号ｅｎの入力ラインに接続する。ｐ－ｃｈＴｒ．１２２およびｐ－ｃｈＴｒ．１２４のソースは、電源に接続する。ｎ－ｃｈＴｒ．１２１のソースは、ｎ－ｃｈＴｒ．１２３のドレインに接続する。ｎ－ｃｈＴｒ．１２３のソースは、グランドＧＮＤに接続する。

ＮＯＴ回路１２０は、ＡＮＤ回路１０１ＨＰが出力するクロック信号ｇｃｌｋの出力ラインに接続する。

（ＣＧセル１０ｃの第２の比較例）
ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号としないトランジスタのみを高い閾値電圧にした場合と、ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号とするトランジスタを含む全てのトランジスタを高い閾値電圧にした場合のクロック信号ｃｌｋの伝搬に影響に差が出ることが考えられる。

そのため、ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号としないトランジスタのみを高い閾値電圧にした場合は、ＡＮＤ回路１０１ＨＰ内に構成するクロック信号ｃｌｋを入力信号とするトランジスタを含む全てのトランジスタを高い閾値電圧にした場合に比べ、クロック信号ｃｌｋの伝搬に影響がないことを以下に説明する。

ＣＧセル１０ｃの比較例として、ＣＧセル１０ｃの第２の比較例について説明する。以下の説明において、ＣＧセル１０ｃの第２の比較例は、第２の比較例とも称する。

ＣＧセル１０ｃと第２の比較例との論理回路の構成の違いは、ＡＮＤ回路１０１ＨＰ内に構成するトランジスタの閾値電圧の違いである。
第２の比較例は、ＡＮＤ回路１０１ＨＰ内に構成するトランジスタがＣＧセル１０ｃのＡＮＤ回路１０１ＨＰ内に構成するクロック信号を入力信号とするトランジスタに比べ、全て高く設ける。

ＣＧセル１０ｃ内のＡＮＤ回路１０１ＨＰに構成するトランジスタは、図８に示すＡＮＤ回路１０１ＨＰＡのトランジスタの閾値電圧構成である。

第２の比較例内のＡＮＤ回路１０１ＨＰに構成するトランジスタは、図８に示すＡＮＤ回路１０１ＨＰＢのトランジスタの閾値電圧構成である。図８は、ＣＧセル１０ｃおよび第２の比較例の図７Ｂに示すＡＮＤ回路１０１ＨＰ内のトランジスタの閾値電圧の構成表である。

次に、実施の形態に係る半導体装置１に適用可能なＣＧセル１０ｃと第２の比較例の動作波形の比較について説明する。図９は、ＣＧセル１０ｃおよび第２の比較例の動作波形の一例である。

図９は、ＣＧセル１０ａ、第１の比較例、ＣＧセル１０ｃおよび第２の比較例に入力するイネーブル信号ｅｎおよびクロック信号ｃｌｋと、ＣＧセル１０ａ、第１の比較例、ＣＧセル１０ｃおよび第２の比較例が出力するクロック信号ｇｃｌｋを示す。

また、クロック信号ｃｌｋの立ち上がりエッジから各ＣＧセルが出力するクロック信号ｇｃｌｋの立ち上がりエッジまでの時間を遅延時間Ｔｐｄで示す。

ＣＧセル１０ｃは、図９に示すように、ＣＧセル１０ａおよび第1の比較例に比べ、遅延時間Ｔｐｄが少し大きくなるが、遅延時間Ｔｐｄの影響は小さい。
第２の比較例は、図９に示すように、ＣＧセル１０ａ、第１の比較例およびにＣＧセル１０ｃ比べ、遅延時間Ｔｐｄが大きくなり、遅延時間Ｔｐｄの影響は大きい。

図１０は、ＣＧセル１０ｃおよびのＣＧセル１０ａの立ち上がり/立下り時間のシミュレーション結果を示す表である。
ＣＧセル１０ｃおよびのＣＧセル１０ａの立ち上がりの遅延時間は、図１０に示すように、ＣＧセル１０ｃが２４．７ｐｓであり、ＣＧセル１０ａが２２．７ｐｓである。

すなわち、ＣＧセル１０ｃは、ＡＮＤ回路１０１ＨＰ内に構成するトランジスタをＡＮＤ回路１０１ＨＰ内に構成するクロック信号を入力信号とするトランジスタ以外をＡＮＤ回路１０１ＨＰ内に構成するクロック信号を入力信号とするトランジスタに比べ、全てのトランジスタの閾値電圧を高く設けても、ＣＧセル１０ｃから出力するクロック信号ｇｃｌｋの遅延時間に影響は小さい。

（タイミング制約）
次に、ＣＧセル１０のタイミング制約およびＣＧセル１０の置き換えについて説明する。
これまで、ＣＧセル１０が出力するクロック信号ｇｃｌｋの遅延時間について説明してきたが、ＣＧセル１０内のラッチ回路には、ラッチ回路が動作するための必要なセットアップ時間およびホールド時間が規定されている。そのため、ＣＧセル１０内のラッチ回路は、ラッチ回路の動作するための必要なセットアップ時間およびホールド時間の動作範囲を満たす必要がある。

すなわち、ＣＧセル１０内のラッチ回路には、ラッチ回路が動作するための必要なセットアップ時間およびホールド時間のタイミング制約がある。

以下の説明において、ＣＧセル１０内のラッチ回路内に構成するトランジスタが相対的に高い閾値電圧の場合、ＣＧセル１０内のラッチ回路のクロック信号ｃｌｋのクロックエッヂに対するイネーブル信号ｅｎを用意する時間をセットアップ時間１３０ＨＰとも称する。また、ＣＧセル１０内のラッチ回路のクロック信号ｃｌｋのクロックエッヂに対するイネーブル信号ｅｎを保持する時間をホールド時間１３１ＨＰとも称する。

ＣＧセル１０内のラッチ回路内に構成するトランジスタが相対的に低い閾値電圧の場合、ＣＧセル１０内のラッチ回路のクロック信号ｃｌｋのクロックエッヂに対するイネーブル信号ｅｎを用意する時間をセットアップ時間１３０ＬＰとも称する。また、ＣＧセル１０内のラッチ回路のクロック信号ｃｌｋのクロックエッヂに対するイネーブル信号ｅｎを保持する時間をホールド時間１３１ＬＰとも称する。

図１１Ａは、ＣＧセル１０内のラッチ回路内に構成するトランジスタが相対的に高い閾値電圧の場合におけるクロック信号ｃｌｋのセットアップ時間１３０ＨＰおよびホールド時間１３１ＨＰの制約を示す動作波形図である。

図１１Ｂは、ＣＧセル１０内のラッチ回路内に構成するトランジスタが相対的に低い閾値電圧の場合におけるクロック信号のセットアップ時間１３０ＬＰおよびホールド時間１３１ＬＰの制約を示す動作波形図である。

図１１Ａに示すセットアップ時間１３０ＨＰおよびホールド時間１３１ＨＰは、ＣＧセル１０内のラッチ回路内に構成するトランジスタが相対的に高い閾値電圧のため、図１１Ｂに示すセットアップ時間１３０ＬＰおよびホールド時間１３１ＬＰに比べ長くなる。

図１１Ｃは、イネーブル信号en１の有効となる時間が長いＣＧセルＡおよびイネーブル信号en２の有効となる時間が短いＣＧセルＢに対するＣＧセル１０内のラッチ回路のトランジスタが相対的に高い場合と低い場合の置き換え可否を示す動作波形図である。

具体的には、イネーブル信号en１の有効となる時間が長いＣＧセルＡは、図１１Ｃに示すように、セットアップ時間１３０ＨＰおよびホールド時間１３１ＨＰの制約を満たすため、ラッチ回路内に構成するトランジスタが相対的に高い閾値電圧のＣＧセル１０に置き換えするができる。しかし、イネーブル信号en２の有効となる時間が短いＣＧセルＢは、図１１Ｃに示すように、セットアップ時間１３０ＨＰおよびホールド時間１３１ＨＰの制約を満たさないため、ラッチ回路内に構成するトランジスタが相対的に高い閾値電圧のＣＧセル１０に置き換えができない。

（デバイス構造）
次に、本発明のいくつかの実施形態に係る半導体装置１に適用可能なＣＧセル１０に構成するトランジスタは、トランジスタのデバイス構造を変更することにより異なる閾値電圧を実現することができる。

以下に、図１２～図１５に示すｎチャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の内部構成を参照して、異なる閾値電圧を実現するトランジスタのデバイス構成の違いについて説明する。

図１２は、本技術を適用したいくつかの実施の形態に係る半導体装置に適用可能なＣＧセル１０内のデバイス構造の断面図である。また、図１２は、ＣＧセル１０内のデバイス構造の一例である。

ゲート長Ｌｇ２を有する閾値電圧が高いトランジスタは、ゲート長Ｌｇ１を有する閾値電圧が低いトランジスタよりゲート長を長くすることで、ｎチャネルＭＯＳＦＥＴの閾値電圧を高くすることができる。

図１３は、実施の形態に係る半導体装置に適用可能なＣＧセル１０内の別のデバイス構造の断面図である。また、図１３は、ＣＧセル１０内のデバイス構造の一例である。

ゲート酸化膜の膜厚Ｔｏｘ２を有する閾値電圧が高いトランジスタは、ゲート酸化膜の膜厚Ｔｏｘ１を有する閾値電圧が低いトランジスタよりゲート酸化膜の膜厚を厚くすることで、ｎチャネルＭＯＳＦＥＴの閾値電圧を高くすることができる。

図１４は、実施の形態に係る半導体装置に適用可能なＣＧセル１０内の別のデバイス構造の断面図である。また、図１４は、ＣＧセル１０内のデバイス構造の一例である。

ゲート酸化膜直下の半導体領域の不純物濃度ＮＡ２を有する閾値電圧が高いトランジスタは、ゲート酸化膜直下の半導体領域の不純物濃度ＮＡ１を有する閾値電圧が低いトランジスタより不純物濃度を濃くすることで、ｎチャネルＭＯＳＦＥＴの閾値電圧を高くすることができる。

図１５は、実施の形態に係る半導体装置に適用可能なＣＧセル１０内の別のデバイス構造の断面図である。また、図１５は、ＣＧセル１０内のデバイス構造の一例である。

基板電圧Ｖｓｕｂ２を有する閾値電圧が高いトランジスタは、基板電圧Ｖｓｕｂ１を有する閾値電圧が低いトランジスタよりソース電圧を基準として負の電圧の基板バイアス電圧値をかけることでｎチャネルＭＯＳＦＥＴの閾値電圧を高くすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で嫉視されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記の本発明のいくつかの実施形態に係る半導体装置１に適用可能なＣＧセル１０に構成するトランジスタでは、代表例としてｎチャネルのＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）である場合を説明したが、ｐチャネルのＭＯＳＦＥＴであってもよい。

１・・・半導体装置、１０、１０ａ～１０ｃ・・・ＣＧセル、１００ＨＰ、１００ＨＮ・・・ラッチ回路、1０１ＬＰ、１０１ＨＰ・・・ＡＮＤ回路、１０２ＬＮ・・・ＯＲ回路、１１１～１１９・・・ＮＯＴ回路、１４１～１４４・・・トランスファーゲート、ｅｎ、ｅｎｌ・・・イネーブル信号、ｃｌｋ、ｇｃｌｋ・・・クロック信号

Claims

回路ブロックおよび前記回路ブロックに特定のタイミングでクロック信号を供給するクロック回路を含む半導体装置であって、
前記クロック回路が、
前記クロック信号を前記回路ブロックに出力する出力回路と、
前記出力回路が前記クロック信号を出力するタイミングを制御する制御回路と
を備え、
前記出力回路の少なくとも前記クロック信号を入出力信号とするトランジスタの閾値電圧が第1の閾値電圧であり、
前記制御回路を構成するトランジスタの閾値電圧が、前記第１の閾値電圧よりも高い第２の閾値電圧である、半導体装置。
前記制御回路は、
前記クロック信号およびイネーブル信号を入力信号として、前記クロック信号の立ち上がりまたは立ち下がり時点で前記イネーブル信号をサンプリングし、サンプリングした前記イネーブル信号を前記出力回路に出力するラッチ回路である、
請求項１に記載の半導体装置。
前記出力回路は、
前記制御回路が出力した前記イネーブル信号および前記クロック信号を入力信号とするＡＮＤ回路である、
請求項２に記載の半導体装置。
前記出力回路は、
前記制御回路が出力した前記イネーブル信号および前記クロック信号を入力信号とするＯＲ回路である、
請求項２に記載の半導体装置。
前記第１の閾値電圧のトランジスタと前記第２の閾値電圧のトランジスタとがゲート長の長さが異なる、
請求項１乃至４のいずれか１項に記載の半導体装置。
前記第１の閾値電圧のトランジスタと前記第２の閾値電圧のトランジスタとがゲート酸化膜の膜厚が異なる、
請求項１乃至５のいずれか１項に記載の半導体装置。
前記第１の閾値電圧のトランジスタと前記第２の閾値電圧のトランジスタとがゲート酸化膜下の半導体領域の不純物濃度が異なる、
請求項１乃至６のいずれか１項に記載の半導体装置。
前記第１の閾値電圧のトランジスタと前記第２の閾値電圧のトランジスタとが基板バイアス電圧値が異なる、
請求項１乃至７のいずれか１項に記載の半導体装置。