JP2004077474A - Mtcmos用クロックド・スキャン・フリップフロップ - Google Patents
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Abstract
【解決手段】外部から入力される正規データをスイッチングして出力する第1スイッチング部、外部から入力されるスキャンデータをスイッチングして出力する第2スイッチング部、前記第1または第2スイッチング部から入力される前記データをラッチするラッチ部、及び外部から入力されるクロック信号及びスキャンクロック信号についての所定の演算結果により前記第1及び第2スイッチング部の前記スイッチング動作を制御するクロック入力部より構成され、CPフリップフロップの特徴である低電力、高性能の特性を満足させるだけではなく、テストのためのスキャン機能を全て充足させる長所を有する。
【選択図】図4
Description
120,220,320 スイッチング部
130,230,330 ラッチ部
140,240,340 データ出力部
150,250,350 スキャンデータ入力部
160,260,360 クロック入力部
267,367 ショート防止部
Claims (16)
- 外部から入力される正規データをスイッチングして出力する第1スイッチング部と、
外部から入力されるスキャンデータをスイッチングして出力する第2スイッチング部と、
前記第1または第2スイッチング部から入力される前記データをラッチするラッチ部と、
外部から入力されるクロック信号及びスキャンクロック信号についての所定の演算結果により前記第1及び第2スイッチング部の前記スイッチング動作を制御するクロック入力部と、
を含むことを特徴とするクロックド・スキャン・フリップフロップ。 - 前記第1スイッチング部は、
前記クロック信号に応じて前記正規データをスイッチングする第1スイッチと、
前記クロック信号に応じて反転された正規データをスイッチングする第2スイッチと、
前記クロック入力部の所定動作に応じて前記第1スイッチの出力を前記ラッチ部に選択的に出力する第3スイッチと、
前記クロック入力部の所定動作に応じて前記第2スイッチの出力を前記ラッチ部に選択的に出力する第4スイッチと、
を含むことを特徴とする請求項1に記載のクロックド・スキャン・フリップフロップ。 - 前記第2スイッチング部は、
前記スキャンクロック信号に応じて前記スキャンデータを前記第3スイッチに出力する第5スイッチと、
前記スキャンクロック信号に応じて反転されたスキャンデータを前記第4スイッチに出力する第6スイッチと、
を含むことを特徴とする請求項2に記載のクロックド・スキャン・フリップフロップ。 - 前記第1ないし第6スイッチは低いスレショルド値を有する素子であることを特徴とする請求項3に記載のクロックド・スキャン・フリップフロップ。
- 前記ラッチ部は高いスレショルド電圧を有する素子より構成されることを特徴とする請求項1に記載のクロックド・スキャン・フリップフロップ。
- 前記ラッチ部には電源電圧及び接地電圧が直接連結されることを特徴とする請求項1に記載のクロックド・スキャン・フリップフロップ。
- 前記クロック入力部は、
前記スキャンクロック信号を反転する第1インバータと、
前記第1インバータの出力を入力として受け入れ、前記クロック信号及び反転された前記クロック信号を制御信号として受け入れる第1制御インバータと、
前記クロック信号を反転する第2インバータと、
前記第2インバータの出力を入力として受け入れ、前記スキャンクロック信号及び反転された前記スキャンクロック信号を制御信号として受け入れる第2制御インバータと、
前記第1及び第2制御インバータの出力と、前記クロック信号と反対の位相を有するデータ入力遮断信号とについてのNOR演算を行うNORゲートと、
を含むことを特徴とする請求項1に記載のクロックド・スキャン・フリップフロップ。 - 前記クロック入力部は、
前記スキャンクロック信号及び前記クロック信号についての所定の論理演算結果に応じて前記第5及び第6スイッチのスイッチング動作を制御することにより、前記クロック信号が全て1の値を有する時に発生するショート現象を防止するショート防止部をさらに含むことを特徴とする請求項3に記載のクロックド・スキャン・フリップフロップ。 - 前記ショート防止部は、
前記スキャンクロック信号を反転させる第3インバータと、
前記第3インバータの出力と前記クロック信号とのNOR演算を行い、前記演算結果を前記第5スイッチ、前記第6スイッチ及び前記第1インバータに出力するNORゲートと、
を含むことを特徴とする請求項8に記載のクロックド・スキャン・フリップフロップ。 - 前記第1及び第2インバータ及び前記第1及び第2制御インバータは低いスレショルド電圧を有する素子であり、前記NORゲートは高いスレショルドを有する素子であることを特徴とする請求項7に記載のクロックド・スキャン・フリップフロップ。
- 前記ショート防止部は低いスレショルド電圧を有する素子であり、前記NORゲートは高いスレショルドを有する素子であることを特徴とする請求項8に記載のクロックド・スキャン・フリップフロップ。
- 低スレショルド装置を備え、外部から入力されるデータを反転させるためのデータ入力部と、
高スレショルド装置を備え、前記データ入力部から印加されるデータをラッチするためのラッチ部と、
低スレショルド装置を備え、前記ラッチ部によりラッチされた前記データを出力するためのデータ出力部と、
を含むことを特徴とするマルチスレショルド・フリップフロップ回路。 - 前記データ入力部は、
前記外部から入力されるデータを反転させるための第1低スレショルドインバータと、
前記1回反転されて外部から入力されるデータを再反転させるための第2低スレショルドインバータと、を含み、
前記ラッチ部は、
前記1回反転されて外部から入力されるデータに影響を与えるための第1高スレショルド論理装置と、
前記2回反転されて外部から入力されるデータに影響を与えるために第2高スレショルド論理装置の出力端子が第1ノードにある前記第1高スレショルドロジック装置の入力端子に連結される第2高スレショルド論理装置と、を含み、
前記第1高スレショルド論理装置の前記出力端子は第2ノードにある前記第2高スレショルド論理装置の入力端子に連結され、
前記データ出力部は、
前記第1ノード上にデータを反転及び出力するための第3低スレショルドインバータと、
前記第2ノード上にデータを再反転及び出力するための第2低スレショルドインバータと、を含む
ことを特徴とする請求項12に記載のマルチスレショルド・フリップフロップ回路。 - 前記第1及び第2高スレショルド論理装置はインバータであることを特徴とする請求項13に記載のマルチスレショルド・フリップフロップ回路。
- 前記第1及び第2高スレショルド論理装置はNANDゲートであり、
前記第1NANDゲートは前記第1NANDゲートの1入力端子からセット信号を受け入れ、前記第1NANDゲートの第2入力端子で1回反転されて外部から入力されるデータを受け入れ、
前記第2NANDゲートは前記第2NANDゲートの1入力端子からリセット信号を受け入れ、前記第1NANDゲートの第2入力端子で2回反転されて外部から入力されるデータを受け入れる
ことを特徴とする請求項13に記載のマルチスレショルド・フリップフロップ回路。 - 前記マルチスレショルド・フリップフロップ回路は、前記データ入力部から伝送されるデータまたは前記ラッチ部から伝送されるデータを選択的に連結するために、前記データ入力部と前記ラッチ部との間に連結されたスイッチ部をさらに含むことを特徴とする請求項12に記載のマルチスレショルド・フリップフロップ回路。
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