JP2006109475A - スキャン機能を有するフリップフロップ回路 - Google Patents
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Abstract
【課題】半導体装置にスキャン入力及びデータを出力するパルス基盤のフリップフロップを提供する。
【解決手段】フリップフロップの動作を同期させるためのパルスを生成するためのパルス生成部、データ、スキャン入力及びスキャンイネーブル信号を入力され、スキャンイネーブル信号に応答して、データ及びスキャン入力のうち、何れか一つを選択して出力するマルチプレクサと、マルチプレクサ部から出力されるデータまたはスキャン入力をパルス信号に同期して、外部に伝達するラッチ部とを備えるフリップフロップである。
【選択図】 図４
【解決手段】フリップフロップの動作を同期させるためのパルスを生成するためのパルス生成部、データ、スキャン入力及びスキャンイネーブル信号を入力され、スキャンイネーブル信号に応答して、データ及びスキャン入力のうち、何れか一つを選択して出力するマルチプレクサと、マルチプレクサ部から出力されるデータまたはスキャン入力をパルス信号に同期して、外部に伝達するラッチ部とを備えるフリップフロップである。
【選択図】 図４
Description
本発明は、半導体回路に係り、具体的には、半導体回路のスキャンテストのためのスキャン入力及びデータを伝達するフリップフロップ回路に関する。
半導体チップをテストするために使用されるＤＦＴ（Ｄｅｖｉｃｅ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）技術は、チップの品質を維持するために広く使用されている。その中でも、スキャンテストは、従来の技術でありながらも、依然としてチップのテスト技術において重要な比重を占めている。また、韓国でもその使用頻度が高まっている。
本発明は、スキャンテストのための高速フリップフロップのためのものである。
フリップフロップは、クロック信号またはパルス信号に応答して、入力された信号を保存して順次に伝達する機能を行う。スキャン入力を有するフリップフロップは、半導体装置のＤＦＴのためにテストスキャン信号を入力し、半導体回路内の論理回路部をテストするためのものであって、論理回路のテストを容易に行うために、設計初期からテストを考慮して設計されたものである。
フリップフロップは、クロック信号またはパルス信号に応答して、入力された信号を保存して順次に伝達する機能を行う。スキャン入力を有するフリップフロップは、半導体装置のＤＦＴのためにテストスキャン信号を入力し、半導体回路内の論理回路部をテストするためのものであって、論理回路のテストを容易に行うために、設計初期からテストを考慮して設計されたものである。
一方、ＤＦＴは、スキャンセルを用いるチップテスト装置であり、半導体チップのテスト時間を最短にするために、内部スキャンチェーン生成時に使用される。一般的に、このようなＤＦＴのために、スキャンセル方法及びＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ−Ｔｅｓｔ）方法などが多く利用される。ここで、スキャンセル方法とは、チップのテスト可能性を向上させるために、回路内のフリップフロップを、テスト目的のために一連のシフトレジスタから構成し、テスト時には、シフト経路（すなわち、スキャン経路）を経て、フリップフロップへのテストデータ印加や、フリップフロップの値を観測する方式をいう。
図１は、従来のマスタスレーブフリップフロップを示す回路図である。
図１に示すように、スキャンを含む従来のマスタスレーブフリップフロップ１００は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥを入力し、ＡＮＤ演算する第１ ＡＮＤゲート１０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力して、ＡＮＤ演算する第２ ＡＮＤゲート１０４と、第１ ＡＮＤゲート１０２及び第２ ＡＮＤゲート１０４の出力をＮＯＲ演算する第１ＮＯＲゲート１０６と、反転されたクロック信号ＣＫＢがロジックハイである時、第１ＮＯＲゲート１０６の出力を反転させて出力する第１三状態インバータ１０８と、第１三状態インバータ１０８の出力を反転させる第１インバータ１１０と、クロック信号ＣＫがロジックハイである時、第１インバータ１１０の出力を反転させて、第１インバータ１１０の入力部に伝達する第２三状態インバータ１１２と、反転されたクロック信号ＣＫＢがロジックハイである時、第１インバータ１１０の出力を反転させて出力する第３三状態インバータ１１４と、第３三状態インバータ１１４の出力を反転させる第２インバータ１１６と、クロック信号ＣＫがロジックハイである時、第２インバータ１１４の出力を反転させて、第２インバータ１１４の入力部に伝達する第４三状態インバータ１１８と、インバータ１１６の出力を反転させて増幅する第３インバータ１２０とから構成される。
図１に示すように、スキャンを含む従来のマスタスレーブフリップフロップ１００は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥを入力し、ＡＮＤ演算する第１ ＡＮＤゲート１０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力して、ＡＮＤ演算する第２ ＡＮＤゲート１０４と、第１ ＡＮＤゲート１０２及び第２ ＡＮＤゲート１０４の出力をＮＯＲ演算する第１ＮＯＲゲート１０６と、反転されたクロック信号ＣＫＢがロジックハイである時、第１ＮＯＲゲート１０６の出力を反転させて出力する第１三状態インバータ１０８と、第１三状態インバータ１０８の出力を反転させる第１インバータ１１０と、クロック信号ＣＫがロジックハイである時、第１インバータ１１０の出力を反転させて、第１インバータ１１０の入力部に伝達する第２三状態インバータ１１２と、反転されたクロック信号ＣＫＢがロジックハイである時、第１インバータ１１０の出力を反転させて出力する第３三状態インバータ１１４と、第３三状態インバータ１１４の出力を反転させる第２インバータ１１６と、クロック信号ＣＫがロジックハイである時、第２インバータ１１４の出力を反転させて、第２インバータ１１４の入力部に伝達する第４三状態インバータ１１８と、インバータ１１６の出力を反転させて増幅する第３インバータ１２０とから構成される。
スキャンイネーブル信号ＳＥがロジックローであれば、データ信号Ｄが第１ ＡＮＤゲート１０２及びＮＯＲゲート１０６を介して出力される。そして、クロック信号ＣＫがロジックローである時、前記データ信号はインバータ１１０、１１２から構成された第１ラッチ部１２２に伝えられる。そして、クロック信号ＣＫがロジックハイであれば、第１三状態インバータ１０８はターンオフされ、データ信号Ｄは、第１ラッチ部１２２に保存される。そして、次のロジックローのクロック信号ＣＫに同期されて、第３三状態インバータ１１４は、第１ラッチ部１２２に保存されたデータ信号Ｄを反転させて、インバータ１１６、１１８から構成された第２ラッチ部１２４に伝達する。第２ラッチ部１２４に保存されたデータは、第３インバータ１２０を介して半導体チップの論理回路部に伝えられ、第２ラッチ部１２４は、次のクロック信号に同期されるまで、保存されたデータを維持させる機能を行う。
しかし、図１に示すマスタスレーブフリップフロップ１００は、Ｄ ｔｏ Ｑ遅延（入力から出力までの遅延時間）が長いため、ハイスピード用として使用するには適していない。
このようなクロック基盤のマスタスレーブフリップフロップに比べてパルス基盤のフリップフロップは、Ｄ ｔｏ Ｑ遅延が短いという利点がある。パルス基盤のフリップフロップは、Ｄ ｔｏ Ｑ経路が簡単であり、ローディングが減るため、Ｄ ｔｏ Ｑ及びＣ ｔｏ Ｑ遅延が減り、従来のマスタスレーブフリップフロップに比べて技術対比面積も縮小させうる。
このようなクロック基盤のマスタスレーブフリップフロップに比べてパルス基盤のフリップフロップは、Ｄ ｔｏ Ｑ遅延が短いという利点がある。パルス基盤のフリップフロップは、Ｄ ｔｏ Ｑ経路が簡単であり、ローディングが減るため、Ｄ ｔｏ Ｑ及びＣ ｔｏ Ｑ遅延が減り、従来のマスタスレーブフリップフロップに比べて技術対比面積も縮小させうる。
一方、従来に開示されたスキャン入力を備えたパルス基盤のフリップフロップは、回路の構成が複雑であり、これにより回路を構成する面積が大きくなるという問題点があった。
本発明が達成しようとする技術的課題は、信号伝達経路が最短になるスキャン入力を備えたパルス基盤のフリップフロップを提供するところにある。
本発明が達成しようとする他の技術的課題は、面積が最小化されたスキャン入力を備えたパルス基盤のフリップフロップを提供するところにある。
本発明が達成しようとする他の技術的課題は、面積が最小化されたスキャン入力を備えたパルス基盤のフリップフロップを提供するところにある。
前記のような本発明の目的を達成するために、本発明の特徴によれば、半導体装置にてスキャン入力及びデータを出力するパルス基盤のフリップフロップが、フリップフロップの動作を同期させるためのパルスを生成するためのパルス生成部、データ、スキャン入力及びスキャンイネーブル信号を入力し、スキャンイネーブル信号に応答して、データ及びスキャン入力のうち、何れか一つを選択して出力するマルチプレクサ部、及びマルチプレクサ部から出力されるデータまたはスキャン入力をパルス信号に同期して外部に伝達するラッチ部と、を備える。
本発明に係るフリップフロップは、信号伝達経路が最短になって、Ｄ ｔｏ Ｑ遅延時間が短縮し、スキャン入力を有しながらも設計の面積が最小化されうる。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
以下、添付された図面を参照して発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
図２は、本発明の特徴によるスキャン入力を有するパルス基盤のフリップフロップを示す構成図である。
図２に示すように、本発明に係るパルス基盤のフリップフロップ２００は、マルチプレクサ部２０２、ラッチ部２０４及びパルス生成部２０６を備える。マルチプレクサ部２０２は、データ信号Ｄ、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力される。
図２に示すように、本発明に係るパルス基盤のフリップフロップ２００は、マルチプレクサ部２０２、ラッチ部２０４及びパルス生成部２０６を備える。マルチプレクサ部２０２は、データ信号Ｄ、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力される。
データ信号Ｄは、半導体チップの一般動作時に入力される正常なデータ信号であり、スキャン入力信号ＳＩは、半導体チップのテスト動作時にフリップフロップをテストするためのテスト信号である。スキャンイネーブル信号ＳＥは、フリップフロップ２００がスキャン入力信号ＳＩを出力させるように命令する信号である。すなわち、スキャンイネーブル信号ＳＥがロジックローであれば、フリップフロップ２００は、データ信号Ｄを伝達し、スキャンイネーブル信号ＳＥがロジックハイであれば、フリップフロップ２００は、スキャン入力信号ＳＩを伝達する。
マルチプレクサ部２０２は、スキャンイネーブル信号ＳＥに応答して、入力されたスキャン入力信号ＳＩ及びデータ信号Ｄのうち、何れか一つを選択して出力する。ラッチ部２０４は、パルス生成部２０６で生成されたパルス信号に同期して、マルチプレクサ部２０２から出力されたデータ信号Ｄまたはスキャン入力信号ＳＩを維持して外部に伝達する機能を行う。パルス生成部２０６は、フリップフロップ２００の動作を同期させるためのパルスを生成する機能を行う。
図２に示すフリップフロップ２００は、ラッチ部２０４の以前に構成されるマルチプレクサ部２０２を介し、データ信号だけでなくスキャン入力信号を選択的に伝達できるようにしている。また、パルス生成部２０６から生成されたパルスに同期して動作し、マルチプレクサ２０２から入力される信号がラッチ部２０４から出力されるまでの時間経路が短く、これによりＤ ｔｏ Ｑ遅延が減る。
図３は、図２に示すパルス生成部２０６の一例を示す回路図である。
図３に示すパルス生成部２０６は、クロック信号が入力される第１ノードＮ１の電圧に応答して、電源電圧と第２ノードＮ２とを連結する第１ ＰＭＯＳトランジスタ３０１と、第１ノードＮ１の電圧に応答して、第２ノードＮ２と第３ノードＮ３とを連結する第１ ＮＭＯＳトランジスタ３０２と、第１ノードＮ１の電圧に応答して、電源電圧と第４ノードＮ４とを連結する第２ ＰＭＯＳトランジスタ３０３と、第１ノードＮ１の電圧に応答して、第４ノードＮ４と第５ノードＮ５とを連結する第２ ＮＭＯＳトランジスタ３０４と、第４ノードＮ４の電圧に応答して、第３ノードＮ３と接地電圧とを連結する第３ ＮＭＯＳトランジスタ３０５と、第４ノードＮ４の電圧に応答して、電源電圧と第６ノードＮ６とを連結する第３ ＰＭＯＳトランジスタ３０６と、第４ノードＮ４の電圧に応答して、第６ノードＮ６と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ３０７と、第２ノードＮ２の電圧を反転させて、第７ノードＮ７に出力する第１インバータ３０８と、第７ノードＮ７の電圧に応答して、第４ノードＮ４と第８ノードＮ８とを連結する第４ ＮＭＯＳトランジスタ３０９と、第７ノードＮ７の電圧に応答して、第８ノードＮ８と接地電圧とを連結する第５ＮＭＯＳトランジスタ３１０と、第４ノードＮ４の電圧を反転させて、第９ノードＮ９に出力する第２インバータ３１１と、第９ノードＮ９の電圧に応答して、第５ノードＮ５と接地電圧とを連結する第６ＮＭＯＳトランジスタ３１２とから構成される。
図３に示すパルス生成部２０６は、クロック信号が入力される第１ノードＮ１の電圧に応答して、電源電圧と第２ノードＮ２とを連結する第１ ＰＭＯＳトランジスタ３０１と、第１ノードＮ１の電圧に応答して、第２ノードＮ２と第３ノードＮ３とを連結する第１ ＮＭＯＳトランジスタ３０２と、第１ノードＮ１の電圧に応答して、電源電圧と第４ノードＮ４とを連結する第２ ＰＭＯＳトランジスタ３０３と、第１ノードＮ１の電圧に応答して、第４ノードＮ４と第５ノードＮ５とを連結する第２ ＮＭＯＳトランジスタ３０４と、第４ノードＮ４の電圧に応答して、第３ノードＮ３と接地電圧とを連結する第３ ＮＭＯＳトランジスタ３０５と、第４ノードＮ４の電圧に応答して、電源電圧と第６ノードＮ６とを連結する第３ ＰＭＯＳトランジスタ３０６と、第４ノードＮ４の電圧に応答して、第６ノードＮ６と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ３０７と、第２ノードＮ２の電圧を反転させて、第７ノードＮ７に出力する第１インバータ３０８と、第７ノードＮ７の電圧に応答して、第４ノードＮ４と第８ノードＮ８とを連結する第４ ＮＭＯＳトランジスタ３０９と、第７ノードＮ７の電圧に応答して、第８ノードＮ８と接地電圧とを連結する第５ＮＭＯＳトランジスタ３１０と、第４ノードＮ４の電圧を反転させて、第９ノードＮ９に出力する第２インバータ３１１と、第９ノードＮ９の電圧に応答して、第５ノードＮ５と接地電圧とを連結する第６ＮＭＯＳトランジスタ３１２とから構成される。
図３で、第７ノードＮ７の出力は、パルス信号Ｐになり、第２ノードＮ２の出力は、反転されたパルス信号ＰＢになる。
図３のパルス生成部２０６は、クロック信号ＣＫが上昇する時にパルス信号Ｐ及び反転されたパルス信号ＰＢを発生させる。
もちろん、図２のフリップフロップ２００は、図３に示すパルス生成部２０６以外の他の構成を有するパルス生成部を使用することができる。
図３のパルス生成部２０６は、クロック信号ＣＫが上昇する時にパルス信号Ｐ及び反転されたパルス信号ＰＢを発生させる。
もちろん、図２のフリップフロップ２００は、図３に示すパルス生成部２０６以外の他の構成を有するパルス生成部を使用することができる。
図４は、本発明の一実施形態に係るフリップフロップを示す回路図である。
図４に示すフリップフロップ４００は、図２に示すフリップフロップ２００のマルチプレクサ部２０２及びラッチ部２０４のみを示し、パルス生成部２０６は、図３のパルス生成部２０６を使用でき、更に他の形態のパルス生成部も使用できる。
図４に示すフリップフロップ４００は、図２に示すフリップフロップ２００のマルチプレクサ部２０２及びラッチ部２０４のみを示し、パルス生成部２０６は、図３のパルス生成部２０６を使用でき、更に他の形態のパルス生成部も使用できる。
フリップフロップ４００のマルチプレクサ部４１６は、データ信号及び反転されたスキャンイネーブル信号をＡＮＤ演算する第１ ＡＮＤゲート４０２と、スキャン入力信号及びスキャンイネーブル信号をＡＮＤ演算する第２ ＡＮＤゲート４０４と、第１ ＡＮＤゲート４０２の出力信号及び第２ ＡＮＤゲート４０４の出力信号をＮＯＲ演算するＮＯＲゲート４０６とから構成される。
また、フリップフロップ４００のラッチ部４１８は、パルス信号Ｐがロジックハイである時、ＮＯＲゲート４０６の出力信号を反転させて伝達する第１三状態インバータ４０８と、第１三状態インバータ４０８の出力信号を反転させる第１インバータ４１０と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ４１０の出力信号を反転させて、第１インバータ４１０の入力部に伝達する第２三状態インバータ４１２と、第１三状態インバータ４０８の出力信号を反転させて、外部に出力する第２インバータ４１４とから構成される。この時、第２インバータ４１４の出力は、入力されたデータ信号Ｄまたはスキャン入力信号ＳＩの反転された出力信号ＱＢになる。
マルチプレクサ部４１６は、スキャンイネーブル信号ＳＥがロジックローである時、データ信号Ｄを第１三状態インバータ４０８に出力し、スキャンイネーブル信号ＳＥがロジックハイである時、スキャン入力信号ＳＩを第１三状態インバータ４０８に出力する。すなわち、マルチプレクサ部４１６は、スキャンイネーブル信号ＳＥが「０」であれば、データ信号Ｄを入力とするインバータとして動作し、スキャンイネーブル信号ＳＥが「１」であれば、スキャン入力信号ＳＩを入力とするインバータとして動作し、データ経路とスキャン経路とがそれぞれ分離される。データ経路は、速く動作しなければならないため、速度を目標として最適化し、スキャン経路は、遅く動作するため、ホールドバイオレーション、電力、エリアを目標として最適化しなければならない。
ラッチ部４１８は、パルス信号に同期して動作するパルス基盤のラッチから構成される。パルス生成部から生成されたパルスが、ラッチ部４１８の第１三状態インバータ４０８及び第２三状態インバータ４１２を動作させて、排他的にそれぞれデータまたはスキャン入力をキャッチしたり、出力を維持する。すなわち、第１三状態インバータ４０８は、パルス生成部（図示せず）から生成されたパルス信号Ｐがロジックローであれば、動作せずに、パルス信号Ｐがロジックハイであれば、入力された信号を反転させて出力する。第１三状態インバータ４０８の出力は、第１インバータ４１０及び第２三状態インバータ４１２により出力信号の電圧レベルを維持し、第２インバータ４１４により反転されて出力される。
パルス信号がロジックローであれば、第１三状態インバータ４０８は閉じられ、第２三状態インバータ４１２は開かれて、ラッチ部４１８にデータが維持される。
図５は、図４のマルチプレクサ部４１６の一例を示す回路図である。
図５の回路４１６は、スキャンイネーブル信号ＳＥを反転させて出力する第３インバータ５０１、スキャン入力信号ＳＩに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第１ ＰＭＯＳトランジスタ５０２、スキャンイネーブル信号ＳＥに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第２ ＰＭＯＳトランジスタ５０３、データ信号Ｄに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第３ ＰＭＯＳトランジスタ５０４、第３インバータ５０１から出力された反転されたスキャンイネーブル信号〜ＳＥに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ５０５、データ信号ＯＤに応答して、第２ノードＮ２と第３ノードＮ３とを連結する第１ ＮＭＯＳトランジスタ５０６、スキャンイネーブル信号ＳＥに応答して、第２ノードＮ２と第４ノードＮ２とを連結する第２ ＮＭＯＳトランジスタ５０７、反転されたスキャンイネーブル信号〜ＳＥに応答して、第３ノードＮ３と接地電圧ＶＳＳとを連結する第３ ＮＭＯＳトランジスタ５０８、及びスキャン入力信号ＳＩに応答して、第４ノードＮ４と接地電圧ＶＳＳとを連結する第４ ＮＭＯＳトランジスタ５０９から構成される。
この時、図５の第２ノードＮ２は、フリップフロップのラッチ部に連結される。
図５の回路４１６は、スキャンイネーブル信号ＳＥを反転させて出力する第３インバータ５０１、スキャン入力信号ＳＩに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第１ ＰＭＯＳトランジスタ５０２、スキャンイネーブル信号ＳＥに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第２ ＰＭＯＳトランジスタ５０３、データ信号Ｄに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第３ ＰＭＯＳトランジスタ５０４、第３インバータ５０１から出力された反転されたスキャンイネーブル信号〜ＳＥに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ５０５、データ信号ＯＤに応答して、第２ノードＮ２と第３ノードＮ３とを連結する第１ ＮＭＯＳトランジスタ５０６、スキャンイネーブル信号ＳＥに応答して、第２ノードＮ２と第４ノードＮ２とを連結する第２ ＮＭＯＳトランジスタ５０７、反転されたスキャンイネーブル信号〜ＳＥに応答して、第３ノードＮ３と接地電圧ＶＳＳとを連結する第３ ＮＭＯＳトランジスタ５０８、及びスキャン入力信号ＳＩに応答して、第４ノードＮ４と接地電圧ＶＳＳとを連結する第４ ＮＭＯＳトランジスタ５０９から構成される。
この時、図５の第２ノードＮ２は、フリップフロップのラッチ部に連結される。
図６は、本発明の他の実施形態に係るフリップフロップを示す回路図である。
図６に示すフリップフロップ６００のマルチプレクサ部６１４は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＡＮＤ演算する第１ ＡＮＤゲート６０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＡＮＤ演算する第２ ＡＮＤゲート６０４と、パルス信号Ｐがロジックハイである時、ＡＮＤ第１ゲート６０２の出力信号及び第２ ＡＮＤゲート６０４の出力信号をＮＯＲ演算して出力する三状態ＮＯＲゲート６０６とを備える。
図６に示すフリップフロップ６００のマルチプレクサ部６１４は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＡＮＤ演算する第１ ＡＮＤゲート６０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＡＮＤ演算する第２ ＡＮＤゲート６０４と、パルス信号Ｐがロジックハイである時、ＡＮＤ第１ゲート６０２の出力信号及び第２ ＡＮＤゲート６０４の出力信号をＮＯＲ演算して出力する三状態ＮＯＲゲート６０６とを備える。
また、フリップフロップ６００のラッチ部６１６は、三状態ＮＯＲゲート６０６の出力信号を反転させる第１インバータ６０８と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ６０８の出力信号を反転させて、第１インバータ６０８の入力部に伝達する第１三状態インバータ６１０と、三状態ＮＯＲゲート６０６の出力信号を反転させて、外部に出力する第２インバータ６１２とを備える。
図６に示すフリップフロップ６００は、図４のフリップフロップ４００で第１三状態インバータ４０８を除去し、ラッチ部の入力端をマルチプレクサ部と結合させた構造を有する。その代わりに、図６のフリップフロップ６００は、三状態ＮＯＲゲートを使用してマルチプレクサ部６１４を実現する。
パルス信号Ｐがロジックローであれば、マルチプレクサ部６１４は、信号の出力を遮断し、ラッチ部６１６は、第１インバータ６０８及び第１三状態インバータ６１０により信号レベルをそのまま維持させる。そして、第２インバータ６１２により反転された信号ＱＢは、パルス信号がロジックローである間にそのまま維持される。
パルス信号Ｐがロジックハイであれば、ラッチ部６１６の第１三状態インバータ６１０は遮断されて、信号レベルがそれ以上維持されずに、マルチプレクサ部６１４は、スキャンイネーブル信号ＳＥの状態によってデータ信号Ｄまたはスキャン入力信号ＳＩを選択してラッチ部６１６に伝達する。
フリップフロップ６００は、ラッチ部の三状態インバータを除去させることにより更に短いデータ経路を形成し、速い特性のフリップフロップを形成する。
フリップフロップ６００は、ラッチ部の三状態インバータを除去させることにより更に短いデータ経路を形成し、速い特性のフリップフロップを形成する。
図７は、図６のマルチプレクサ部６１４の一例を示す回路図である。
図７の回路６１４は、スキャンイネーブル信号ＳＥを反転させて出力する第３インバータ７０１と、スキャン入力信号ＳＩに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第１ ＰＭＯＳトランジスタ７０２と、スキャンイネーブル信号ＳＥに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第２ ＰＭＯＳトランジスタ７０３と、データ信号Ｄに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第３ ＰＭＯＳトランジスタ７０４と、第３インバータ７０１の出力である反転されたスキャンイネーブル信号〜ＳＥに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ７０５と、反転されたパルス信号ＰＢに応答して、第２ノードＮ２と第３ノードＮ３とを連結する第５ＰＭＯＳトランジスタ７０６と、パルス信号Ｐに応答して、第３ノードＮ３と第４ノードＮ４とを連結する第１ ＮＭＯＳトランジスタ７０７と、データ信号Ｄに応答して、第４ノードＮ４と第５ノードＮ５とを連結する第２ ＮＭＯＳトランジスタ７０８と、スキャンイネーブル信号ＳＥに応答して、第４ノードＮ４と第６ノードＮ６とを連結する第３ ＮＭＯＳトランジスタ７０９と、第３インバータ７０１の出力信号に応答して、第５ノードＮ５と接地電圧ＶＳＳとを連結する第４ ＮＭＯＳトランジスタ７１０と、スキャン入力信号ＳＩに応答して、第６ノードＮ６と接地電圧ＶＳＳとを連結する第５ＮＭＯＳトランジスタ７１１とから構成される。
この時、第３ノードＮ３は、フリップフロップ６００のラッチ部６１６に連結される。
図７の回路６１４は、スキャンイネーブル信号ＳＥを反転させて出力する第３インバータ７０１と、スキャン入力信号ＳＩに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第１ ＰＭＯＳトランジスタ７０２と、スキャンイネーブル信号ＳＥに応答して、電源電圧ＶＤＤと第１ノードＮ１とを連結する第２ ＰＭＯＳトランジスタ７０３と、データ信号Ｄに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第３ ＰＭＯＳトランジスタ７０４と、第３インバータ７０１の出力である反転されたスキャンイネーブル信号〜ＳＥに応答して、第１ノードＮ１と第２ノードＮ２とを連結する第４ ＰＭＯＳトランジスタ７０５と、反転されたパルス信号ＰＢに応答して、第２ノードＮ２と第３ノードＮ３とを連結する第５ＰＭＯＳトランジスタ７０６と、パルス信号Ｐに応答して、第３ノードＮ３と第４ノードＮ４とを連結する第１ ＮＭＯＳトランジスタ７０７と、データ信号Ｄに応答して、第４ノードＮ４と第５ノードＮ５とを連結する第２ ＮＭＯＳトランジスタ７０８と、スキャンイネーブル信号ＳＥに応答して、第４ノードＮ４と第６ノードＮ６とを連結する第３ ＮＭＯＳトランジスタ７０９と、第３インバータ７０１の出力信号に応答して、第５ノードＮ５と接地電圧ＶＳＳとを連結する第４ ＮＭＯＳトランジスタ７１０と、スキャン入力信号ＳＩに応答して、第６ノードＮ６と接地電圧ＶＳＳとを連結する第５ＮＭＯＳトランジスタ７１１とから構成される。
この時、第３ノードＮ３は、フリップフロップ６００のラッチ部６１６に連結される。
図８は、本発明の更に他の実施形態に係るフリップフロップを示す回路図である。
図８のフリップフロップ８００は、図４のフリップフロップ４００のラッチ部４１８で三状態インバータ４０８を除去し、三状態ＮＡＮＤゲート８０６をマルチプレクサ部８１４に追加した。
図８のフリップフロップ８００は、図４のフリップフロップ４００のラッチ部４１８で三状態インバータ４０８を除去し、三状態ＮＡＮＤゲート８０６をマルチプレクサ部８１４に追加した。
図８に示すフリップフロップ８００のマルチプレクサ部８１４は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＮＡＮＤ演算する第１ＮＡＮＤゲート８０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＮＡＮＤ演算する第２ＮＡＮＤゲート８０４と、パルス信号Ｐがロジックハイである時、第１ＮＡＮＤゲート８０２の出力信号及び第２ＮＡＮＤゲート８０４の出力信号をＮＡＮＤ演算して出力する三状態ＮＡＮＤゲート８０６とを備える。
また、フリップフロップ８００のラッチ部８１６は、三状態ＮＡＮＤゲート８０６の出力信号を反転させる第１インバータ８０８と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ８０８の出力信号を反転させて、第１インバータ８０８の入力部に伝達する第１三状態インバータ８１０と、三状態ＮＡＮＤゲート８０６の出力信号を反転させて、外部に出力する第２インバータ８１２とを備える。
図９は、本発明の更に他の実施形態に係るフリップフロップを示す回路図である。
図９のフリップフロップ９００は、図８のフリップフロップ８００でマルチプレクサ部９１６を、ＮＡＮＤゲートのみで構成し、ラッチ部９１８に三状態インバータ９０８を追加した構成を有する。
フリップフロップ９００のマルチプレクサ部９１６は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥを入力されて、ＮＡＮＤ演算する第１ＮＡＮＤゲート９０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力されて、ＮＡＮＤ演算する第２ＮＡＮＤゲート９０４と、第１ＮＡＮＤゲート９０２の出力信号及び第２ＮＡＮＤゲート９０４の出力信号をＮＡＮＤ演算する第３ＮＡＮＤゲート９０６とを備える。
図９のフリップフロップ９００は、図８のフリップフロップ８００でマルチプレクサ部９１６を、ＮＡＮＤゲートのみで構成し、ラッチ部９１８に三状態インバータ９０８を追加した構成を有する。
フリップフロップ９００のマルチプレクサ部９１６は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥを入力されて、ＮＡＮＤ演算する第１ＮＡＮＤゲート９０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力されて、ＮＡＮＤ演算する第２ＮＡＮＤゲート９０４と、第１ＮＡＮＤゲート９０２の出力信号及び第２ＮＡＮＤゲート９０４の出力信号をＮＡＮＤ演算する第３ＮＡＮＤゲート９０６とを備える。
フリップフロップ９００のラッチ部９１８は、パルス信号Ｐがロジックハイである時、第３ＮＡＮＤゲート９０６の出力信号を反転させて出力する第１三状態インバータ９０８と、第１三状態インバータ９０８の出力信号を反転させる第１インバータ９１０と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ９１０の出力信号を反転させて、第１インバータ９１０の入力部に伝達する第２三状態インバータ９１２と、第１三状態インバータ９０８の出力信号を反転させて、外部に出力する第２インバータ９１４とを備える。
マルチプレクサ部９１６は、スキャンイネーブル信号ＳＥに応答して、スキャンイネーブル信号ＳＥがロジックローであれば、データ信号Ｄを、スキャンイネーブル信号ＳＥがロジックハイであれば、スキャン入力信号ＳＩをラッチ部９１８に伝達する。
ラッチ部９１８は、パルス信号Ｐがロジックハイであれば、マルチプレクサ部９１６から出力された信号をキャッチし、インバータ９１４を介して出力する。そして、パルス信号Ｐがロジックローであれば、キャッチした信号を、インバータ９１０及び三状態インバータ９１２により維持して、ラッチ部９１８の出力レベルを維持させる。
ラッチ部９１８は、パルス信号Ｐがロジックハイであれば、マルチプレクサ部９１６から出力された信号をキャッチし、インバータ９１４を介して出力する。そして、パルス信号Ｐがロジックローであれば、キャッチした信号を、インバータ９１０及び三状態インバータ９１２により維持して、ラッチ部９１８の出力レベルを維持させる。
図１０は、本発明の更に他の実施形態に係るフリップフロップを示す回路図である。
図１０のフリップフロップ１０００は、マルチプレクサ部１０１８に伝送ゲートを使用して構成することを特徴とする。
図１０のフリップフロップ１０００は、マルチプレクサ部１０１８に伝送ゲートを使用して構成することを特徴とする。
フリップフロップ１０００のマルチプレクサ部１０１８は、データ信号Ｄを反転させるための第１インバータ１００２と、スキャン入力信号ＳＩを反転させるための第２インバータ１００４と、反転されたスキャンイネーブル信号〜ＳＥが論理ハイである時、第１インバータ１００２の出力を伝達する第１伝送ゲート１００６と、スキャンイネーブル信号ＳＥが論理ハイである時、第２インバータ１００４の出力を伝達する第２伝送ゲート１００８とを備える。
フリップフロップ１０００のラッチ部１０２０は、パルス信号Ｐがロジックハイである時、第１伝送ゲート１００６または第２伝送ゲート１００８から出力される信号を反転させて出力する第１三状態インバータ１０１０と、第１三状態インバータ１０１０の出力信号を反転させる第３インバータ１０１２と、反転されたパルス信号ＰＢがロジックハイである時、第３インバータ１０１２の出力信号を反転させて、第３インバータ１０１２の入力部に伝達する第２三状態インバータ１０１４と、第１三状態インバータ１０１０の出力信号を反転させて、外部に出力する第４インバータ１０１６とを備える。
図１０のフリップフロップ１０００は、図９のフリップフロップ９００とマルチプレクサ部の構成が異なって構成される。すなわち、マルチプレクサ部１０１８は、ＮＡＮＤゲートの代わりに伝送ゲートを使用して、スキャンイネーブル信号ＳＥがロジックローであれば、データ信号Ｄをラッチ部１０２０に伝達し、スキャンイネーブル信号ＳＥがロジックハイであれば、スキャン入力信号ＳＩをラッチ部１０２０に伝達する。
図１１は、本発明の更に他の実施形態に係るフリップフロップを示す回路図である。
図１１のフリップフロップ１１００は、三状態インバータを利用してマルチプレクサ部１１１４を構成する。
フリップフロップ１１００のマルチプレクサ部１１１４は、反転されたスキャンイネーブル信号〜ＳＥが論理ハイである時、データ信号Ｄを反転させて出力する第１三状態インバータ１１０２と、スキャンイネーブル信号ＳＥが論理ハイである時、スキャン入力信号ＳＩを反転させて出力する第２三状態インバータ１１０４とを備える。
図１１のフリップフロップ１１００は、三状態インバータを利用してマルチプレクサ部１１１４を構成する。
フリップフロップ１１００のマルチプレクサ部１１１４は、反転されたスキャンイネーブル信号〜ＳＥが論理ハイである時、データ信号Ｄを反転させて出力する第１三状態インバータ１１０２と、スキャンイネーブル信号ＳＥが論理ハイである時、スキャン入力信号ＳＩを反転させて出力する第２三状態インバータ１１０４とを備える。
フリップフロップ１１００のラッチ部１１１６は、パルス信号Ｐがロジックハイである時、第１三状態インバータ１１０２または第２三状態インバータ１１０４から出力される信号を反転させて出力する第３三状態インバータ１１０６と、第３三状態インバータ１１０６の出力信号を反転させる第１インバータ１１０８と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ１１０８の出力信号を反転させて、第１インバータ１１０８の入力部に伝達する第４三状態インバータ１１１０と、第３三状態インバータ１１０６の出力信号を反転させて、外部に出力する第２インバータ１１１２とを備える。
スキャンイネーブル信号ＳＥがロジックローであれば、第１三状態インバータ１１０２が活性化されて、データ信号Ｄを反転させてラッチ部１１１６に出力し、スキャンイネーブル信号ＳＥがロジックハイであれば、第２三状態インバータ１１０４が活性化されて、スキャン入力信号ＳＩを反転させてラッチ部１１１６に出力する。
図１２は、本発明の更に他の実施形態に係るフリップフロップを示す回路図である。
図１２のフリップフロップ１２００は、図４のフリップフロップ４００のラッチ部４１８で第１三状態インバータ４０８を除去し、伝送ゲート１２０８を使用して構成される。伝送ゲートは、電源電圧ＶＤＤと接地電圧ＶＳＳとが連結されないように注意する必要があるが、三状態インバータに比べて速い動作を行えるという利点がある。
フリップフロップ１２００のマルチプレクサ部１２１６は、データ信号Ｄ及び反転され
図１２のフリップフロップ１２００は、図４のフリップフロップ４００のラッチ部４１８で第１三状態インバータ４０８を除去し、伝送ゲート１２０８を使用して構成される。伝送ゲートは、電源電圧ＶＤＤと接地電圧ＶＳＳとが連結されないように注意する必要があるが、三状態インバータに比べて速い動作を行えるという利点がある。
フリップフロップ１２００のマルチプレクサ部１２１６は、データ信号Ｄ及び反転され
たスキャンイネーブル信号〜ＳＥをＡＮＤ演算する第１ ＡＮＤゲート１２０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＡＮＤ演算する第２ ＡＮＤゲート１２０４と、第１ ＡＮＤゲート１２０２の出力信号及び第２ ＡＮＤゲート１２０４の出力信号をＮＯＲ演算するＮＯＲゲート１２０６とを備える。
フリップフロップ１２００のラッチ部１２１８は、パルス信号Ｐがロジックハイである時、ＮＯＲゲート１２０６の出力信号を伝達する伝送ゲート１２０８と、伝送ゲート１２０８の出力信号を反転させる第１インバータ１２１０と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ１２１０の出力信号を反転させて、第１インバータ１２１０の入力部に伝達する第１三状態インバータ１２１２と、伝送ゲート１２０８の出力信号を反転させて、外部に出力する第２インバータ１２１４とを備える。
マルチプレクサ１２１６の動作は、図４のマルチプレクサ４１６と同じであり、ラッチ部１２１８で信号をキャプチャする機能は、伝送ゲート１２０８で行われる。
マルチプレクサ１２１６の動作は、図４のマルチプレクサ４１６と同じであり、ラッチ部１２１８で信号をキャプチャする機能は、伝送ゲート１２０８で行われる。
図１３は、本発明の更に他の実施形態に係るフリップフロップの回路図である。
フリップフロップ１３００のマルチプレクサ部１３１８は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＡＮＤ演算する第１ ＡＮＤゲート１３０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＡＮＤ演算する第２ ＡＮＤゲート１３０４と、第１ ＡＮＤゲート１３０２の出力信号及び第２ ＡＮＤゲート１３０４の出力信号をＮＯＲ演算するＮＯＲゲート１３０６とを備える。
フリップフロップ１３００のマルチプレクサ部１３１８は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＡＮＤ演算する第１ ＡＮＤゲート１３０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＡＮＤ演算する第２ ＡＮＤゲート１３０４と、第１ ＡＮＤゲート１３０２の出力信号及び第２ ＡＮＤゲート１３０４の出力信号をＮＯＲ演算するＮＯＲゲート１３０６とを備える。
フリップフロップ１３００のラッチ部１３２０は、ＮＯＲゲート１３０６の出力信号を反転させる第１インバータ１３０８、パルス信号Ｐがロジックハイである時、第１インバータ１３０８の出力信号を伝達する伝送ゲート１３１０と、伝送ゲート１３１０の出力信号を反転させる第２インバータ１３１２と、反転されたパルス信号ＰＢがロジックハイである時、第２インバータ１３１２の出力信号を反転させて、第２インバータ１３１２の入力部に伝達する第１三状態インバータ１３１４と、伝送ゲート１３１０の出力信号を反転させて、外部に出力する第３インバータ１３１６とを備える。
図１３のフリップフロップ１３００は、図１２のフリップフロップ１２００で、マルチプレクサ部１３１８とラッチ部１３２０の伝送ゲート１３１０との間にインバータ１３０８を挿入して、伝送ゲートとＮＯＲゲートの３−スタックと異なって、伝送ゲートとインバータの２−スタックから構成されるように実現される。
図１４は、本発明の更に他の実施形態に係るフリップフロップの回路図である。
図１４のフリップフロップ１４００は、図９のフリップフロップ９００のマルチプレクサ部９１６に図１３のラッチ部１３２０が結合された構成を有する。
すなわち、図１４のフリップフロップ１４００のマルチプレクサ部１４１６は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＮＡＮＤ演算する第１ＮＡＮＤゲート１４０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＮＡＮＤ演算する第２ＮＡＮＤゲート１４０４と、第１ＮＡＮＤゲート１４０２の出力信号及び第２ＮＡＮＤゲート１４０４の出力信号をＮＡＮＤ演算する第３ＮＡＮＤゲート１４０６とを備える。
図１４のフリップフロップ１４００は、図９のフリップフロップ９００のマルチプレクサ部９１６に図１３のラッチ部１３２０が結合された構成を有する。
すなわち、図１４のフリップフロップ１４００のマルチプレクサ部１４１６は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＮＡＮＤ演算する第１ＮＡＮＤゲート１４０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＮＡＮＤ演算する第２ＮＡＮＤゲート１４０４と、第１ＮＡＮＤゲート１４０２の出力信号及び第２ＮＡＮＤゲート１４０４の出力信号をＮＡＮＤ演算する第３ＮＡＮＤゲート１４０６とを備える。
また、フリップフロップ１４００のラッチ部１４１８は、パルス信号Ｐがロジックハイである時、第３ＮＡＮＤゲート１４０６の出力信号を伝達する伝送ゲート１４０８と、伝送ゲート１４０８の出力信号を反転させる第１インバータ１４１０と、反転されたパルス信号ＰＢがロジックハイである時、第１インバータ１４１０の出力信号を反転させて、第１インバータ１４１０の入力部に伝達する第１三状態インバータ１４１２と、伝送ゲート１４０８の出力信号を反転させて、外部に出力する第２インバータ１４１４とを備える。
図１５は、本発明の更に他の実施形態に係るフリップフロップの回路図である。
図１５は、図１４のフリップフロップ１４００に、図１３のように、マルチプレクサ部（図４のマルチプレクサ１４１６に対応する）１５１８とラッチ部の伝送ゲート（図４の伝送ゲート１４０８に対応する）１５１０との間にインバータを追加して、３段で構成したフリップフロップ１５００を示す。
図１５は、図１４のフリップフロップ１４００に、図１３のように、マルチプレクサ部（図４のマルチプレクサ１４１６に対応する）１５１８とラッチ部の伝送ゲート（図４の伝送ゲート１４０８に対応する）１５１０との間にインバータを追加して、３段で構成したフリップフロップ１５００を示す。
フリップフロップ１５００のマルチプレクサ部１５１８は、データ信号Ｄ及び反転されたスキャンイネーブル信号〜ＳＥをＮＡＮＤ演算する第１ＮＡＮＤゲート１５０２と、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥをＮＡＮＤ演算する第２ＮＡＮＤゲート１５０４と、第１ＮＡＮＤゲート１５０２の出力信号及び第２ＮＡＮＤゲート１５０４の出力信号をＮＡＮＤ演算する第３ＮＡＮＤゲート１５０６とを備える。
フリップフロップ１５００のラッチ部１５２０は、第３ＮＡＮＤゲート１５０６の出力信号を反転させる第１インバータ１５０８と、パルス信号Ｐがロジックハイである時、第１インバータ１５０８の出力信号を伝達する伝送ゲート１５１０と、伝送ゲート１５１０の出力信号を反転させる第２インバータ１５１２と、反転されたパルス信号ＰＢがロジックハイである時、第２インバータ１５１２の出力信号を反転させて、第２インバータ１５１２の入力部に伝達する第１三状態インバータ１５１４と、伝送ゲート１５１０の出力信号を反転させて、外部に出力する第３インバータ１５１６とを備える。
図１６は、本発明の更に他の実施形態に係るフリップフロップの回路図である。
図１６は、図１０に示すフリップフロップ１０００のマルチプレクサ部１０１８のように、伝送ゲートを利用して、データ信号Ｄ及びスキャン入力信号ＳＩを選択するマルチプレクサ部１６２０を構成し、図１３に示すフリップフロップ１３００のラッチ部１３２０のように、ラッチ部の入力端にインバータ１６１０及び伝送ゲート１６１２を使用してラッチ部１６２２を構成するフリップフロップ１６００を示す。
図１６は、図１０に示すフリップフロップ１０００のマルチプレクサ部１０１８のように、伝送ゲートを利用して、データ信号Ｄ及びスキャン入力信号ＳＩを選択するマルチプレクサ部１６２０を構成し、図１３に示すフリップフロップ１３００のラッチ部１３２０のように、ラッチ部の入力端にインバータ１６１０及び伝送ゲート１６１２を使用してラッチ部１６２２を構成するフリップフロップ１６００を示す。
フリップフロップ１６００のマルチプレクサ部１６２０は、データ信号Ｄを反転させるための第１インバータ１６０２と、スキャン入力信号ＳＩを反転させるための第２インバータ１６０４と、反転されたスキャンイネーブル信号〜ＳＥが論理ハイである時、第１インバータ１６０２の出力を伝達する第１伝送ゲート１６０６と、スキャンイネーブル信号ＳＥが論理ハイである時、第２インバータ１６０４の出力を伝達する第２伝送ゲート１６０８とを備える。
フリップフロップ１６００のラッチ部１６２２は、第１伝送ゲート１６０６の出力信号、または第２伝送ゲート１６０８の出力信号を反転させる第３インバータ１６１０と、パルス信号Ｐがロジックハイである時、第３インバータ１６１０の出力信号を伝達する第３伝送ゲート１６１２と、第３伝送ゲート１６１２の出力信号を反転させる第４インバータ１６１４と、反転されたパルス信号ＰＢがロジックハイである時、第４インバータ１６１４の出力信号を反転させて、第４インバータ１６１４の入力部に伝達する第１三状態インバータ１６１６と、第３伝送ゲート１６１２の出力信号を反転させて、外部に出力する第５インバータ１６１８とを備える。
図１７は、本発明の更に他の実施形態に係るフリップフロップの回路図である。
図１７は、図１１に示すフリップフロップ１１００のマルチプレクサ部１１１４のように、二つの三状態インバータを利用して、データ信号Ｄ及びスキャン入力信号ＳＩを選択するマルチプレクサ部１７１６を構成し、図１３に示すフリップフロップ１３００のラッチ部１３２０のように、ラッチ部の入力端にインバータ１７０６及び伝送ゲート１７０８を使用してラッチ部１７１８を構成するフリップフロップ１７００を示す。
図１７は、図１１に示すフリップフロップ１１００のマルチプレクサ部１１１４のように、二つの三状態インバータを利用して、データ信号Ｄ及びスキャン入力信号ＳＩを選択するマルチプレクサ部１７１６を構成し、図１３に示すフリップフロップ１３００のラッチ部１３２０のように、ラッチ部の入力端にインバータ１７０６及び伝送ゲート１７０８を使用してラッチ部１７１８を構成するフリップフロップ１７００を示す。
フリップフロップ１７００のマルチプレクサ部１７１６は、反転されたスキャンイネーブル信号〜ＳＥが論理ハイである時、データ信号Ｄを反転させて出力する第１三状態インバータ１７０２と、スキャンイネーブル信号ＳＥが論理ハイである時、スキャン入力信号ＳＩを反転させて出力する第２三状態インバータ１７０４とを備える。
フリップフロップ１７００のラッチ部１７１８は、第１三状態インバータ１７０２の出力信号、または第２三状態インバータ１７０４の出力信号を反転させて出力する第１インバータ１７０６と、パルス信号Ｐがロジックハイである時、第１インバータ１７０６の出力信号を伝達する伝送ゲート１７０８と、伝送ゲート１７０８の出力信号を反転させる第２インバータ１７１０と、反転されたパルス信号ＰＢがロジックハイである時、第２インバータ１７１０の出力信号を反転させて、第２インバータ１７１０の入力部に伝達する第３三状態インバータ１７１２と、伝送ゲート１７０８の出力信号を反転させて、外部に出力する第３インバータ１７１４とを備える。
図１８Ａないし図１８Ｆは、本発明のフリップフロップに使用されるラッチ部の多様な変形例を示す回路図である。
図１８Ａは、図４、図９ないし図１１に使用されたラッチ部４１９、９１８及び１１１６を示す。図１８Ａに示すラッチ部は、入力される信号をキャプチャするための第１三状態インバータ１８１０と、キャプチャしたデータを維持するためのインバータ１８０１と、第２三状態インバータ１８１２とを備える。
図１８Ａは、図４、図９ないし図１１に使用されたラッチ部４１９、９１８及び１１１６を示す。図１８Ａに示すラッチ部は、入力される信号をキャプチャするための第１三状態インバータ１８１０と、キャプチャしたデータを維持するためのインバータ１８０１と、第２三状態インバータ１８１２とを備える。
図１８Ｂに示すラッチ部は、図１８Ａのインバータ１８０１の代りにＮＡＮＤゲート１８０２を使用する。ＮＡＮＤゲート１８０２は、三状態インバータ１８１０、１８１２の出力、及び反転されたセット信号〜ＳＥＴを入力して、ＮＡＮＤ演算する。そして、セット信号がロジックハイであれば、ラッチ部の出力は、常にロジックハイとなる。したがって、前記ラッチ部を、セット命令によりセットさせうる。
図１８Ｃに示すラッチ部は、図１８Ａのインバータ１８０１の代りに、ＮＯＲゲート１８０３を使用する。ＮＯＲゲート１８０３は、三状態インバータ１８１０、１８１２の出力、及びリセットＲＥＳＥＴ信号を入力されて、ＮＯＲ演算する。そして、リセット信号がロジックハイであれば、ラッチ部の出力は、常にロジックローとなる。したがって、前記ラッチ部を、リセット命令によりリセットさせうる。
図１８Ｄは、図１２ないし図１７で使用されたラッチ部１２１８、１３２０、１４１８、１５２０、１６２２及び１７１８を示す。図１８Ｃに示すラッチ部は、入力される信号をキャプチャするための伝送ゲート１８１４と、キャプチャしたデータを維持するためのインバータ１８０４と、三状態インバータ１８１６とを備える。
図１８Ｅに示すラッチ部は、図１８Ｄのインバータ１８０４の代りに、ＮＡＮＤゲート１８０５を使用する。ＮＡＮＤゲート１８０５は、三状態インバータ１８１６の出力、及び反転されたセット信号〜ＳＥＴを入力して、ＮＡＮＤ演算する。そして、セット信号がロジックハイであれば、ラッチ部の出力は、常にロジックハイとなる。したがって、前記ラッチ部を、セット命令によりセットさせうる。
図１８Ｆに示すラッチ部は、図１８Ｄのインバータ１８０４の代りに、ＮＯＲゲート１８０６を使用する。ＮＯＲゲート１８０６は、三状態インバータ１８１６の出力、及びリセットＲＥＳＥＴ信号を入力されて、ＮＯＲ演算する。そして、リセット信号がロジックハイであれば、ラッチ部の出力は、常にロジックローとなる。したがって、前記ラッチ部を、リセット命令によりリセットさせうる。
本発明は、図面に示す一実施形態を参考に説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
本発明は、フリップフロップ回路に関連した技術分野に好適に適用され得る。
４００ フリップフロップ
４０２ 第１ ＡＮＤゲート
４０４ 第２ ＡＮＤゲート
４０６ ＮＯＲゲート
４０８ 第１三状態インバータ
４１０ 第１インバータ
４１２ 第２三状態インバータ
４１４ 第２インバータ
４１６ マルチプレクサ部
４１８ ラッチ部
４０２ 第１ ＡＮＤゲート
４０４ 第２ ＡＮＤゲート
４０６ ＮＯＲゲート
４０８ 第１三状態インバータ
４１０ 第１インバータ
４１２ 第２三状態インバータ
４１４ 第２インバータ
４１６ マルチプレクサ部
４１８ ラッチ部
Claims (24)
- 半導体装置にてスキャン入力及びデータを出力するパルス基盤のフリップフロップにおいて、
前記フリップフロップの動作を同期させるためのパルスを生成するためのパルス生成部と、
前記データ、スキャン入力及びスキャンイネーブル信号を入力し、前記スキャンイネーブル信号に応答して、前記データ及び前記スキャン入力のうち、何れか一つを選択して出力するマルチプレクサ部と、
前記マルチプレクサ部から出力される前記データまたは前記スキャン入力を、前記パルス信号によって外部に伝達するラッチ部と、を備えることを特徴とするフリップフロップ。 - 前記パルス生成部は、
クロック信号が入力される第１ノードの電圧に応答して、電源電圧と第２ノードとを連結する第１ ＰＭＯＳトランジスタと、
前記第１ノードの電圧に応答して、前記第２ノードと第３ノードとを連結する第１ ＮＭＯＳトランジスタと、
前記第１ノードの電圧に応答して、前記電源電圧と第４ノードとを連結する第２ ＰＭＯＳトランジスタと、
前記第１ノードの電圧に応答して、前記第４ノードと第５ノードとを連結する第２ ＮＭＯＳトランジスタと、
前記第４ノードの電圧に応答して、前記第３ノードと接地電圧とを連結する第３ ＮＭＯＳトランジスタと、
前記第４ノードの電圧に応答して、前記電源電圧と第６ノードとを連結する第３ ＰＭＯＳトランジスタと、
前記第４ノードの電圧に応答して、前記第６ノードと前記第２ノードとを連結する第４ ＰＭＯＳトランジスタと、
前記第２ノードの電圧を反転させて、第７ノードに出力する第１インバータと、
前記第７ノードの電圧に応答して、前記第４ノードと第８ノードとを連結する第４ ＮＭＯＳトランジスタと、
前記第７ノードの電圧に応答して、前記第８ノードと前記接地電圧とを連結する第５ＮＭＯＳトランジスタと、
前記第４ノードの電圧を反転させて、第９ノードに出力する第２インバータと、
前記第９ノードの電圧に応答して、前記第５ノードと前記接地電圧とを連結する第６ＮＭＯＳトランジスタと、を備え、
前記第７ノードの出力は、パルス信号になり、前記第２ノードの出力は、反転されたパルス信号になることを特徴とする請求項１に記載のフリップフロップ。 - 前記マルチプレクサ部は、
前記データ信号及び反転された前記スキャンイネーブル信号をＡＮＤ演算する第１ ＡＮＤゲートと、
前記スキャン入力信号及び前記スキャンイネーブル信号をＡＮＤ演算する第２ ＡＮＤゲートと、
前記第１ ＡＮＤゲートの出力信号及び前記第２ ＡＮＤゲートの出力信号をＮＯＲ演算するＮＯＲゲートと、を備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記マルチプレクサ部は、
前記スキャンイネーブル信号を反転させて出力する第３インバータと、
前記スキャン入力信号に応答して、前記電源電圧と第１ノードとを連結する第１ ＰＭＯＳトランジスタと、
前記スキャンイネーブル信号に応答して、前記電源電圧と前記第１ノードとを連結する第２ ＰＭＯＳトランジスタと、
前記データ信号に応答して、前記第１ノードと第２ノードとを連結する第３ ＰＭＯＳトランジスタと、
前記第３インバータの出力信号に応答して、前記第１ノードと前記第２ノードとを連結する第４ ＰＭＯＳトランジスタと、
前記データ信号に応答して、前記第２ノードと第３ノードとを連結する第１ ＮＭＯＳトランジスタと、
前記スキャンイネーブル信号に応答して、前記第２ノードと第４ノードとを連結する第２ ＮＭＯＳトランジスタと、
前記第３インバータの出力信号に応答して、前記第３ノードと前記接地電圧とを連結する第３ ＮＭＯＳトランジスタと、
前記スキャン入力信号に応答して、前記第４ノードと前記接地電圧とを連結する第４ ＮＭＯＳトランジスタとから構成され、
前記第２ノードは、前記ラッチ部に連結されることを特徴とする請求項３に記載のフリップフロップ。 - 前記マルチプレクサ部のＮＯＲゲートは、三状態ＮＯＲゲートであることを特徴とする請求項３に記載のフリップフロップ。
- 前記マルチプレクサ部は、
前記スキャンイネーブル信号を反転させて出力する第３インバータと、
前記スキャン入力信号に応答して、前記電源電圧と第１ノードとを連結する第１ ＰＭＯＳトランジスタと、
前記スキャンイネーブル信号に応答して、前記電源電圧と前記第１ノードとを連結する第２ ＰＭＯＳトランジスタと、
前記データ信号に応答して、前記第１ノードと第２ノードとを連結する第３ ＰＭＯＳトランジスタと、
前記第３インバータの出力信号に応答して、前記第１ノードと前記第２ノードとを連結する第４ ＰＭＯＳトランジスタと、
前記反転されたパルス信号に応答して、前記第２ノードと第３ノードとを連結する第５ＰＭＯＳトランジスタと、
前記パルス信号に応答して、前記第３ノードと第４ノードとを連結する第１ ＮＭＯＳトランジスタと、
前記データ信号に応答して、前記第４ノードと第５ノードとを連結する第２ ＮＭＯＳトランジスタと、
前記スキャンイネーブル信号に応答して、前記第４ノードと第６ノードとを連結する第３ ＮＭＯＳトランジスタと、
前記第３インバータの出力信号に応答して、前記第５ノードと前記接地電圧とを連結する第４ ＮＭＯＳトランジスタと、
前記スキャン入力信号に応答して、前記第６ノードと前記接地電圧とを連結する第５ＮＭＯＳトランジスタとから構成され、
前記第３ノードは、前記ラッチ部に連結されることを特徴とする請求項３に記載のフリップフロップ。 - 前記マルチプレクサ部は、
前記データ信号を反転させるための第１インバータと、
前記スキャン入力信号を反転させるための第２インバータと、
反転された前記スキャンイネーブル信号が論理ハイである時、前記第１インバータの出力を伝達する第１伝送ゲートと、
前記スキャンイネーブル信号が論理ハイである時、前記第２インバータの出力を伝達する第２伝送ゲートと、を備えることを特徴とする請求項３に記載のフリップフロップ。 - 前記マルチプレクサ部は、
反転された前記スキャンイネーブル信号が論理ハイである時、前記データ信号を反転させて出力する第１三状態インバータと、
前記スキャンイネーブル信号が論理ハイである時、前記スキャン入力信号を反転させて出力する第２三状態インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ部は、その内部にメイン信号経路を有し、
前記ラッチ部は、複数のノードを備え、前記ノードのうち、何れか一つのノードは、前記メイン信号経路に連結される電圧維持形態の回路ループを備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ部は、その内部にメイン信号経路を有し、
前記ラッチ部は、前記メイン経路と一つのノードを共有し、他のノードは、前記メイン経路と分離されている信号サブ経路をその内部に含む電圧維持形態の回路ループを備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ部は、
一つのノードに連結されたスイッチング回路と、
前記ノードに連結された出力回路と、
前記ノードに連結された電圧維持形態の回路ループと、を備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記電圧維持回路ループは、
前記マルチプレクサ部により出力される信号が入力されるインバータと、
前記マルチプレクサ部により出力される信号、及びセット信号の反転された信号で、前記ラッチ部の出力を前記反転されたセット信号によってセットさせる前記セット信号の反転信号が入力されるＮＡＮＤゲートと、
前記マルチプレクサ部により出力される信号、及びリセット信号で、前記ラッチ部の出力を前記リセット信号によってセットさせる前記リセット信号が入力されるＮＯＲゲートのうち、一つ以上を備えることを特徴とする請求項１１に記載のフリップフロップ。 - 前記マルチプレクサ部は、
前記データ信号及び反転されたスキャンイネーブル信号上にＮＡＮＤ動作を行う第１ＮＡＮＤゲートと、
前記スキャン入力信号及びスキャンイネーブル信号上にＮＡＮＤ動作を行う第２ＮＡＮＤゲートと、
前記パルス信号がロジックハイである時、前記第１ＮＡＮＤゲートの出力信号及び前記第２ＮＡＮＤゲートの出力信号にＮＡＮＤ動作を行う第３ＮＡＮＤゲートと、を備えることを特徴とする請求項１に記載のフリップフロップ。 - 前記第３ＮＡＮＤゲートは、三状態ＮＡＮＤゲートであることを特徴とする請求項１３に記載のフリップフロップ。
- 前記ラッチ部は、
前記マルチプレクサから抽出された信号を提供する第１ノードと、
前記第１ノード信号の反転された信号を第２ノードに提供するための第１インバータと、
前記第２ノード信号の反転された信号を前記第１ノードに提供するための第２インバータと、
前記第１ノード信号の反転された信号を第３ノードに提供するための第３インバータと、を備え、
前記第３ノード上の信号は、前記ラッチ部の出力を表わすことを特徴とする請求項１に記載のフリップフロップ。 - 前記ラッチ部は、前記マルチプレクサ部から抽出された信号を、前記第１ノードに選択的に伝達するためのスイッチを更に備えることを特徴とする請求項１５に記載のフリップフロップ。
- 前記スイッチは、
三状態インバータ及び伝送ゲートのうち、一つ以上を備えることを特徴とする請求項１６に記載のフリップフロップ。 - 前記第２インバータは、三状態インバータであることを特徴とするフリップフロップ。
- 前記ラッチ部は、
前記マルチプレクサ部の出力信号の反転された信号を第４ノードに提供するための第４インバータを更に備え、
前記抽出された信号は、前記第４ノード上の信号であることを特徴とする請求項１５に記載のフリップフロップ。 - スキャン入力信号及びデータ信号のうち、何れか一つの信号を選択的に出力するためのパルス基盤のフリップフロップにおいて、
前記フリップフロップの動作によってパルス信号を生成するパルス生成手段と、
前記データ信号、スキャン入力信号及びスキャンイネーブル信号上で動作し、前記スキャンイネーブル信号に応答して、前記データ信号及び前記スキャン入力信号のうち、何れか一つの信号を選択的に出力するためのマルチプレクサ手段と、
前記パルス信号によって前記マルチプレクサ手段から受信された信号を、それを介して伝達するためのラッチ手段と、を備えることを特徴とするパルス基盤のフリップフロップ。 - パルス基盤のフリップフロップにおいて、
前記フリップフロップの動作によってパルス信号を生成するためのパルス生成器と、
その出力が第１ノードに連結され、その入力が前記フリップフロップを介して伝えられる信号に提供されるスイッチング回路と、
前記第１ノードに連結され、第２ノードに前記フリップフロップの出力を提供するための出力回路と、
前記第１ノードに連結された電圧維持形態の回路ループと、を備えることを特徴とするパルス基盤のフリップフロップ。 - 前記電圧維持回路ループは、
前記スイッチング回路により出力される信号が入力されるインバータと、
前記スイッチング回路により出力される信号、及びセット信号の反転された信号で、前記ラッチ部の出力を前記反転されたセット信号によってセットさせる前記セット信号の反転信号が入力されるＮＡＮＤゲートと、
前記スイッチング回路により出力される信号、及びリセット信号で、前記ラッチ部の出力を前記リセット信号によってセットさせる前記リセット信号が入力されるＮＯＲゲートのうち、一つ以上を備えることを特徴とする請求項２１に記載のフリップフロップ - 前記ラッチ部は、
前記第１ノード信号の反転された信号を第３ノードに提供するための第１インバータと、
前記第２ノード信号の反転された信号を第１ノードに提供するための第２インバータと、を備え、前記第２インバータは、三状態インバータであり、
前記出力回路は、前記第１ノード信号の反転された信号を前記第２ノードに提供するための第３インバータを備えることを特徴とする請求項２１に記載のフリップフロップ。 - 前記スイッチング回路は、
三状態インバータ及び伝送ゲートのうち、一つ以上を備えることを特徴とする請求項２１に記載のフリップフロップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0078548 | 2004-10-02 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006109475A true JP2006109475A (ja) | 2006-04-20 |
| JP5041694B2 JP5041694B2 (ja) | 2012-10-03 |
Family
ID=36182229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7590900B2 (ja) |
| JP (1) | JP5041694B2 (ja) |
| KR (1) | KR100604904B1 (ja) |
| GB (1) | GB2418789B (ja) |
| TW (1) | TWI315131B (ja) |
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| GB2418789A (en) | 2006-04-05 |
| US7590900B2 (en) | 2009-09-15 |
| TWI315131B (en) | 2009-09-21 |
| KR100604904B1 (ko) | 2006-07-28 |
| TW200618476A (en) | 2006-06-01 |
| GB0519988D0 (en) | 2005-11-09 |
| JP5041694B2 (ja) | 2012-10-03 |
| GB2418789B (en) | 2009-08-19 |
| US20060085709A1 (en) | 2006-04-20 |
| KR20060029551A (ko) | 2006-04-06 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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