JP2001195355A - データ処理回路 - Google Patents

データ処理回路

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JP2001195355A
JP2001195355A JP2000010220A JP2000010220A JP2001195355A JP 2001195355 A JP2001195355 A JP 2001195355A JP 2000010220 A JP2000010220 A JP 2000010220A JP 2000010220 A JP2000010220 A JP 2000010220A JP 2001195355 A JP2001195355 A JP 2001195355A
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delay
circuit
data
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output
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Katsuya Nakajima
勝也 中島
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Sony Corp
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/104—Delay lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Abstract

(57)【要約】 【課題】配線数の増加、クロストークの影響を抑止しつ
つ、データ間のタイミングのずれを容易に最小にするこ
とが可能なデータ処理回路を提供する。 【解決手段】外部装置としてのＣＰＵからから遅延値を
レジスタ１５３に任意に設定し、この外部から設定され
る遅延値に基づいて遅延回路１５４，１５５，１５６の
遅延時間を調整可能に構成し、入力データの入力タイミ
ング、および出力データの出力タイミングが適宜調整す
るように構成する。これにより、多ビットで、１ＧＨｚ
を超えるような高速デ−タ転送を行う時に、最大の問題
となるデ−タ間のタイミングのズレを容易に最小にする
ことが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえば多ビット
のデ−タを同時に取り扱い、かつ各デ−タの入力タイミ
ング、および出力タイミングを、外部からのクロック信
号に同期して制御している半導体装置等のデータ処理回
路に関するものである。
【０００２】
【従来の技術】多ビットのデ−タを同時に取り扱い、か
つ各デ−タの入力タイミング、および出力タイミング
を、外部からのクロック信号に同期して制御している半
導体製品においては、図９に示すように、外部の半導体
製品とのデ−タのやり取りを行う時に、デ−タのタイミ
ングの基準となるクロック信号を相互に供給することが
多い。このような技術を、一般にソ−スシンクロナスと
呼ぶ。
【０００３】ところで、近年、半導体素子（特にＣＰ
Ｕ）の動作周波数の向上により、半導体素子間のデ−タ
転送速度を上げることが、重要な課題になっている。こ
れに対応すべく、上述したソースシンクロナス技術を適
用したデータ処理回路を含む半導体装置においては、た
とえば次に示すような方法を採用している。
【０００４】すなわち、一方の半導体素子からデ−タを
出すときに、相手の半導体素子がデ−タを取り込むタイ
ミングをデ−タと同じく出力することで、相手の半導体
素子がより確実なタイミングでデ−タを取りこむという
方法である。この技術を使うことで、デ−タの転送速度
が速くなり、デ−タが確定している時間が短くなってい
っても、デ−タを相手に転送することを可能としてい
る。
【０００５】さらに具体的に図９および図１０に関連付
けて説明する。なお、ここでは図９において、半導体素
子Ａと半導体素子Ｂの間にはｎ個のデ−タ入出力端子が
あるとする。一般には、一つの半導体素子Ｂに対して複
数の半導体素子Ａを接続する場合があるが、本質的では
ないので、ここでは１個対１個の接続を行っている場合
で説明する。そしてここでは、図９において、半導体素
子Ａから半導体素子Ｂへデ−タを転送する場合を説明す
る。
【０００６】また、図１０は、半導体素子Ａから出力さ
れたデ−タを半導体素子Ｂの場所でみた場合の、タイミ
ング図である。デ−タの波形は、図１０に示すように、
全てのデ−タが正しく出力されている期間（確定期間）
Ｔdef と、どれかのデ−タは正しく出力されていない期
間（不確定期間）Ｔindef とに分かれる。なお、図１０
において、ｔ１，ｔ２は半導体素子Ｂがデータを取り込
むタイミングを示し、ｔ３はデータが最も速く変化する
タイミングを示し、ｔ４はデータが最も遅く変化するタ
イミングを示している。
【０００７】半導体素子Ａから半導体素子Ｂに対してデ
−タを取りこむタイミングとして出力されたクロック信
号φＢは、通常、確定期間Ｔdef の丁度中心のタイミン
グで変化し、このタイミングｔ１，ｔ２でデ−タを取り
こむのが最適であることを半導体素子Ｂに教えている。
確定期間Ｔdef の中心でクロック信号φＢが変化するこ
とで、何らかの原因でデ−タ信号のタイミングが前後し
た場合に対するマ−ジンを最大にすることができる。こ
の技術を使うことで、デ−タの転送レ−トが上がり、デ
−タが確定している時間が短くとも、デ−タを相手に転
送することが可能となった。
【０００８】
【発明が解決しようとする課題】しかし、この技術を用
いてもデ−タの不確定期間は存在する。このデ−タ不確
定期間は、以下のような原因で生じる。
【０００９】第１の原因は、半導体素子Ａから出力され
るデ−タのタイミングが全てのデ−タ毎に異なることに
よるもの、すなわちスキュ−によるものである。具体的
には、デ−タが早く出る端子と遅く出る端子がある場
合、全てのデ−タが確定していないことには、全体とし
て確定していないことになる。
【００１０】第２の原因は、半導体素子Ａから半導体素
子Ｂで信号を送っている配線基板上での信号線の遅延時
間のずれによるものである。
【００１１】デ−タの確定期間は、半導体素子Ｂのデ−
タ取りこみでのセットアップ時間とホ−ルド時間の仕様
値を足したものよりも長い必要がある。このセットアッ
プ時間とホ−ルド時間は、各デ−タ端子毎に異なった値
を持っておりその意味でスキュ−を持つ。
【００１２】これまでは、半導体素子Ａでのスキュ−
や、半導体素子Ｂでのスキュ−を少なくするために、半
導体素子内のレイアウトの工夫をしたり、パッケ−ジの
工夫を行っていた。しかしながら、半導体素子内のトラ
ンジスタ特性のバラツキや、半導体素子内の電源電圧の
違いにより、スキュ−を無くすことは非常に困難であ
る。特に、多ビットで、かつ１ＧＨｚを超えるような高
速でのデ−タ転送においては、デ−タ間のタイミングの
ズレ、すなわちスキュ−が重要な問題となる。
【００１３】デ−タの転送が高速になってくると、一つ
のサイクルの中で、正しいデ−タをしている期間は当然
短くなる。このとき、デ−タ間のタイミングにズレがあ
ると、あるデ−タは正しく転送することができても、別
のデ−タが正しく転送できない場合が生じる。
【００１４】これはデ−タを取りこむタイミングで間違
ったデ−タとなっているときには、間違ったデ−タを別
の半導体素子が取りこんでしまうからである。デ−タの
転送速度が充分遅い場合には、このスキュ−は、デ−タ
のサイクルタイムに対して充分大きかったために、問題
となることが無かったが、近年のように１ＧＨｚを超え
るような速度でデ−タ転送を行う場合には、このスキュ
−が高速でのデ−タ転送を妨げる大きな要因となってき
ている。
【００１５】また、図１１は、配線基板上のデータ線の
レイアウト例を示す図である。図１１においては、２本
のデータ線のみをを示しており、図中、ＤＬ１が直線距
離が長いデータ線を示し、ＤＬ２が直線距離が短いデー
タ線を示している。また、Ｔは端子を示している。
【００１６】配線基板上での信号線の遅延時間について
は、等長配線を行い、遅延時間のずれが生じない努力が
なされているが、図１１に示すように、直線距離が短い
データ線ＤＬ２の遅延時間を、直線距離が長いデータ線
ＤＬ１の遅延時間と同じにするために、折り返しを持つ
ような引き回しが必要である。近年のようにデ−タ幅が
多くなると、このような引き回しが発生することによ
り、配線層を増やす必要が生じたり、異なる配線間の距
離が近くなり、クロスト−クの問題が生じたりといった
副作用を持っていた。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、配線数の増加、クロストークの
影響を抑止しつつ、データ間のタイミングのずれを容易
に最小にすることが可能なデータ処理回路を提供するこ
とにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ処理回路は、少なくとも一つのデー
タ入力端子と、上記データ入力端子に対応して設けら
れ、外部から遅延値が任意の値に設定可能な遅延値用保
持手段と、上記遅延値用保持手段に保持された遅延値に
基づいて上記データ入力端子に入力されたデータを遅延
させる遅延回路とを備えた少なくとも一つのデータ入力
回路とを有する。
【００１９】また、本発明では、上記データ入力端子と
遅延回路の入力側、または上記遅延回路の出力側のいず
れかに配置され、所定の入力用クロックに同期して上記
データ入力端子への入力データまたは上記遅延回路の出
力データを保持して出力する入力用保持手段を有する。
【００２０】また、好適には、上記外部からの遅延値
は、上記データ入力端子から入力される。
【００２１】また、本発明は、データの入力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ入力端子と、上記外部クロ
ックに基づいて入力用クロックを生成する入力用クロッ
ク発生回路と、上記データ入力端子に対応して設けら
れ、外部から遅延値が任意の値に設定可能な遅延値用保
持手段と、上記遅延値用保持手段に保持された遅延値に
基づいて入力されたデータを遅延させる遅延回路と、上
記データ入力端子と遅延回路の入力側、または上記遅延
回路の出力側のいずれかに配置され、上記入力用クロッ
ク発生回路で発生された入力用クロックに同期して上記
データ入力端子への入力データまたは上記遅延回路の出
力データを保持して出力する入力用保持手段とを備えた
少なくとも一つのデータ入力回路とを有する。
【００２２】また、本発明は、データの入力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ入力端子と、上記外部クロ
ックに基づいて入力用クロックを生成する入力用クロッ
ク発生回路と、上記データ入力端子に対応して設けら
れ、外部から調整値が任意の値に設定可能な調整値用保
持手段と、上記調整値用保持手段に保持された調整値に
基づいて上記入力用クロック発生回路で発生された入力
用クロックの位相を調整する調整回路と、上記調整回路
で位相が調整された入力用クロックに同期して上記デー
タ入力端子への入力データを保持して出力する入力用保
持手段とを備えた少なくとも一つのデータ入力回路とを
有する。
【００２３】また、本発明は、データの入力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ入力端子と、上記外部クロ
ックに基づいて入力用クロックを生成する入力用クロッ
ク発生回路と、上記データ入力端子に対応して設けら
れ、外部から調整値が任意の値に設定可能な調整値用保
持手段と、上記調整値用保持手段に保持された調整値に
基づいて入力されたデータを遅延させる遅延回路と、上
記調整値用保持手段に保持された調整値に基づいて上記
入力用クロック発生回路で発生された入力用クロックの
位相を調整する調整回路と、上記データ入力端子と遅延
回路の入力側、または上記遅延回路の出力側のいずれか
に配置され、上記調整回路で位相が調整された入力用ク
ロックに同期して上記データ入力端子への入力データま
たは上記遅延回路の出力データを保持して出力する入力
用保持手段とを備えた少なくとも一つのデータ入力回路
とを有する。
【００２４】また、好適には、上記遅延回路用調整値と
上記調整回路用調整値とは、大きさが異なる。
【００２５】また、本発明のデータ処理回路は、少なく
とも一つのデータ出力端子と、上記データ出力端子に対
応して設けられ、外部から遅延値が任意の値に設定可能
な遅延値用保持手段と、上記遅延値用保持手段に保持さ
れた遅延値に基づいて上記データ出力端子に出力するデ
ータを遅延させる遅延回路とを備えた少なくとも一つの
データ出力回路とを有する。
【００２６】また、本発明では、上記データ出力端子と
遅延回路の出力側、または上記遅延回路の入力側のいず
れかに配置され、所定の出力用クロックに同期して上記
遅延回路の出力データまたは上記遅延回路への入力デー
タを保持して出力する出力用保持手段を有する。
【００２７】また、本発明は、データの出力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ出力端子と、上記外部クロ
ックに基づいて出力用クロックを生成する出力用クロッ
ク発生回路と、上記データ出力端子に対応して設けら
れ、外部から遅延値が任意の値に設定可能な遅延値用保
持手段と、上記遅延値用保持手段に保持された遅延値に
基づいて出力データを遅延させる遅延回路と、上記デー
タ出力端子と遅延回路の出力側、または上記遅延回路の
入力側のいずれかに配置され、上記出力用クロック発生
回路で発生された出力用クロックに同期して上記遅延回
路の出力データまたは上記遅延回路への入力データを保
持して遅延回路に入力させる出力用保持手段とを備えた
少なくとも一つのデータ出力回路とを有する。
【００２８】また、本発明は、データの出力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ出力端子と、上記外部クロ
ックに基づいて出力用クロックを生成する出力用クロッ
ク発生回路と、上記データ出力端子に対応して設けら
れ、外部から調整値が任意の値に設定可能な調整値用保
持手段と、上記調整値用保持手段に保持された調整値に
基づいて上記出力用クロック発生回路で発生された出力
用クロックの位相を調整する調整回路と、上記データ出
力端子と遅延回路の出力側、または上記遅延回路の入力
側のいずれかに配置され、上記調整回路で位相が調整さ
れた出力用クロックに同期して上記遅延回路の出力デー
タまたは上記遅延回路への入力データを保持して出力す
る出力用保持手段とを備えた少なくとも一つのデータ出
力回路とを有する。
【００２９】また、本発明は、データの出力タイミング
を外部クロックを基準にしているデータ処理回路であっ
て、少なくとも一つのデータ出力端子と、上記外部クロ
ックに基づいて出力用クロックを生成する出力用クロッ
ク発生回路と、上記データ出力端子に対応して設けら
れ、外部から調整値が任意の値に設定可能な調整値用保
持手段と、上記調整用保持手段に保持された調整値に基
づいて出力データを遅延させる遅延回路と、上記調整値
用保持手段に保持された調整値に基づいて上記出力用ク
ロック発生回路で発生された出力用クロックの位相を調
整する調整回路と、上記データ出力端子と遅延回路の出
力側、または上記遅延回路の入力側のいずれかに配置さ
れ、上記調整回路で位相が調整された出力用クロックに
同期して上記遅延回路の出力データまたは上記遅延回路
への入力データを保持して出力する出力用保持手段とを
備えた少なくとも一つのデータ出力回路とを有する。
【００３０】また、本発明は、少なくとも一つのデータ
入出力端子と、上記データ入出力端子に対応して設けら
れ、外部から遅延値が任意の値に設定可能な遅延値用保
持手段と、上記遅延値用保持手段に保持された遅延値に
基づいて上記データ入出力端子に入力されたデータを遅
延させる第１の遅延回路と、上記遅延値用保持手段に保
持された遅延値に基づいて上記データ入出力端子に出力
するデータを遅延させる第２の遅延回路とを備えた少な
くとも一つのデータ入出力回路とを有する。
【００３１】また、本発明では、上記データ入出力端子
と第１の遅延回路の入力側、または上記第１の遅延回路
の出力側のいずれかに配置され、所定の入力用クロック
に同期して上記データ入出力端子への入力データまたは
上記第１の遅延回路の出力データを保持して出力する入
力用保持手段と、上記データ入出力端子と第２の遅延回
路の出力側、または上記第２の遅延回路の入力側のいず
れかに配置され、所定の出力用クロックに同期して上記
第２の遅延回路の出力データまたは上記第２の遅延回路
への入力データを保持して出力する出力用保持手段とを
有する。
【００３２】また、好適には、上記外部からの遅延値
は、上記データ入出力端子から入力される。
【００３３】また、本発明は、データの入出力タイミン
グを外部クロックを基準にしているデータ処理回路であ
って、少なくとも一つのデータ入出力端子と、上記外部
クロックに基づいて入力用クロックを生成する入力用ク
ロック発生回路と、上記外部クロックに基づいて出力用
クロックを生成する出力用クロック発生回路と、上記デ
ータ入出力端子に対応して設けられ、外部から遅延値が
任意の値に設定可能な遅延値用保持手段と、上記遅延値
用保持手段に保持された遅延値に基づいて入力されたデ
ータを遅延させる第１の遅延回路と、上記データ入出力
端子と第１の遅延回路の入力側、または上記第１の遅延
回路の出力側のいずれかに配置され、上記入力用クロッ
ク発生回路で発生された入力用クロックに同期して上記
データ入出力端子への入力データまたは上記第１の遅延
回路の出力データを保持して出力する入力用保持手段
と、上記遅延値用保持手段に保持された遅延値に基づい
て出力データを遅延させる第２の遅延回路と、上記デー
タ入出力端子と第２の遅延回路の出力側、または上記第
２の遅延回路の入力側のいずれかに配置され、上記出力
用クロック発生回路で発生された出力用クロックに同期
して上記第２の遅延回路の出力データまたは上記第２の
遅延回路への入力データを保持して出力する出力用保持
手段とを備えた少なくとも一つのデータ入出力回路とを
有する。
【００３４】また、本発明は、データの入出力タイミン
グを外部クロックを基準にしているデータ処理回路であ
って、少なくとも一つのデータ入出力端子と、上記外部
クロックに基づいて入力用クロックを生成する入力用ク
ロック発生回路と、上記外部クロックに基づいて出力用
クロックを生成する出力用クロック発生回路と、上記デ
ータ入出力端子に対応して設けられ、外部から調整値が
任意の値に設定可能な調整値用保持手段と、上記調整値
用保持手段に保持された調整値に基づいて上記入力用ク
ロック発生回路で発生された入力用クロックの位相を調
整する第１の調整回路と、上記第１の調整回路で位相が
調整された入力用クロックに同期して上記データ入出力
端子への入力データを保持して出力する入力用保持手段
と、上記調整値用保持手段に保持された調整値に基づい
て上記出力用クロック発生回路で発生された出力用クロ
ックの位相を調整する第２の調整回路と、上記データ入
出力端子と第２の遅延回路の出力側、または上記第２の
遅延回路の入力側のいずれかに配置され、上記第２の調
整回路で位相が調整された出力用クロックに同期して上
記第２の遅延回路の出力データまたは上記第２の遅延回
路への入力データを保持して出力する出力用保持手段と
を備えた少なくとも一つのデータ入出力回路とを有す
る。
【００３５】また、本発明は、データの入出力タイミン
グを外部クロックを基準にしているデータ処理回路であ
って、少なくとも一つのデータ入出力端子と、上記外部
クロックに基づいて入力用クロックを生成する入力用ク
ロック発生回路と、上記外部クロックに基づいて出力用
クロックを生成する出力用クロック発生回路と、上記デ
ータ入出力端子に対応して設けられ、外部から調整値が
任意の値に設定可能な調整値用保持手段と、上記調整値
用保持手段に保持された調整値に基づいて入力されたデ
ータを遅延させる第１の遅延回路と、上記調整値用保持
手段に保持された調整値に基づいて上記入力用クロック
発生回路で発生された入力用クロックの位相を調整する
第１の調整回路と、上記データ入出力端子と第１の遅延
回路の入力側、または上記第１の遅延回路の出力側のい
ずれかに配置され、上記第１の調整回路で位相が調整さ
れた入力用クロックに同期して上記データ入出力端子へ
の入力データまたは上記第１の遅延回路の出力データを
保持して出力する入力用保持手段と、上記調整用保持手
段に保持された調整値に基づいて出力データを遅延させ
る第２の遅延回路と、上記調整値用保持手段に保持され
た調整値に基づいて上記出力用クロック発生回路で発生
された出力用クロックの位相を調整する第２の調整回路
と、上記データ入出力端子と第２の遅延回路の出力側、
または上記第２の遅延回路の入力側のいずれかに配置さ
れ、上記第２の調整回路で位相が調整された出力用クロ
ックに同期して上記第２の遅延回路の出力データまたは
上記第２の遅延回路への入力データを保持して出力する
出力用保持手段とを備えた少なくとも一つのデータ入出
力回路とを有する。
【００３６】また、本発明では、初期状態時に、上記調
整値用保持手段に上記遅延値または調整値を任意の値に
設定し、設定した調整値で動作するか否かを確認し、最
適な調整値を選択して設定する外部装置を有する。
【００３７】また、本発明では、上記遅延回路または上
記調整回路は、遅延補償信号を受けて遅延時間を調整可
能である。
【００３８】また、本発明では、２つの信号端子と、上
記信号端子間に接続され、基準信号が伝搬される遅延時
間の基準となる外部の配線と、遅延補償信号に基づいて
遅延時間を調整可能で、上記基準信号を遅延補償信号に
基づいた遅延時間をもって遅延させる遅延回路と、上記
外部の配線を伝搬した基準信号と上記遅延回路で遅延さ
れた基準信号との位相を比較し、比較結果に応じた上記
遅延補償信号を生成する位相比較手段とを備えた補償回
路を有する。
【００３９】本発明によれば、外部から遅延値または調
整値用保持手段に、任意の値に設定された遅延値または
調整値が設定される。そして、この外部から設定される
遅延値または調整値に基づいて遅延回路または調整回路
の遅延時間あるいは入力用あるいは出力用クロックの位
相が早くまたは遅くなるように調整されて、入力データ
の入力タイミング、および出力データの出力タイミング
が適宜調整される。このように、保持手段に対して入力
する値を外部から変更することで、入力と出力のタイミ
ングを外部から調整することができ、各入出力デ−タの
タイミングのズレ（スキュ−）を最小化することが可能
となる。
【００４０】また、たとえば半導体製品の使用を開始
（電源をオンする）時に、自動的に外部の半導体製品か
ら遅延時間を調整する信号を送り、その時のタイミング
で動作するか否かを判定することを繰り返すことで、タ
イミングを最適な状態にすることができ、製品の特性バ
ラツキに関係せずに最適なタイミングで動作させること
が可能となる。
【００４１】また、補償回路において、遅延時間の基準
となる外部の配線基板上の配線を通った基準信号と、遅
延回路を通った基準信号との位相差が遅延回路に遅延補
償信号としてフィ−ドバックされる。これにより、遅延
回路での遅延時間が外部配線での遅延時間と等しくなる
ような遅延補償信号見出すことが可能となる。
【００４２】
【発明の実施の形態】第１実施形態 図１は、本発明に係るデータ処理回路としての半導体装
置の第１の実施形態を示す回路図である。
【００４３】本第１の実施形態に係る半導体装置１０
は、図１に示すように、入力用クロック発生回路１１、
出力用クロック発生回路１２、およびクロック用バッフ
ァ１３、半導体回路１４、データ入出力回路１５−１〜
１５−ｎ（ただし、ｎは正の整数）、およびデータ入出
力端子ＴI/O1〜ＴI/Onを主構成要素として有している。
【００４４】なお、図１においては、図面の簡単化のた
めに、データ入出力回路については、符号１５−１を付
した回路のみ具体的な構成を示している。他のデータ入
出力回路１５−２〜１５−ｎの構成は、データ入出力回
路１５−１と同様であるためその具体的な構成は省略し
ている。
【００４５】入力用クロック発生回路１１は、バッファ
１３を介して外部からのクロック信号ＣＬＫを受けて、
データ入出力回路１５−１〜１５−ｎのデータ入力タイ
ミング用クロック信号ＣＫ１１を生成して、データ入出
力回路１５−１〜１５−ｎに供給する。
【００４６】入力用クロック発生回路１２は、バッファ
１３を介して外部からのクロック信号ＣＬＫを受けて、
データ入出力回路１５−１〜１５−ｎのデータ出力タイ
ミング用クロック信号ＣＫ１２を生成して、データ入出
力回路１５−１〜１５−ｎに供給する。
【００４７】半導体回路１４は、半導体記憶装置、たと
えばＳＲＡＭ(Static Random Access Memory) により構
成され、データ入出力回路１５−１〜１５−ｎに入力さ
れた入力データＤIN1 〜ＤINn を記憶し、また、アドレ
ス指定に基づいて読み出される記憶データを出力データ
ＤOUT1〜ＤOUTnとして各データ入出力回路１５−１〜１
５−ｎに供給する。
【００４８】データ入出力回路１５−１は、外部から設
定可能な遅延値に基づく遅延時間をもって半導体回路１
４への入力データＤIN1 または外部への出力データＤOU
T1を遅延させて入出力デ−タのタイミングのズレ（スキ
ュ−）を最小化して、データの入力および出力を行う。
【００４９】このデータ入出力回路１５−１は、図１に
示すように、出力用レジスタ１５１、入力用レジスタ１
５２、遅延値用レジスタ１５３、可変遅延回路１５４，
１５５，１５６、出力バッファ１５７、および入力バッ
ファ１５８，１５９を有している。
【００５０】出力用レジスタ１５１は、出力用クロック
発生回路１２において発生された出力用クロックＣＫ１
２に同期してＳＲＡＭである半導体回路１４から読み出
された出力データＤOUT1を保持し、可変遅延回路１５２
に供給する。
【００５１】入力用レジスタ１５２は、可変遅延回路１
５６で所定時間だけ遅延された入力用クロック発生回路
１１による入力用クロックＣＬＫ１１に同期して、可変
遅延回路１５５で遅延された半導体回路１４に記憶すべ
き入力データＤIN1 を保持して、半導体回路１４に供給
する。
【００５２】遅延値用レジスタ１５３は、外部装置とし
ての、たとえば図示しないＣＰＵからデータ入出力端子
ＴI/O1に入力され、入力バッファ１５９を介して入力さ
れるタイミング調整用情報を保持し、その保持情報を可
変遅延回路１５４，１５５、および１５６に供給する。
タイミング調整用情報は、複数ビット、たとえば５ビッ
トの情報として与えられ、その情報が各可変遅延回路１
５４，１５５、および１５６の遅延時間として、各可変
遅延回路１５４〜１５６に供給される。５ビット情報の
場合には、２5 ＝３２通りの遅延時間の調整を行うこと
ができる。
【００５３】可変遅延回路１５４は、出力用レジスタ１
５１に保持された出力データＤOUT1を、遅延値用レジス
タ１５３に保持されたタイミング調整用遅延値に基づい
た遅延時間をもって遅延させ、出力バッファ１５７を介
して、データ入出力端子ＴI/O1から外部に出力する。ま
た、可変遅延回路１５４は、デ−タもしくはクロックの
入力、並びに外部から遅延時間を制御するための入力以
外に、遅延回路の遅延時間がＳＲＡＭの温度変化や電源
電圧変化の影響を受けないようにするための図示しない
補償用入力を持つ。
【００５４】可変遅延回路１５５は、外部からデータ入
出力端子ＴI/O1に入力され、入力バッファ１５８を介し
て入力される入力データを、遅延値用レジスタ１５３に
保持されたタイミング調整用遅延値に基づいた遅延時間
をもって遅延させ、入力用レジスタ１５２に出力する。
また、可変遅延回路１５５は、可変遅延回路１５４と同
様に、デ−タもしくはクロックの入力、並びに外部から
遅延時間を制御するための入力以外に、遅延回路の遅延
時間がＳＲＡＭの温度変化や電源電圧変化の影響を受け
ないようにするための図示しない補償用入力を持つ。
【００５５】調整回路としての可変遅延回路１５６は、
入力用クロック発生回路１１による入力用クロックＣＬ
Ｋ１１を、遅延値用レジスタ１５３に保持されたタイミ
ング調整用遅延値に基づいた遅延時間をもって遅延さ
せ、入力用レジスタ１５２に供給する。また、可変遅延
回路１５５は、可変遅延回路１５４，１５５と同様に、
デ−タもしくはクロックの入力、並びに外部から遅延時
間を制御するための入力以外に、遅延回路の遅延時間が
ＳＲＡＭの温度変化や電源電圧変化の影響を受けないよ
うにするための図示しない補償用入力を持つ。
【００５６】図２は、可変遅延回路１５４（１５５，１
５６）の具体的な構成例を示す回路図である。図２にお
いては、遅延値用情報が５ビットで３２通りある場合を
例に示している。なお、可変遅延回路の構成が、図２に
示す構成に限定されるものでないことはいうまでもな
い。
【００５７】この可変遅延回路１５４は、図２に示すよ
うに、３２個の単位遅延回路１５０１〜１５３２、デコ
ード回路１５３３、およびインバータ１５３４を有して
いる。
【００５８】３２個の単位遅延回路１５０１〜１５３２
は、入力端子ＴINと出力端子ＴOUT間に縦続接続され、
デコード回路１５３３によるデコード信号Ｖsel に応じ
て、入力端子ＴINに入力されたデータＶINあるいは前段
の単位遅延回路の出力、またはインバータ１５３４を介
した入力データを入力し、次段の回路に出力する。ま
た、各単位遅延回路１５０１〜１５３２は、外部から調
整されるアナログ電圧レベルをとる遅延補償信号Ｖcomp
が供給され、単位遅延回路毎に、遅延時間を調整可能に
構成されている。
【００５９】単位遅延回路１５０１（〜１５３２）は、
インバータ部ＩＮＶと、マルチプレクサ部ＭＵＸにより
構成されている。
【００６０】インバータ部ＩＮＶは、ｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ１１、およびｎチャネル
ＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２に
より構成されている。
【００６１】ＰＭＯＳトランジスタＰＴ１１のソースが
電源電圧ＶDDの供給ラインに接続され、ドレインがＮＭ
ＯＳトランジスタＮＴ１１のドレインに接続され、その
接続モードＮＤ１１がマルチプレクサ部ＭＵＸの入力ゲ
ートに接続されている。ＮＭＯＳトランジスタＮＴ１１
のソースがＮＭＯＳトランジスタＮＴ１２のドレインに
接続され、ＮＭＯＳトランジスタＮＴ１２のソースが基
準電位Ｖss（接地電位）に接続されている。そして、Ｐ
ＭＯＳトランジスタＰＴ１１のゲートおよびＮＭＯＳト
ランジスタＮＴ１２のゲートが入力端子ＴINに接続さ
れ、ＮＭＯＳトランジスタＮＴ１１のゲートが遅延補償
信号Ｖcompの供給ラインに接続されている。ＮＭＯＳト
ランジスタＮＴ１１は遅延補償信号Ｖcompの供給レベル
に応じてオン抵抗が調整される。
【００６２】なお、単位遅延回路１５０２（図示せず）
〜１５３２のインバータ部ＩＮＶのＰＭＯＳトランジス
タＰＴ１１のゲートおよびＮＭＯＳトランジスタＮＴ１
２のゲートには、前段の単位遅延回路１５０１〜１５３
１の出力データが供給される。
【００６３】マルチプレクサ部ＭＵＸは、ＰＭＯＳトラ
ンジスタＰＴ１２〜ＰＴ１５、ＮＭＯＳトランジスタＮ
Ｔ１３〜ＮＴ１７、およびインバータＩＮＶ１１により
構成されている。
【００６４】ＰＭＯＳトランジスタＰＴ１２のソースが
電源電圧ＶDDの供給ラインに接続され、ドレインがＰＭ
ＯＳトランジスタＰＴ１３のソースに接続され、ＰＭＯ
ＳトランジスタＰＴ１３のドレインがＮＭＯＳトランジ
スタＮＴ１３のドレインに接続され、このドレイン同士
の接続点によりノードＮＤ１２が構成されている。ＮＭ
ＯＳトランジスタＮＴ１３のソースがＮＭＯＳトランジ
スタＮＴ１４のドレインに接続され、ＮＭＯＳトランジ
スタＮＴ１４のソースがＮＭＯＳトランジスタＮＴ１５
のドレインに接続され、ＮＭＯＳトランジスタＮＴ１５
のソースが基準電位Ｖss（接地電位）に接続されてい
る。また、ＰＭＯＳトランジスタＰＴ１４のソースが電
源電圧ＶDDの供給ラインに接続され、ドレインがＰＭＯ
ＳトランジスタＰＴ１５のソースに接続され、ＰＭＯＳ
トランジスタＰＴ１５のドレインがＮＭＯＳトランジス
タＮＴ１６のドレインに接続され、このドレイン同士の
接続点によりノードＮＤ１３が構成されている。ＮＭＯ
ＳトランジスタＮＴ１６のソースがＮＭＯＳトランジス
タＮＴ１７のドレインに接続され、ＮＭＯＳトランジス
タＮＴ１７のソースが基準電位Ｖss（接地電位）に接続
されている。
【００６５】そして、ノードＮＤ１２とノードＮＤ１３
とが接続され、この接続点により可変遅延回路１５０１
の出力ノードＮＤ１４が構成される。各可変遅延回路１
５０１〜１５３１の出力ノードＮＤ１４は次段の可変遅
延回路１５０２〜１５３２のインバータ部ＩＮＶに接続
されている。ただし、最終段の可変遅延回路１５３２の
出力ノードＮＤ１４は出力データＶOUT の出力端子ＴOU
TTに接続されている。
【００６６】また、ＰＭＳＯトランジスタＰＴ１２のゲ
ート、およびＮＭＯＳトランジスタＮＴ１５のゲートが
インバータ部ＩＮＶの出力ノードＮＤ１１に接続され、
ＰＭＯＳトランジスタＰＴ１３のゲート、およびＮＭＯ
ＳトランジスタＮＴ１６のゲートがデコード信号Ｖsel1
の供給ラインに接続されている。また、ＮＭＯＳトラン
ジスタＮＴ１４のゲート、およびＰＭＯＳトランジスタ
ＰＴ１５のゲートがインバータＩＮＶ１１の出力端子に
接続され、これらゲートにはデコード信号Ｖsel1の反転
信号／Ｖsel1（／は反転を示す）が供給される。また、
ＮＭＯＳトランジスタＮＴ１３のゲートが遅延補償信号
Ｖcompの供給ラインに接続されている。ＮＭＯＳトラン
ジスタＮＴ１３は遅延補償信号Ｖcompの供給レベルに応
じてオン抵抗が調整される。さらに、ＰＭＯＳトランジ
スタＰＴ１４のゲート、およびＮＭＯＳトランジスタＮ
Ｔ１７のゲートがインバータ１５３４の出力端子に接続
され、これらのゲートには入力データＶINの反転信号／
ＶINが供給される。
【００６７】なお、入力データＶINの反転信号／ＶIN
は、３２個の単位遅延回路１５０１〜１５３２に並列に
供給される。
【００６８】以上の構成を有する各単位遅延回路１５０
１〜１５３２は、それぞれデコード信号Ｖsel1〜Ｖsel3
2 を論理「０」で受けると、インバータ部ＩＮＶを介し
た入力データをさらに反転させて出力ノードＮＤ１４か
ら出力し、論理「１」で受けると、インバータ１５３４
による反転信号／ＶINを反転させて、出力ノードＮＤ１
４から出力する。
【００６９】デコード回路１５３３は、遅延値用レジス
タ１５３に設定された５ビットの遅延時間制御信号Ｓ１
５３ａをデコードし、デコード結果に応じて論理「１」
または「０」のいずれかをとる、３２種のデコード信号
Ｖsel1〜Ｖsel32 を生成して、対応する単位遅延回路１
５０１〜１５３２に出力する。具体的には、デコード信
号Ｖsel1〜Ｖsel32 のうち、１つだけが論理「１」に設
定され、他の信号は論理「０」に設定される。
【００７０】たとえば、遅延時間制御信号Ｓ１５３ａが
示すタイミング調整用情報が０であれば、最も出力端子
ＴOUT に近い単位遅延回路１５３２へのデコード信号Ｖ
sel32 のみを論理「１」に設定し、他のデコード信号Ｖ
sel1〜Ｖsel31 に設定して、対応する単位遅延回路１５
０１〜１５３１に供給する。この場合、最終段の単位遅
延回路１５３２において、入力データＶINの反転信号／
ＶINが反転されてそのまま出力データＶOUT として出力
端子ＴOUT に出力される。したがって、この場合は遅延
時間が最小になる。
【００７１】また、遅延時間制御信号Ｓ１５３ａが示す
タイミング調整用情報が１であれば、単位遅延回路１５
３１へのデコード信号Ｖsel31 のみを論理「１」に設定
し、他のデコード信号Ｖsel1〜Ｖsel30 ，Ｖsel32 を論
理「０」に設定して、対応する単位遅延回路１５０１〜
１５３０，１５３２に供給する。この場合、単位遅延回
路１５３１において、入力データＶINの反転信号／ＶIN
が反転されて、出力ノードＮＤ１４から最終段の単位遅
延回路１５３２に出力され、単位遅延回路１５３２のイ
ンバータ部ＩＮＶ、およびマルチプレクサ部ＭＵＸを介
し、１段分の遅延作用を受けた信号が出力ノードＮＤ１
４から出力データＶOUT として出力端子ＴOUT に出力さ
れる。
【００７２】同様にして、遅延時間制御信号Ｓ１５３ａ
が示すタイミング調整用情報が３１であれば、最も出力
端子ＴOUT から遠い単位遅延回路１５０１へのデコード
信号Ｖsel1のみを論理「１」に設定し、他のデコード信
号Ｖsel2〜Ｖsel32 を論理「０」に設定して、対応する
単位遅延回路１５０２〜１５３２に供給する。この場
合、単位遅延回路１５０１において、入力データＶINの
反転信号／ＶINが反転されて、出力ノードＮＤ１４から
次段の単位遅延回路１５０２に出力され、以下縦続接続
された単位遅延回路１５０２〜１５３２のインバータ部
ＩＮＶ、およびマルチプレクサ部ＭＵＸを介し、３１段
分の遅延作用を受けた信号が最終段の単位遅延回路１５
３３２の出力ノードＮＤ１４から出力データＶOUT とし
て出力端子ＴOUT に出力される。したがって、この場合
が最も遅延時間が最大になる。
【００７３】このように、タイミング調整用情報の値を
適宜調整することにより、遅延時間を段階的に変更する
ことが可能である。
【００７４】また、各単位遅延回路１５０１〜１５３２
の遅延時間は、アナログ信号である遅延補償信号Ｖcomp
により個別に調整可能である。この調整は、ＳＲＡＭの
温度や電源電圧が変化したときに、その変化を相殺（補
償する）する必要がある場合に行われる。
【００７５】なお、本実施形態のように、遅延回路を使
用する場合、デ−タ出力のタイミングを早くする方向に
調整することはできない。その場合は、出力デ−タを図
示しないＣＰＵが取りこむタイミングクロックＣＬＫ
（φＢ）を指定してクロックを遅らせることで、相対的
にデ−タ出力のタイミングが早くなったように見せるこ
とができる。ここで、クロックφＢは、一つのデ−タ端
子に一つあるわけではないことから、クロックφＢを適
当に遅くして、各デ−タ端子の遅延時間が最小の状態で
は、出力タイミングが相対的に早い状態にしておいてか
ら、各デ−タの出力タイミングを段階的に遅くして行
き、最適な出力タイミングを探すことになる。
【００７６】また、本第１の実施形態におけるデ−タ入
力系回路では、入力バッファ１５８と、入力用レジスタ
１５２との間、および入力用クロックＣＫ１１の入力レ
ジスタ１５２への供給ラインに可変遅延回路１５５、１
５６が挿入されている。半導体回路（ＳＲＡＭ）１４が
外部からのクロックＣＬＫ（φＡ）に対して入力デ−タ
の取り込みを遅くするときには、可変遅延回路１５５の
遅延時間を短くするか、可変遅延回路１５６の遅延時間
を長くする。一方、半導体回路（ＳＲＡＭ）１４が外部
からのクロックφＡ（ＣＬＫ）に対して入力デ−タの取
り込みを早くするときには、可変遅延回路１５５の遅延
時間を長くするか、可変遅延回路１５６の遅延時間を短
くする。可変遅延回路１５５，１５６は、各デ−タ毎に
対応して持っているので、入力デ−タのタイミングを早
くすることも、遅くすることもデ−タ毎に独立して行う
ことができる。
【００７７】図３は、外部からの入力デ−タのタイミン
グ情報と遅延回路１５５，１５６の遅延時間との関係を
示す図である。ここでは、上述したように、外部から３
２段階でのタイミングの調整ができる場合を想定してい
る。外部からのタイミング調整信号は、０から３１の値
を取り（５ビットの情報）、数値が大きくなるほど、半
導体回路１４（ＳＲＡＭ）が外部クロックφＡに対して
入力デ−タを早く取りこむことを示す。この値が１６の
時が標準のタイミングであり、可変遅延回路１５５，１
５６とも最小の遅延時間を持つ。
【００７８】次に、上記構成による動作を説明する。
【００７９】まず、図示しないＣＰＵが、半導体装置１
０の半導体回路（ＳＲＡＭ）１４からの読み出しデ−タ
を取りこむ場合において、そのタイミングを調整する動
作について説明する。
【００８０】ＣＰＵから半導体装置１０に対して出力タ
イミング調整用情報を送る。この出力タイミング調整用
情報は、同じデ−タ線を使って半導体装置１０に送られ
る。ＣＰＵから送られた出力タイミング調整用情報は、
たとえば半導体装置１０のデータ入出力端子ＴI/O1から
データ入出力回路１５−１に入力され、入力バッファ１
５９を介して遅延値用レジスタ１５３に保持される。遅
延値用レジスタ１５３に保持されたタイミング調整用情
報は、たとえば５ビットの情報として与えられ、その情
報が各可変遅延回路１５４，１５５、および１５６の遅
延時間として、各可変遅延回路１５４〜１５６に供給さ
れる。
【００８１】この状態で、ＣＰＵから半導体装置１０の
半導体回路（ＳＲＡＭ）１４を動作させ、そのタイミン
グで正常に動作するかを判定する。まず、ＣＰＵから半
導体回路１４に対してデ−タを書きこむ。この場合、半
導体装置１０において、外部クロックＣＬＫに基づいて
入力用クロック発生回路１１で入力用クロックがＣＫ１
１が発生され、可変遅延回路１５６に供給される。可変
遅延回路１５６では、入力用クロックＣＫ１１が遅延値
用レジスタ１５３に保持されたタイミング調整用遅延値
に基づいた遅延時間をもって遅延され、入力用レジスタ
１５２に供給される。また、ＣＰＵから半導体装置１０
に送られた書き込みデータは、データ入出力端子ＴI/O1
に入力され、データ入出力回路１５−１に入力される。
データ入出力回路１５−１に入力された書き込みデータ
は、入力バッファ１５８を介して可変遅延回路１５５に
入力される。可変遅延回路１５５では、遅延値用レジス
タ１５３に保持されたタイミング調整用遅延値に基づい
た遅延時間をもって遅延され、入力用レジスタ１５２に
出力される。そして、入力用レジスタ１５２では、可変
遅延回路１５６により供給された遅延入力用クロックに
同期して書き込みデータが保持され、半導体回路（ＳＲ
ＡＭ）１４に供給される。これにより、半導体回路１４
の所定のアドレスに入力データが書き込まれる。
【００８２】次に、半導体回路１４からからデ−タを読
み出す。この場合、半導体装置１０において、外部クロ
ックＣＬＫに基づいて出力用クロック発生回路１１で出
力用クロックがＣＫ１２が発生され、出力用レジスタ１
５１に供給される。出力用レジスタ１５１では、出力用
クロックＣＫ１２に同期して半導体回路（ＳＲＡＭ）１
４の所定アドレスから読み出されたデータが保持され、
可変遅延回路１５４に供給される。可変遅延回路１５４
では、遅延値用レジスタ１５３に保持されたタイミング
調整用遅延値に基づいた遅延時間をもって遅延され、出
力データは出力バッファ１５７を介してデータ入出力端
子ＴI/O1からＣＰＵに送られる。
【００８３】なお、半導体回路（ＳＲＡＭ）１４はタイ
ミング的に確実にデ−タが取りこめるとは限らないの
で、複数サイクルを使って確実にＳＲＡＭへの書きこみ
を行う。ＣＰＵは、半導体回路（ＳＲＡＭ）１４に書い
たデ−タを保持しており、ＳＲＡＭから読み出したデ−
タが、書いたデ−タと合っているかが判断する。そし
て、そのタイミングで、正しくＳＲＡＭからの読み出し
ができたか否かをＣＰＵ内に保持しておく。
【００８４】次に、出力タイミング調整用情報を変え
て、上記のデータ書き込みおよび読み出し動作、並びに
書き込みデータと読み出しデータの照合動作をを繰り返
す。
【００８５】なお、タイミングは必要以上に長くても、
短くても読み出しを正しく行うことができない。上記の
手続きで、読み出しが正しくできたタイミングの範囲
で、ちょうど中間の値を使用することで、そのデ−タ端
子に対する最適なタイミングを見つけることができる。
【００８６】以上の動作をを全てのデ−タ入出力ＴI/O1
〜ＴI/On端子に対して行う。ＣＰＵは、各デ−タ端子毎
に独立にデ−タを判断することができるので、全てのデ
−タ端子を平行して、最適なタイミングを見つける作業
を行うことができる。
【００８７】また 一般に、ＣＰＵが起動を開始する
（パワ−アップ）時には、種々のリセットサイクルが動
作するので、この期間を使って、最適なタイミングを探
すことは可能である。また、ＣＰＵが起動を開始する時
に、最適なタイミングを探すことで、ＣＰＵ、半導体装
置１０の特性バラツキによらずに、最適なタイミングに
設定することが可能である。
【００８８】次に、半導体装置１０の半導体回路（ＳＲ
ＡＭ）１４がＣＰＵからデ−タを取りこむ場合のタイミ
ングを調整する動作について説明する。この場合、半導
体装置１０内で入力デ−タを取りこむタイミングを調整
することになる。この動作も上述した動作っと略同様に
行われる。
【００８９】すなわち、まずＣＰＵから半導体装置１０
に対して出力タイミング調整用情報を送る。この出力タ
イミング調整用情報は、同じデ−タ線を使って半導体装
置１０に送られる。ＣＰＵから送られた出力タイミング
調整用情報は、たとえば半導体装置１０のデータ入出力
端子ＴI/O1からデータ入出力回路１５−１に入力され、
入力バッファ１５９を介して遅延値用レジスタ１５３に
保持される。遅延値用レジスタ１５３に保持されたタイ
ミング調整用情報は、たとえば５ビットの情報として与
えられ、その情報が各可変遅延回路１５４，１５５、お
よび１５６の遅延時間として、各可変遅延回路１５４〜
１５６に供給される。
【００９０】この状態で、ＣＰＵから半導体装置１０の
半導体回路（ＳＲＡＭ）１４を動作させ、そのタイミン
グで正常に動作するかを判定する。まず、ＣＰＵから半
導体回路１４に対してデ−タを書きこむ。この場合、半
導体装置１０において、入力用クロック発生回路１１で
入力用クロックがＣＫ１１が発生され、可変遅延回路１
５６に供給される。可変遅延回路１５６では、入力用ク
ロックＣＫ１１が遅延値用レジスタ１５３に保持された
タイミング調整用遅延値に基づいた遅延時間をもって遅
延され、入力用レジスタ１５２に供給される。
【００９１】また、ＣＰＵから半導体装置１０に送られ
た書き込みデータは、データ入出力端子ＴI/O1に入力さ
れ、データ入出力回路１５−１に入力される。データ入
出力回路１５−１に入力された書き込みデータは、入力
バッファ１５８を介して可変遅延回路１５５に入力され
る。可変遅延回路１５５では、遅延値用レジスタ１５３
に保持されたタイミング調整用遅延値に基づいた遅延時
間をもって遅延され、入力用レジスタ１５２に出力され
る。そして、入力用レジスタ１５２では、可変遅延回路
１５６により供給された遅延入力用クロックに同期して
書き込みデータが保持され、半導体回路（ＳＲＡＭ）１
４に供給される。これにより、半導体回路１４の所定の
アドレスに入力データが書き込まれる。
【００９２】次に、半導体回路１４からからデ−タを読
み出す。この場合、半導体装置１０において、出力用ク
ロック発生回路１１で出力用クロックがＣＫ１２が発生
され、出力用レジスタ１５１に供給される。出力用レジ
スタ１５１では、出力用クロックＣＫ１２に同期して半
導体回路（ＳＲＡＭ）１４の所定アドレスから読み出さ
れたデータが保持され、可変遅延回路１５４に供給され
る。可変遅延回路１５４では、遅延値用レジスタ１５３
に保持されたタイミング調整用遅延値に基づいた遅延時
間をもって遅延され、出力データは出力バッファ１５７
を介してデータ入出力端子ＴI/O1からＣＰＵに送られ
る。そして、ＣＰＵで、半導体装置１０の半導体回路
（ＳＲＡＭ）１４がＣＰＵからのデ−タを正しく読みこ
んでいるか否かを判断する。
【００９３】このとき、半導体回路（ＳＲＡＭ）１４か
らのデ−タの読み出しがタイミング的に、確実にできる
とは限らないので、ＳＲＡＭからは複数サイクルを使っ
て一つのデ−タを取り出し、ＳＲＡＭからの読み出しタ
イミングに対して充分な余裕を持たせておけばよい。そ
のタイミングで、正しく半導体装置１０側がデ−タを取
りこむことができたか否かをＣＰＵ内に保持しておく。
【００９４】次に、データ取り込みタイミングを変え
て、上記のデータ書き込みおよび読み出し動作、並びに
書き込みデータと読み出しデータの照合動作を繰り返
す。
【００９５】なお、データ取り込みタイミングは必要以
上に早くても、遅くても取り込みを正しく行うことがで
きない。上記の手続きで、読み出しが正しくできたタイ
ミングの範囲で、ちょうど中間の値を使用することで、
そのデ−タ端子に対する最適なタイミングを見つけるこ
とができる。
【００９６】以上の動作を全てのデ−タ入出力ＴI/O1〜
ＴI/On端子に対して行う。
【００９７】以上説明したように、本第１の実施形態に
よれば、外部装置としてのＣＰＵからから遅延値をレジ
スタ１５３に任意に設定し、この外部から設定される遅
延値に基づいて遅延回路１５４，１５５，１５６の遅延
時間を調整可能に構成し、入力データの入力タイミン
グ、および出力データの出力タイミングが適宜調整する
ように構成したので、多ビットで、１ＧＨｚを超えるよ
うな高速デ−タ転送を行う時に、最大の問題となるデ−
タ間のタイミングのズレを本発明を使用することで、容
易に最小にすることが可能となる利点がある。また、上
記のタイミングのズレを外部から容易に調整できるよう
にすることで、半導体素子のパワ−アップの期間に、タ
イミング調整することができ、各製品毎のバラツキの影
響を受けずに、最適なタイミングで使用することが可能
となる。
【００９８】第２実施形態 図４は、本発明に係るデータ処理回路としての半導体装
置の第２の実施形態を示す回路図である。
【００９９】本第２の実施形態が上述した第１の実施形
態と異なる点は、データ入出力回路において、データ出
力用可変遅延回路１５４を、出力用レジスタ１５１と出
力バッファ１５７との間に配置して出力データそのもの
を遅延させる代わりに、出力用レジスタ１５１への出力
用クロックＣＫ１２を可変遅延回路１５４で遅延させて
半導体回路１４による読み出しデータの保持タイミング
を調整するようにしたことにある。
【０１００】その他の構成および作用は第１の実施形態
と同様である。
【０１０１】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
【０１０２】第３実施形態 図５は、本発明に係るデータ処理回路としての半導体装
置の第３の実施形態を示す回路図である。
【０１０３】本第３の実施形態が上述した第２の実施形
態と異なる点は、データ入出力回路のデータ出力系にお
いて、出力用クロックを可変遅延回路で遅延させてデー
タの出力タイミングを調整する代わりに、出力用クロッ
クを位相を調整するための調整回路としてのＤＬＬ（Ｄ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１６０により
早くまたは遅くして、出力用レジスタ１５１へのデータ
の取り込みタイミングを調整するようにしたことにあ
る。
【０１０４】このＤＬＬ回路１６０を遅延回路の代わり
に使用する理由は、次の通りである。すなわち、第２の
実施形態のように、調整可能な遅延回路を使用する場合
で、デ−タ出力系回路では、デ−タを出力するタイミン
グを各デ−タ毎に独立して早くできない。また、遅延回
路を持つために、半導体装置のクロック入力からデ−タ
出力までのアクセスタイムが遅くなる。そこで、出力用
レジスタ１５１へのクロックの供給タイミングを早くす
ることも遅くすることも自由にできるＤＬＬ回路を使用
ししている。
【０１０５】すなわち、本第３の実施形態に係る半導体
装置１０ｂにおいては、出力用レジスタ１５１のクロッ
クＡＣＫ１２のタイミングをＤＬＬ回路１６０を使っ
て、調整することができるようになっている。したがっ
て、クロックＡＣＫ１２のタイミングは、早くすること
も遅くすることも自由にできる。また、クロックＡＣＫ
１２のタイミングは出力用クロックＣＫ１２より遅くな
るとは限らないので、アクセスタイムが遅くなることも
無い。
【０１０６】図６は、図５のＤＬＬ回路の具体的な構成
例を示すブロック図である。図６に示すように、ＤＬＬ
回路１６０は、位相差検知回路１６１、ローパスフィル
タ１６２、電圧可変遅延回路１６３、および可変遅延回
路１６４，１６５を有している。
【０１０７】このＤＬＬ回路１６０の構成および機能に
ついて、図６および図７のタイミングチャートに関連付
けて説明する。図６において、φｒｅｆは、ＤＬＬ回路
１６０の入力クロック、すなわち出力用クロック発生回
路１２で発生された出力用クロックＣＫ１２であり、Ｄ
ＬＬ回路１６０のファレンスとなるクロックである。こ
のリファレンスクロックφｒｅｆは、位相差検知回路１
６１と、電圧可変遅延回路１６３に入力される。
【０１０８】位相差検出回路１６１では、リファレンス
クロックφｒｅｆと可変遅延回路１６５の出力クロック
φ２との位相比較が行われ、その結果が信号Ｓ１６１と
してローパスフィルタ１６２に供給される。そして、ロ
ーパスフィルタ１６２において、信号Ｓ１６１に基づい
てアナログ電圧制御Ｖｃが生成され、電圧可変遅延回路
１６３に供給される。
【０１０９】電圧可変遅延回路１６３は、アナログ電圧
Ｖｃによって、入力リファレンスクロックφｒｅｆから
出力φ１までの遅延時間を調整することが可能な遅延回
路として構成されている。そして、アナログ電圧Ｖｃに
応じて遅延時間が調整された電圧可変遅延回路１６３の
出力クロックが可変遅延回路１６４，１６５が供給され
る。可変遅延回路１６４，１６５はプログラマブルな遅
延回路であり、その遅延回路を外部から調整可能なもの
である。その調整値は、前述したように、遅延値用レジ
スタ１５３に設定されたタイミング調整用情報に基づい
て信号Ｓ１５３ａとして与えられる。なお、可変遅延回
路１６４，１６５は、デ−タもしくはクロックの入力、
並びに外部から遅延時間を制御するための入力以外に、
遅延回路の遅延時間がＳＲＡＭの温度変化や電源電圧変
化の影響を受けないようにするための遅延補償信号Ｖco
mp用入力を有している。
【０１１０】可変遅延回路１６５の出力φ２は、図７に
示すように、基本的にリファレンスクロックφｒｅｆの
位相を２πだけ遅らせたものである。そして、位相差検
知回路１６１により、リファレンスクロックφｒｅｆと
出力φ２の位相差を調べロ−パスフィルタ１６２を介し
て電圧可変遅延回路１６３にフィ−ドバックすること
で、リファレンスクロックφｒｅｆと、φ２のタイミン
グが完全に一致するように動作することができる。
【０１１１】ＤＬＬ回路１６０の出力φｏｕｔは、電圧
可変遅延回路１６３の出力φ１を可変遅延回路１６４で
遅延させて生成される。このとき。可変遅延回路１６４
と可変遅延回路１６５の遅延時間が全く同じであれば、
ＤＬＬの動作により、出力φｏｕｔのタイミングは、リ
ファレンスクロックφｒｅｆのタイミングと同じにする
ことができる。
【０１１２】また、可変遅延回路１６４，１６５は、た
とえば図２に示すような回路で構成される。ただし、こ
の回路構成以外の回路により構成することができること
はいうまでもない。もし、出力φｏｕｔをリファレンス
クロックφｒｅｆより早くしたいのであれば、可変遅延
回路１６５の遅延時間を長く設定すればよい。また、出
力φｏｕｔをリファレンスクロックφｒｅｆより遅くし
たい場合は、可変遅延回路１６４の遅延時間を長く設定
すればよい。
【０１１３】本第３の実施形態によれば、上述した第１
および第２の実施形態の効果に加えて、デ−タ出力系回
路では、デ−タを出力するタイミングを各デ−タ毎に独
立して早くすることができるようになり、各製品毎のバ
ラツキの影響を受けずに、さらに最適なタイミングで使
用することが可能となる利点がある。
【０１１４】なお、このＤＬＬ回路は、入力用クロック
の位相を調整する回路としても適用することも可能であ
る。
【０１１５】第４実施形態 図８は、本発明に係るデータ処理回路としての半導体装
置の第４の実施形態を説明するための図である。
【０１１６】本第４の実施形態は、半導体装置１０ｃの
温度や電源電圧が変化したときに、その変化が遅延時間
に影響を与えないようにする、補償回路１７０に関する
ものである。半導体装置１０ｃの他の部分は、図１、図
４、または図５の構成と同様に構成することが可能であ
る。
【０１１７】この補償回路１７０は、図８に示すよう
に、バッファ１７１〜１７４、電圧可変遅延回路１７
５、位相差検知回路１７６、ローパスフィルタ１７７、
および配線基板上の外部配線１７８により構成されてい
る。
【０１１８】図８において、クロックφ０は、この補償
回路１７０を動作させる基準となるクロックであり、た
とえば半導体装置１０ｃの入力入力クロックから生成さ
れる。また、バッファ１７１とバッファ１７２は特性が
同じバッファであり、バッファ１７３とバッファ１７４
も特性が同じである。
【０１１９】クロックφ０は、バッファ１７１、１７２
を介してそれぞれ配線１７８、および電圧可変遅延回路
１７５に入力される。
【０１２０】外部配線１７８を伝搬したクロックはバッ
ファ１７３を介して、また電圧可変遅延回路１７５への
入力クロックは、バッファ１７４を介して位相差検知回
路１７６に入力される。位相差検知回路１７６において
は、外部配線１７８、バッファ１７３を通ったクロック
φ１１と、電圧可変遅延回路１７５、バッファ１７４を
介してクロックφ１２の位相が比較され、その比較結果
がロ−パスフィルタ１７７を介して電圧可変遅延回路１
７５にフィ−ドバックされる。これにより、クロックφ
１１とクロックφ１２のタイミングが同じになるよう
に、すなわち外部の配線１７８の遅延時間と内部の電圧
可変遅延回路１７５の遅延時間とが同じになるように調
整される。
【０１２１】外部配線１７８の遅延時間は、半導体装置
１０ｃの温度、電源電圧等に依存せずに一定なので、電
圧可変遅延回路１７５の遅延時間も温度、電源電圧等に
依存しないように自動的に調整することが可能である。
電圧可変遅延回路１７５が、各データ入出力単（Ｉ／
Ｏ）毎にあるプログラマブル遅延回路と等価であれば、
つまり、同じアナログ電圧に対して同じ遅延時間を生じ
る設計になっていれば、このロ−パスフィルタ１７７出
力は、各データ入出力回路毎のプログラマブル遅延回路
の遅延時間を補償する信号となる。なお、ローパスフィ
ルタ１７７によるアナログ電圧Ｖｃは、遅延補償信号Ｖ
compとして、図示しないデータ入出力回路に配置される
可変遅延回路あるいはＤＬＬ回路に供給される。実際に
は、ロ−パスフィルタ１７７の出力はアナログ信号なの
で、デジタル信号に変換して各データ入出力回路に供給
し、その場で再度アナログ信号に変換する方がノイズに
対して安全である。
【０１２２】本第４の実施形態によれば、上述した第
１、第２、および第３の実施形態の構成に加えて、半導
体装置の外部の配線基板上に遅延時間の基準となる配線
１７８を接続し、この配線の遅延時間を基準とすること
で、半導体装置の温度や、電源電圧が変化しても遅延時
間が変化しないような回路を実現できる利点がある。ま
た、デ−タ間のタイミングを半導体装置の中で調整する
ことで、配線基板上の配線間の遅延を揃える必要性がな
い。これいより、配線パタ−ンをシンプルにすることが
でき、狭い領域に配線することで配線層の数を減らすこ
とができ、また、クロスト−クの影響が少ない配線パタ
−ンができる利点がある。
【０１２３】
【発明の効果】以上説明したように、本発明によれば、
多ビットで、たとえば１ＧＨｚを超えるような高速デ−
タ転送を行うときに、最大の問題となるデ−タ間のタイ
ミングのズレを容易に最小にすることができる。また、
上記のタイミングのズレを外部から容易に調整できるよ
うにすることで、回路のパワ−アップの期間に、タイミ
ング調整することができ、各製品毎のバラツキの影響を
受けずに、最適なタイミングで使用することが可能とな
る利点がある。
【０１２４】また、本発明によれば、外部の配線基板上
に遅延時間の基準となる配線を接続し、この配線の遅延
時間を基準とすることで、半導体素子の温度や、電源電
圧が変化しても遅延時間が変化しないような回路にする
ことが可能となる。また、デ−タ間のタイミングを半導
体素子の中で調整することで、配線基板上の配線間の遅
延を揃える必要性がない。その結果、配線パタ−ンをシ
ンプルにすることができ、狭い領域に配線することで配
線層の数を減らすことができ、また、クロスト−クの影
響が少ない配線パタ−ンを可能とすることができる。
【図面の簡単な説明】
【図１】本発明に係るデータ処理回路としての半導体装
置の第１の実施形態を示す回路図である。
【図２】本発明に係る可変遅延回路の具体的な構成例を
示す回路図である。
【図３】外部からの入力デ−タのタイミング情報と図１
の２つの入力用可変遅延回路遅延時間との関係を示す図
である。
【図４】本発明に係るデータ処理回路としての半導体装
置の第２の実施形態を示す回路図である。
【図５】本発明に係るデータ処理回路としての半導体装
置の第３の実施形態を示す回路図である。
【図６】図５のＤＬＬ回路の具体的な構成例を示すブロ
ック図である。
【図７】図６のＤＬＬ回路のタイミングチャートであ
る。
【図８】本発明に係るデータ処理回路としての半導体装
置の第４の実施形態を説明するための図である。
【図９】一般的な半導体素子間のデータ転送を説明する
ための図である。
【図１０】図９において半導体素子Ａから出力されたデ
−タを半導体素子Ｂの場所でみた場合のタイミング図で
ある。
【図１１】配線基板上のデータ線のレイアウト例を示す
図である。
【符号の説明】
１０，１０ａ〜１０ｃ…半導体装置１０、１１…入力用
クロック発生回路、１２…出力用クロック発生回路、１
３…クロック用バッファ、１４…半導体回路、１５−１
〜１５−ｎ…データ入出力回路、ＴI/O1〜ＴI/On…デー
タ入出力端子、１５１…出力用レジスタ、１５２…入力
用レジスタ、１５３…遅延値用レジスタ、１５４〜１５
６…可変遅延回路、１５７…出力バッファ、１５８，１
５９…入力バッファ、１５０１〜１５３２…単位遅延回
路、１５３３…デコード回路、１５３４…インバータ、
１６０…ＤＬＬ回路、１６１…位相差検知回路、１６２
…ローパスフィルタ、１６３…電圧可変遅延回路、１６
４，１６５…可変遅延回路、１７０…補償回路、１７１
〜１７４…バッファ、１７５…電圧可変遅延回路、１７
６…位相差検知回路、１７７…ローパスフィルタ、１７
８…外部配線。

Claims (62)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つのデータ入力端子と、 上記データ入力端子に対応して設けられ、外部から遅延
    値が任意の値に設定可能な遅延値用保持手段と、上記遅
    延値用保持手段に保持された遅延値に基づいて上記デー
    タ入力端子に入力されたデータを遅延させる遅延回路と
    を備えた少なくとも一つのデータ入力回路とを有するデ
    ータ処理回路。
  2. 【請求項２】 上記データ入力端子と遅延回路の入力
    側、または上記遅延回路の出力側のいずれかに配置さ
    れ、所定の入力用クロックに同期して上記データ入力端
    子への入力データまたは上記遅延回路の出力データを保
    持して出力する入力用保持手段を有する請求項１記載の
    データ処理回路。
  3. 【請求項３】 上記外部からの遅延値は、上記データ入
    力端子から入力される請求項１記載のデータ処理回路。
  4. 【請求項４】 初期状態時に、上記遅延値用保持手段に
    上記遅延値を任意の値に設定し、設定した遅延値に基づ
    く遅延時間で動作するか否かを確認し、最適な遅延値を
    選択して設定する外部装置を有する請求項１記載のデー
    タ処理回路。
  5. 【請求項５】 上記遅延回路は、遅延補償信号を受けて
    遅延時間を調整可能である請求項１記載のデータ処理回
    路。
  6. 【請求項６】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項５記載のデータ処理回路。
  7. 【請求項７】 データの入力タイミングを外部クロック
    を基準にしているデータ処理回路であって、 少なくとも一つのデータ入力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記データ入力端子に対応して設けられ、外部から遅延
    値が任意の値に設定可能な遅延値用保持手段と、上記遅
    延値用保持手段に保持された遅延値に基づいて入力され
    たデータを遅延させる遅延回路と、上記データ入力端子
    と遅延回路の入力側、または上記遅延回路の出力側のい
    ずれかに配置され、上記入力用クロック発生回路で発生
    された入力用クロックに同期して上記データ入力端子へ
    の入力データまたは上記遅延回路の出力データを保持し
    て出力する入力用保持手段とを備えた少なくとも一つの
    データ入力回路とを有するデータ処理回路。
  8. 【請求項８】 上記外部からの遅延値は、上記データ入
    力端子から入力される請求項７記載のデータ処理回路。
  9. 【請求項９】 初期状態時に、上記遅延値用保持手段に
    上記遅延値を任意の値に設定し、設定した遅延値に基づ
    く遅延時間で動作するか否かを確認し、最適な遅延値を
    選択して設定する外部装置を有する請求項７記載のデー
    タ処理回路。
  10. 【請求項１０】 上記遅延回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項７記載のデータ処理
    回路。
  11. 【請求項１１】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項１０記載のデータ処理回路。
  12. 【請求項１２】 データの入力タイミングを外部クロッ
    クを基準にしているデータ処理回路であって、 少なくとも一つのデータ入力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記データ入力端子に対応して設けられ、外部から調整
    値が任意の値に設定可能な調整値用保持手段と、上記調
    整値用保持手段に保持された調整値に基づいて上記入力
    用クロック発生回路で発生された入力用クロックの位相
    を調整する調整回路と、上記調整回路で位相が調整され
    た入力用クロックに同期して上記データ入力端子への入
    力データを保持して出力する入力用保持手段とを備えた
    少なくとも一つのデータ入力回路とを有するデータ処理
    回路。
  13. 【請求項１３】 上記外部からの調整値は、上記データ
    入力端子から入力される請求項１２記載のデータ処理回
    路。
  14. 【請求項１４】 初期状態時に、上記調整値用保持手段
    に上記調整値を任意の値に設定し、設定した調整値で動
    作するか否かを確認し、最適な調整値を選択して設定す
    る外部装置を有する請求項１２記載のデータ処理回路。
  15. 【請求項１５】 上記調整回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項１２記載のデータ処
    理回路。
  16. 【請求項１６】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項１５記載のデータ処理回路。
  17. 【請求項１７】 データの入力タイミングを外部クロッ
    クを基準にしているデータ処理回路であって、 少なくとも一つのデータ入力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記データ入力端子に対応して設けられ、外部から調整
    値が任意の値に設定可能な調整値用保持手段と、上記調
    整値用保持手段に保持された調整値に基づいて入力され
    たデータを遅延させる遅延回路と、上記調整値用保持手
    段に保持された調整値に基づいて上記入力用クロック発
    生回路で発生された入力用クロックの位相を調整する調
    整回路と、上記データ入力端子と遅延回路の入力側、ま
    たは上記遅延回路の出力側のいずれかに配置され、上記
    調整回路で位相が調整された入力用クロックに同期して
    上記データ入力端子への入力データまたは上記遅延回路
    の出力データを保持して出力する入力用保持手段とを備
    えた少なくとも一つのデータ入力回路とを有するデータ
    処理回路。
  18. 【請求項１８】 上記遅延回路用調整値と上記調整回路
    用調整値とは、大きさが異なる請求項１７記載のデータ
    処理回路。
  19. 【請求項１９】 上記外部からの調整値は、上記データ
    入力端子から入力される請求項１７記載のデータ処理回
    路。
  20. 【請求項２０】 初期状態時に、上記調整値用保持手段
    に上記調整値を任意の値に設定し、設定した調整値で動
    作するか否かを確認し、最適な調整値を選択して設定す
    る外部装置を有する請求項１７記載のデータ処理回路。
  21. 【請求項２１】 上記調整回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項１７記載のデータ処
    理回路。
  22. 【請求項２２】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項２１記載のデータ処理回路。
  23. 【請求項２３】 少なくとも一つのデータ出力端子と、 上記データ出力端子に対応して設けられ、外部から遅延
    値が任意の値に設定可能な遅延値用保持手段と、上記遅
    延値用保持手段に保持された遅延値に基づいて上記デー
    タ出力端子に出力するデータを遅延させる遅延回路とを
    備えた少なくとも一つのデータ出力回路とを有するデー
    タ処理回路。
  24. 【請求項２４】 上記データ出力端子と遅延回路の出力
    側、または上記遅延回路の入力側のいずれかに配置さ
    れ、所定の出力用クロックに同期して上記遅延回路の出
    力データまたは上記遅延回路への入力データを保持して
    出力する出力用保持手段を有する請求項２３記載のデー
    タ処理回路。
  25. 【請求項２５】 初期状態時に、上記遅延値用保持手段
    に上記遅延値を任意の値に設定し、設定した遅延値に基
    づく遅延時間で動作するか否かを確認し、最適な遅延値
    を選択して設定する外部装置を有する請求項２３記載の
    データ処理回路。
  26. 【請求項２６】 上記遅延回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項２３記載のデータ処
    理回路。
  27. 【請求項２７】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項２６記載のデータ処理回路。
  28. 【請求項２８】 データの出力タイミングを外部クロッ
    クを基準にしているデータ処理回路であって、 少なくとも一つのデータ出力端子と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ出力端子に対応して設けられ、外部から遅延
    値が任意の値に設定可能な遅延値用保持手段と、上記遅
    延値用保持手段に保持された遅延値に基づいて出力デー
    タを遅延させる遅延回路と、上記データ出力端子と遅延
    回路の出力側、または上記遅延回路の入力側のいずれか
    に配置され、上記出力用クロック発生回路で発生された
    出力用クロックに同期して上記遅延回路の出力データま
    たは上記遅延回路への入力データを保持して出力する出
    力用保持手段とを備えた少なくとも一つのデータ出力回
    路とを有するデータ処理回路。
  29. 【請求項２９】 初期状態時に、上記遅延値用保持手段
    に上記遅延値を任意の値に設定し、設定した遅延値に基
    づく遅延時間で動作するか否かを確認し、最適な遅延値
    を選択して設定する外部装置を有する請求項２８記載の
    データ処理回路。
  30. 【請求項３０】 上記遅延回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項２８記載のデータ処
    理回路。
  31. 【請求項３１】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項３０記載のデータ処理回路。
  32. 【請求項３２】 データの出力タイミングを外部クロッ
    クを基準にしているデータ処理回路であって、 少なくとも一つのデータ出力端子と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ出力端子に対応して設けられ、外部から調整
    値が任意の値に設定可能な調整値用保持手段と、上記調
    整値用保持手段に保持された調整値に基づいて上記出力
    用クロック発生回路で発生された出力用クロックの位相
    を調整する調整回路と、上記データ出力端子と遅延回路
    の出力側、または上記遅延回路の入力側のいずれかに配
    置され、上記調整回路で位相が調整された出力用クロッ
    クに同期して上記遅延回路の出力データまたは上記遅延
    回路への入力データを保持して出力する出力用保持手段
    とを備えた少なくとも一つのデータ出力回路とを有する
    データ処理回路。
  33. 【請求項３３】 初期状態時に、上記遅延値用保持手段
    に上記遅延値を任意の値に設定し、設定した遅延値に基
    づく遅延時間で動作するか否かを確認し、最適な遅延値
    を選択して設定する外部装置を有する請求項３２記載の
    データ処理回路。
  34. 【請求項３４】 上記遅延回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項３２記載のデータ処
    理回路。
  35. 【請求項３５】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項３４記載のデータ処理回路。
  36. 【請求項３６】 データの出力タイミングを外部クロッ
    クを基準にしているデータ処理回路であって、 少なくとも一つのデータ出力端子と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ出力端子に対応して設けられ、外部から調整
    値が任意の値に設定可能な調整値用保持手段と、上記調
    整用保持手段に保持された調整値に基づいて出力データ
    を遅延させる遅延回路と、上記調整値用保持手段に保持
    された調整値に基づいて上記出力用クロック発生回路で
    発生された出力用クロックの位相を調整する調整回路
    と、上記データ出力端子と遅延回路の出力側、または上
    記遅延回路の入力側のいずれかに配置され、上記調整回
    路で位相が調整された出力用クロックに同期して上記遅
    延回路の出力データまたは上記遅延回路への入力データ
    を保持して出力する出力用保持手段とを備えた少なくと
    も一つのデータ出力回路とを有するデータ処理回路。
  37. 【請求項３７】 上記遅延回路用調整値と上記調整回路
    用調整値とは、大きさが異なる請求項３６記載のデータ
    処理回路。
  38. 【請求項３８】 初期状態時に、上記調整値用保持手段
    に上記調整値を任意の値に設定し、設定した調整値で動
    作するか否かを確認し、最適な調整値を選択して設定す
    る外部装置を有する請求項３６記載のデータ処理回路。
  39. 【請求項３９】 上記調整回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項３６記載のデータ処
    理回路。
  40. 【請求項４０】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項３９記載のデータ処理回路。
  41. 【請求項４１】 少なくとも一つのデータ入出力端子
    と、 上記データ入出力端子に対応して設けられ、外部から遅
    延値が任意の値に設定可能な遅延値用保持手段と、上記
    遅延値用保持手段に保持された遅延値に基づいて上記デ
    ータ入出力端子に入力されたデータを遅延させる第１の
    遅延回路と、上記遅延値用保持手段に保持された遅延値
    に基づいて上記データ入出力端子に出力するデータを遅
    延させる第２の遅延回路とを備えた少なくとも一つのデ
    ータ入出力回路とを有するデータ処理回路。
  42. 【請求項４２】 上記データ入出力端子と第１の遅延回
    路の入力側、または上記第１の遅延回路の出力側のいず
    れかに配置され、所定の入力用クロックに同期して上記
    データ入出力端子への入力データまたは上記第１の遅延
    回路の出力データを保持して出力する入力用保持手段
    と、 上記データ入出力端子と第２の遅延回路の出力側、また
    は上記第２の遅延回路の入力側のいずれかに配置され、
    所定の出力用クロックに同期して上記第２の遅延回路の
    出力データまたは上記第２の遅延回路への入力データを
    保持して出力する出力用保持手段とを有する請求項４１
    記載のデータ処理回路。
  43. 【請求項４３】 上記外部からの遅延値は、上記データ
    入出力端子から入力される請求項４１記載のデータ処理
    回路。
  44. 【請求項４４】 初期状態時に、上記遅延値用保持手段
    に上記遅延値を任意の値に設定し、設定した遅延値に基
    づく遅延時間で動作するか否かを確認し、最適な遅延値
    を選択して設定する外部装置を有する請求項４１記載の
    データ処理回路。
  45. 【請求項４５】 上記遅延回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項４１記載のデータ処
    理回路。
  46. 【請求項４６】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項４５記載のデータ処理回路。
  47. 【請求項４７】 データの入出力タイミングを外部クロ
    ックを基準にしているデータ処理回路であって、 少なくとも一つのデータ入出力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ入出力端子に対応して設けられ、外部から遅
    延値が任意の値に設定可能な遅延値用保持手段と、上記
    遅延値用保持手段に保持された遅延値に基づいて入力さ
    れたデータを遅延させる第１の遅延回路と、上記データ
    入出力端子と第１の遅延回路の入力側、または上記第１
    の遅延回路の出力側のいずれかに配置され、上記入力用
    クロック発生回路で発生された入力用クロックに同期し
    て上記データ入出力端子への入力データまたは上記第１
    の遅延回路の出力データを保持して出力する入力用保持
    手段と、上記遅延値用保持手段に保持された遅延値に基
    づいて出力データを遅延させる第２の遅延回路と、上記
    データ入出力端子と第２の遅延回路の出力側、または上
    記第２の遅延回路の入力側のいずれかに配置され、上記
    出力用クロック発生回路で発生された出力用クロックに
    同期して上記第２の遅延回路の出力データまたは上記第
    ２の遅延回路への入力データを保持して出力する出力用
    保持手段とを備えた少なくとも一つのデータ入出力回路
    とを有するデータ処理回路。
  48. 【請求項４８】 上記外部からの遅延値は、上記データ
    入出力端子から入力される請求項４７記載のデータ処理
    回路。
  49. 【請求項４９】 初期状態時に、上記遅延値用保持手段
    に上記遅延値を任意の値に設定し、設定した遅延値に基
    づく遅延時間で動作するか否かを確認し、最適な遅延値
    を選択して設定する外部装置を有する請求項４７記載の
    データ処理回路。
  50. 【請求項５０】 上記第１および第２の遅延回路は、遅
    延補償信号を受けて遅延時間を調整可能である請求項４
    ７記載のデータ処理回路。
  51. 【請求項５１】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項５０記載のデータ処理回路。
  52. 【請求項５２】 データの入出力タイミングを外部クロ
    ックを基準にしているデータ処理回路であって、 少なくとも一つのデータ入出力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ入出力端子に対応して設けられ、外部から調
    整値が任意の値に設定可能な調整値用保持手段と、上記
    調整値用保持手段に保持された調整値に基づいて上記入
    力用クロック発生回路で発生された入力用クロックの位
    相を調整する第１の調整回路と、上記第１の調整回路で
    位相が調整された入力用クロックに同期して上記データ
    入出力端子への入力データを保持して出力する入力用保
    持手段と、上記調整値用保持手段に保持された調整値に
    基づいて上記出力用クロック発生回路で発生された出力
    用クロックの位相を調整する第２の調整回路と、上記デ
    ータ入出力端子と第２の遅延回路の出力側、または上記
    第２の遅延回路の入力側のいずれかに配置され、上記第
    ２の調整回路で位相が調整された出力用クロックに同期
    して上記第２の遅延回路の出力データまたは上記第２の
    遅延回路への入力データを保持して出力出力用保持手段
    とを備えた少なくとも一つのデータ入出力回路とを有す
    るデータ処理回路。
  53. 【請求項５３】 上記外部からの調整値は、上記データ
    入出力端子から入力される請求項５２記載のデータ処理
    回路。
  54. 【請求項５４】 初期状態時に、上記調整値用保持手段
    に上記調整値を任意の値に設定し、設定した調整値で動
    作するか否かを確認し、最適な調整値を選択して設定す
    る外部装置を有する請求項５２記載のデータ処理回路。
  55. 【請求項５５】 上記調整回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項５２記載のデータ処
    理回路。
  56. 【請求項５６】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項５５記載のデータ処理回路。
  57. 【請求項５７】 データの入出力タイミングを外部クロ
    ックを基準にしているデータ処理回路であって、 少なくとも一つのデータ入出力端子と、 上記外部クロックに基づいて入力用クロックを生成する
    入力用クロック発生回路と、 上記外部クロックに基づいて出力用クロックを生成する
    出力用クロック発生回路と、 上記データ入出力端子に対応して設けられ、外部から調
    整値が任意の値に設定可能な調整値用保持手段と、上記
    調整値用保持手段に保持された調整値に基づいて入力さ
    れたデータを遅延させる第１の遅延回路と、上記調整値
    用保持手段に保持された調整値に基づいて上記入力用ク
    ロック発生回路で発生された入力用クロックの位相を調
    整する第１の調整回路と、上記データ入出力端子と第１
    の遅延回路の入力側、または上記第１の遅延回路の出力
    側のいずれかに配置され、上記第１の調整回路で位相が
    調整された入力用クロックに同期して上記データ入出力
    端子への入力データまたは上記第１の遅延回路の出力デ
    ータを保持して出力する入力用保持手段と、上記調整用
    保持手段に保持された調整値に基づいて出力データを遅
    延させる第２の遅延回路と、上記調整値用保持手段に保
    持された調整値に基づいて上記出力用クロック発生回路
    で発生された出力用クロックの位相を調整する第２の調
    整回路と、上記データ入出力端子と第２の遅延回路の出
    力側、または上記第２の遅延回路の入力側のいずれかに
    配置され、上記第２の調整回路で位相が調整された出力
    用クロックに同期して上記第２の遅延回路の出力データ
    または上記第２の遅延回路への入力データを保持して出
    力する出力用保持手段とを備えた少なくとも一つのデー
    タ入出力回路とを有するデータ処理回路。
  58. 【請求項５８】 上記遅延回路用調整値と上記調整回路
    用調整値とは、大きさが異なる請求項５７記載のデータ
    処理回路。
  59. 【請求項５９】 上記外部からの調整値は、上記データ
    入出力端子から入力される請求項５７記載のデータ処理
    回路。
  60. 【請求項６０】 初期状態時に、上記調整値用保持手段
    に上記調整値を任意の値に設定し、設定した調整値で動
    作するか否かを確認し、最適な調整値を選択して設定す
    る外部装置を有する請求項５７記載のデータ処理回路。
  61. 【請求項６１】 上記調整回路は、遅延補償信号を受け
    て遅延時間を調整可能である請求項５７記載のデータ処
    理回路。
  62. 【請求項６２】 ２つの信号端子と、 上記信号端子間に接続され、基準信号が伝搬される遅延
    時間の基準となる外部の配線と、 遅延補償信号に基づいて遅延時間を調整可能で、上記基
    準信号を遅延補償信号に基づいた遅延時間をもって遅延
    させる遅延回路と、 上記外部の配線を伝搬した基準信号と上記遅延回路で遅
    延された基準信号との位相を比較し、比較結果に応じた
    上記遅延補償信号を生成する位相比較手段とを備えた補
    償回路を有する請求項６１記載のデータ処理回路。
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