KR100605512B1 - 반도체 메모리 장치 및 이를 구비한 메모리 시스템 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 공개한다. 이 장치는 테스트 라이트 동작시에 제어신호에 응답하여 입력 지연시간이 가변되고, 소정 비트의 입력 데이터의 하나의 비트가 선택되고 선택된 하나의 비트를 입력 지연시간만큼 지연하여 출력하는 입력 데이터 지연시간 조절기, 및 테스트 리드 동작시에 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 선택된 하나의 비트를 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기로 이루어지고, 입력 데이터 지연시간 조절기 및 출력 데이터 지연시간 조절기가 복수개의 데이터 입출력 단자들의 소정 개수씩의 데이터 입출력 단자들에 대하여 각각 구성되는 것을 특징으로 한다. 따라서, 소정 개수의 입출력 데이터 단위로 하나의 지연기를 구비하여 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 지연시간 차이를 보상하기 위한 테스트 동작을 수행하는 것이 가능하므로 레이아웃 면적 증가를 최소화할 수 있다.

Description

반도체 메모리 장치 및 이를 구비한 메모리 시스템{Semiconductor memory device and memory system comprising the same}
도1은 본 발명의 반도체 메모리 장치를 구비한 메모리 시스템의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 스위치들의 실시예의 구성을 나타내는 것이다.
도3은 도1에 나타낸 선택 및 지연기의 실시예의 구성을 나타내는 것이다.
도4는 도3에 나타낸 지연기의 실시예의 구성을 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 출력 데이터의 비트들을 테스트하는 방법을 설명하기 위한 동작 흐름도이다.
도6은 본 발명의 반도체 메모리 장치의 입력 데이터의 비트들을 테스트하는 방법을 설명하기 위한 동작 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 및 라이트 동작시에 출력 데이터의 비트들사이 및 입력 데이터의 비트들사이의 지연시간 차이를 줄일 수 있는 반도체 메모리 장치 및 이를 구비한 메모리 시스템에 관한 것이다.
일반적으로, 메모리 시스템은 반도체 메모리 장치와 메모리 제어기로 구성되며, 메모리 제어기는 리드 동작시에 반도체 메모리 장치로부터 출력되는 출력 데이터의 비트들사이에 지연시간 차이가 발생하거나, 라이트 동작시에 반도체 메모리 장치로 입력되는 입력 데이터의 비트들사이에 지연시간 차이가 발생할 수 있다.
그래서, 종래의 메모리 시스템은 입력 데이터와 함께 반도체 메모리 장치로 입력되는 입력 데이터 스트로우브 신호의 지연시간을 조절함으로써 입력 데이터의 비트들사이의 최적의 위치를 찾고자 하였다. 또한, 출력 데이터와 함께 반도체 메모리 장치로부터 출력되는 출력 데이터 스트로우브 신호의 지연시간을 조절함으로써 동일한 효과를 얻고자 하였다.
그러나, 메모리 시스템의 고속화에 따라 입력 데이터 스트로우브 신호 및 출력 데이터 스트로우브 신호의 지연시간을 조절하는 것만으로는 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 충분한 유효 데이터 존재 구간을 찾을 수 없다는 문제가 있다.
이를 해결하기 위하여 입력 데이터의 비트들 및 출력 데이터의 비트들의 각 비트의 지연시간을 조절하는 방법을 고려해 볼 수 있다. 그러나, 지연시간을 조절하기 위하여 입력 데이터 비트들 및 출력 데이터 비트들 각각에 대하여 지연기를 구비하게 되면 레이아웃 면적이 증가되게 된다는 문제가 있다. 또한, 실제적으로, 지연시간 차이가 생기는 입력 데이터의 비트 및 출력 데이터의 비트는 1 내지 2비트인 경우가 대부분이므로 입력 데이터 비트들 및 출력 데이터 비트들 각각에 대하여 지연기를 구비하도록 구성하는 것은 효과적인 방법이 되지 못한다.
본 발명의 목적은 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 지연시간 차이를 레이아웃 면적 증가에 영향을 주지 않으면서 효과적으로 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 구비한 메모리 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 테스트 라이트 동작시에 제어신호에 응답하여 입력 지연시간이 가변되고, 소정 비트의 입력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 입력 지연시간만큼 지연하여 출력하는 입력 데이터 지연시간 조절기, 및 테스트 리드 동작시에 상기 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고, 상기 입력 데이터 지연시간 조절기가 복수 비트의 입력 데이터의 소정 비트씩의 입력 데이터 각각에 대하여 구비되고, 상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트씩의 출력 데이터 각각에 대하여 구비되는 것을 특징으로 한다.
상기 반도체 메모리 장치는 외부로부터 인가되는 모드 설정을 위한 명령에 응답하여 모드 설정 명령을 발생하고, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생되는 것을 특징으로 한다.
상기 입력 데이터 지연시간 조절기는 상기 제어신호에 응답하여 상기 소정 비트의 입력 데이터를 정상 입력 라인으로 전송하거나, 테스트 입력 라인으로 전송하는 제1스위치, 상기 제어신호에 응답하여 상기 테스트 입력 라인으로 전송된 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하여 상기 입력 지연시간만큼 지연하여 출력하는 선택 및 지연기, 및 상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하고, 상기 선택 및 지연기는 상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하는 제1선택기, 상기 제어신호에 응답하여 상기 입력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 입력 지연시간만큼 지연하는 지연기, 및 상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 입력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 한다.
상기 출력 데이터 지연시간 조절기는 상기 제어신호에 응답하여 상기 소정 비트의 출력 데이터를 정상 출력 라인으로 전송하거나, 테스트 출력 라인으로 전송하는 제1스위치, 상기 제어신호에 응답하여 상기 테스트 출력 라인으로 전송된 상기 제1스위치로부터 출력되는 하나의 비트를 상기 출력 지연시간만큼 지연하여 출력하는 선택 및 지연기, 및 상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하고, 상기 선택 및 지연기는 상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 출력 데이터의 하나의 비트를 선택하는 제1선택기, 상기 제어신호에 응답하여 상기 출력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 출력 지연시간만큼 지연하는 지연기, 및 상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 출력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 테스트 리드 동작시에 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고, 상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트씩의 출력 데이터 각각에 대하여 구비되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템은 테스트 라이트 동작시에 제어신호에 응답하여 입력 지연시간이 가변되고, 소정 비트의 입력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 입력 지연시간만큼 지연하여 출력하는 입력 데이터 지연시간 조절기, 및 테스트 리드 동작시에 상기 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고, 상기 입력 데이터 지연시간 조절기가 복수 비트의 입력 데이터의 소정 비트씩의 입력 데이터 각각에 대하여 구비되고, 상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트 씩의 출력 데이터 각각에 대하여 구비되는 그래픽 메모리, 및 상기 테스트 라이트 동작시에 상기 출력 데이터 지연시간 조절기로부터 출력되는 데이터를 저장하고, 상기 테스트 리드 동작시에 저장된 데이터를 상기 입력 데이터 지연시간 조절기로 출력하는 반도체 메모리 장치를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치를 구비한 메모리 시스템을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치를 구비한 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 제어기(100) 및 반도체 메모리 장치(200)로 구성되고, 반도체 메모리 장치(200)는 메모리 셀 어레이(10), n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n), n개의 그룹의 데이터 입력 버퍼들(14-1 ~ 14-n), 데이터 입력 회로(16), n개 그룹의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n), n개 그룹의 데이터 출력 버퍼들(20-1 ~ 20-n), 데이터 출력 회로(22), 입력 데이터 스트로우브 신호 버퍼(24), 출력 데이터 스트로우브 신호 발생기(26), 지연 동기 루프(28), 명령어 디코더(30), 및 제어신호 발생부(32)로 구성되어 있다.
도1에서, n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각은 k개의 스위치들(SW11 ~ SW1k, SW21 ~ SW2k)과, 선택 및 지연기(12-11)로 구성되고, n개 그룹의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각은 k개의 스위치들(SW31 ~ SW3k, SW41 ~ SW4k)과, 선택 및 지연기들(18-11)로 구성되어 있다. 그리고, n개 그룹의 데이터 입력 버퍼들(14-1 ~ 14-n) 각각은 k개의 입력 버퍼들(IB1 ~ IBk)로 구성되고, n개 그룹의 데이터 출력 버퍼들(20-1 ~ 20-n) 각각은 k개의 출력 버퍼들(OB1 ~ OBk)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각은 테스트 동작시에 제어신호(CON11 ~ CON1n) 각각에 응답하여 각 그룹의 입력 데이터((I11 ~ I1k) ~ (In1 ~ Ink))의 하나의 비트를 선택하여 지연시간을 조절한다. 그리고, 테스트 동작이 완료되면 제어신호(CON11 ~ CON1n)에 응답하여 각 그룹의 입력 데이터((I11 ~ I1k) ~ (In1 ~ Ink))에 대한 지연시간을 설정한다. 정상 동작시에 각 그룹의 입력 데이터((I11 ~ I1k) ~ (In1 ~ Ink))를 설정된 지연시간만큼 지연하여 출력한다. n개 그룹의 입력 버퍼들(14-1 ~ 14-n) 각각은 n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각으로부터 출력되는 k비트씩의 데이터를 각각의 입력 버퍼들(IB1 ~ IBk)에 의해서 버퍼하여 출력한다. 데이터 입력회로(16)는 n개 그룹의 k개의 입력 버퍼들(IB1 ~ IBk)에 의해서 버퍼된 입력 데이터를 병렬로 변환하고 버퍼된 입력 데이터 스트로우브 신호(BDQSI)에 응답하여 순차적으로 출력한다. 메모리 셀 어레이(10)는 라이트 동작시에 데이터 입력 회로(16)로부터 출력되는 데이터를 저장하고, 리드 동작시에 저장된 데이터를 출력한다. 데이터 출력회로(22)는 메모리 셀 어레이(10)로부터 출력되는 데이터를 직렬로 변환하고, 동일한 위상 차를 가지는 i개의 내부 클럭신호들(ICLK1 ~ i)에 응답하여 순차적으로 출력한다. n개 그룹의 출력 버퍼들(20-1 ~ 20-n) 각각은 데이터 출력회로(22)로부터 출력되는 k개씩의 데이터를 출력 버퍼들(OB1 ~ OBk)에 의해서 버퍼하여 출력한다. n개 그룹 의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각은 테스트 동작시에 제어신호(CON21 ~ CON2n) 각각에 응답하여 각 그룹의 k개의 출력 버퍼들(OB1 ~ OBk)의 하나의 출력 버퍼에 의해서 버퍼된 하나의 비트를 선택하여 지연시간을 조절한다. 그리고, 테스트 동작이 완료되면 제어신호(CON21 ~ CON2n)에 응답하여 각 그룹의 k개의 출력 버퍼들(OB1 ~ OBk)에 의해서 버퍼된 데이터에 대한 지연시간을 설정한다. 입력 데이터 스트로우브 신호 버퍼(24)는 입력 데이터 스트로우브 신호(DQSI)를 버퍼하여 버퍼된 입력 데이터 스트로우브 신호(BDQSI)를 발생한다. 출력 데이터 스트로우브 신호 버퍼(26)는 i개의 내부 클럭신호들(ICLK1 ~ i)을 입력하여 출력 데이터 스트로우브 신호(DQSO)를 발생한다. 지연 동기 루프(28)는 클럭신호(CK)에 응답하여 동일한 위상 차를 가지는 i개의 내부 클럭신호들(ICLK1 ~ i)을 발생한다. 명령어 디코더(30)는 클럭신호(CK)에 응답하여 명령어(COM)를 디코딩하여 모드 설정 명령(MRS)을 발생한다. 제어신호 발생부(32)는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 코드(CODE)를 입력하여 제어신호(CON11 ~ CON1n, CON21 ~ CON2n)를 발생한다. 일반적으로, 코드(CODE)는 어드레스 입력 핀(미도시)을 통하여 인가된다. 메모리 제어기(100)는 테스트 동작시에 명령어(COM) 및 코드(CODE)를 변경하여 반도체 메모리 장치(200)가 n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 및 n개 그룹의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n)의 스위치들(SW1 ~ SW4) 및 선택 및 지연기들(12-11, 18-11)의 지연시간을 조절하기 위한 제어신호(CON11 ~ CON1n, CON21 ~ CON2n)를 발생하도록 한다. 즉, 코드(CODE)를 변경함에 의해서 선택 및 지연기들(12-11, 18-11)의 지연시간을 최소로부터 최대로 조절하는 것이 가능하다. 그리고, 테스트 동작은 테스트 라이트 동작시에 n개 그룹의 첫 번째 입력 데이터(I11 ~ In1)로부터 n개 그룹의 k번째 입력 데이터(I1k ~ Ink)까지에 대하여 순차적으로 수행하는 것이 가능하며, 테스트 리드 동작시에 n개 그룹의 첫 번째 출력 데이터(O11 ~ On1)으로부터 n개 그룹의 k번째 출력 데이터(O1k ~ Onk)까지에 대하여 순차적으로 수행하는 것이 가능하다.
도2는 도1에 나타낸 스위치(SW1) 및 스위치(SW2)의 실시예의 구성을 나타내는 것으로, 스위치들(SW1, SW2) 각각은 인버터(I1) 및 CMOS전송 게이트들(C1, C2)로 구성되어 있다.
도2에서, IN은 스위치(SW1)로 입력되는 입력 데이터를, SIN은 선택 및 지연기(12-11)로 입력되는 데이터를, SOUT는 선택 및 지연기(12-11)로부터 출력되는 데이터를, DIN은 스위치(SW2)로부터 출력되는 데이터를 각각 나타내고, C1은 제어신호들(CON11 ~ CON1n) 각각에 포함되는 신호이다.
도2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
먼저, "하이"레벨의 제어신호(C1)가 인가되면 스위치들(SW1, SW2) 각각의 CMOS전송 게이트(C2)가 오프되고 CMOS전송 게이트(C1)가 온되어 입력 데이터(IN)가 데이터(DIN)로 전송된다. 반면에, "로우"레벨의 제어신호(C1)가 인가되면 스위치들(SW1, SW2) 각각의 CMOS전송 게이트(C1)가 오프되고 CMOS전송 게이트(C2)가 온되어 입력 데이터(IN)가 데이터(SIN)로 전송되고, 데이터(SOUT)가 데이터(DIN)로 전송된다. 즉, "하이"레벨의 제어신호(C1)가 인가되면 데이터(IN)가 데이터(DIN)로 출력되고, "로우"레벨의 제어신호(C1)가 인가되면 데이터(IN)가 선택 및 지연기(12-11) 를 통하여 설정된 지연시간만큼 지연되어 데이터(DIN)로 출력된다.
그리고, 도시하지는 않았지만, 스위치(SW3) 및 스위치(SW4) 또한, 도2에 나타낸 스위치(SW1) 및 스위치(SW2)와 동일하게 구성되며, 단지 신호의 전송 방향이 반대로 되는 것이 다를 뿐이다.
도3은 도1에 나타낸 선택 및 지연기(12-11)의 실시예의 구성을 나타내는 것으로, 선택기들(40, 44), 및 지연기(42)로 구성되어 있다.
도3에서, C2는 제어신호들(CON11 ~ CON1n) 각각에 포함되는 신호로서, 소정 개수의 비트로 이루어지며, C3 또한 제어신호들(CON11 ~ CON1n) 각각에 포함되는 신호로서, 소정 개수의 비트로 이루어진다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
선택기(40)는 제어신호(C2)에 응답하여 k비트의 데이터(SIN1 ~ SINk)중의 하나의 비트를 선택하여 데이터(sin)를 발생한다. 지연기(42)는 제어신호(C3)에 응답하여 최소 지연시간으로부터 최대 지연시간까지 조절되어 선택기(40)로부터 출력되는 데이터(sin)를 조절된 지연시간만큼 지연하여 출력 데이터(sout)를 발생한다. 선택기(44)는 제어신호(C2)에 응답하여 출력 데이터(sout)를 k비트의 데이터(SOUT1 ~ SOUTk)의 하나의 비트로 선택하여 출력한다.
그리고, 도시하지는 않았지만, 선택 및 지연기(18-11)는 도3의 선택 및 지연기(12-11)와 동일하게 구성되며, 단지 신호의 전송 방향이 반대로 되는 것이 다를 뿐이다.
도4는 도3에 나타낸 지연기의 실시예의 구성을 나타내는 것으로, 지연기들 (DL1 ~ DLm) 및 스위치들(SW5-1 ~ SW5-m)로 구성되고, 지연기들(DL1 ~ DLm) 각각은 두 개의 종속 연결된 인버터들(I2, I3)로 구성되어 있다.
도4에서, C3는 제어신호들(CON11 ~ CON1n) 각각에 포함되는 신호로서, m비트로 이루어진다.
도4에 나타낸 구성의 동작을 설명하면 다음과 같다.
스위치들(SW5-1 ~ SW5-m) 각각은 m비트의 신호(C3)의 각 비트가 모두 "하이"레벨이면 모두 온되어 신호(sin)는 지연기들(DL1 ~ DLm)에 의하여 지연되지 않고 출력 데이터(sout)로 발생된다. 즉, 지연기들(DL1 ~ DLm)에 의한 지연시간이 최소가 된다. 반면에, m비트의 신호(C3)의 각 비트가 모두 "로우"레벨이면 모두 오프되어 신호(sin)는 지연기들(DL1 ~ DLm)에 의해서 지연되어 출력 데이터(sout)로 발생된다. 즉, 지연기들(DL1 ~ DLm)에 의한 지연시간이 최대가 된다.
도4에 나타낸 지연기는 m비트의 신호(C3)의 "로우"레벨의 비트 데이터의 수가 증가할수록 지연기들(DL1 ~ DLm)에 의한 지연시간이 점차적으로 증가하게 된다.
도5는 본 발명의 반도체 메모리 장치의 출력 데이터의 비트들을 테스트하는 방법을 설명하기 위한 동작 흐름도이다.
먼저, 파워 온 혹은 리셋에 의해서 반도체 메모리 장치(200)를 초기화한다(제300단계).
메모리 제어기(100)가 반도체 메모리 장치(200)로 저주파수의 클럭신호(CK) 및 라이트 동작을 위한 명령어(COM)를 인가하고, 라이트 데이터를 인가한다(제310단계). 저주파수의 클럭신호(CK)로 데이터를 라이트하는 이유는 반도체 메모리 장 치(200)에 데이터를 안정적으로 라이트하기 위함이다.
메모리 제어기(100)가 저주파수의 클럭신호(CK)를 고주파수의 클럭신호(CK)로 변경한다(제320단계).
메모리 제어기(100)가 반도체 메모리 장치의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각의 선택 및 지연기(18-11)의 지연시간을 최소로 조절하기 위하여 모드 설정 동작을 위한 명령어(COM) 및 코드(CODE)를 인가한다(제330단계). 그러면, 반도체 메모리 장치(200)는 내부적으로 모드 설정 명령(MRS)을 발생하고, 코드(CODE)를 입력하여 제어신호들(CON21 ~ CON2n)를 발생한다. 반도체 메모리 장치(200)는 제어신호들(CON21 ~ CON2n)에 응답하여 선택 및 지연기(18-11)의 지연시간이 최소로 조절되고, 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각의 스위치들(SW31 ~ SW3k, SW41 ~ SW4k)이 선택 및 지연기(18-11)에 연결된다.
메모리 제어기(100)가 반도체 메모리 장치(200)로 리드 명령을 인가하고, n개 그룹의 출력 데이터의 각 그룹의 선택된 하나씩의 비트를 입력한다(제340단계).
메모리 제어기(100)가 반도체 메모리 장치의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각의 선택 및 지연기(18-11)의 지연시간이 최대로 조절되었는지를 판단한다(제350단계).
만일 제350단계를 만족하지 않으면 메모리 제어기(100)가 반도체 메모리 장치(200)의 n개 그룹의 출력 데이터 지연시간 조절기들(18-1 ~ 18-n) 각각의 선택 및 지연기(18-11)의 지연시간을 증가하기 위하여 모드 설정을 위한 명령어(COM) 및 코드(CODE)를 발생하고 제340단계로 진입한다(제360단계).
만일 제350단계를 만족하면 n개 그룹의 출력 데이터의 나머지 비트들에 대하여 모두 테스트되었는지를 판단한다(제370단계).
메모리 제어기(100)는 만일 제370단계를 만족하지 않으면 제330단계로 진입하고, 제370단계를 만족하면 테스트 리드 동작을 종료한다.
상술한 바와 같은 방법에 의해서 출력 데이터에 대한 테스트 리드 동작이 종료되면 메모리 제어기(100)는 지연시간 차이가 있는 출력 데이터의 비트를 찾고 해당 비트의 출력 데이터 지연시간 조절기의 스위치들(SW31, SW41)을 제어하고, 선택 및 지연기(18-11)의 지연시간을 설정하기 위하여 모드 설정 명령을 위한 명령어(COM) 및 코드(CODE)를 인가한다.
도6은 본 발명의 반도체 메모리 장치의 입력 데이터의 비트들을 테스트하는 방법을 설명하기 위한 동작 흐름도이다.
먼저, 각 그룹의 입출력 데이터((I/O11 ~ I/O1k) ~ (I/On1 ~ I/Onk))의 하나씩의 비트를 선택하고, 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각의 선택 및 지연기(12-11)의 지연시간을 최소로 설정하기 위하여 모드 설정 동작을 위한 명령어(COM) 및 코드(CODE)를 인가한다(제400단계). 그러면, 반도체 메모리 장치(200)는 내부적으로 모드 설정 명령(MRS)을 발생하고, 코드(CODE)를 입력하여 제어신호들(CON11 ~ CON1n)를 발생한다. 제어신호들(CON11 ~ CON1n)에 응답하여 선택 및 지연기(12-11)의 지연시간이 최소로 조절되고, 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각의 스위치들(SW11 ~ SW1k, SW21 ~ SW2k)이 선택 및 지연기(12-11)에 연결된다.
메모리 제어기(100)가 반도체 메모리 장치(200)로 데이터를 라이트하고 리드한다(제410단계).
메모리 제어기(100)가 n개 그룹의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각의 선택 및 지연기(12-11)의 지연시간이 최대로 설정되었는지를 판단한다(제420단계).
만일 제420단계를 만족하지 않으면 메모리 제어기(100)가 반도체 메모리 장치(200)의 입력 데이터 지연시간 조절기들(12-1 ~ 12-n) 각각의 선택 및 지연기(12-11)의 지연시간을 증가하고 제410단계로 진행한다(제430단계).
만일 제420단계를 만족하면 메모리 제어기(100)가 n개 그룹의 입력 데이터의 나머지 비트들에 대하여 모두 테스트되었는지를 판단한다(제440단계).
메모리 제어기(100)는 만일 제440단계를 만족하지 않으면 제400단계로 진입하고, 제440단계를 만족하면 테스트 라이트 동작을 종료한다.
상술한 바와 같은 방법에 의해서 입력 데이터에 대한 테스트 라이트 동작이 종료되면 메모리 제어기(100)는 지연시간 차이가 있는 입력 데이터의 비트를 찾고 해당 비트의 입력 데이터 지연시간 조절기의 스위치들(SW11, SW21)을 제어하고, 선택 및 지연기(12-11)의 지연시간을 설정하기 위하여 모드 설정 명령을 위한 명령어(COM) 및 코드(CODE)를 인가한다.
즉, 본 발명의 반도체 메모리 장치 및 이를 구비한 메모리 시스템은 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 지연시간 차이를 보상하기 위하여 입출력 데이터를 n개의 그룹으로 나누고, 각 그룹별로 하나의 지연기를 구비하 도록 구성된다. 따라서, 반도체 메모리 장치의 레이아웃 면적 증가를 최소화하면서 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 지연시간 차이를 효과적으로 줄일 수 있다. 그리고, 각 그룹은 4비트이상의 데이터를 입출력하도록 구성되는 것이 바람직하다.
상술한 실시예에서는 입력 데이터 지연시간 조절기 및 출력 데이터 지연시간 조절기가 모두 반도체 메모리 장치에 구비되는 것을 설명하였으나, 입력 데이터 지연시간 조절기 및 출력 데이터 지연시간 조절기를 모두 메모리 제어기에 구비하도록 구성하여도 상관없다. 또한, 입력 데이터 지연시간 조절기 또는 출력 데이터 지연시간 조절기의 하나만을 반도체 메모리 장치에 구비하도록 구성하고, 다른 하나는 메모리 제어기에 구비하도록 구성하여도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 소정 개수의 입출력 데이터 단위로 하나의 지연기를 구비하여 입력 데이터의 비트들사이 및 출력 데이터의 비트들사이의 지연시간 차이를 보상하기 위한 테스트 동작을 수행하는 것이 가능하므로 레이아웃 면적 증가를 최소화할 수 있다.
또한, 본 발명의 반도체 메모리 장치를 구비한 메모리 시스템은 고속으로 데 이터를 입출력하는 경우에 입출력 데이터 비트들사이의 지연시간 차이를 효과적으로 보상할 수 있다.

Claims (15)

  1. 테스트 라이트 동작시에 제어신호에 응답하여 입력 지연시간이 가변되고, 소정 비트의 입력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 입력 지연시간만큼 지연하여 출력하는 입력 데이터 지연시간 조절기; 및
    테스트 리드 동작시에 상기 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고,
    상기 입력 데이터 지연시간 조절기가 복수 비트의 입력 데이터의 소정 비트씩의 입력 데이터 각각에 대하여 구비되고, 상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트씩의 출력 데이터 각각에 대하여 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 모드 설정을 위한 명령에 응답하여 모드 설정 명령을 발생하고,
    상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 입력 데이터 지연시간 조절기는
    상기 제어신호에 응답하여 상기 소정 비트의 입력 데이터를 정상 입력 라인으로 전송하거나, 테스트 입력 라인으로 전송하는 제1스위치;
    상기 제어신호에 응답하여 상기 테스트 입력 라인으로 전송된 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하여 상기 입력 지연시간만큼 지연하여 출력하는 선택 및 지연기; 및
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 선택 및 지연기는
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하는 제1선택기;
    상기 제어신호에 응답하여 상기 입력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 입력 지연시간만큼 지연하는 지연기; 및
    상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 입력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 출력 데이터 지연시간 조절기는
    상기 제어신호에 응답하여 상기 소정 비트의 출력 데이터를 정상 출력 라인으로 전송하거나, 테스트 출력 라인으로 전송하는 제1스위치;
    상기 제어신호에 응답하여 상기 테스트 출력 라인으로 전송된 상기 제1스위치로부터 출력되는 하나의 비트를 상기 출력 지연시간만큼 지연하여 출력하는 선택 및 지연기; 및
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 선택 및 지연기는
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 출력 데이터의 하나의 비트를 선택하는 제1선택기;
    상기 제어신호에 응답하여 상기 출력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 출력 지연시간만큼 지연하는 지연기; 및
    상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 출력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 테스트 리드 동작시에 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출 력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고,
    상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트씩의 출력 데이터 각각에 대하여 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 모드 설정을 위한 명령에 응답하여 모드 설정 명령을 발생하고,
    상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드를 입력하여 상기 제어신호를 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 출력 데이터 지연시간 조절기는
    상기 제어신호에 응답하여 상기 소정 비트의 출력 데이터를 정상 출력 라인으로 전송하거나, 테스트 출력 라인으로 전송하는 제1스위치;
    상기 제어신호에 응답하여 상기 테스트 출력 라인으로 전송된 상기 제1스위치로부터 출력되는 하나의 비트를 상기 출력 지연시간만큼 지연하여 출력하는 선택 및 지연기; 및
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 선택 및 지연기는
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 출력 데이터의 하나의 비트를 선택하는 제1선택기;
    상기 제어신호에 응답하여 상기 출력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 출력 지연시간만큼 지연하는 지연기; 및
    상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 출력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 테스트 라이트 동작시에 제어신호에 응답하여 입력 지연시간이 가변되고, 소정 비트의 입력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 입력 지연시간만큼 지연하여 출력하는 입력 데이터 지연시간 조절기; 및
    테스트 리드 동작시에 상기 제어신호에 응답하여 출력 지연시간이 가변되고, 소정 비트의 출력 데이터의 하나의 비트가 선택되고 상기 선택된 하나의 비트를 상기 출력 지연시간만큼 지연되어 출력하는 출력 데이터 지연시간 조절기를 구비하고,
    상기 입력 데이터 지연시간 조절기가 복수 비트의 입력 데이터의 소정 비트씩의 입력 데이터 각각에 대하여 구비되고, 상기 출력 데이터 지연시간 조절기가 복수 비트의 출력 데이터의 소정 비트씩의 출력 데이터 각각에 대하여 구비되는 그 래픽 메모리; 및
    상기 테스트 라이트 동작시에 상기 출력 데이터 지연시간 조절기로부터 출력되는 데이터를 저장하고, 상기 테스트 리드 동작시에 저장된 데이터를 상기 입력 데이터 지연시간 조절기로 출력하는 반도체 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 입력 데이터 지연시간 조절기는
    상기 제어신호에 응답하여 상기 소정 비트의 입력 데이터를 정상 입력 라인으로 전송하거나, 테스트 입력 라인으로 전송하는 제1스위치;
    상기 제어신호에 응답하여 상기 테스트 입력 라인으로 전송된 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하여 상기 입력 지연시간만큼 지연하여 출력하는 선택 및 지연기; 및
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서, 상기 선택 및 지연기는
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 입력 데이터의 하나의 비트를 선택하는 제1선택기;
    상기 제어신호에 응답하여 상기 입력 지연시간이 가변되고, 상기 제1선택기 로부터 출력되는 비트를 상기 입력 지연시간만큼 지연하는 지연기; 및
    상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 입력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 메모리 시스템.
  14. 제11항에 있어서, 상기 출력 데이터 지연시간 조절기는
    상기 제어신호에 응답하여 상기 소정 비트의 출력 데이터를 정상 출력 라인으로 전송하거나, 테스트 출력 라인으로 전송하는 제1스위치;
    상기 제어신호에 응답하여 상기 테스트 출력 라인으로 전송된 상기 제1스위치로부터 출력되는 하나의 비트를 상기 출력 지연시간만큼 지연하여 출력하는 선택 및 지연기; 및
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 데이터를 전송하거나, 상기 선택 및 지연기로부터 출력되는 데이터를 전송하는 제2스위치를 구비하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서, 상기 선택 및 지연기는
    상기 제어신호에 응답하여 상기 제1스위치로부터 출력되는 소정 비트의 출력 데이터의 하나의 비트를 선택하는 제1선택기;
    상기 제어신호에 응답하여 상기 출력 지연시간이 가변되고, 상기 제1선택기로부터 출력되는 비트를 상기 출력 지연시간만큼 지연하는 지연기; 및
    상기 제어신호에 응답하여 상기 지연기의 출력 데이터를 선택하여 상기 소정 비트의 출력 데이터의 하나의 비트로 출력하는 제2선택기를 구비하는 것을 특징으로 하는 메모리 시스템.
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