JPH11238399A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH11238399A
JPH11238399A JP10301314A JP30131498A JPH11238399A JP H11238399 A JPH11238399 A JP H11238399A JP 10301314 A JP10301314 A JP 10301314A JP 30131498 A JP30131498 A JP 30131498A JP H11238399 A JPH11238399 A JP H11238399A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】複数群のデータ入出力チャンネルの中のいずれ
か一群が選択されてテストされる半導体メモリ装置を提
供する。 【解決手段】複数群のデータ入出力チャンネルに載せら
れたデータを入力してバッファリングする複数群のデー
タ入力バッファ、テストモードでいずれか一つが活性化
される複数の制御信号に応答し、複数群のデータ入力バ
ッファでバッファリングされたデータをメモリセルに貯
蔵する１群のライトマルチプレクサ、複数の制御信号に
応答してメモリセルからデータを入力する１群のリード
マルチプレクサ、リードマルチプレクサから出力された
データをバッファリングしてデータ入出力チャンネルへ
出力する複数群のデータ出力バッファ、及びテストモー
ドで動作してメモリセルに貯蔵されたデータを入力して
データを比較した比較データをリードマルチプレクサへ
出力する１群の比較器を有し、テストモードで制御信号
中いずれか一つが活性化された場合、これに対応する１
群のデータ入出力チャンネルのみでデータが入力または
出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に多数群のデータ入出力チャンネル中のいずれ
か一群が選択されテストされる半導体メモリ装置に関す
る。
【０００２】
【従来の技術】半導体メモリ装置をテストする時間を減
らすことによってテストコストを減らそうという試みが
なされており、特にデータ入出力チャンネルが限定され
たテスト装備で同時に多数の半導体メモリ装置をテスト
するためには、半導体メモリ装置のデータ入出力チャン
ネルの数を減らすべきである。
【０００３】図１は従来技術による代表データ入出力チ
ャンネル群を通じてテストされる半導体メモリ装置であ
る。
【０００４】図１を参照すると、半導体メモリ装置は、
４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏ
k、Ｉ/Ｏl、４群のデータ出力バッファＤＯＵＴ ＢＵＦ
i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ
ＢＵＦ l、４群のデータ入力バッファＤＩＮ ＢＵＦ
i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ
l、１群の比較器ＣＯＭＰ、１群のデータ入力ドライバ
ＤＩＮＤＲＶ、及び制御信号ＭＤＱＥにより活性化され
る１群のリードマルチプレクサＲＭＵＸと１群のライト
マルチプレクサＷＭＵＸを含む。
【０００５】通常モードでは、半導体メモリ装置におけ
る上記４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、
Ｉ/Ｏk、Ｉ/Ｏlの全てにデータが入力または出力され
る。
【０００６】テストモードにおける上記半導体メモリ装
置の動作は次の通りである。
【０００７】まず、制御信号ＭＤＱＥが活性化された状
態で代表データ入出力チャンネル、例えばｉ群データ入
出力チャンネルＩ/Ｏiを通じてデータが入力されると、
当該データはｉ群データ入力バッファＤＩＮ ＢＵＦ i
でバッファリングされた後、上記ｉ群データラインＤｌ
iを通じてライトマルチプレクサＷＭＵＸに入力され
る。上記ライトマルチプレクサＷＭＵＸから出力された
データは、データ入力ドライバＤＩＮＤＲＶに入力さ
れ、データ入力ドライバＤＩＮＤＲＶから出力されたデ
ータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、Ｄ
ＩＯlに同時に載せられてメモリセルに貯蔵される。
【０００８】そして、上記メモリセルに貯蔵されたデー
タは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、Ｄ
ＩＯlを通じて比較器ＣＯＭＰに入力され、比較器ＣＯ
ＭＰから出力された比較データＦＣＯＭはリードマルチ
プレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ
ＢＵＦ iを順に通過した後、上記ｉ群データ入出力チャ
ンネルＩ/Ｏiを通じて半導体メモリ装置外部へ出力され
る。
【０００９】したがって従来技術による半導体メモリ装
置は、テストモードにおいては、定まった１群のデータ
入出力チャンネルのみを通じてデータが入力または出力
される。
【００１０】図２は上記の図１に示されたリードマルチ
プレクサＲＭＵＸ中いずれか一つの回路図を示す。
【００１１】図２を参照すると、リードマルチプレクサ
ＲＭＵＸはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯ
k、ＤＩＯlに載せられたデータを各々バッファリングす
る第１バッファリング部１１、比較器（図１のＣＯＭ
Ｐ）から出力された比較データＦＣＯＭＰと、第１バッ
ファリング部１１でバッファリングされたデータとのい
ずれかを選択する第１選択部１２、及び第１選択部１２
で選択されたデータをラッチする第１ラッチ部１３を含
む。
【００１２】第１バッファリング部１１はデータ入出力
線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々直列に連
結されたインバータ１１１及び１１２、１２１及び１２
２、１３１及び１３２、１４１及び１４２を含み、第１
ラッチ部１３はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩ
Ｏk、ＤＩＯlに載せられたデータを各々ラッチするイン
バータ１１４乃至１１６、１２４乃至１２６、１３４乃
至１３６、１４４乃至１４６を含む。
【００１３】第１選択部１２は第１制御部１０１、第１
スイッチング部１０２、及び第２スイッチング部１０３
を備える。
【００１４】第１制御部１０１は、第１スイッチング部
１０２または第２スイッチング部１０３のスイッチング
オンを制御するためのものであって、リードマルチプレ
クサＲＭＵＸがイネーブルされる時論理ハイに活性化さ
れるリードマルチプレクサイネーブル信号ＲＭＵＸＥと
制御信号ＭＤＱＥを入力とする第１ＮＡＮＤゲート１０
４、制御信号ＭＤＱＥを反転させるインバータ１０５、
インバータ１０５から出力された信号とリードマルチプ
レクサイネーブル信号ＲＭＵＸＥを入力とする第２ＮＡ
ＮＤゲート１０６を備える。
【００１５】第１スイッチング部１０２は、第１ＮＡＮ
Ｄゲート１０４から出力された信号によりスイッチング
オンされる時に、比較データＦＣＯＭＰを第１ラッチ部
１３に伝送する役割を遂行するものである。この第１ス
イッチング部１０２は、第１ＮＡＮＤゲート１０４から
出力された信号を反転させるインバータ１０９と、一方
の端子には第１ＮＡＮＤゲート１０４から出力された信
号が入力され、他方の端子にはインバータ１０９から出
力された信号が入力される伝送ゲート１０８とを備え
る。
【００１６】第２スイッチング部１０３は、第２ＮＡＮ
Ｄゲート１０６から出力された信号によりスイッチング
オンされる時に、第１バッファリング部１１から出力さ
れたデータを第１ラッチ部１３へ伝送するためのもので
ある。この第２スイッチング１０３は、第２ＮＡＮＤゲ
ート１０６から出力された信号を反転させるインバータ
１１０、一方の端子に第２ＮＡＮＤゲート１０６から出
力された信号が入力されて他方の端子にインバータ１１
０から出力された信号が入力される複数の伝送ゲート１
１３、１２３、１３３、１４３を備える。
【００１７】通常モードで制御信号ＭＤＱＥは論理ロー
になり、リードマルチプレクサイネーブル信号ＲＭＵＸ
Ｅは論理ハイになることにより、第１スイッチング部１
０２がスイッチングオフされるとともに、第２スイッチ
ング部１０３がスイッチングオンされる。したがって、
データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに
載せられたデータは、第１バッファリング部１１及び第
１ラッチ部１３を順に通過してデータバスＤＢｉ、ＤＢ
ｊ、ＤＢｋ、ＤＢｌに載せられ、データ出力バッファ
(図１のＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯ
ＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l)でバッファリング
された後データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/
Ｏk、Ｉ/Ｏlを通じて半導体メモリ装置外部へ出力され
る。
【００１８】一方、テストモードにおいては、制御信号
ＭＤＱＥが論理ハイになり、リードマルチプレクサイネ
ーブル信号ＲＭＵＸＥも論理ハイになることにより、第
１スイッチング部１０２はスイッチングオンされ、第２
スイッチング部１０３はスイッチングオフされ、比較デ
ータＦＣＯＭＰはｉ群データバスＤＢｉにのみ載せられ
るようになる。ｉ群データバスＤＢｉに載せられた比較
データＦＣＯＭＰはｉ群データ出力バッファＤＯＵＴ
ＢＵＦ iに入力されてｉ群データ入出力チャンルＩ/Ｏi
のみを通じて半導体メモリ装置外部へ出力される。
【００１９】図３は上述の図１に示されたライトマルチ
プレクサＷＭＵＸ中いずれか一つの回路図である。
【００２０】図３を参照すると、ライトマルチプレクサ
ＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに
載せられたデータを各々バッファリングする第２バッフ
ァリング部２１、第２バッファリング部２１から出力さ
れたデータ中のデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄ
ｌlすべてに載せられたデータと、１本の代表データラ
イン、例えばｉ群データラインＤｌi、に載せられたデ
ータとのいずれかを選択する第２選択部２２、及び第２
選択部２２で選択されたデータをラッチする第２ラッチ
部２３とを含む。
【００２１】第２バッファリング部２１はデータライン
Ｄｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたイ
ンバータ１５１及び１５２、１６１及び１６２、１７１
及び１７２、１８１及び１８２を含み、第２ラッチ部２
３は第２選択部２２から出力されたデータを各々ラッチ
するインバータ１５５乃至１５７、１６５乃至１６７、
１７５乃至１７７、１８５乃至１８７を含む。
【００２２】第２選択部２２は、第２制御部１９１、第
３スイッチング部１９２、及び第４スイッチング部１９
３を備える。
【００２３】第２制御部１９１は第３スイッチング部１
９２及び第４スイッチング部１９３をスイッチングオン
するためのものであって、ライトマルチプレクサＷＭＵ
Ｘがイネーブルされる時に論理ハイに活性化されるライ
トマルチプレクサイネーブル信号ＷＭＵＸＥを反転させ
るインバータ１９４、インバータ１９４から出力された
信号と制御信号ＭＤＱＥを入力にするＮＯＲゲート１９
５、及びライトマルチプレクサイネーブル信号ＷＭＵＸ
Ｅと制御信号ＭＤＱＥを入力にする第３ＮＡＮＤゲート
１９６を備える。
【００２４】第３スイッチング部１９２は、ＮＯＲゲー
ト１９５から出力された信号によりスイッチングオンさ
れる時にデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載
せられたデータを第２ラッチ部２３へ伝送するためのも
のであって、ＮＯＲゲート１９５から出力された信号を
反転させるインバータ１９８と、その一方の端子にはＮ
ＯＲゲート１９５から出力された信号が入力されて他方
の端子にはインバータ１９８から出力された信号が入力
され複数の伝送ゲート１５３、１６３、１７３、１８３
を備える。
【００２５】第４スイッチング部１９３は、第３ＮＡＮ
Ｄゲート１９６から出力された信号によりスイッチング
オンされる時に、ｉ群データラインＤｌiに載せられた
データのみを第２ラッチ部２３へ伝送するためのもので
あって、第３ＮＡＮＤゲート１９６から出力された信号
を反転させるインバータ１９７と、一端には第３ＮＡＮ
Ｄゲート１９６から出力された信号が入力されて他端に
はインバータ１９７から出力された信号が入力される複
数の伝送ゲート１５４、１６４、１７４、１８４を備え
る。
【００２６】上記のライトマルチプレクサＷＭＵＸの動
作は次の通りである。
【００２７】まず、制御信号ＭＤＱＥが論理ローにディ
スエーブルされる通常モードでは、第３スイッチング部
１９２がスイッチングオンされるとともに第４スイッチ
ング部１９３はスイッチングオフされ、データラインＤ
ｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータは第２バ
ッファリング部２１、第２ラッチ部２３、及びデータ入
力ドライバＤＩＮＤＲＶ２４を順に通過し、データ入出
力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々載せら
れてメモリセルに貯蔵される。
【００２８】一方、制御信号ＭＤＱＥが論理ハイに活性
化されるテストモードでは、第３スイッチング部１９２
がスイッチングオフされるとともに第４スイッチング部
１９３がスイッチングオンされ、ｉ群データラインＤｌ
iに載せられたデータのみが第２バッファリング部２１
でバッファリングされた後、第２ラッチ部２３を通じて
４本のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、Ｄ
ＩＯlに載せられるようになる。言い換えればｉ群デー
タラインＤｌiに載せられたデータは同時に４本のデー
タ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlすべて
に載せられてメモリセルへ伝送される。ここで、ｉ群デ
ータラインＤｌiに載せられたデータはｉ群データ入出
力チャンネルＩ/Ｏiを通じて入力されたデータである。
【００２９】
【発明が解決しようとする課題】以上説明したように、
従来の半導体メモリ装置はテストモードにおいて代表デ
ータ入出力チャンネルが固定されており、このような半
導体メモリ装置をデータ入出力チャンネル数が限定され
たテスト装備でテストを行なうと、代表データ入出力チ
ャンネルと関連された回路、例えばデータ出力バッフ
ァ、データ入力バッファ、リードマルチプレクサ、ライ
トマルチプレクサ等に断線、合線、漏れ電流等のような
フェイル(fail）が発生する場合、そのフェイル原因を
捜し出すことができる。しかしながら、代表データ入出
力チャンネルを除いた残りデータ入出力チャンネルと関
連された回路にフェイルが発生する場合には、そのフェ
イル原因を捜し出すことができないという問題がある。
【００３０】本発明の目的は、データ入出力チャンネル
数を減らしながら、半導体メモリ装置内部のデータ入出
力関連回路をすべてテストすることを可能とする、多数
群のデータ入出力チャンネル中いずれか一群が選択され
てテストされる半導体メモリ装置を提供することにあ
る。
【００３１】
【課題を解決するための手段】前記目的を達成するため
に本発明は複数群のデータ入出力チャンネルに載せられ
たデータを入力してバッファリングする複数群のデータ
入力バッファ、テストモードでいずれか一つが活性化さ
れる複数の制御信号に応答し、前記複数群のデータ入力
バッファでバッファリングされたデータをメモリセルに
貯蔵する１群のライトマルチプレクサ、前記複数の制御
信号に応答して前記メモリセルからデータを入力する１
群のリードマルチプレクサ、前記リードマルチプレクサ
から出力されたデータをバッファリングして前記データ
入出力チャンネルへ出力する複数群のデータ出力バッフ
ァ、及びテストモードで動作して前記メモリセルに貯蔵
されたデータを入力して前記データを比較した比較デー
タを前記リードマルチプレクサへ出力する１群の比較器
を備え、テストモードで前記制御信号中いずれか一つが
活性化される場合、これに対応する１群のデータ入出力
チャンネルのみにおいてデータが入力または出力される
ことを特徴とする、複数群のデータ入出力チャンネル中
いずれか一群が選択されてテストされる半導体メモリ装
置を提供する。
【００３２】なお、前記制御信号は前記半導体メモリ装
置内部のパッドを通じて入力されたり前記半導体メモリ
装置外部から入力される信号の調合により活性化される
ことが望ましい。
【００３３】したがって本発明によれば、データ入出力
チャンネル群中いずれか一群を選択することによって半
導体メモリ装置内部の前記一群のデータ入出力チャンネ
ルと関連された回路をテストできて、データ入出力チャ
ンネル群を順にすべて選択することによって半導体メモ
リ装置内部の全てのデータ入出力チャンネルと関連され
た回路をテストできる。
【００３４】
【発明の実施の形態】以下添付した図面を参照して本発
明の一実施形態を詳細に説明する。
【００３５】図４は本発明の一実施形態による多数群の
データ入出力チャンネル中いずれか一群が選択されてテ
ストされる半導体メモリ装置である。
【００３６】図４を参照すると、この半導体メモリ装置
は、４群のデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩ
Ｎ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ l、１
群のライトマルチプレクサＷＭＵＸ、１群のデータ入力
ドライバＤＩＮＤＲＶ、１群のリードマルチプレクサＲ
ＭＵＸ、４群のデータ出力バッファＤＯＵＴ ＢＵＦ
i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ
ＢＵＦ l、及び１群の比較器ＣＯＭＰを備える。
【００３７】データ入力バッファＤＩＮ ＢＵＦ i、Ｄ
ＩＮ ＢＵＦ j、ＤＩＮＢＵＦ k、ＤＩＮ ＢＵＦ lは、
４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏ
k、Ｉ/Ｏlを通じて入力されたデータをバッファリング
する。
【００３８】ライトマルチプレクサＷＭＵＸは、４個の
制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl
に各々応答する。制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤ
ＱＥk、ＭＤＱＥlは、テストモードにおいて上記４群の
データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/
Ｏlの中のいずれか１群が選択された時に、いずれか一
つがイネーブルされるものである。入力されたデータ
は、データ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵ
Ｆ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ lの中のいずれ
か一つでバッファリングされた後、４群のデータライン
Ｄｌi、Ｄｌj、Ｄｌk、Ｄｌl中いずれか１群に載せられ
たデータはライトマルチプレクサＷＭＵＸに入力され
る。そして、この入力されたデータは、データ入力ドラ
イバＤＩＮＤＲＶを通過した後、４群のデータ入出力線
ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモ
リセルに貯蔵される。
【００３９】リードマルチプレクサＲＭＵＸは、制御信
号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに各々
応答して比較器ＣＯＭＰから出力された比較データＦＣ
ＯＭを入力とする。
【００４０】データ出力バッファＤＯＵＴ ＢＵＦ i、
ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ Ｂ
ＵＦ lは、リードマルチプレクサＲＭＵＸから出力され
て４群のデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに
載せられたデータを入力した後、これをバッファリング
して、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏ
k、Ｉ/Ｏlを通じて半導体装置外部へ出力する。
【００４１】比較器ＣＯＭＰはテストモードで動作し、
各々４群のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯ
k、ＤＩＯlに載せられたデータを比較することによって
比較データＦＣＯＭを出力する。
【００４２】通常モードにおける半導体メモリ装置の動
作は次の通りである。
【００４３】本半導体メモリ装置の外部からデータ入出
力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて
データが入力されると、当該データはデータ入力バッフ
ァＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ
k、ＤＩＮ ＢＵＦ lで各々バッファリングされた後、デ
ータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられて、
ライトマルチプレクサＷＭＵＸに入力される。ライトマ
ルチプレクサＷＭＵＸから出力されたデータは、データ
入力ドライバＤＩＮＤＲＶに入力され、データ入力ドラ
イバＤＩＮＤＲＶから出力されたデータはデータ入出力
線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメ
モリセルにライトされる。
【００４４】そして、メモリセルに貯蔵されたデータ
は、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩ
Ｏlに載せられてリードマルチプレクサＲＭＵＸに入力
され、リードマルチプレクサＲＭＵＸから出力されたデ
ータはデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載
せられてデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯ
ＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ
lに入力される。データ出力バッファＤＯＵＴ ＢＵＦ
i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ
ＢＵＦ lでバッファリングされたデータは、データ入出
力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて
当該半導体メモリ装置外部へ出力される。
【００４５】この時、リードマルチプレクサＲＭＵＸと
ライトマルチプレクサＷＭＵＸに入力される制御信号Ｍ
ＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは、パッド
を通じて当該半導体メモリ装置の外部から入力された
り、当該半導体メモリ装置外部から入力される信号の調
合により発生される。
【００４６】一方、テストモードにおける半導体メモリ
装置の動作は次の通りである。
【００４７】まず、制御信号ＭＤＱＥi、ＭＤＱＥj、Ｍ
ＤＱＥk、ＭＤＱＥl中いずれか一つ、例えばｉ番制御信
号ＭＤＱＥiが活性化されｉ群データ入出力チャンネル
Ｉ/Ｏiを通じてデータが入力された場合、このデータは
ｉ群データ入力バッファＤＩＮ ＢＵＦ iでバッファリ
ングされた後、ｉ群データラインＤｌiを通じてライト
マルチプレクサＷＭＵＸに入力される。ライトマルチプ
レクサＷＭＵＸから出力されたデータはデータ入力ドラ
イバＤＩＮＤＲＶに入力されて、データ入力ドライバＤ
ＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩ
Ｏi、ＤＩＯj、ＤＩＯk、ＤＩＯlのすべてに載せられて
メモリセルにライトされる。
【００４８】そして、メモリセルに貯蔵されたデータ
は、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩ
Ｏlを通じて比較器ＣＯＭＰに入力されて、比較器ＣＯ
ＭＰから出力された比較データＦＣＯＭはリードマルチ
プレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ
ＢＵＦ iを順に通過した後、前記ｉ群データ入出力チャ
ンネルＩ/Ｏiを通じて前記半導体メモリ装置外部へ出力
される。
【００４９】またj群制御信号ＭＤＱＥjが活性化された
場合には、データはj群データ入出力チャンネルＩ/Ｏj
を通じて入出力される。
【００５０】したがって本実施形態では、ライトマルチ
プレクサＷＭＵＸとリードマルチプレクサＲＭＵＸが制
御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに
応答するようにして、通常モードでは４群のデータ入出
力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlすべてに
データが入力または出力されるようにし、テストモード
では制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤ
ＱＥl中いずれか一つを活性化させることによってこれ
に対応する１群のデータ入出力チャンネルのみを通じて
データが入力または出力されるようにすることができ
る。
【００５１】図５は上述の図４に示されたリードマルチ
プレクサＲＭＵＸ中のいずれか一つの回路を示す図であ
る。
【００５２】図５を参照すると、リードマルチプレクサ
ＲＭＵＸは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯ
k、ＤＩＯlに載せられたデータを各々バッファリングす
る第１バッファリング部５１と、比較器(図４のＣＯＭ
Ｐ)から出力された比較データＦＣＯＭ及び第１バッフ
ァリング部５１でバッファリングされたデータ中のいず
れかを選択する第１選択部５２と、第１選択部５２で選
択されたデータをラッチした後データバスＤＢｉ、ＤＢ
ｊ、ＤＢｋ、ＤＢｌへ出力する第１ラッチ部５３とを含
む。
【００５３】第１バッファリング部５１は、データ入出
力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯl各々に直列に
連結されたインバータ２１１及び２１２、２２１及び２
２２、２３１及び２３２、２４１及び２４２を含み、第
１ラッチ部５３はデータ入出力線ＤＩＯi、ＤＩＯj、Ｄ
ＩＯk、ＤＩＯlに載せられたデータを各々ラッチするイ
ンバータ２１４乃至２１６、２２４乃至２２６、２３４
乃至２３６、２４４乃至２４６を含む。
【００５４】第１選択部５２は、第１制御部２０１、第
１スイッチング部２０２、及び第２スイッチング部２０
３を備えている。
【００５５】第１制御部２０１は、第１スイッチング部
２０２または第２スイッチング部２０３をスイッチング
オンするためのものである。この第１制御部２０１は、
制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl
の中のいずれか２つ、例えばｉ番制御信号ＭＤＱＥiと
ｊ番制御信号ＭＤＱＥjを入力とする第１ＮＯＲゲート
２０４と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥ
k、ＭＤＱＥlの中の他の２つ、例えばｋ番制御信号ＭＤ
ＱＥkとｌ番制御信号ＭＤＱＥlを入力にする第２ＮＯＲ
ゲート２０５と、第１及び第２ＮＯＲゲート２０４、２
０５から出力される信号を入力とする第１ＮＡＮＤゲー
ト２０６と、第１ＮＡＮＤゲート２０６から出力された
信号を反転させるインバータ２０７と、インバータ２０
７から出力された信号とリードマルチプレクサＲＭＵＸ
をイネーブルする時に論理ハイに活性化されるリードマ
ルチプレクサイネーブル信号ＲＭＵＸＥを入力とする第
２ＮＡＮＤゲート２０８と、制御信号ＭＤＱＥi、ＭＤ
ＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つとリ
ードマルチプレクサイネーブル信号ＲＭＵＸＥを入力に
する第３乃至第６ＮＡＮＤゲート２５１、２６１、２７
１、２８１とを備える。
【００５６】言い換えれば、例えば、第３ＮＡＮＤゲー
ト２５１にはリードマルチプレクサイネーブル信号ＲＭ
ＵＸＥとｉ番制御信号ＭＤＱＥiが入力され、第４ＮＡ
ＮＤゲート２６１にはリードマルチプレクサイネーブル
信号ＲＭＵＸＥとｊ番制御信号ＭＤＱＥjが入力され
る。
【００５７】第１スイッチング部２０２は、第３乃至第
６ＮＡＮＤゲート２５１、２６１、２７１、２８１から
出力された信号に応答してスイッチングオンされる時
に、比較データＦＣＯＭを第１ラッチ部５３に伝送する
役割をするためのものである。この第１スイッチング部
２０２は、第３乃至第６ＮＡＮＤゲート２５１、２６
１、２７１、２８１から各々出力された信号を反転させ
るインバータ２５２、２６２、２７２、２８２と、一端
には第３乃至第６ＮＡＮＤゲート２５１、２６１、２７
１、２８１から出力された信号が入力されてその他端に
はインバータ２５２、２６２、２７２、２８２から出力
された信号が入力される伝送ゲート２５３、２６３、２
７３、２８３を備えている。
【００５８】言い換えれば、制御信号ＭＤＱＥi、ＭＤ
ＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つ、例
えばｉ番制御信号ＭＤＱＥiが活性化される場合、ｉ番
制御信号ＭＤＱＥiに連結された伝送ゲート２５３のみ
がスイッチングオンされる。その結果、比較データＦＣ
ＯＭＰは伝送ゲート２５３のみを通じて第１ラッチ部５
３に伝送される。
【００５９】第２スイッチング部２０３は、第２ＮＡＮ
Ｄゲート２０８から出力された信号に応答してスイッチ
ングオンされる時に、第１バッファリング部５１から出
力されたデータすべてを第１ラッチ部５３に伝送するた
めのものである。この第２スイッチング部２０３は、第
２ＮＡＮＤゲート２０８から出力された信号を反転させ
るインバータ２０９と、その一端には第２ＮＡＮＤゲー
ト２０８から出力された信号が入力されてその他端には
インバータ２０９から出力された信号が入力される複数
の伝送ゲート２１３、２２３、２３３、２４３を備えて
いる。
【００６０】言い換えれば、第１スイッチング部２０２
と第２スイッチング部２０３は通常モードとテストモー
ドにより相互相補的にスイッチングオンまたはスイッチ
ングオフされることになる。
【００６１】まず、通常モードにおけるリードマルチプ
レクサＲＭＵＸの動作を示すと次の通りである。
【００６２】通常モードでは制御信号ＭＤＱＥi、ＭＤ
ＱＥj、ＭＤＱＥk、ＭＤＱＥlすべてが論理ローにディ
スエーブルされているので、第１制御部２０１の第２Ｎ
ＡＮＤゲート２０８の出力端は論理ローになり、第３乃
至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１
の出力端は全て論理ハイになる。このため、第１スイッ
チング部２０２はスイッチングオフされ第２スイッチン
グ部２０３はスイッチングオンされる。
【００６３】したがってデータ入出力線ＤＩＯi、ＤＩ
Ｏj、ＤＩＯk、ＤＩＯlに載せられたデータは、第１バ
ッファリング部５１及び第１ラッチ部５３を順に通過し
てデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに各々載
せられるようになる。
【００６４】データバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢ
ｌに載せられたデータはデータ入出力チャンネル(図４
のＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl)を通じて半導体メ
モリ装置外部へ出力される。
【００６５】一方、テストモードにおけるリードマルチ
プレクサＲＭＵＸの動作を示せば次の通りである。
【００６６】制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥ
k、ＭＤＱＥlの中のいずれか一つ、例えばｉ番制御信号
ＭＤＱＥiが論理ハイに活性化された場合、第１制御部
２０１の第２ＮＡＮＤゲート２０８の出力端は論理ハイ
になり、第２スイッチング部２０３がターンオフされ
る。
【００６７】そして、第３ＮＡＮＤゲート２５１の出力
端が論理ローになり、第４乃至第６ＮＡＮＤゲート２６
１、２７１、２８１の出力端は論理ハイとなる。その結
果、ｉ番制御信号ＭＤＱＥiに連結された伝送ゲート２
５３のみスイッチングオンされて、比較データＦＣＯＭ
はｉ群データバスＤＢｉにのみ載せられる。そして、こ
のｉ群データバスＤＢｉに載せられたデータはｉ群デー
タ入出力チャンネル（図４のＩ/Ｏi）を通じて半導体メ
モリ装置外部へ出力される。
【００６８】また、ｊ番制御信号ＭＤＱＥjのみ論理ハ
イに活性化された場合には、第４ＮＡＮＤゲート２６１
の出力端が論理ローになり、第３、５、６ＮＡＮＤゲー
ト２５１、２７１、２８１の出力端は論理ハイとなる。
この結果、比較データＦＣＯＭはｊ群データバスＤＢｊ
にのみ載せられｊ群データバスＤBｊに載せられたデー
タはｊ群データ入出力チャンネルＩ/Ｏjを通じて出力さ
れる。
【００６９】したがって前述したリードマルチプレクサ
ＲＭＵＸはテストモードにおいて、複数の制御信号ＭＤ
ＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれ
か一つが活性化される時に、当該半導体メモリ装置はデ
ータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl
の中の活性化された制御信号に対応するいずれか一つの
入出力チャンネルのみにデータを出力する。
【００７０】図６は上述の図４に示されたライトマルチ
プレクサＷＭＵＸの中のいずれか一つの回路を示す図で
ある。
【００７１】図６を参照すると、ライトマルチプレクサ
ＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに
載せられたデータを各々バッファリングする第２バッフ
ァリング部６１と、データラインＤｌi、Ｄｌj、Ｄｌ
k、Ｄｌlの中のいずれか一つに入力されてバッファリン
グされたデータとデータラインＤｌi、Ｄｌj、Ｄｌk、
Ｄｌlすべてに入力されてバッファリングされたデータ
のうちのいずれかを選択する第２選択部６２と、第２選
択部６２で選択されたデータをラッチする第２ラッチ部
６３とを備える。
【００７２】第２バッファリング部６１はデータライン
Ｄｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたイ
ンバータ３１１及び３１２、３２１及び３２２、３３１
及び３３２、３４１及び３４２を含む。また、第２ラッ
チ部６３は、第２選択部６２から出力されたデータを各
々ラッチするインバータ３１８乃至３２０、３２８乃至
３３０、３３８乃至３４０、３４８乃至３５０を含む。
【００７３】第２選択部６２は第２制御部３０１、第３
スイッチング部３０２、及び第４スイッチング部３０３
を備えている。第２制御部３０１は、ライトマルチプレ
クサＷＭＵＸがイネーブルされる時に論理ハイに活性化
されるライトマルチプレクサイネーブル信号ＷＭＵＸＥ
と制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱ
Ｅlを入力として、第３スイッチング部３０２及び第４
スイッチング部３０３のいずれか一方をスイッチングオ
ンするものである。この第２制御部３０１は、制御信号
ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のい
ずれか一つとライトマルチプレクサイネーブル信号ＷＭ
ＵＸＥを入力とする第１１乃至第１４ＮＡＮＤゲート３
５１、３５２、３５３、３５４と、制御信号ＭＤＱＥ
i、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか２
つ、例えばｉ番制御信号ＭＤＱＥiとｊ番制御信号ＭＤ
ＱＥj、を入力とする第１１ＮＯＲゲート３５５と、制
御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの
中の他の２つ、例えばｋ番制御信号ＭＤＱＥkとｌ番制
御信号ＭＤＱＥl、を入力とする第１２ＮＯＲゲート３
５６と、第１１及び第１２ＮＯＲゲート３５５、３５６
から出力される信号を入力にする第１５ＮＡＮＤゲート
３５７と、ライトマルチプレクサイネーブル信号ＷＭＵ
ＸＥを反転させるインバータ３５８と、インバータ３５
８から出力された信号と第１５ＮＡＮＤゲート３５７か
ら出力された信号を入力とする第１３ＮＯＲゲート３５
９とを備える。
【００７４】言い換えれば、第１３ＮＯＲゲート３５９
は第３スイッチング部３０２をスイッチングオンするた
めの信号を出力し、第１１乃至第１４ＮＡＮＤゲート３
５１、３５２、３５３、３５４は第４スイッチング部３
０３をスイッチングオンするための信号を出力する。
【００７５】第３スイッチング部３０２は、データライ
ンＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてを通じて入力され
て第２バッファリング部６１でバッファリングされたデ
ータを第２ラッチ部６３へ伝送するためのものである。
この第３スイッチング部３０２は、第１３ＮＯＲゲート
３５９から出力された信号を反転させるインバータ３６
０と、その一端には第１３ＮＯＲゲート３５９から出力
された信号が入力されてその他端にはインバータ３６０
から出力された信号が入力される複数の伝送ゲート３１
３、３２３、３３３、３４３とを備えている。
【００７６】第４スイッチング部３０３は、データライ
ンＤｌi、Ｄｌj、Ｄｌk、Ｄｌlの中のいずれか一つを通
じて入力されたデータを、第２ラッチ部６３へ伝送する
ためのものであって、第１乃至第４伝送部３０４、３０
５、３０６、３０７を備える。
【００７７】第１乃至第４伝送部３０４、３０５、３０
６、３０７は、それぞれ第１１乃至第１４ＮＡＮＤゲー
ト３５１、３５２、３５３、３５４から出力される信号
を反転させるインバータ３６１、３６２、３６３、３６
４と、その一端には第１１乃至第１４ＮＡＮＤゲート３
５１、３５２、３５３、３５４から出力された信号のう
ちのいずれか一つが入力されてその他端にはインバータ
３６１、３６２、３６３、３６４のいずれか一つから出
力された信号が入力される複数の伝送ゲート３１４乃至
３１７、３２４乃至３２７、３３４乃至３３７、３４４
乃至３４７を備えている。
【００７８】すなわち、第１伝送部３０４が第１１ＮＡ
ＮＤゲート３５１から出力された信号に応答してスイッ
チングオンされた場合、ｉ群データラインＤｌiに載せ
られたデータは第１伝送部３０４、第２ラッチ部６３、
及びデータ入力ドライバＤＩＮＤＲＶ６４を順に通過し
た後、全データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、
ＤＩＯlに載せられてメモリセルに貯蔵される。
【００７９】ここで、データ入力ドライバＤＩＮＤＲＶ
６４は、第２ラッチ部６３から出力されたデータがデー
タ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに直ち
に載せられる場合に発生する直流パス(DC current pat
h)を防止する役割をする。
【００８０】言い換えれば、第３スイッチング部３０２
と第４スイッチング部３０３は通常モードとテストモー
ドによって相互相補的にスイッチングオンまたはスイッ
チングオフされる。
【００８１】まず、通常モードにおけるライトマルチプ
レクサＷＭＵＸの動作を示すと次の通りである。
【００８２】通常モードでは、制御信号ＭＤＱＥi、Ｍ
ＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは論理ローにディスエ
ーブルされるので第１１乃至第１４ＮＡＮＤゲート３５
１、３５２、３５３、３５４及び第１３ＮＯＲゲート３
５９の出力端は論理ハイとなる。したがって第３スイッ
チング部３０２はスイッチングオンされ、第４スイッチ
ング部３０３はスイッチングオフされ、この結果、デー
タラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデー
タはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩ
Ｏlに載せられてメモリセルに貯蔵される。
【００８３】一方、テストモードでは、制御信号ＭＤＱ
Ｅi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか
一つが論理ハイに活性化されるので、第１３ＮＯＲゲー
ト３５９の出力端は論理ローになり、第３スイッチング
部３０２はスイッチングオフされる。
【００８４】例えば、制御信号ＭＤＱＥi、ＭＤＱＥj、
ＭＤＱＥk、ＭＤＱＥlの中のｉ番制御信号ＭＤＱＥiが
論理ハイに活性化された場合、第１１ＮＡＮＤゲート３
５１の出力端が論理ローになり、第４スイッチング部３
０３の第１伝送部３０４のみスイッチングオンされる。
したがってｉ群データラインＤｌiに載せられたデータ
は、第１伝送部３０４を通じてデータ入出力線ＤＩＯ
i、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８５】また、制御信号ＭＤＱＥi、ＭＤＱＥj、Ｍ
ＤＱＥk、ＭＤＱＥlの中のｊ番制御信号ＭＤＱＥjが論
理ハイに活性化された場合は、第１２ＮＡＮＤゲート３
５２の出力端が論理ローになり、第４スイッチング部３
０３の第２伝送部３０５のみがスイッチングオンされ
る。したがってｊ群データラインＤｌjに載せられたデ
ータは第２伝送部３０５を通過し、データ入出力線ＤＩ
Ｏi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８６】以上説明したように、上記実施形態によれ
ば、テストモードにおいてライトマルチプレクサＷＭＵ
Ｘ中のいずれか一つが複数の制御信号ＭＤＱＥi、ＭＤ
ＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の活性化されたいず
れか一つによりイネーブルされ、データ入出力チャンネ
ルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl中、当該活性化され
た制御信号に対応されるいずれか一つのみにデータが入
力される。
【００８７】なお、上記のようなテスト方法は、ＭＤＱ
(Merged DQ)のみならずＲＤＱ(Reduced DQ)にも応用で
きる。
【００８８】また、本発明は上述した実施形態に限ら
ず、多くの変形が本発明の技術的思想内で当分野で通常
の知識を有する者によって可能なことは明白である。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
多数群のデータ入出力チャンネル中のいずれか一群が選
択されてテストされる半導体メモリ装置において、デー
タ入出力チャンネル数を減らしながら、半導体メモリ装
置内部のデータ入出力関連回路をすべてテストすること
が可能となる。
【図面の簡単な説明】
【図１】従来技術による代表データ入出力チャンネル群
を通じてテストされる半導体メモリ装置の構成を示すブ
ロック図である。
【図２】図１に示されたリードマルチプレクサＲＭＵＸ
中の一つの回路を示す図である
【図３】図１に示されたライトマルチプレクサＷＭＵＸ
中の一つの回路を示す図である。
【図４】本発明の実施形態による多数群のデータ入出力
チャンネル中いずれか一群が選択されてテストされる半
導体メモリ装置の構成を示すブロック図である。
【図５】図４に示されたリードマルチプレクサＲＭＵＸ
中の一つの回路を示す図である。
【図６】図４に示されたライトマルチプレクサＷＭＵＸ
中の一つの回路を示す図である。
【符号の説明】
ＣＯＭＰ 比較器 ＤＢ データバス ＤＩＮ ＢＵＦ データ入力バッファ ＤＩＮＤＲＶ データ入力ドライバ ＤＩＯ データ入出力線 Ｄｌ データライン ＤＯＵＴ ＢＵＦ データ出力バッファ ＦＣＯＭ 比較データ Ｉ/Ｏ データ入出力チャンネル ＭＤＱＥ 制御信号 ＲＭＵＸ リードマルチプレクサ ＷＭＵＸ ライトマルチプレクサ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数群のデータ入出力チャンネルに載せ
    られたデータを入力してバッファリングする複数群のデ
    ータ入力バッファと、 テストモードでいずれか一つが活性化される複数の制御
    信号に応答し、前記複数群のデータ入力バッファでバッ
    ファリングされたデータをメモリセルに貯蔵するための
    １群のライトマルチプレクサと、 前記複数の制御信号に応答して前記メモリセルからデー
    タを入力する１群のリードマルチプレクサと、 前記リードマルチプレクサから出力されたデータをバッ
    ファリングして前記データ入出力チャンネルへ出力する
    複数群のデータ出力バッファと、 テストモードで動作して前記メモリセルに貯蔵されたデ
    ータを入力して前記データを比較し、得られた比較デー
    タを前記リードマルチプレクサへ出力する１群の比較器
    とを備え、 前記テストモードで前記制御信号中のいずれか一つが活
    性化された場合、これに対応する１群のデータ入出力チ
    ャンネルのみにおいてデータが入力または出力されるこ
    とを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記制御信号は、前記半導体メモリ装置
    内部のパッドを通じて入力され、該制御信号に応じて複
    数群のデータ入出力チャンネル中のいずれか一群が選択
    されてテストされるることを特徴とする請求項１に記載
    の半導体メモリ装置。
  3. 【請求項３】 前記制御信号は、前記半導体メモリ装置
    外部から入力される信号の調合により活性化されること
    を特徴とする請求項１に記載の半導体メモリ装置。
  4. 【請求項４】 前記リードマルチプレクサは、 前記メモリセルに貯蔵されたデータを入力してバッファ
    リングする第１バッファリング部と、 前記比較データ及び前記第１バッファリング部から出力
    されたデータのいずれかを選択する第１選択部と、 前記第１選択部から出力されたデータをラッチする第１
    ラッチ部とを備えることを特徴とする請求項１に記載の
    半導体メモリ装置。
  5. 【請求項５】 前記第１選択部は、 複数の第１スイッチング手段を含み、該第１スイッチン
    グ手段の中のいずれか一つがスイッチングオンされる場
    合に前記比較データを伝送する第１スイッチング部と、 複数の第２スイッチング手段を含み、該第２スイッチン
    グ手段がスイッチングオンされる場合に前記第１バッフ
    ァリング部から出力されたデータを伝送する第２スイッ
    チング部と、 前記リードマルチプレクサをイネーブルするためのリー
    ドマルチプレクサイネーブル信号と前記制御信号に応答
    して前記第１スイッチング手段中のいずれか一つをスイ
    ッチングオンするための信号または前記第２スイッチン
    グ手段をスイッチングオンするための信号を出力する第
    １制御部とを備えることを特徴とする請求項４に記載の
    半導体メモリ装置。
  6. 【請求項６】 前記第２スイッチング手段は、通常モー
    ドでスイッチングオンされることを特徴とする請求項５
    に記載の半導体メモリ装置。
  7. 【請求項７】 前記第１スイッチング手段中のいずれか
    一つは、前記テストモードでスイッチングオンされるこ
    とを特徴とする請求項５に記載の半導体メモリ装置。
  8. 【請求項８】 前記第１スイッチング手段と第２スイッ
    チング手段は、通常モードとテストモードによって相互
    相補的にスイッチングオンまたはスイッチングオフされ
    ることを特徴とする請求項５に記載の半導体メモリ装
    置。
  9. 【請求項９】 前記第２スイッチング手段がスイッチン
    グオンされる場合、前記第１バッファリング部から出力
    されたデータは前記複数群のデータ入出力チャンネルを
    通じて出力されることを特徴とする請求項５に記載の半
    導体メモリ装置。
  10. 【請求項１０】 前記第１スイッチング手段中いずれか
    一つがスイッチングオンされる場合、前記比較データは
    前記複数群のデータ入出力チャンネル中のいずれか１群
    のデータ入出力チャンネルを通じて出力されることを特
    徴とする請求項５に記載の半導体メモリ装置。
  11. 【請求項１１】 前記ライトマルチプレクサは、 前記データ入力バッファから出力されたデータをバッフ
    ァリングする第２バッファリング部と、 前記第２バッファリング部から出力されたデータ中の前
    記複数群のデータ入出力チャンネルすべてに入力された
    データと、いずれか１群のデータ入出力チャンネルに入
    力されたデータとのいずれかを選択する第２選択部と、 前記第２選択部から出力されたデータをラッチする第２
    ラッチ部とを備えることを特徴とする請求項１に記載の
    半導体メモリ装置。
  12. 【請求項１２】 前記第２選択部は、 複数の第３スイッチング手段を含み、該第３スイッチン
    グ手段がスイッチングオンされる場合に前記複数群のデ
    ータ入出力チャンネルすべてを通じて入力されたデータ
    を伝送する第３スイッチング部と、 複数の第４スイッチング手段を含み、該第４スイッチン
    グ手段群中のいずれか一つがスイッチングオンされる場
    合に、前記複数群のデータ入出力チャンネル中のいずれ
    か１群のデータ入出力チャンネルを通じて入力されたデ
    ータを伝送する第４スイッチング部と、 前記ライトマルチプレクサをイネーブルするためのライ
    トマルチプレクサイネーブル信号と前記制御信号に応答
    して前記第４スイッチング手段中いずれか一つをスイッ
    チングオンするための信号または前記第３スイッチング
    手段をスイッチングオンするための信号を出力する第２
    制御部とを備えることを特徴とする請求項１１に記載の
    半導体メモリ装置。
  13. 【請求項１３】 前記第３スイッチング手段は、通常モ
    ードでスイッチングオンされることを特徴とする請求項
    １２に記載の半導体メモリ装置。
  14. 【請求項１４】 前記第４スイッチング手段中のいずれ
    か一つは、テストモードでスイッチングオンされること
    を特徴とする請求項１２に記載の半導体メモリ装置。
  15. 【請求項１５】 前記第３スイッチング手段がスイッチ
    ングオンされる場合、前記複数群のデータ入出力チャン
    ネルすべてを通じて入力されたデータがメモリセルに貯
    蔵されることを特徴とする請求項１２に記載の半導体メ
    モリ装置。
  16. 【請求項１６】 前記第４スイッチング手段中のいずれ
    か一つがスイッチングオンされる場合、前記複数群のデ
    ータ入出力チャンネル中いずれか１群のデータ入出力チ
    ャンネルを通じて入力されたデータのみがメモリセルに
    貯蔵されることを特徴とする請求項１２に記載の半導体
    メモリ装置。
  17. 【請求項１７】 前記第３スイッチング手段と前記第４
    スイッチング手段は、通常モードとテストモードによっ
    て相互相補的にスイッチングオンまたはスイッチングオ
    フされることを特徴とする請求項１２に記載の半導体メ
    モリ装置。
JP30131498A 1998-02-02 1998-10-22 半導体メモリ装置 Expired - Fee Related JP3661973B2 (ja)

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