JP2019114313A - 半導体集積回路 - Google Patents
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Abstract
Description
11 記憶部
12 読出回路
13 比較回路
14 期待値レジスタ
15 信号生成回路
16<0>〜16<7> マルチプレクサ
17<0>〜17<7> 出力回路
21 出力反転レジスタ
22<0>〜22<7> XOR
31 信号生成回路
32<0>〜32<7> XORA
33<0>〜33<7> AND
34<0>〜34<7> XORB
T0〜T7 出力端子
TS テスタ
Claims (6)
- 記憶部を有し、前記記憶部から読み出したデータを出力する通常動作と、前記記憶部から読み出したデータと所定の期待値とを比較した比較結果を出力するテスト動作と、のいずれかを実行する半導体集積回路であって、
前記記憶部からの読み出しデータを伝送する第1〜第nの通常データバス(nは2以上の整数)と、
前記比較結果を示すデータを伝送するテストデータバスと、
前記第1〜第nの通常データバス上の前記読み出しデータ又は前記テストデータバス上のデータに基づくテストデータを出力する第1〜第nの出力回路と、
前記第1〜第nの出力回路の出力側に接続された第1〜第nの出力端と、
前記第1〜第nの通常データバス又は前記テストデータバスと前記第1〜第nの出力回路の入力側との間の接続切り替えを行う第1〜第nの切替回路と、
を有し、
前記切替回路は、前記通常動作では前記第1〜第nの通常データバスを前記第1〜第nの出力回路の入力側に接続し、前記テスト動作では前記テストデータバスを前記第1〜第nの出力回路の入力側に接続し、
前記第1〜第nの出力回路のうちの前記第2〜第nの出力回路は、
前記テスト動作におけるデータ出力の態様を示す第1出力モード及び第2出力モードのいずれかの指定を受け、
前記第1出力モードでは前記テストデータの出力を停止し、前記第2出力モードでは前記テストデータを出力する、
ことを特徴とする半導体集積回路。 - 前記第1〜第nの切替回路は、
テスト動作及び通常動作のいずれか一方を表すテストモード信号を受け、
前記テストモード信号が通常動作を示している場合には、前記第1〜第nの通常データバスを前記第1〜第nの出力回路の入力側に接続し、
前記テストモード信号がテスト動作を示している場合には、前記テストデータバスを前記第1〜第nの出力回路の入力側に接続し、
前記第2〜第nの出力回路は、
前記テストモード信号と、前記第1出力モード及び前記第2出力モードのいずれか一方を表す出力モード信号と、を受け、
前記テスト信号がテスト動作を示しており且つ前記出力モード信号が第1出力モードを示している場合には、前記第2〜第nの出力端へのデータ出力を停止し、
前記テスト信号がテスト動作を示しており且つ前記出力モード信号が第2出力モードを示している場合には、前記第2〜第nの出力端へのデータ出力の停止を解除する、
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記第1〜第nの切替回路は、前記テスト動作において、前記テストデータバス上のデータ又は前記テストデータバス上のデータを反転した反転データを前記テストデータとして前記第1〜第nの出力回路の入力側に供給することを特徴とする請求項1に記載の半導体集積回路。
- データの反転及び非反転を指定する反転指定データを保持するレジスタと、
前記テストデータバス上のデータと前記反転指定データとの排他的論理和を出力する第1〜第nの排他的論理和回路と、
を有し、
前記第1〜第nの切替回路は、前記第1〜第nの通常データバス上の読み出しデータ及び前記第1〜第nの排他的論理和回路から出力された排他的論理和のいずれか一方を前記第1〜第nの出力回路の入力側に供給する、
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第1〜第nの切替回路は、クロック信号のクロックサイクルに応じて、前記テストデータバス上のデータ及び前記反転データを交互に前記テストデータとして前記第1〜第nの出力回路の入力側に供給することを特徴とする請求項3に記載の半導体集積回路。
- データの反転及び非反転を指定する反転指定データを保持するレジスタと、
前記テストデータバス上のデータと前記反転指定データとの排他的論理和を出力する第1〜第nの1次排他的論理和回路と、
前記第1〜第nの排他的論理和回路から出力された排他的論理和と、前記クロック信号のクロックサイクルに応じて論理レベル0及び論理レベル1に変化するトグル信号と、の排他的論理和を出力する第1〜第nの2次排他的論理和回路と、
を有し、
前記第1〜第nの切替回路は、前記第1〜第nの通常データバス上の読み出しデータ及び前記第1〜第nの2次排他的論理和回路から出力された排他的論理和のいずれか一方を前記第1〜第nの出力回路の入力側に供給する、
ことを特徴とする請求項5に記載の半導体集積回路。
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