JP2005216353A - メモリ回路 - Google Patents

Abstract

【課題】 テスト時間の短縮化及びそれに加えて読み出し異常の内容の出力を図ることができる高速仕様のメモリ回路を提供する。
【解決手段】 上記クロックに同期して取り込まれたアドレス信号に従ってメモリセルから第１データと第２データを読み出して第１と第２レジスタを記憶する読み出し回路と、上記クロックの１サイクルの立ち上がりと立ち下がりに対応して上記第１と第２レジスタに記憶された第１データと第２データとを出力させる出力回路とを含むメモリ回路において、上記第１と第２レジスタに記憶された２つのデータ単位の各ビットに対応して一致／不一致を検出するデータ判定回路と、かかるデータ判定回路の一致／不一致信号を上記クロックの１サイクルに対応して上記出力回路を通して出力させるテスト回路を設ける。
【選択図】 図１

Description

この発明は、メモリ回路に関し、特に高速メモリ回路のテスト回路技術に適用して有効な技術に関するものである。

本願発明者等においては、高速仕様のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）として、図９に示すように、１サイクルに２つのアドレスに対応したメモリセル出力ＬＳＢ０，ＬＳＢ１を読み出し、クロックＣＬＫ０，ＣＬＫ１によりレジスタＬＴ１，ＬＴ２に格納し、次サイクルのクロックの立ち上がりと立下りに対応した選択信号ＯＳＬによりスイッチＳ５とＳ６を制御して１サイクルに２つのデータを出力する高速出力仕様を検討した。

また、高速ＳＲＡＭにおける出力インピーダンス調整及びスルーレート調整に関連するものとして、特開平１０−２４２８３５号公報、特開２００１―１５６６１８号公報、特開２００２−１３５１０２号公報がある。
特開平１０−２４２８３５号公報 特開２００１―１５６６１８号公報 特開２００２−１３５１０２号公報

現状のプローブテスト（製品組立前にウェハ上にて測定を行うテスト）では、サイクル前後半の読み出しデータを同時に測定することが、プローブテスタの性能上不可能なため、サイクル前半とサイクル後半の２回に分けて読み出しテストを行うことが必要となる。つまり、１回目の読み出しテストにて、サイクル前半のデータの判定を行い、２回目のテストにてサイクル後半のデータの判定を実施することになる。製品機能的には、１サイクルで２回の読み出しが可能であるのに、２回のプローブテストを行うことが必要になる為にテスト時間が大きくなるという問題が生じる。そこで、テスト時間の短縮を図る為、１回の読み出しテストにて、メモリセルからの読み出し動作の異常を検出可能な回路及び読み出し異常の内容の出力が可能な回路の検討を行つた。

本発明の目的は、テスト時間の短縮化及びそれに加えて読み出し異常の内容の出力を図ることができる高速仕様のメモリ回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、上記クロックに同期して取り込まれたアドレス信号に従ってメモリセルから第１データと第２データを読み出して第１と第２レジスタを記憶する読み出し回路と、上記クロックの１サイクルの立ち上がりと立ち下がりに対応して上記第１と第２レジスタに記憶された第１データと第２データとを出力させる出力回路とを含むメモリ回路において、上記第１と第２レジスタに記憶された２つのデータ単位の各ビットに対応して一致／不一致を検出するデータ判定回路と、かかるデータ判定回路の一致／不一致信号を上記クロックの１サイクルに対応して上記出力回路を通して出力させるテスト回路を設ける。

上記クロックに同期して取り込まれたアドレス信号に従ってメモリセルから第１データと第２データを読み出して第１と第２レジスタを記憶する読み出し回路と、上記クロックの１サイクルの立ち上がりと立ち下がりに対応して上記第１と第２レジスタに記憶された第１データと第２データとを出力させる出力回路であって、オン抵抗値が異なる複数の出力ＭＯＳＦＥＴの並列回路を備えてインピーダンス制御信号によって出力インピーダンスの調整が可能にされるメモリ回路において、上記第１と第２レジスタに記憶された第１データと第２データの対応する各ビット毎の読み出し信号の４通りの組み合わせに対応して上記複数の出力ＭＯＳＦＥＴを用いてハイレベルとロウレベル及び２つの中間レベルからなる４通りの出力レベルを形成するテスト回路を設ける。

クロックの１サイクルで２データ分に対応した判定結果を得ることができ、テスト時間を短縮化させることができる。メモリセルから読み出されたデータのうち、どちらのデータが不良であるかの検出出力を得ることができる。

図１には、この発明に係るメモリ回路における出力系回路の一実施例の回路図が示されている。この実施例の出力系回路は、出力選択ブロック、出力制御回路及び出力ＭＯＳ回路からなり、ＤＱ０〜ＤＱ３５からなる入出力端子に対応した３６個の回路から構成される。同図には、そのうちの１ビット（ＤＱ０）に対応した出力選択ブロックの回路が代表として例示的に示されている。

メモリアレイの選択動作によって同時に読み出された読み出し信号ＬＳＢ０とＬＳＢ１は、バッファ回路としてのインバータ回路Ｎ１とＮ２を通して取り込まれる。上記２つの信号は、トランスファ回路Ｓ１とＳ２を通してラッチ回路ＬＴ１とＬＴ２に取り込まれる。上記２つの信号は、トランスファ回路Ｓ３とＳ４を通して交差的に上記ラッチ回路ＬＴ２とＬＴ１に取り込まれる。信号ａ１とｂ１は、上記トランスファ回路Ｓ１とＳ２又はＳ３とＳ４のいずれかにより選択された信号であり、入力と出力とが交差接続された２つのインバータ回路からなる上記ラッチ回路ＬＴ１とＬＴ２に入力される。信号ａ２とｂ２は、上記ラッチ回路ＬＴ１とＬＴ２に保持された信号を表している。上記トランスファ回路Ｓ１とＳ２又はＳ３とＳ４は、クロックＣＬＫ０とＣＬＫ１によりいずれかがオン状態になるように選択される。

上記クロックＣＬＫ０とＣＬＫ１は、メモリアレイの選択動作に用いられるアドレスの特定の１ビットに対応して発生され、例えばアドレスの特定の１ビットが論理０のときにはトランスファ回路Ｓ１とＳ２を選択するように形成され、アドレスの特定の１ビットが論理１のときにはトランスファ回路Ｓ３とＳ４を選択するよう形成される。

上記ラッチ回路ＬＴ１，ＬＴ２の保持信号は、インバータ回路Ｎ６とＮ７を通して出力される。この実施例では、上記ラッチ回路ＬＴ１とＬＴ２の保持信号ａ２，ｂ２に対応した２つのデータａ３とｂ３を入力とした排他的論理輪和回路ＥＸが設けられる。上記排他的論理和回路ＥＸの出力信号ｃ３は、トランスファ回路Ｓ７を通して出力される。上記２つのデータａ３とｂ３は、トランスファ回路Ｓ５，Ｓ６を通して出力される。

テスト信号ＴＳＴを受けるインバータ回路Ｎ５の出力信号ｄ１と通常時の出力制御信号ＯＳＬとは、ナンドゲート回路Ｇ１に入力される。このナンドゲート回路Ｇ１の出力信号ｄ２と上記ＴＳＴ信号を受けるノアゲート回路Ｇ２の出力信号が上記トランスァ回路Ｓ５を構成するＮチャネルＭＯＳＦＥＴのゲートに伝えられ、ＴＳＴ信号を受けるインバータ回路Ｎ８の出力信号ｄ３と上記信号ｄ２を受けるインバータ回路Ｎ９の出力信号ｄ４を受けるナンドゲート回路Ｇ３の出力信号が上記トランスァ回路Ｓ５を構成するＰチャネルＭＯＳＦＥＴのゲートに伝えられＴＳＴ信号と上記ｄ４信号を受けるノアゲート回路Ｇ４の出力信号が上記トランスファ回路Ｓ６を構成するＮチャネルＭＯＳＦＥＴのゲートに伝えら上記ｄ３信号と上記ｄ２信号を受けるナンドゲート回路Ｇ５の出力信号がトランスファ回路Ｓ６を構成するＰチャネルＭＯＳＦＥＴのゲートに伝えられる。テスト信号ＴＳＴが上記トランスァ回路Ｓ７を構成するＮチャネルＭＯＳＦＥＴのゲートに伝えられ、上記信号ｄ３が上記トランスァ回路Ｓ７を構成するＰチャネルＭＯＳＦＥＴのゲートに伝えられる。

これにより、テスト信号ＴＳＴが論理１のハイレベルのテスト動作のとき、インバータ回路Ｎ８の出力信号ｄ３がロウレベルとなり、ナンドゲート回路Ｇ３，Ｇ５がオン状態、ノアゲート回路Ｇ２，Ｇ４がオフ状態なって上記トランスァ回路Ｓ５，Ｓ６をオフ状態にする。上記テスト信号ＴＳＴの論理１とインバータ回路Ｎ８の出力信号ｄ３がロウレベルより、上記トランスァ回路Ｓ７がオン状態となって排他的論理和回路ＥＸの出力信号ｃ３が出力される。

テスト信号ＴＳＴが論理０のロウレベルの通常動作のときには、インバータ回路Ｎ５の出力信号ｄ１がハイレベルとなり、出力制御信号ＯＳＬの論理１のとき信号ｄ２がロウレベル、ｄ２信号を受けるインバータ回路Ｎ９の出力信号ｄ４がハイレベル、上記ＴＳＴ信号を受けるインバータ回路Ｎ８の出力信号ｄ３がハイレベルとなって上記トランスァ回路Ｓ５がオン状態にされる。出力制御信号ＯＳＬの論理０のときは、信号ｄ２がハイレベル、ｄ２信号を受けるインバータ回路Ｎ９の出力信号ｄ４がロウレベルとなって上記トランスァ回路Ｓ６がオン状態にされる。この結果、ラッチＬＴ１とＬＴ２に保持された信号が出力制御回路よりクロックＣＬＫのハイレベルエッジとロウレベルエッジに同期して出力される。このとき、上記テスト信号ＴＳＴの論理０のロウレベルにより、信号ｄ３がハイレベルとなって上記トランスァ回路Ｓ７がオフ状態にされている。

図２には、図１の排他的論理和回路ＥＸの動作を説明するための波形図が示されている。ラッチ回路ＬＴ１とＬＴ２に取り込まれたメモリセル出力のデータ１とデータ２が共にハイレベル、ロウレベルのように一致していると論理１（ハイレベル）不一致だと論理０（ロウレベル）を出力する。これにより２つのメモリセルから読み出され、出力選択ブロック内に格納されているデータ１と２を比較した結果を出力することにより、出力された結果をプローブテスタによる期待値判定を行うことにより、１回の読み出しテストにて読み出し動作の不良検出が可能となる。

図３には、この発明に係るメモリ回路の通常動作における読み出しタイミングチャート図が示されている。通常動作では、テスト信号ＴＳＴはロウレベルにされている。メモリセル出力信号ＬＳＢ０とＬＳＢ１は、外部クロックＣＬＫのハイレベルのときに同時に読み出されて前記出力選択ブロックのラッチ回路ＬＴ１、ＬＴ２を介し、外部クロックの立ち上がりと立ち下がりに同期してデータＱ１とＱ２が出力される。

図４には、この発明に係るメモリ回路のテスト動作における読み出しタイミングチャート図が示されている。テスト動作では、テスト信号ＴＳＴはハイレベルにされている。メモリセル出力信号ＬＳＢ０とＬＳＢ１は、外部クロックＣＬＫのハイレベルのときに同時に読み出されて前記出力選択ブロックのラッチ回路ＬＴ１、ＬＴ２に取り込まれ、出力制御信号ＯＳＬに対応してその排他的論理和信号（Ｑ１ＥＯＲＱ２）が出力される。このように２ビット分の一致／不一致結果（Ｑ１ＥＯＲＱ２）を出力することで、外部クロックＣＬＫの１サイクル中に２ビット分の判定結果を出力させることができる。

図４のように、前記のようにサイクル前後半にそれぞれデータを受け取るような高周波性能を持たないプローブテスタを用いても、その半分の周波数でのデータを受け取るようなプローブテスタを用いて上記判定結果を得ることができる。テスタでは上記判定結果が不一致のときには、いずれか一方にエラーが存在することを認識することができる。いずれかのメモリセルのデータが誤っているかを知るには、上記不一致出力のアドレスについて、個々のメモリセルのデータを取り出して期待値と比較することにより識別することができる。

つまり、テストの初期段階にて、総てのメモリセルに同一データを書き込み、それが正しく読み出すことができるかのテストを行う。出力選択ブロックに格納されている、２つのメモリセルから読み出されたデータの一致または不一致を判定し、その結果をプローブテスタによる期待値判定を行う。これにより、２回に分けて行っていた読み出しテストが、１回の読み出しテストにて可能となる。その結果テスト時間を約１／２に短縮することが可能である。

図１の実施例では、２つのメモリセルから読み出されたデータを取り込んで、排他的論理和回路ＥＸを介すことによって、データ読み出し時間の短縮を実現している。しかし、２つのデータの比較結果を出力しているため、出力が期待値と違う結果、例えば、２つのメモリセルには論理１が書き込まれているが、読み出した結果が論理０の場合、どちらのメモリセルから読み出されたデータが不良なのか判定が不可能である。このため、不良アドレスについては、再度個々のメモリセルのデータの読み出しが必要となる。

図５には、この発明に係るメモリ回路における出力系回路の他の一実施例の回路図が示されている。この実施例の出力系回路は、２つのメモリセルから読み出されたデータのうち、どちらのデータが不良なのか検出を可能にする。図５の回路構成では、テスト時に同じ出力選択ブロックに格納されている、２つのメモリセルから読み出されたデータとテスト制御信号を出力制御回路に入力して出力ＭＯＳのインピーダンスを変化させる。

図６には、出力ＭＯＳＦＥＴのインピーダンス制御の説明図が示されている。メモリセルからの読み出し信号ＬＳＢ０とＬＳＢ１の２ビットの組み合わせにより、ハイレベル／ロウレベルと２つの中間レベルの４通りのレベルを形成する。特に制限されないが、上記２つの出力信号が論理０と１のときには１／４レベル、２つの出力信号が論理１と０のときにはハイレベル、出力信号が論理０と０のときにはロウレベル、２つの出力信号が論理１と１のときには３／４レベルを出力する。

この実施例では、２つのメモリセルから読み出されたデータの組み合わせに応じて、出力レベルを変化させることによって、２つの読み出しデータうち１つの不良データを特定し、検出することが可能となる。つまり、期待値１のときに１／４レベルが出力されたなら、メモリセル出力ＬＳＢ０が論理０で誤っており、ハイレベルならメモリセル出力ＬＳＢ１の論理０が誤っており、ロウレベルならメモリセルＬＳＢ０とＬＳＢ１の両方が論理０で誤っており、３／４レベルならメモリセルＬＳＢ０とＬＳＢ１の両方が論理１で正しいと判定できる。期待値０のときに１／４レベルが出力されたなら、メモリセル出力ＬＳＢ１が論理１で誤っており、ハイレベルならメモリセル出力ＬＳＢ０の論理１が誤っており、ロウレベルならメモリセルＬＳＢ０とＬＳＢ１の両方が論理０で正しいと判定でき、３／４レベルならメモリセルＬＳＢ０とＬＳＢ１の両方が論理１で誤っていると判定ができる。

出力ＭＯＳ回路においては、ＭＯＳサイズ大からＭＯＳサイズ小の複数ＭＯＳＦＥＴが並列接続されており、それの出力制御回路によりオン状態にさせるＭＯＳＦＥＴの組み合わせをインピーダンスコード制御回路で形成された制御信号により設定することにより、端子ＤＱに接続される線路のインピーダンスと整合させることにより、高速な信号伝達を行うようにするものである。

メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速（高周波数）に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。

この実施例では、このような出力インピーダンスの調整回路を利用して、本来は出力インピーダンスの調整に用意されている複数の出力ＭＯＳＦＥＴを組み合わせて、通常動作ときのハイレベル／ロウレベルの２値、つまりはハイレベル又はロウレベル側のいずれかのＭＯＳＦＥＴのみをオン状態にさせる動作の他に、ハイレベルとロウレベル側のＭＯＳＦＥＴを同時にオン状態にして、前記のような約１／４の中間レベルと、約３／４の中間レベルを出力させるようにするものである。このように出力回路の両ＭＯＳＦＥＴをオン状態にして直流電流を流す動作は、通常動作ではあり得ないが、上記テストモードのときには上記前記出力させる２つのデータに対応して動作させるものである。

図５のような出力回路においても、同様に２ビット分の出力信号を１回で出力させるものであるので、前記図１の実施例と同様にデータ読み出し時間の短縮が可能であり、かつ不良検出率も大きいものとすることができる。

図７には、この発明が適用されるシンクロナスＳＲＡＭ（以下、単にＳＳＲＭという）の一実施例のブロック図が示されている。この実施例のＳＳＲＡＭは、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような１つの半導体基板上において形成される。

この実施例のＳＳＲＡＭは、アドレス端子ＳＡ０〜ＳＡ１９からなる２０ビットによって約１Ｍ（メガ）のアドレス空間を持つ。データ端子ＤＱ０〜ＤＱ３５により３６ビットずつパラレルに読み出しと書き込みが行われるから、メモリアレイＭＡＲＹには約３６Ｍビットの記憶容量をもつようにされる。メモリアレイＭＡＲＹは、スタティック型メモリセルがワード線と相補のビット線との交点にマトリクス配置されて構成される。

上記アドレス端子ＳＡ０〜ＳＡ１９のアドレス信号は、アドレスバッファを通してリードアドレスレジスタＲＡＲに取り込まれる。非反転と反転からなる相補のクロック信号ＣＬＫ、／ＣＬＫはクロックバッファを通して取り込まれる。そして、リード／ライト制御のための制御信号Ｂ１〜Ｂ３はコントロールバッファを通して取り込まれてコントロールロジックＣＬＯＧに伝えられる。基準電圧発生回路ＶＲＥＦＧは、上記アドレスバッファやクロックバッファ及びコントロールバッファを構成する入力回路に入力信号のレベルを判定するための基準電圧（参照電圧）を形成する。ライトアドレスレジスタＷＡＲ１とＷＡＲ２は、上記リードアドレスレジスタＲＡＲを通した上記アドレス信号を取り込み保持する。

アドレスレジスタＲＡＲに取り込まれたアドレス信号は、読み出し動作のときにはセレクタによりメモリアレイＭＡＲＹのデコーダＤＥＣに伝えられる。書き込み動作のときには、書き込みアドレスレジスタＷＡＲ１、ＷＡＲ２によって時間調整が行われてセレクタを通して上記デコーダＤＥＣに伝えられる。書き込み動作では、書き込みアドレスとそれに対応した書き込みデータとに１サイクルのずれがあるので、上記書き込みアドレスレジスタによってその調整が行われる。

特に制限されないが、メモリアレイＭＡＲＹは、上記アドレス信号Ａ０〜Ａ１９によって、３６×２＝７２ビット分のデータがウェイ０（ＬＳＢ０）とウェイ１（ＬＳＢ１）のセンスアンプＳＡを通して読み出される。書き込みデータは、２つのデータレジスタＤＩＲ２を通してメモリアレイＭＡＲＹのウェイ０（ＬＳＢ０）とウェイ１（ＬＳＢ１）に対等したライトアンプＷＡにそれぞれ伝えられる。上記センスアンプＳＡの読み出しデータと、データレジスタＤＩＲ２の書き込みデータとはセレクタにより選択されて出力レジスタＯＲ（前記ラッチ回路ＬＴ１，ＬＴ２）に伝えられる。２つのデータレジスタＤＩＲ１の書き込みデータは、セレクタにより上記２つのデータレジスタＤＩＲ２又は交差的に選択されて伝えられる。

データ端子ＤＱ０〜ＤＱ３５には、上記出力選択ブロックで選択された信号が伝えられる出力バッファ回路の出力端子が接続され、書き込みデータを受ける入力バッファの入力端子が接続される。上記セレクタの選択信号ＬＳＢ，／ＬＳＢは、コントロールロジックＣＬＯＧにより形成される。２つの出力レジスタＯＲは、クロックＣＬＫ，／ＣＬＫに同期して立ち上がりエッジと立ち下がりエッジに同期して出力セレクタにより選択されて出力バッファを通して端子ＤＱ０〜ＤＱ３５から出力される。また、３６ビットの書き込みデータは、入力バッファ、２つのデータレジスタＤＩＲ１，ＤＩＲ２及びライトアンプＷＡを通してメモリアレイＭＡＲＹに書き込まれる。ＤＬＬは、上記クロックに同期した内部クロックを生成し、上記レジスタＤＩＲ１，ＤＩＲ２の動作に必要なクロックを生成する。

図８には、図７のＳＳＲＡＭの動作の一例を説明するためのタイミング図が示されている。リードサイクルでは、取り込んだアドレスＡ０に対応するデータ（Ｑ０）を、次サイクルのクロックからｔＫＨＣＸ後に発生されるエコークロック（ＣＱ）に同期して出力される。以降、データ（Ｑ１，Ｑ２、Ｑ３）をエコークロックのエッジ（立ち上がり／立ち下がり）に同期して順次バースト出力される。ライトサイクルでは、ライトサイクルで取り込んだアドレスＡ１に、次サイクルで取り込んだデータ（Ｄ０）を書き込む。以降データ（Ｄ１、Ｄ２、Ｄ３）を順次バーストで書き込む。データはクロックと同位相で入力されるため、セットアップ／ホールド時間を確保するためにＬＳＩ内部でＤＬＬによりクロックを９０°位相シフトして用いられる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、クロックに同期して入力されたアドレスに対応して２ビット分のメモリセルを選択しておいて、上記クロックの両エッジで上記２ビットのデータを出力させるいわゆるダブルレートでの出力選択を行う出力選択ブロックの構成は、種々の実施形態を採ることができる。また、同時に読み出された２つのメモリセルからの記憶データを中間レベルを含む４値の出力信号を形成する回路は、前記のような出力インピーダンス調整回路を利用するものの他、プローブテストのときに上記４値レベルを出力させる専用回路で構成するものであってもよい。一致／不一致回路は、前記のような排他的論理和回路の他に一致／不一致に対応した２つの出力信号を形成するものであれば何であってもよい。この発明は、ダブルレートでの出力動作を行うメモリ回路のテスト技術に広く利用することができる。メモリ回路は、１つの半導体集積回路装置に形成されてもよいし、システムＬＳＩのような大規模集積回路に搭載されるメモリ回路であってもよい。

この発明に係るメモリ回路における出力系回路の一実施例を示す回路図である。 図１の排他的論理和回路ＥＸの動作を説明するための波形図である。 この発明に係るメモリ回路の通常動作における読み出し動作のタイミングチャート図である。 この発明に係るメモリ回路のテスト動作における読み出し動作のタイミングチャート図である。 この発明に係るメモリ回路における出力系回路の他の一実施例を示す回路図である。され 図５の出力ＭＯＳＦＥＴによるインピーダンス制御の説明図である。 この発明が適用されるＳＳＲＭの一実施例を示すブロック図である。 図７のＳＳＲＡＭの動作の一例を説明するためのタイミング図である。 この発明に先立って検討された高速仕様のＳＲＡＭの出力系回路の回路図である。

符号の説明

Ｓ１〜Ｓ７…トランスファ回路、Ｎ１〜Ｎ９…インバータ回路、Ｇ１…ゲート回路、ＥＸ…排他的論理和回路、ＬＴ１，ＬＴ２…ラッチ回路、
ＲＡＲ…リードアドレスレジスタ、ＷＡＲ１，２…ライトアドレスレジスタ、ＤＥＣ…デコーダ、ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＷＡ…ライトアンプ、ＶＲＥＦＧ…基準電圧発生回路、ＣＬＯＧ…コントロールロジック、ＤＩＲ１，ＤＩＲ２…データレジスタ。

Claims (3)

1. クロック入力回路と、
   上記クロックに同期してアドレス信号を取り込む入力回路と、
   上記入力回路により取り込まれたアドレス信号に従って第１データと第２データに対応した複数のメモリセルを選択し、かかるメモリセルから読み出された第１データと第２データを第１と第２レジスタを記憶する読み出し回路と、
   上記クロックの１サイクルの立ち上がりと立ち下がりに対応して上記第１と第２レジスタに記憶された第１データと第２データとを出力させる出力回路とを含み、
   上記第１と第２レジスタに記憶された２つのデータ単位の各ビットに対応して一致／不一致を検出するデータ判定回路と、かかるデータ判定回路の一致／不一致信号を上記クロックの１サイクルに対応して上記出力回路を通して出力させるテスト回路とを備えてなることを特徴とするメモリ回路。
2. 請求項１において、
   上記第１データと第２データは、上記第１レジスタと第２レジスタに対して相互に記憶可能にされ、
   上記一致／不一致回路は、排他的論理和回路であることを特徴とするメモリ回路。
3. クロック入力回路と、
   上記クロックに同期してアドレス信号を取り込む入力回路と、
   上記入力回路により取り込まれたアドレス信号に従って第１データと第２データに対応した複数のメモリセルを選択し、かかるメモリセルから読み出された第１データと第２データを第１と第２レジスタを記憶する読み出し回路と、
   上記クロックの１サイクルの立ち上がりと立ち下がりに対応して上記第１と第２レジスタに記憶された第１データと第２データとを出力させる出力回路とを含み、
   上記出力回路は、オン抵抗値が異なる複数の出力ＭＯＳＦＥＴの並列回路からなり、インピーダンス制御信号によって出力インピーダンスの調整が可能にされ、
   上記第１と第２レジスタに記憶された第１データと第２データの対応する各ビット毎の読み出し信号の４通りの組み合わせに対応してハイレベルとロウレベル及び２つの中間レベルからなる４通りの出力レベルを形成する上記並列形態のＭＯＳＦＥＴのうちの動作状態にさせるＭＯＳＦＥＴを選ぶようにしてなるテスト回路を備えてなることを特徴とするメモリ回路。
   

Images