JPH05174599A

JPH05174599A - 半導体装置

Info

Publication number: JPH05174599A
Application number: JP3355245A
Authority: JP
Inventors: Katsuyuki Sato; 克之佐藤; Hideo Omori; 秀雄大森; Koji Shinoda; 孝司篠田
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】複数の出力バッファが動作状態とされること
による電源ノイズの大きさならびに電源ノイズによる動
作特性の変化を定量的にかつ効率良く評価・解析しうる
手段を実現し、多ビット構成とされるデュアルポートメ
モリ等の信頼性を高める。【構成】デュアルポートメモリ等のベンダテストの一
環として、試験選択信号Ｒ０〜Ｒ７によって動作状態と
される出力バッファＲＯＢ０〜ＲＯＢ７を選択的に指定
しかつこれらの出力バッファから出力される出力信号の
論理レベルを例えばアドレス入力端子Ａ３を介して選択
的に設定しうるテストモードを設ける。これにより、特
別な評価用治具を用意することなく、ＲＡＭポート及び
ＳＡＭポートに設けられる複数の出力バッファを選択的
に動作状態とし、その出力信号の論理レベルを選択的に
設定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、複数の出力バッファを備えるデュアルポートメモ
リ等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ＲＡＭポート（ランダムアクセスポー
ト）及びＳＡＭポート（シリアルアクセスポート）を備
え、例えば画像処理システム等において文字又は図形等
をＣＲＴ（陰極線管）ディスプレイに表示するための画
像メモリ（画像用フレームバッファメモリ）として用い
られるデュアルポートメモリがある。デュアルポートメ
モリはいわゆる多ビット構成とされ、そのＲＡＭポート
及びＳＡＭポートには、複数のランダム入出力端子及び
シリアル入出力端子とこれらの外部端子に対応する複数
の出力バッファとが設けられる。

【０００３】ＲＡＭポート及びＳＡＭポートを備えるデ
ュアルポートメモリについて、例えば、日経マグロウヒ
ル社発行の１９８６年３月２４日付『日経エレクトロニ
クス』第２４３頁〜第２６４頁に記載されている。

【０００４】

【発明が解決しようとする課題】デュアルポートメモリ
のＲＡＭポート及びＳＡＭポートに設けられる複数の出
力バッファは、対応する外部端子に結合された負荷容量
を駆動しうる比較的大きな駆動能力を有し、それぞれ所
定の内部制御信号に従って選択的にかつ一斉に動作状態
とされる。これらの出力バッファが動作状態とされると
き、デュアルポートメモリの電源電圧及び接地電位には
比較的大きな電源ノイズが発生する。これらの電源ノイ
ズは、特に非同期な入出力動作を行うＲＡＭポート及び
ＳＡＭポート間において互いの動作に影響を与えあい、
これによってデュアルポートメモリの動作が不安定なも
のとなる。上記に記載される従来のデュアルポートメモ
リにおいて、ＲＡＭポート及びＳＡＭポートに設けられ
る複数の出力バッファは、固定的に同時動作される形態
とされ、例えばこれらの出力バッファが動作状態とされ
ることによる電源ノイズを様々な条件で測定するために
一部の出力バッファだけを部分的に動作状態とすること
はできない。また、ＲＡＭポート及びＳＡＭポートは非
同期に動作状態とされ、しかもこれらのポート間にはメ
モリアレイを含む比較的大きな論理ブロックが存在する
ことから、各ポートに設けられる出力バッファの動作タ
イミングやその出力信号の論理レベルを容易に設定する
こともできない。その結果、デュアルポートメモリの電
源ノイズの大きさならびに電源ノイズによる動作特性の
変化を定量的にかつ効率良く評価・解析することが困難
となり、その信頼性を低下させる一因となっている。

【０００５】一方、これに対処するため、従来の試験工
程では所定の評価用治具を用意し、その端子を選択的に
開放して、ＲＡＭポート及びＳＡＭポートに設けられる
複数の出力バッファをハード的に選択動作させる方法を
採っているが、この場合、評価用治具そのものの配線容
量等の外的要因が加わり、チップ内動作や電源ノイズ等
の再現性が低下して、やはり適正な評価・解析が困難と
なる。

【０００６】この発明の目的は、複数の出力バッファが
動作状態とされることによる電源ノイズの大きさならび
に電源ノイズによる動作特性の変化を定量的にかつ効率
良く評価・解析しうる手段を提供することにある。この
発明の他の目的は、多ビット構成とされるデュアルポー
トメモリ等の信頼性を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成とされるデュア
ルポートメモリ等のベンダテストの一環として、動作状
態とされる出力バッファ又はその数を選択的に指定しか
つこれらの出力バッファから出力される出力信号の論理
レベルを選択的に設定しうるテストモードを設ける。

【０００９】

【作用】上記手段によれば、特別な評価用治具等を用意
することなく、ＲＡＭポート及びＳＡＭポートに設けら
れる複数の出力バッファを選択的に動作状態とし、その
出力信号の論理レベルを選択的に設定することができる
ため、複数の出力バッファが動作状態とされることによ
る電源ノイズの大きさならびに電源ノイズによる動作特
性の変化を定量的にかつ効率良く評価・解析し、多ビッ
ト構成とされるデュアルポートメモリ等の信頼性を高め
ることができる。

【００１０】

【実施例】図１には、この発明が適用されたデュアルポ
ートメモリＤＰＭの一実施例の部分的なブロック図が示
されている。同図をもとに、まずこの実施例のデュアル
ポートメモリＤＰＭの概要とその特徴について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のデュアルポー
トメモリＤＰＭは、２個のメモリマットＭＡＴ０及びＭ
ＡＴ１を備え、これらのメモリマットに共通に設けられ
るランダム入出力回路ＲＩＯ及びシリアル入出力回路Ｓ
ＩＯとＸアドレスバッファＸＢ及びＹアドレスバッファ
ＹＢならびにタイミング発生回路ＴＧ及びベンダテスト
セレクタＢＴＳＬを備える。このうち、ランダム入出力
回路ＲＩＯは、８個の外部端子すなわちランダム入出力
端子ＲＩＯ０〜ＲＩＯ７に結合され、メモリマットＭＡ
Ｔ０及びＭＡＴ１とともにデュアルポートメモリＤＰＭ
のＲＡＭポート（ＲＡＭ）を構成する。また、シリアル
入出力回路ＳＩＯは、同様に８個の外部端子すなわちシ
リアル入出力端子ＳＩＯ０〜ＳＩＯ７に結合され、メモ
リマットＭＡＴ０及びＭＡＴ１とともにこのデュアルポ
ートメモリＤＰＭのＳＡＭポート（ＳＡＭ）を構成す
る。なお、図１には、２個のメモリマットＭＡＴ０及び
ＭＡＴ１のうちのメモリマットＭＡＴ０のみが例示的に
示される。

【００１２】メモリマットＭＡＴ０及びＭＡＴ１は、図
１のメモリマットＭＡＴ０に代表して示されるように、
メモリアレイＭＡＲＹとセンスアンプＳＡ，データレジ
スタＤＲ，ＸアドレスデコーダＸＤ，ＲＡＭポート用Ｙ
アドレスデコーダＲＹＤ及びＳＡＭポート用Ｙアドレス
デコーダＳＹＤならびにＳＡＭポート用アドレスカウン
タＳＡＣを含む。このうち、各メモリマットのセンスア
ンプＳＡは、対応する４組のランダム入出力用相補共通
データ線ＣＤＲ０＊〜ＣＤＲ３＊あるいはＣＤＲ４＊〜
ＣＤＲ７＊（ここで、例えば非反転共通データ線ＣＤＲ
０及び反転共通データ線ＣＤＲ０Ｂをあわせて相補共通
データ線ＣＤＲ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号又は反転信号線等についてはその名称の末
尾にＢを付して表す。以下同様）を介してランダム入出
力回路ＲＩＯに結合され、データレジスタＤＲは、対応
する４組のシリアル入出力用相補共通データ線ＣＤＳ０
＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ７＊を介し
てシリアル入出力回路ＳＩＯに結合される。Ｘアドレス
デコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、ＲＡ
Ｍポート用ＹアドレスデコーダＲＹＤ及びＳＡＭポート
用アドレスカウンタＳＡＣには、ＹアドレスバッファＹ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給される。

【００１３】ここで、メモリマットＭＡＴ０及びＭＡＴ
１のメモリアレイＭＡＲＹは、同図の垂直方向に平行し
て配置されるｍ＋１本のワード線と、水平方向に平行し
て配置されるｎ＋１組の相補ビット線とをそれぞれ含
む。これらのワード線及び相補ビット線の交点には、
（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル
が格子状に配置される。

【００１４】各メモリマットのメモリアレイＭＡＲＹを
構成するワード線は、対応するＸアドレスデコーダＸＤ
に結合され、択一的に選択状態とされる。Ｘアドレスデ
コーダＸＤは、ＸアドレスバッファＸＢから供給される
内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応する
メモリアレイＭＡＲＹの対応するワード線を択一的にハ
イレベルの選択状態とする。ＸアドレスバッファＸＢ
は、アドレス入力端子Ａ０〜Ａｉを介して時分割的に供
給されるＸアドレス信号ＡＸ０〜ＡＸｉを図示されない
内部制御信号に従って取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜
Ｘｉを形成して、メモリマットＭＡＴ０及びＭＡＴ１の
ＸアドレスデコーダＸＤに供給する。

【００１５】次に、各メモリマットのメモリアレイＭＡ
ＲＹを構成する相補ビット線は、その一方において、セ
ンスアンプＳＡの対応する単位回路に結合され、その他
方において、データレジスタＤＲの対応する単位回路に
結合される。

【００１６】メモリマットＭＡＴ０及びＭＡＴ１のセン
スアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット
線に対応して設けられるｎ＋１個の単位回路をそれぞれ
備える。これらの単位回路は、一対のＣＭＯＳインバー
タが交差結合されてなる単位増幅回路と、これらの単位
増幅回路の非反転及び反転入出力ノードすなわちメモリ
アレイＭＡＲＹの各相補ビット線とランダム入出力用相
補共通データ線ＣＤＲ０＊〜ＣＤＲ３＊あるいはＣＤＲ
４＊〜ＣＤＲ７との間に設けられる一組のスイッチＭＯ
ＳＦＥＴとを含む。このうち、各単位増幅回路は、タイ
ミング発生回路ＴＧから供給される図示されない内部制
御信号に従って一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合されるｎ＋１個のメ
モリセルから対応する相補ビット線に出力される微小読
み出し信号を増幅して、ハイレベル又はロウレベルの２
値読み出し信号とする。一方、センスアンプＳＡの各単
位回路のスイッチＭＯＳＦＥＴのゲートは順次４組ずつ
共通結合され、ＲＡＭポート用ＹアドレスデコーダＲＹ
Ｄから対応するビット線選択信号が供給される。これら
のスイッチＭＯＳＦＥＴは、対応するビット線選択信号
がハイレベルとされることで４組ずつ同時にオン状態と
なり、メモリアレイＭＡＲＹの対応する４組の相補ビッ
ト線とランダム入出力用相補共通データ線ＣＤＲ０＊〜
ＣＤＲ３＊あるいはＣＤＲ４＊〜ＣＤＲ７＊とを選択的
に接続状態とする。

【００１７】ＲＡＭポート用ＹアドレスデコーダＲＹＤ
は、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ０〜Ｙｉをデコードして、上記ビット線選択信
号を択一的にハイレベルとする。ＹアドレスバッファＹ
Ｂは、アドレス入力端子Ａ０〜Ａｉを介して時分割的に
供給されるＹアドレス信号ＡＹ０〜ＡＹｉを図示されな
い内部制御信号に従って取り込み、保持するとともに、
これらのＹアドレス信号をもとに内部アドレス信号Ｙ０
〜Ｙｉを形成して、メモリマットＭＡＴ０及びＭＡＴ１
のＲＡＭポート用ＹアドレスデコーダＲＹＤに供給す
る。

【００１８】ランダム入出力用相補共通データ線ＣＤＲ
０＊〜ＣＤＲ７＊は、ランダム入出力回路ＲＩＯに結合
される。ランダム入出力回路ＲＩＯは、後述するよう
に、ランダム入出力端子ＲＩＯ０〜ＲＩＯ７に対応して
設けられる８個の入力バッファ及びライトアンプならび
にメインアンプ及び出力バッファを含む。このうち、各
入力バッファの入力端子は、対応するランダム入出力端
子ＲＩＯ０〜ＲＩＯ７に結合され、その出力端子は、対
応するライトアンプの入力端子に結合される。各ライト
アンプの出力端子は、対応するランダム入出力用相補共
通データ線ＣＤＲ０＊〜ＣＤＲ７＊に結合される。一
方、各メインアンプの入力端子は、対応するランダム入
出力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊に結合
され、その出力端子は、対応する出力バッファの入力端
子に結合される。各出力バッファの出力端子は、対応す
るランダム入出力端子ＲＩＯ０〜ＲＩＯ７に結合され
る。

【００１９】この実施例において、ランダム入出力回路
ＲＩＯの各出力バッファには、タイミング発生回路ＴＧ
から内部制御信号ＲＯＥが共通に供給され、アドレス入
力端子Ａ３を介して所定のテストデータが供給される。
これらの出力バッファには、さらに後述するベンダテス
トセレクタＢＴＳＬから、対応する試験選択信号Ｒ０〜
Ｒ７が供給される。試験選択信号Ｒ０〜Ｒ７は、ランダ
ム入出力回路ＲＩＯの対応するメインアンプにも供給さ
れる。

【００２０】ここで、内部制御信号ＲＯＥは、ＲＡＭポ
ート用出力イネーブル信号ＲＯＥＢをもとに形成され、
デュアルポートメモリＤＰＭがランダム読み出しモード
とされるとき、読み出し信号が確立される所定のタイミ
ングで選択的にハイレベルとされる。デュアルポートメ
モリＤＰＭが後述するベンダテストモードとされると
き、内部制御信号ＲＯＥは、ランダム入出力回路ＲＩＯ
に設けられる８個の出力バッファを動作状態とするため
のタイミング信号となる。なお、デュアルポートメモリ
ＤＰＭは、後述するように、ベンダテストセットサイク
ルが実行されることでベンダテストモードとされ、ベン
ダテストリセットサイクルが実行されることでベンダテ
ストモードから解放される。デュアルポートメモリＤＰ
Ｍがベンダテストセットサイクルとされるとき、アドレ
ス入力端子Ａ３には、ランダム入出力端子ＲＩＯ０〜Ｒ
ＩＯ７から出力すべき出力信号の論理レベルを設定する
ためのテストデータが供給される。また、アドレス入力
端子Ａ４〜Ａ６には、ベンダテストモードにおいて動作
状態とすべきランダム入出力回路ＲＩＯのメインアンプ
及び出力バッファの数が指定され、これをもとに試験選
択信号Ｒ０〜Ｒ７が選択的にハイレベルとされる。デュ
アルポートメモリＤＰＭが通常の動作モードとされると
き、試験選択信号Ｒ０〜Ｒ７はすべてハイレベルとされ
る。なお、デュアルポートメモリＤＰＭのベンダテスト
セットサイクル及びベンダリセットサイクルについて
は、後で詳細に説明する。

【００２１】ランダム入出力回路ＲＩＯの各入力バッフ
ァは、デュアルポートメモリＤＰＭがランダム書き込み
モードで選択状態とされるとき、ランダム入出力端子Ｒ
ＩＯ０〜ＲＩＯ７を介して供給される書き込みデータを
取り込み、対応するライトアンプに伝達する。これらの
書き込みデータは、対応するライトアンプによって所定
の相補書き込み信号とされた後、対応するランダム入出
力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊を介して
各メモリアレイＭＡＲＹの選択された合計８個のメモリ
セルにパラレルに書き込まれる。

【００２２】一方、ランダム入出力回路ＲＩＯの各メイ
ンアンプは、デュアルポートメモリＤＰＭがランダム読
み出しモードで選択状態とされるとき、各メモリアレイ
ＭＡＲＹの選択された合計８個のメモリセルから対応す
るランダム入出力用相補共通データ線ＣＤＲ０＊〜ＣＤ
Ｒ７＊を介して出力される読み出し信号をさらに増幅
し、対応する出力バッファに伝達する。これらの読み出
し信号は、対応する出力バッファからランダム入出力端
子ＲＩＯ０〜ＲＩＯ７を介してデュアルポートメモリＤ
ＰＭの外部に送出される。デュアルポートメモリＤＰＭ
がベンダテストモードとされるとき、ランダム入出力回
路ＲＩＯのメインアンプ及び出力バッファは、対応する
試験選択信号Ｒ０〜Ｒ７がハイレベルとされることを条
件に選択的に動作状態とされる。なお、ランダム入出力
回路ＲＩＯの具体的な構成及び動作については、後で詳
細に説明する。

【００２３】次に、メモリマットＭＡＴ０及びＭＡＴ１
のデータレジスタＤＲは、メモリアレイＭＡＲＹの各相
補ビット線に対応して設けられるｎ＋１個の単位回路を
それぞれ備える。これらの単位回路は、一対のＣＭＯＳ
インバータが交差結合されてなるラッチ回路を含み、さ
らに各ラッチ回路の非反転及び反転入出力ノードと対応
するメモリアレイＭＡＲＹの相補ビット線との間ならび
にシリアル入出力用相補共通データ線ＣＤＳ０＊〜ＣＤ
Ｓ３＊あるいはＣＤＳ４＊〜ＣＤＳ７＊との間にそれぞ
れ設けられる２組のスイッチＭＯＳＦＥＴを含む。

【００２４】このうち、メモリアレイＭＡＲＹの各相補
ビット線との間に設けられるスイッチＭＯＳＦＥＴのゲ
ートは実質的にすべて共通結合され、タイミング発生回
路ＴＧから図示されない内部制御信号ＴＲが供給され
る。これらのスイッチＭＯＳＦＥＴは、デュアルポート
メモリＤＰＭがデータ転送モードで選択状態とされ内部
制御信号ＴＲがハイレベルとされることで一斉にオン状
態とされ、各メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋１個のメモリセルとデータレジスタ
ＤＲの対応するラッチ回路との間のパラレルなデータ転
送を実現する。一方、シリアル入出力用相補共通データ
線ＣＤＳ０＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ
７＊との間に設けられるスイッチＭＯＳＦＥＴのゲート
は４組ずつそれぞれ共通結合され、ＳＡＭポート用Ｙア
ドレスデコーダＳＹＤから対応するレジスタ選択信号が
供給される。これらのスイッチＭＯＳＦＥＴは、対応す
るレジスタ選択信号がハイレベルとされることで４組ず
つ同時にオン状態とされ、データレジスタＤＲの対応す
る４個のラッチ回路とシリアル入出力用相補共通データ
線ＣＤＳ０＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ
７＊つまりはシリアル入出力回路ＳＩＯとの間のシリア
ルなデータ転送を実現する。

【００２５】ＳＡＭポート用アドレスカウンタＳＡＣ
は、デュアルポートメモリＤＰＭがシリアル入力又は出
力モードで選択状態とされる当初において、Ｙアドレス
バッファＹＢから供給される内部アドレス信号Ｙ０〜Ｙ
ｉを図示されない内部制御信号ＹＰＳに従って取り込む
とともに、図示されない内部制御信号ＹＣＵに従ってそ
の保持内容をカウントアップする。ＳＡＭポート用アド
レスカウンタＳＡＣの出力信号は、ＳＡＭポート用Ｙア
ドレスデコーダＳＹＤによりデコードされ、これによっ
て上記レジスタ選択信号が択一的にハイレベルとされ
る。これらの結果、この実施例のデュアルポートメモリ
ＤＰＭは、一連のシリアル入力又は出力動作を任意のカ
ラムアドレスから開始できるものとなる。

【００２６】シリアル入出力用相補共通データ線ＣＤＳ
０＊〜ＣＤＳ７＊は、シリアル入出力回路ＳＩＯに結合
される。シリアル入出力回路ＳＩＯは、シリアル入出力
端子ＳＩＯ０〜ＳＩＯ７に対応して設けられる８個の入
力バッファ及びライトアンプならびにメインアンプ及び
出力バッファを含む。このうち、各入力バッファの入力
端子は、対応するシリアル入出力端子ＳＩＯ０〜ＳＩＯ
７に結合され、その出力端子は、対応するライトアンプ
の入力端子に結合される。各ライトアンプの出力端子
は、対応するシリアル入出力用相補共通データ線ＣＤＳ
０＊〜ＣＤＳ７＊に結合される。一方、各メインアンプ
の入力端子は、対応するシリアル入出力用相補共通デー
タ線ＣＤＳ０＊〜ＣＤＳ７＊に結合され、その出力端子
は、対応する出力バッファの入力端子に結合される。各
出力バッファの出力端子は、対応するシリアル入出力端
子ＳＩＯ０〜ＳＩＯ７に結合される。

【００２７】この実施例において、シリアル入出力回路
ＳＩＯの各出力バッファには、タイミング発生回路ＴＧ
から内部制御信号ＳＯＥが共通に供給され、アドレス入
力端子Ａ３を介して前記テストデータが供給される。こ
れらの出力バッファには、さらにベンダテストセレクタ
ＢＴＳＬから、対応する試験選択信号Ｓ０〜Ｓ７が供給
される。試験選択信号Ｓ０〜Ｓ７は、対応するメインア
ンプにも供給される。ここで、内部制御信号ＳＯＥは、
ＳＡＭポート用出力イネーブル信号ＳＯＥＢをもとに形
成され、デュアルポートメモリＤＰＭがシリアル出力モ
ードとされるとき、その読み出し信号が確立される所定
のタイミングでハイレベルとされる。デュアルポートメ
モリＤＰＭが後述するベンダテストモードとされると
き、内部制御信号ＳＯＥは、シリアル入出力回路ＳＩＯ
に設けられる８個の出力バッファを動作状態とするため
のタイミング信号となる。試験選択信号Ｓ０〜Ｓ７は、
デュアルポートメモリＤＰＭが通常の動作モードとされ
るときすべてハイレベルとされ、デュアルポートメモリ
ＤＰＭがベンダテストセットサイクルとされるとき、ア
ドレス入力端子Ａ７〜Ａ９を介して供給されるバッファ
選択信号に従って選択的にハイレベルとされる。

【００２８】シリアル入出力回路ＳＩＯの各入力バッフ
ァは、デュアルポートメモリＤＰＭがシリアル入力モー
ドで選択状態とされるとき、シリアル入出力端子ＳＩＯ
０〜ＳＩＯ７を介して供給される書き込みデータを取り
込み、対応するライトアンプに伝達する。これらの書き
込みデータは、対応するライトアンプによって所定の相
補書き込み信号とされた後、シリアル入出力用相補共通
データ線ＣＤＲ０＊〜ＣＤＲ７＊を介してデータレジス
タＤＲの選択された合計８個の単位回路に書き込まれ
る。

【００２９】一方、シリアル入出力回路ＳＩＯの各メイ
ンアンプは、デュアルポートメモリＤＰＭがシリアル出
力モードで選択状態とされるとき、データレジスタＤＲ
の選択された合計８個の単位回路からシリアル入出力用
相補共通データ線ＣＤＳ０＊〜ＣＤＳ７＊を介して出力
される読み出し信号をさらに増幅し、対応する出力バッ
ファに伝達する。これらの読み出し信号は、対応する出
力バッファからシリアル入出力端子ＳＩＯ０〜ＳＩＯ７
を介してデュアルポートメモリＤＰＭの外部にシリアル
に送出される。デュアルポートメモリＤＰＭがベンダテ
ストモードとされるとき、シリアル入出力回路ＳＩＯの
メインアンプ及び出力バッファは、対応する試験選択信
号Ｓ０〜Ｓ７がハイレベルとされることを条件に選択的
に動作状態とされる。なお、シリアル入出力回路ＳＩＯ
の具体的な構成及び動作については、後で詳細に説明す
る。

【００３０】タイミング発生回路ＴＧは、起動制御信号
として供給されるロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイ
ネーブル信号ＷＥＢ，ＲＡＭポート用出力イネーブル信
号ＲＯＥＢ，ＳＡＭポート用出力イネーブル信号ＳＯＥ
Ｂとスペシャルファンクション信号ＤＳＦ１及びＤＳＦ
２ならびにＱＳＦとをもとに上記各種の内部制御信号を
形成し、デュアルポートメモリＤＰＭの各部に供給す
る。また、シリアルクロック信号ＳＣをもとにシリアル
入力又は出力動作のための図示されないタイミング信号
を形成し、シリアル入出力回路ＳＩＯに供給する。さら
に、タイミング発生回路ＴＧは、起動制御信号が所定の
組み合わせとされることで選択的に指定されるベンダテ
ストセットサイクル及びベンダテストリセットサイクル
を識別し、このときアドレス入力端子Ａ０〜Ａ２を介し
て供給されるモード設定信号をもとに試験制御信号ＶＴ
Ｍを選択的に形成する。試験制御信号ＶＴＭは、ベンダ
テストセレクタＢＴＳＬに供給される。なお、デュアル
ポートメモリＤＰＭは、試験制御信号ＶＴＭがハイレベ
ルとされることでベンダテストモードとされ、これがロ
ウレベルとされることによって通常の動作モードに戻さ
れる。

【００３１】ベンダテストセレクタＢＴＳＬは、デュア
ルポートメモリＤＰＭがベンダテストセットサイクルと
され試験制御信号ＶＴＭがハイレベルとされるとき、ア
ドレス入力端子Ａ４〜Ａ６ならびにＡ７〜Ａ９を介して
供給されるバッファ選択信号をもとに試験選択信号Ｒ０
〜Ｒ７ならびにＳ０〜Ｓ７をそれぞれ選択的に形成し
て、ランダム入出力回路ＲＩＯ及びシリアル入出力回路
ＳＩＯに供給する。デュアルポートメモリＤＰＭがベン
ダテストリセットサイクルとされるとき、ベンダテスト
セレクタＢＴＳＬはこれらの試験選択信号をすべてハイ
レベルとし、デュアルポートメモリＤＰＭを通常の動作
状態に戻す。

【００３２】図２及び図３には、図１のデュアルポート
メモリＤＰＭに含まれるランダム入出力回路ＲＩＯ及び
シリアル入出力回路ＳＩＯの一実施例の部分的なブロッ
ク図がそれぞれ示されている。これらの図をもとに、こ
の実施例のデュアルポートメモリＤＰＭのランダム入出
力回路ＲＩＯ及びシリアル入出力回路ＳＩＯの構成及び
動作の概要とその特徴について説明する。なお、以下の
説明は、発明の根幹となるメインアンプ及び出力バッフ
ァを中心に行い、入力バッファ及びライトアンプに関す
る説明については割愛する。

【００３３】図２において、ランダム入出力回路ＲＩＯ
は、ランダム入出力端子ＲＩＯ０〜ＲＩＯ７に対応して
設けられる８個のメインアンプＲＭＡ０〜ＲＭＡ７なら
びに出力バッファＲＯＢ０〜ＲＯＢ７と、図示されない
同数の入力バッファＲＩＢ０〜ＲＩＢ７ならびにライト
アンプＲＷＡ０〜ＲＷＡ７とを備える。このうち、メイ
ンアンプＲＭＡ０〜ＲＭＡ７の入力端子は、対応するラ
ンダム入出力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７
＊に結合され、その出力端子は、対応する出力バッファ
ＲＯＢ０〜ＲＯＢ７の入力端子に結合される。出力バッ
ファＲＯＢ０〜ＲＯＢ７の出力端子は、対応するランダ
ム入出力端子ＲＩＯ０〜ＲＩＯ７に結合される。なお、
ランダム入出力端子ＲＩＯ０〜ＲＩＯ７には、対応する
入力バッファＲＩＢ０〜ＲＩＢ７の入力端子が共通結合
され、ランダム入出力用相補共通データ線ＣＤＲ０＊〜
ＣＤＲ７＊には、対応するライトアンプＲＷＡ０〜ＲＷ
Ａ７の出力端子が共通結合される。なお、出力バッファ
ＲＯＢ０〜ＲＯＢ７は、ランダム入出力端子ＲＩＯ０〜
ＲＩＯ７に結合される負荷容量を駆動するに充分な比較
的大きな駆動能力を備える。

【００３４】ランダム入出力回路ＲＩＯの出力バッファ
ＲＯＢ０〜ＲＯＢ７には、タイミング発生回路ＴＧから
内部制御信号ＲＯＥが共通に供給され、アドレス入力端
子Ａ３を介して所定のテストデータが供給される。これ
らの出力バッファには、さらにベンダテストセレクタＢ
ＴＳＬから、対応する試験選択信号Ｒ０〜Ｒ７が供給さ
れる。試験選択信号Ｒ０〜Ｒ７は、対応するメインアン
プＲＭＡ０〜ＲＭＡ７にも供給される。ここで、内部制
御信号ＲＯＥは、ＲＡＭポート用出力イネーブル信号Ｒ
ＯＥＢをもとに形成され、デュアルポートメモリＤＰＭ
がランダム読み出しモードとされるとき、その読み出し
信号が確立される所定のタイミングで選択的にハイレベ
ルとされる。デュアルポートメモリＤＰＭがベンダテス
トモードとされるとき、内部制御信号ＲＯＥは、ＲＡＭ
ポートのランダム入出力回路ＲＩＯに設けられる８個の
出力バッファを動作状態とするためのタイミング信号と
なる。アドレス入力端子Ａ３には、デュアルポートメモ
リＤＰＭがベンダテストセットサイクルとされるとき、
ランダム入出力端子ＲＩＯ０〜ＲＩＯ７から出力すべき
出力信号の論理レベルを設定するためのテストデータが
供給される。また、試験選択信号Ｒ０〜Ｒ７は、デュア
ルポートメモリＤＰＭが通常の動作モードとされるとき
すべてハイレベルとされ、デュアルポートメモリＤＰＭ
がベンダテストセットサイクルとされるとき、アドレス
入力端子Ａ４〜Ａ６を介して供給されるバッファ選択信
号に従って選択的にハイレベルとされる。

【００３５】ランダム入出力回路ＲＩＯのメインアンプ
ＲＭＡ０〜ＲＭＡ７は、デュアルポートメモリＤＰＭが
ランダム読み出しモードで選択状態とされるとき、試験
選択信号Ｒ０〜Ｒ７がともにハイレベルとされることで
一斉に動作状態とされ、各メモリアレイＭＡＲＹの選択
された合計８個のメモリセルから対応するランダム入出
力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊を介して
出力される読み出し信号をさらに増幅して、対応する出
力バッファＲＯＢ０〜ＲＯＢ７に伝達する。デュアルポ
ートメモリＤＰＭがベンダテストモードとされるとき、
メインアンプＲＭＡ０〜ＲＭＡ７は、対応する試験選択
信号Ｒ０〜Ｒ７がハイレベルとされることを条件に選択
的に動作状態とされる。

【００３６】出力バッファＲＯＢ０〜ＲＯＢ７は、デュ
アルポートメモリＤＰＭが通常の動作モードとされると
き、試験選択信号Ｒ０〜Ｒ７がともにハイレベルとされ
るため、内部制御信号ＲＯＥに従って一斉に動作状態と
され、メインアンプＲＭＡ０〜ＲＭＡ７から出力される
読み出し信号を対応するランダム入出力端子ＲＩＯ０〜
ＲＩＯ７を介してデュアルポートメモリＤＰＭの外部に
送出する。デュアルポートメモリＤＰＭがベンダテスト
モードとされるとき、出力バッファＲＯＢ０〜ＲＯＢ７
は、対応する試験選択信号Ｒ０〜Ｒ７がハイレベルとさ
れることを条件に選択的に動作状態とされる。このと
き、出力バッファＲＯＢ０〜ＲＯＢ７の出力ラッチに
は、アドレス入力端子Ａ３を介して入力されるテストデ
ータが供給され、これによって出力バッファＲＯＢ０〜
ＲＯＢ７から出力される出力信号の論理レベルが選択的
に設定されるものとなる。

【００３７】同様に、シリアル入出力回路ＳＩＯは、図
３に示されるように、シリアル入出力端子ＳＩＯ０〜Ｓ
ＩＯ７に対応して設けられる８個のメインアンプＳＭＡ
０〜ＳＭＡ７ならびに出力バッファＳＯＢ０〜ＳＯＢ７
と、図示されない同数の入力バッファＳＩＢ０〜ＳＩＢ
７ならびにライトアンプＳＷＡ０〜ＳＷＡ７とを備え
る。このうち、メインアンプＳＭＡ０〜ＳＭＡ７の入力
端子は、対応するシリアル入出力用相補共通データ線Ｃ
ＤＳ０＊〜ＣＤＳ７＊に結合され、その出力端子は、対
応する出力バッファＳＯＢ０〜ＳＯＢ７の入力端子に結
合される。出力バッファＳＯＢ０〜ＳＯＢ７の出力端子
は、対応するシリアル入出力端子ＳＩＯ０〜ＳＩＯ７に
結合される。シリアル入出力端子ＳＩＯ０〜ＳＩＯ７に
は、対応する入力バッファＳＩＢ０〜ＳＩＢ７の入力端
子が共通結合され、シリアル入出力用相補共通データ線
ＣＤＳ０＊〜ＣＤＳ７＊には、対応するライトアンプＳ
ＷＡ０〜ＳＷＡ７の出力端子が共通結合される。なお、
出力バッファＳＯＢ０〜ＳＯＢ７は、シリアル入出力端
子ＳＩＯ０〜ＳＩＯ７に結合される負荷容量を駆動する
に充分な比較的大きな駆動能力を備える。

【００３８】シリアル入出力回路ＳＩＯの出力バッファ
ＳＯＢ０〜ＳＯＢ７には、タイミング発生回路ＴＧから
内部制御信号ＳＯＥが共通に供給され、アドレス入力端
子Ａ３を介して前記テストデータが共通に供給される。
これらの出力バッファには、さらにベンダテストセレク
タＢＴＳＬから、対応する試験選択信号Ｓ０〜Ｓ７が供
給される。試験選択信号Ｓ０〜Ｓ７は、対応するメイン
アンプＳＭＡ０〜ＳＭＡ７にも供給される。ここで、内
部制御信号ＳＯＥは、ＳＡＭポート用出力イネーブル信
号ＳＯＥＢをもとに形成され、デュアルポートメモリＤ
ＰＭがシリアル出力モードとされるとき、その読み出し
信号が確立される所定のタイミングで選択的にハイレベ
ルとされる。デュアルポートメモリＤＰＭがベンダテス
トモードとされるとき、内部制御信号ＳＯＥは、ＳＡＭ
ポートのシリアル入出力回路ＳＩＯに設けられる８個の
出力バッファを動作状態とするためのタイミング信号と
なる。アドレス入力端子Ａ３には、デュアルポートメモ
リＤＰＭがベンダテストセットサイクルとされるとき、
シリアル入出力端子ＳＩＯ０〜ＳＩＯ７から出力すべき
出力信号の論理レベルを設定するためのテストデータが
供給される。また、試験選択信号Ｓ０〜Ｓ７は、デュア
ルポートメモリＤＰＭが通常の動作モードとされるとき
すべてハイレベルとされ、デュアルポートメモリＤＰＭ
がベンダテストセットサイクルとされるとき、アドレス
入力端子Ａ７〜Ａ９を介して供給されるバッファ選択信
号に従って選択的にハイレベルとされる。

【００３９】シリアル入出力回路ＳＩＯのメインアンプ
ＳＭＡ０〜ＳＭＡ７は、デュアルポートメモリＤＰＭが
シリアル出力モードで選択状態とされるとき、試験選択
信号Ｓ０〜Ｓ７がともにハイレベルとされることで一斉
に動作状態とされ、データレジスタＤＲの選択された合
計８個の単位回路から対応するシリアル入出力用相補共
通データ線ＣＤＳ０＊〜ＣＤＳ７＊を介して出力される
読み出し信号をさらに増幅し、対応する出力バッファＳ
ＯＢ０〜ＳＯＢ７に伝達する。デュアルポートメモリＤ
ＰＭがベンダテストモードとされるとき、メインアンプ
ＳＭＡ０〜ＳＭＡ７は、対応する試験選択信号Ｓ０〜Ｓ
７がハイレベルとされることを条件に選択的に動作状態
とされる。

【００４０】出力バッファＳＯＢ０〜ＳＯＢ７は、デュ
アルポートメモリＤＰＭが通常の動作モードとされると
き、試験選択信号Ｓ０〜Ｓ７がともにハイレベルとされ
るために内部制御信号ＳＯＥに従って一斉に動作状態と
され、メインアンプＳＭＡ０〜ＳＭＡ７から出力される
読み出し信号を対応するシリアル入出力端子ＳＩＯ０〜
ＳＩＯ７を介してデュアルポートメモリＤＰＭの外部に
シリアルに送出する。デュアルポートメモリＤＰＭがベ
ンダテストモードとされるとき、出力バッファＳＯＢ０
〜ＳＯＢ７は、対応する試験選択信号Ｓ０〜Ｓ７がハイ
レベルとされることを条件に選択的に動作状態とされ
る。このとき、出力バッファＳＯＢ０〜ＳＯＢ７の出力
ラッチには、アドレス入力端子Ａ３を介して入力される
テストデータが供給され、これによって出力バッファＳ
ＯＢ０〜ＳＯＢ７から出力される出力信号の論理レベル
が選択的に設定されるものとなる。

【００４１】以上のように、この実施例のデュアルポー
トメモリＤＰＭは、いわゆる×８ビット構成とされ、そ
のランダム入出力回路ＲＩＯ及びシリアル入出力回路Ｓ
ＩＯは、８個のランダム入出力端子ＲＩＯ０〜ＲＩＯ７
ならびにシリアル入出力端子ＳＩＯ０〜ＳＩＯ７に対応
して設けられる８個の出力バッファＲＯＢ０〜ＲＯＢ７
ならびにＳＯＢ０〜ＳＯＢ７をそれぞれ備える。これら
の出力バッファは、デュアルポートメモリＤＰＭが通常
の動作モードとされるとき、内部制御信号ＲＯＥ又はＳ
ＯＥに従って一斉に動作状態とされる。また、デュアル
ポートメモリＤＰＭがベンダテストモードとされると
き、試験選択信号Ｒ０〜Ｒ７又はＳ０〜Ｓ７に従って選
択的に動作状態とされ、その出力信号の論理レベルは、
アドレス入力端子Ａ３を介して供給されるテストデータ
に従って選択的に設定される。これらの結果、この実施
例のデュアルポートメモリＤＰＭでは、特別な評価用治
具等を用意することなく、ランダム入出力回路ＲＩＯ及
びシリアル入出力回路ＳＩＯに設けられる８個の出力バ
ッファを選択的に動作状態とすることができるため、こ
れらの出力バッファが同時に動作状態とされることによ
る電源ノイズの大きさや電源ノイズによる動作特性の変
化を的確にかつ効率良く評価・解析し、デュアルポート
メモリＤＰＭの信頼性を高めることができるものとな
る。

【００４２】図４には、図１のデュアルポートメモリＤ
ＰＭのベンダテストセットサイクルの一実施例のタイミ
ング図が示され、図５には、そのベンダテストリセット
サイクルの一実施例のタイミング図が示されている。こ
れらの図をもとに、この実施例のデュアルポートメモリ
ＤＰＭのベンダテストセットサイクル及びベンダテスト
リセットサイクルの概要について説明する。

【００４３】図４において、この実施例のデュアルポー
トメモリＤＰＭは、カラムアドレスストローブ信号ＣＡ
ＳＢ及びライトイネーブル信号ＷＥＢがロウアドレスス
トローブ信号ＲＡＳＢに先立ってロウレベルとされかつ
スペシャルファンクション信号ＤＳＦ１がロウレベルと
されることでベンダテストセットサイクルとされる。こ
のとき、スペシャルファンクションＤＳＦ２の論理レベ
ルは、いわゆるドントケア（ｄｏｎ’ｔｃａｒｅ）と
される。また、アドレス入力端子Ａ０〜Ａ２には、ベン
ダテストの内容を指定するためのモード設定信号が供給
され、アドレス入力端子Ａ３には、ランダム入出力回路
ＲＩＯ及びシリアル入出力回路ＳＩＯの動作状態とされ
る出力バッファから出力されるべき出力信号の論理レベ
ルを設定するためのテストデータが供給される。さら
に、アドレス入力端子Ａ４〜Ａ６には、ランダム入出力
回路ＲＩＯに対するバッファ選択信号すなわち動作状態
とすべき出力バッファ数Ｎｒが供給され、アドレス入力
端子Ａ７〜Ａ９には、シリアル入出力回路ＳＩＯに対す
るバッファ選択信号すなわち動作状態とすべき出力バッ
ファ数Ｎｓが供給される。図４の実施例において、動作
状態とすべきランダム入出力回路ＲＩＯの出力バッファ
数Ｎｒは４個とされ、シリアル入出力回路ＳＩＯの出力
バッファ数Ｎｓは１個とされる。

【００４４】デュアルポートメモリＤＰＭのタイミング
発生回路ＴＧでは、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がりエッジを受けて試験制御信号ＶＴＭがハ
イレベルとされ、この試験制御信号ＶＴＭのハイレベル
を受けて、ベンダテストセレクタＢＴＳＬのデコーダが
動作状態とされる。これにより、アドレス入力端子Ａ４
〜Ａ６を介して供給されるバッファ選択信号すなわち出
力バッファ数Ｎｒをもとに、試験選択信号Ｒ０〜Ｒ３が
ハイレベルとされ、試験選択信号Ｒ４〜Ｒ７がロウレベ
ルとされる。また、アドレス入力端子Ａ７〜Ａ９を介し
て供給されるバッファ選択信号すなわち出力バッファ数
Ｎｓをもとに、試験選択信号Ｓ０がハイレベルとされ、
試験選択信号Ｓ１〜Ｓ７がロウレベルとされる。その結
果、以後に行われる読み出し動作では、ランダム入出力
回路ＲＩＯの４個の出力バッファＲＯＢ０〜ＲＯＢ３な
らびにシリアル入出力回路ＳＩＯの１個の出力バッファ
ＳＯＢ０のみが、内部制御信号ＲＯＥ又はＳＯＥに従っ
て選択的に動作状態とされるものとなる。このとき、こ
れらの出力バッファから出力される出力信号の論理レベ
ルがアドレス入力端子Ａ３を介して供給されるテストデ
ータに従って選択的に設定されるものであることは言う
までもない。

【００４５】次に、デュアルポートメモリＤＰＭは、図
３に示されるように、カラムアドレスストローブ信号Ｃ
ＡＳＢがロウアドレスストローブ信号ＲＡＳＢに先立っ
てロウレベルとされかつスペシャルファンクション信号
ＤＳＦ１がロウレベルとされることでベンダテストリセ
ットサイクルとされる。このとき、ライトイネーブル信
号ＷＥＢはハイレベルのままとされ、スペシャルファン
クションＤＳＦ２の論理レベルはドントケアとされる。
また、アドレス入力端子Ａ０〜Ａ２には、ベンダテスト
のリセットすべき内容を指定するためのモード設定信号
が供給され、アドレス入力端子Ａ３〜Ａ９の論理レベル
はドントケアとされる。

【００４６】デュアルポートメモリＤＰＭのタイミング
発生回路ＴＧでは、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がりエッジを受けて試験制御信号ＶＴＭがロ
ウレベルとされる。また、ベンダテストセレクタＢＴＳ
Ｌでは、試験制御信号ＶＴＭのロウレベルを受けて内部
制御信号Ｒ０〜Ｒ７ならびにＳ０〜Ｓ７が一斉にハイレ
ベルとされ、これによってデュアルポートメモリＤＰＭ
は通常の動作モードに戻される。以後、ランダム入出力
回路ＲＩＯ及びシリアル入出力回路ＳＩＯに設けられる
８個の出力バッファは、内部制御信号ＲＯＥ又はＳＯＥ
に従って一斉に動作状態とされるものとなる。

【００４７】以上の本実施例に示されるように、この発
明を複数の出力バッファを備えるデュアルポートメモリ
等の半導体装置に適用することで、次のような作用効果
を得ることができる。すなわち、（１）多ビット構成とされるデュアルポートメモリ等の
ベンダテストの一環として、動作状態とされる出力バッ
ファ又はその数を選択的に指定しかつこれらの出力バッ
ファから出力すべき出力信号の論理レベルを選択的に設
定しうるテストモードを設けることで、特別な評価用治
具等を用意することなく、ＲＡＭポート及びＳＡＭポー
トに設けられる複数の出力バッファを選択的に動作状態
とし、その出力信号の論理レベルを選択的に設定できる
という効果が得られる。（２）上記（１）項により、複数の出力バッファが動作
状態とされることによる電源ノイズの大きさならびに電
源ノイズによる動作特性の変化を定量的にかつ効率良く
評価・解析することができるという効果が得られる。（３）上記（１）項及び（２）項により、多ビット構成
とされるデュアルポートメモリ等の信頼性を高めること
ができるという効果が得られる。

【００４８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、デュアルポートメモリＤＰＭのＲＡＭポート及びＳ
ＡＭポートに設けられるランダム入力端子及びシリアル
入出力端子の数は、任意に設定できるし、同数であるこ
とを必要条件ともしない。また、これらの入出力端子
は、入力端子及び出力端子にそれぞれ専用化することも
可能である。メモリマットＭＡＴ０及びＭＡＴ１を構成
するメモリアレイＭＡＲＹは、複数のサブメモリアレイ
からなるいわゆる分割アレイ方式を採ることができる
し、シェアドセンス方式を採ることもできる。デュアル
ポートメモリＤＰＭは、任意数のメモリマットを備える
ことができるし、アドレスマルチプレクス方式を採るこ
とを必要条件ともしない。ＳＡＭポートのＳＡＭポート
用アドレスカウンタＳＡＣ及びＳＡＭポート用Ｙアドレ
スデコーダＳＹＤは、シフトレジスタを中心とするポイ
ンタに置き換えることができる。

【００４９】アドレス入力端子数に余裕がある場合、ラ
ンダム入出力回路ＲＩＯ又はシリアル入出力回路ＳＩＯ
に設けられる出力バッファを個別に動作状態又は非動作
状態とすることができるし、出力すべき出力信号の論理
レベルを出力バッファごとに設定してもよい。出力バッ
ファを選択的に動作状態として行われるテストモード
は、特にベンダテストの一環として設けられることを必
要条件としない。また、このテストモードにおいて、ラ
ンダム入出力回路ＲＩＯ及びシリアル入出力回路ＳＩＯ
に設けられるメインアンプを対応する出力バッファとと
もに選択的に動作状態とする必要もない。ベンダテスト
におけるモード設定信号，テストデータならびにバッフ
ァ選択信号は、アドレス入力端子以外の外部端子から入
力することができる。さらに、ベンダテストセットサイ
クル及びベンダテストリセットサイクルを指定するため
の起動制御信号の名称及び論理レベルならびにその組み
合わせ等は、種々の実施形態を採りうる。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデュア
ルポートメモリに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、複数の出力バッ
ファを備える各種のメモリ集積回路やゲートアレイ集積
回路等にも適用できる。本発明は、少なくとも複数の出
力バッファを備える半導体装置に広く適用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。すなわち、デュアルポートメモリ等のベ
ンダテストの一環として、動作状態とされる出力バッフ
ァ又はその数を選択的に指定しこれらの出力バッファか
ら出力される出力信号の論理レベルを選択的に設定しう
るテストモードを設けることで、特別な評価用治具等を
用意することなく、ＲＡＭポート及びＳＡＭポートに設
けられる複数の出力バッファを選択的に動作状態とし、
その出力信号の論理レベルを選択的に設定できる。これ
により、複数の出力バッファが動作状態とされることに
よる電源ノイズの大きさならびに電源ノイズによる動作
特性の変化を定量的にかつ効率良く評価・解析できるた
め、多ビット構成とされるデュアルポートメモリ等の信
頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたデュアルポートメモリの
一実施例を示す部分的なブロック図である。

【図２】図１のデュアルポートメモリに含まれるランダ
ム入出力回路の一実施例を示す部分的なブロック図であ
る。

【図３】図１のデュアルポートメモリに含まれるシリア
ル入出力回路の一実施例を示す部分的なブロック図であ
る。

【図４】図１のデュアルポートメモリのベンダテストセ
ットサイクルの一実施例を示すタイミング図である。

【図５】図１のデュアルポートメモリのベンダテストリ
セットサイクルの一実施例を示すタイミング図である。

【符号の説明】

ＤＰＭ・・・デュアルポートメモリ、ＲＡＭ・・・ＲＡ
Ｍポート（ランダムアクセスポート）、ＳＡＭ・・・Ｓ
ＡＭポート（シリアルアクセスポート）、ＲＩＯ・・・
ランダム入出力回路、ＳＩＯ・・・シリアル入出力回
路、ＭＡＴ０〜ＭＡＴ１・・・メモリマット、ＭＡＲＹ
・・・メモリアレイ、ＳＡ・・・センスアンプ、ＤＲ・
・・データレジスタ、ＸＤ・・・Ｘアドレスデコーダ、
ＲＹＤ・・・ＲＡＭポート用Ｙアドレスデコーダ、ＳＹ
Ｄ・・・ＳＡＭポート用Ｙアドレスデコーダ、ＳＡＣ・
・・ＳＡＭポート用アドレスカウンタ、ＸＢ・・・Ｘア
ドレスバッファ、ＹＢ・・・Ｙアドレスバッファ、ＢＴ
ＳＬ・・・ベンダテストセレクタ、ＴＧ・・・タイミン
グ発生回路。ＲＭＡ０〜ＲＭＡ７・・・ＲＡＭポート用
メインアンプ、ＲＯＢ０〜ＲＯＢ７・・・ＲＡＭポート
用出力バッファ、ＲＩＢ０〜ＲＩＢ７・・・ＲＡＭポー
ト用入力バッファ、ＲＷＡ０〜ＲＷＡ７・・・ＲＡＭポ
ート用ライトアンプ。ＳＭＡ０〜ＳＭＡ７・・・ＳＡＭ
ポート用メインアンプ、ＳＯＢ０〜ＳＯＢ７・・・ＳＡ
Ｍポート用出力バッファ、ＳＩＢ０〜ＳＩＢ７・・・Ｓ
ＡＭポート用入力バッファ、ＳＷＡ０〜ＳＷＡ７・・・
ＳＡＭポート用ライトアンプ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ (72)発明者篠田孝司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】データ出力に供される複数の外部端子
と、上記外部端子に対応して設けられかつ通常の動作モ
ードにおいて同時に動作状態とされ所定のテストモード
において所定の試験選択信号に従って選択的に動作状態
とされる複数の出力バッファとを具備することを特徴と
する半導体装置。
【請求項２】上記半導体装置は、ＲＡＭポート及びＳ
ＡＭポートを備えるデュアルポートメモリであり、上記
外部端子及び出力バッファは、上記ＲＡＭポート及びＳ
ＡＭポートにそれぞれ同数ずつ設けられるものであっ
て、上記テストモードにおいて選択的に動作状態とされ
る出力バッファの数は、ＲＡＭポート及びＳＡＭポート
のそれぞれにおいて選択的に指定しうるものであること
を特徴とする請求項１の半導体装置。
【請求項３】上記テストモードにおいて、上記出力バ
ッファから出力される出力信号の論理レベルは選択的に
指定しうるものであることを特徴とする請求項１又は請
求項２の半導体装置。
【請求項４】上記テストモードは、ベンダテストモー
ドの一環として所定のセットサイクルが実行されること
で選択的に指定されるものであって、上記テストモード
において選択的に動作状態とされる出力バッファの数な
らびに出力信号の論理レベルは、アドレス入力端子を介
して設定されるものであることを特徴とする請求項１，
請求項２又は請求項３の半導体装置。