JPH0585051B2

JPH0585051B2 -

Info

Publication number: JPH0585051B2
Application number: JP63069971A
Authority: JP
Inventors: Seishiru Baron Henriii; Jeemusu Reburanko Jonii; Maachin Sutoorii Toomasu; Uiraado Jodaa Josefu
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-04-30
Filing date: 1988-03-25
Publication date: 1993-12-06
Also published as: EP0288774A3; EP0288774A2; JPS63276138A; EP0288774B1; DE3877614D1; DE3877614T2

Description

【発明の詳細な説明】

Ａ産業上の利用分野本発明は概して言えば半導体論理回路に係り、
より詳細にいえば、新規なレジスタ・フアイル回
路に関する。Ｂ従来の技術マイクロプロセツサのデザインのような最近の
複合論理機能回路のデザインにおいて、各レジス
タがバイト、またはデータのワードを記憶するこ
との出来る複数個のレジスタを高速でアクセスす
ることが必要である。これらのレジスタは、複合
論理機能に用いられる他の組合せ論理回路の論理
演算速度よりも遅くない速度でアクセスしうるも
のでなくてはならない。マイクロプロセツサのよ
うな代表的なアプリケーシヨンは、演算子や、ア
ドレスや、ステータス・ワードなどのために、高
速度でアクセスしうる16個の位置を持つレジスタ
を必要とする。半導体チツプの集積度と性能とを
高めるために、複数個のそのようなレジスタを連
続した形にデザインする必要がある。このような
レジスタの連続したブロツクを通常、レジスタ・
フアイルと呼んでいる。レジスタ・フアイルの代
表例は複数個のインストラクシヨンを取り出した
り、記憶したりするもので、それらのインストラ
クシヨンはレジスタ・フアイル中の連続したレジ
スタの１つから順番に読み取られる。集積回路チツプ内の複合論理機能を行う回路を
テストするために、レベル感知走査デザイン
（Level Sensitive Scan Design−LSSD）が必要
である。LSSDの最も初歩的な形において、レベ
ル感知走査デザインの原理は、テスト期間の間
で、テストされるべき集積回路チツプに埋め込ま
れた論理回路へ出力されるテスト・データを走査
するために、入力パツドからLSSDシフト・レジ
スタの直列入力への専用の直列データ路を使用す
ることを含んでいる。テスト期間において、チツ
プに埋め込まれている論理回路はLSSD走査スト
リングからのテスト・データ入力を処理し、そし
て、埋め込まれた論理回路に関連した出力LSSD
のシフトレジスタへその論理処理の結果を出力す
る。次に、その出力LSSDシフトレジスタは同じ
LSSD走査ストリングか、または他のLSSD走査
ストリングへ結果のテスト・データを出力する。
その結果のテスト・データはテスト結果を分析す
るためにチツプから直列に出力される。これらの
原理は下記の特許に細述されている。それらの特許は米国特許第3761695号、同第
3783254号、同第3806891号及び同第4071902号で
ある。例えば、マイクロプロセツサ中の組合せ論理回
路とバランスさせて、同じ集積回路チツプ内にレ
ジスタ・フアイルをデザインするための従来の手
法はランダム・アクセス・メモリ（RAM）を使
つている。一般的に言えば、小規模のRAMアレ
ーならば、マイクロプロセツサ回路とバランスし
て同一の集積回路チツプ中に設けることが出来
る。代表的なRAM回路は行及び列に配列された
記憶セルのアレーを有しており、記憶セルの各行
は一対のビツト・ラインに接続されている。
RAM構造中のビツト・ラインは関連する記憶セ
ルにデータを書き込むためと、関連する記憶セル
からデータを読み取るためとの２つの目的に使わ
れている。RAM構造のためのクロツク装置はた
だ１個のクロツクである。レベル感知走査デザイ
ン（LSSD）技術において用いられている複合論
理機能は相互に重なり合わない２個のクロツクを
必要とする。従つて、RAMフアイルがLSSD技
術を用いた複合論理機能回路チツプに設けられる
とき、RAMクロツクは、チツプのバランスを考
慮して、LSSD論理回路中のマスタ（親）クロツ
クか、またはスレーブ（子）クロツクかの何れか
から選ばれねばならない。しかし、RAMフアイ
ルからの出力は、マスタ・ラツチに印加されねば
ならず、そうしなければ、LSSDデザインの規則
に違反する競争状態が発生するので、マスタ・ク
ロツク信号を選ぶことは出来ない。従つて、
LSSD技術を使つた集積回路チツプ内のRAMフ
アイル用のクロツク・パルスはスレーブ・パルス
を選ばなければならない。論理回路の設計者は、
RAMクロツク・パルスとして使用するため充分
に遅延させた例えばマスタ・クロツクを人為的に
遅らせることが出来るし、あるいは、RAMクロ
ツク・パルスとしてスレーブ・パルスを使うこと
が出来るけれども、論理回路の設計者は、RAM
フアイルを調時する目的で、論理サイクルの期間
中、１個以上のクロツク・パルスを発生させる知
恵を持つていなかつた。従つて、従来のRAMフ
アイルは、１つの論理サイクルの間で書込み動作
か、あるいは読取り動作の何れかを行うことが出
来るが、同じ論理サイクルの間で書込み動作と読
取り動作との両方を行うことは出来ない。例えばマイクロプロセツサのアプリケーシヨン
において、算術演算動作や論理演算動作を高速度
にすることを、RAMフアイル中の第１アドレ
ス・レジスタを読み取り、且つ第２アドレス・レ
ジスタに書き込むための高速アクセスに大きく依
存しているので、レジスタ・フアイルは、同じ集
積回路チツプに設けられた複合論理機能を行うた
めに、同じ論理サイクルの期間で、異なつてアド
レスされたレジスタへ書込み動作と読取り動作の
両方を行う能力を持つことが不可欠である。従来
技術は充分にこの能力を具えていない。Ｃ発明が解決しようとする問題点従つて、本発明の目的は複合論理機能を具えた
集積回路チツプ内に設けることの出来る新規なレ
ジスタ・フアイルを提供することにある。本発明の他の目的は、改善された方法により、
同じ論理サイクルの間で、異なつてアドレスされ
たレジスタへ書込み動作と、読取り動作の両方を
行う能力を持つ新規なレジスタ・フアイルを提供
することにある。本発明の他の目的は、集積回路チツプの複合論
理機能回路中に設けることが出来、しかもLSSD
技術によりテストすることの出来る新規なレジス
タ・フアイルを提供することにある。本発明の他の目的は、所定の状態に電源投入時
リセツトを付勢するための事前にプログラムされ
たバイナリ・ビツト状態を含む新規なレジスタ・
フアイルを提供することにある。Ｄ問題点を解決するための手段本発明のレジスタ・フアイルは列及び行に配列
された記憶セルのアレーを含んでおり、各列は記
憶セル中に書き込むための一対のビツト・ライン
を持つている。各記憶セルは、そのセルに特有の
関連する読取りラインに接続された第１ストレー
ジ・ノード（節点）を有するフリツプ・フロツ
プ・セルを含んでいる。読取りアドレス論理回路
は、集積回路チツプ内のLSSD論理回路用のマス
タ・クロツクと同じマスタ・クロツクに接続され
ているイネーブル（活性化）入力を有している。
読取りアドレス論理回路のデコードされた出力は
読取りマルチプレクサへ印加され、読取りマルチ
プレクサはアレー中の記憶セルの列中の１つの列
から来る読取りラインを選択し、そしてこれらの
選択された読取りラインを出力ストレージ・セ
ル・アレーに接続する。出力記憶セル・アレー、
はスレーブ・クロツク信号によつてイネーブルさ
れ、そのスレーブ・クロツク信号は、同じ集積回
路チツプ内のLSSD論理回路に使われているスレ
ーブ・クロツク信号と同じである。出力記憶セ
ル・アレーは読取りマルチプレクサから選択され
た読取りラインのデータを記憶する。読取りマル
チプレクサは読取りラインからのデータ信号出力
を転送し、そしてマスタ・クロツク信号とスレー
ブ・クロツク信号との間の遅延期間の間で選択を
行う。従つて、本発明の回路は、出力記憶セル・
アレーに記憶するため読取りラインの選択を行う
際に、従来無駄な時間であつた、マスタ・クロツ
ク信号とスレーブ・クロツク信号との間の休止
（dead）時間を使う。アレー中の関連する各記憶
セルへ独立した別個の読取りラインを接続する特
性は、マスタ・クロツク・パルス及びスレーブ・
クロツク・パルスの両方が発生する間の区間によ
り、決められた論理サイクルと同じ論理サイクル
で、読み取り及び書き込みを行うために、レジス
タ・フアイル中の異なつたレジスタ列を独立して
アクセスすることを許容する。更に、本発明の特性は、LSSDのテストを可能
としたことと、アレー中の記憶セルを予め決めら
れた論理状態に非同期的に初期化する能力と、記
憶セル・アレーをバイパスして、LSSDのマスタ
及びスレーブ・ラツチ対を使つた出力記憶セル・
アレー中に、アレーのビツト・ラインの論理状態
をラツチさせ、これにより、レジスタ・フアイル
に接続された複合論理機能のための適当な論理タ
イミングを維持させることとを含んでいる。Ｅ実施例第１図を参照すると、データ・ライン１８を介
してレジスタ・フアイルのアレー２０に接続され
たデータ入力バツフア１６を有するレジスタ・フ
アイル１０のブロツク図が示されている。レジス
タ・フアイルのアレー２０は、書込みアドレス論
理回路２２によりアドレスされる夫々のレジスタ
を持つている。レジスタ・フアイルのアレー２０
はレジスタに対応する行と列に配列された記憶セ
ルのアレーである。レジスタ・フアイルのアレー
２０中の各記憶セルはレジスタ・フアイルのアレ
ー２０からの出力線として使われる読取り出力ラ
インを含んでいる。読取り出力ラインは読取りマ
ルチプレクサ３０への入力を送り、レジスタ・フ
アイルのアレー２０において、選択されるレジス
タの１つに対応するこれらの読取りラインは、読
取りアドレス論理回路２４によつて選択される。
選択された読取りライン上の信号は、読取りマル
チプレクサ３０を介して、出力ラツチ４０に印加
される。出力ラツチ４０は、マスタ・ラツチ（親
ラツチ）及びスレーブ・ラツチ（子ラツチ）を含
む複数個のレベル感知走査デザインのラツチ対で
構成されている。第２Ａ図及び第２Ｂ図は本発明のレジスタ・フ
アイルを示している。第２Ａ図に示されたアレー
２０は、列１及び列２と、行１、行２、行３及び
行４とに配列された８個のフリツプ・フロツプ記
憶セルとして表わされている。各記憶セルは参照
記号Cijにより区別されており、この場合、ｉ及
びｊは通常のマトリツクス表記法に従つて、夫々
行番号と列番号とを表わしている。例えば、フリ
ツプ・ブロツプ記憶セルＣ１１は、アレーの第１
行、第１列にある記憶セルを表わしている。アレ
ー２０中の各フリツプ・フロツプ記憶セルは同じ
（但し、後述するリセツト・デバイスIijを除く）
なので、記憶セルＣ１１の構造の説明は、アレー
２０中の他のすべての記憶セルの構造に当て嵌
る。第２Ａ図のフリツプ・フロツプ記憶セルＣ１
１は、２つのストレージ・ノード（結節点）Ｎ１
及びＮ２を有する相補型MOS（CMOS）フリツ
プ・フロツプとして示されており、第１のノード
Ｎ１は第１転送ゲートＴ１を介して真数ビツト・
ラインBL１に接続され、第２のノードＮ２は第
２転送ゲートＴ２を介して補数ビツト・ライン
BL１^*に接続されている。第１及び第２転送ゲー
トＴ１及びＴ２は書込み信号ラインＷ１に接続さ
れている制御電極を持つている。第１列の真数及
び補数ビツト・ラインBL１及びBL１^*は、入力
データ・バツフア１６からの複数本の入力デー
タ・ライン１８の対応するラインを介して接続さ
れている。代表的に言えば、ビツト・ラインBL
１及びBL１^*は公知の方法で相補的に駆動され
る。本発明の１つの特徴は、例えば第２図に示され
たＣ１１に接続されたＲ１１のように、アレー２
０中の各記憶セルCijに対して、独立した独特な
読取りラインRijを接続したことにある。第３図は書込みアドレス論理回路２２の論理ブ
ロツク図を示しており、アドレス論理回路２２の
出力Ｗ１，Ｗ２，Ｗ３及びＷ４は第２Ａ図に示し
たアレー２０中の各記憶セルの転送ゲート制御電
極に印加される。第３図の書込みアドレス論理回
路２２は、マスタ・クロツクMCに接続された１
つの入力と、図示された実施例では２本のバイナ
リ・アドレス入力ラインWA０とWA１とを備え
ており、そして、ビツト・ライン１８で表示され
るバイナリ状態を書き込むために、第２Ａ図のア
レー２０中の４個のレジスタ行のうちの１つのレ
ジスタ行の選択をイネーブル（enable）（活性化）
する。読取りアドレス論理回路２４の論理ブロツク図
を、第４図に示してある。読取りアドレス論理回
路２４は、第２Ｂ図に示された読取りマルチプレ
クサ３０に印加される読取りライン選択信号RE
１，RE２，RE３及びRE４を発生する。第４図
に示されているように、読取りアドレス論理回路
２４は、マスタ・クロツク信号MCに接続された
１つの入力を持ち、そして、この回路２４は、読
取りアドレス・ラインRA０及びRA１のバイナ
リ状態へラツチRL及びRL′をラツチさせ、これ
によりRE１，RE２，RE３及びRE４の４個の読
取りライン選択信号のうちの１個の信号を選択す
る。第２Ｂ図に示された読取りマルチプレクサ３０
は、第２Ｂ図に示されたように、第１列に関連し
た組合せ論理ブロツクRM１、第２列に関連した
論理ブロツクRM２等々を持つている。関連した
各列、即ち列１等々における各関連した記憶セル
Ｃ１１等々からの各関連した読取りラインＲ１１
は、第２Ａ図のレジスタ・フアイル・アレー２０
中の選択されたレジスタに対応する記憶セルの１
つを選択するために、読取りマルチプレクサ３０
中のRM１組合せ論理ブロツクの対応するアン
ド・ゲートに接続される。その選択は、読取り線
選択ラインRE１乃至RE４のうちの１本に信号を
出力する読取りアドレス論理回路２４によつて遂
行される。選択された読取りラインＲ１１等々
は、関連する記憶セルＣ１１に記憶されたバイナ
リ状態を、読取りマルチプレクサ３０の組合せ論
理ブロツクRM１を介して転送し、その出力ライ
ン３１等々に出力する。この動作はアレー２０の
各関連する列１、列２等々に対して行われる。例
えば、列２中の組合せ論理ブロツクRM２の出力
は、その関連するライン３２にその出力を転送す
る。マルチプレクサ３０はアレー２０から読取りラ
イン上にデータ信号出力を転送し、そして第５図
のタイミング図に示された遅延期間DPの間でそ
の選択を遂行する。出力ラツチ４０は、列１につ
いてはＬ１及びＬ１^*であり、列２についてはＬ
２及びＬ２^*等々であるような行を形成する
LSSDフリツプ・フロツプ・ラツチ対である。Ｌ
１，Ｌ２等々はマスタLSSDラツチであり、そし
て、Ｌ１^*，Ｌ２^*等々はスレーブLSSDラツチで
ある。アレーのセルCijの各々はLSSDマスタ・ラ
ツチとして動作する。従つて、アレー・セルCij
のセルが出力ラツチ４０に出力すれば、次にそれ
はスレーブ・ラツチLj^*に出力する。読取りマル
チプレクサ３０の組合せ論理ブロツクRM１から
の出力３１はスレーブ・ラツチＬ１^*に印加され
る。列２中のRM２の出力３２はスレーブ・ラツ
チＬ２^*に印加される。出力ラツチ４０中の各ス
レーブ・ラツチＬ１^*，Ｌ２^*等々は、第５図のタ
イミング図表に示されているようなマスタ・クロ
ツク信号MCの発生から遅延期間DP経過後に発
生するスレーブ・クロツク信号によつてイネーブ
ルされる。スレーブ・クロツク信号SCが発生し
たとき、その信号は、例えば読取りマルチプレク
サ３０から出力ライン３１に印加されたバイナリ
状態を、例えばスレーブ・ラツチＬ１^*中に記憶
させる。読取りマルチプレクサ３０からのデータ
出力が出力ラツチ４０の関連するスレーブ・フリ
ツプ・フロツプ・ラツチに記憶されるや否や、そ
のバイナリ状態は第２Ａ図のレジスタ・フアイル
の関連する出力ノードＯ１，Ｏ２等々に有効とな
る。第５図のタイミング線図を参照すると、本発明
のレジスタ・フアイルはマスタ・クロツクMCの
終期と、スレーブ・パルスの始期との間に生じる
休止（dead）時間を利用して、読取りマルチプ
レクサ３０による読取りラインの選択と、マルチ
プレクサを介して出力ラツチ４０へ対応するデー
タ信号の転送をイネーブルする。従来無視されて
いた休止時間のこの利用は、同じ集積半導体チツ
プ上に、関連する複合ロジツク機能を併合するこ
とにより、レジスタ・フアイルの一層の高速動作
を可能にする。加えて、書込み動作と、別個に独立した読取り
動作との両方を、本発明のレジスタ・フアイルの
同じ論理サイクルの間で遂行することが出来る。
書込み論理回路２２はマスタ・クロツク信号MC
の発生を基準としたタイミングを有すること、そ
して、アレー２０中の記憶セルの特定の列の選択
はマスタ・クロツク信号MCの発生の時間を基準
としていることは注意を払う必要がある。この回
路の読取り動作は、アレーからのデータが出力ラ
ツチ４０のスレーブ・ラツチに記憶されたときに
完成される。読取りマルチプレクサは、マスタ・
クロツク信号がオンの区間の間で、出力ラツチ４
０に接続されるべきアレー２０からの特定の読取
りラインの選択を遂行する。スレーブ・クロツク
信号がオンであるとき、出力ラツチ４０は読取り
マルチプレクサ３０から、選択された読取りライ
ンのバイナリ状態を記憶し、これにより、出力ラ
インＯ１，Ｏ２等々に、アレー２０中で別個に選
択された列の記憶セルのバイナリ状態を表示する
有効な出力信号を発生する。従つて、マスタ・ク
ロツク・パルスと、スレーブ・クロツク・パルス
の両方を含む同じ論理サイクルの間で、第１のレ
ジスタ列への書込み動作と、第２のレジスタ列か
らの読取り動作との両方を遂行することが出来る
ことが分る。このような読取り動作と書込み動作
の同時遂行は、レジスタ・フアイル・アレーの入
力と、レジスタ・フアイル・アレーの出力との両
方に接続されたLSSD組合せ論理回路と両立しう
るタイミング順序で達成される。このようにし
て、完全にテスト可能で、LSSD技術を利用した
他の複合論理機能を有する同じ集積回路チツプ上
に、完全に両立しうるレジスタ・フアイルを実現
することが出来る。第２Ａ図及び第２Ｂ図を再度参照して、アレー
２０に関連する記憶セルCijが所定の状態に初期
化される、即ちリセツトされることを説明する。
リセツトは、各記憶セルCijに設けられたリセツ
トFETデバイスIijにより遂行される。各リセツ
ト・デバイスIijはそのゲート電極にリセツト入
力Ｊを持つている。例えば、記憶セルＣ１１は、
ノードＮ１と正電位＋Ｖとの間に接続されたソー
ス／ドレイン通路を有するデバイスＩ１１を持つ
ている。リセツト信号Ｊがオンに転じた時、ノー
ドＮ１は正電位にされ、これにより記憶セルＣ１
１を所定の初期状態にリセツトする。更に第２Ａ
図に示されたセルＣ２１を参照すると、リセツ
ト・デバイスＩ２１はセルＣ２１のノードＮ１と
接地電位との間に接続されたソース／ドレーン通
路を有していることが示されている。リセツト信
号Ｊがオンに転じたとき、リセツト・デバイスＩ
２１は、記憶セルＣ２１のノードＮ１に接地電位
を印加し、これにより、上述したようなセルＣ１
１の初期設定のバイナリ状態とは反対のバイナリ
状態に、記憶セルＣ２１を設定する。アレー２０
中のすべてのセルCijはリセツトFETデバイスIij
を持つているので、リセツト信号Ｊがアレーを初
期化するようオンに転じたとき、アレー中のすべ
てのセルCijは所定の初期バイナリ状態を持つこ
とになる。このことはレジスタ・フアイル・アレ
ーの自己テスト機能を与えるという利益を生ず
る。何故ならば、アレー２０の各行の内容は出力
ラツチ４０に読み出すことが出来、そして、次
に、出力ラツチ４０のLSSD走査動作を行うこと
によつて、アレーの各アドレスされた行中の各関
連セルの動作性を決定することが出来るからであ
る。ラツチ４０のLSSD走査動作については後述
する。アレー２０中のリセツト・デバイスにより
与えられる初期化機能は、以下のような他の利益
を与える。即ち、記憶セルの所定の状態はインス
トラクシヨンの初期の組を表示することが出来る
し、あるいは、同じ集積回路チツプ上のレジス
タ・フアイルと関連した複合論理機能の始動動作
に必要な他の始動情報を表示することが出来る。第１図から、出力論理回路４２は、バイパスモ
ード動作、走査テストモード動作、または通常ア
レー出力モード動作を発生させることにより、出
力ラツチ４０により遂行される種々の機能に対し
て制御を与える。出力論理回路４２の細部は第６
図に示されており、その動作モードの真数表は以
下の通りである。

【表】本発明は、LSSDの動作原理を用いた複合論理
機能を有する装置の場合特に利益がある。LSSD
論理回路において、すべてのラツチは、マスタ・
クロツクMCにより調時されるマスタ・ラツチ部
分と、スレーブ・クロツクSCにより調時される
スレーブ・ラツチ部分とを有する二重ラツチであ
る。組合せ論理ブロツクの出力は常に、MCクロ
ツク区間の間でマスタ・ラツチの入力へ印加さ
れ、次に、マスタ・ラツチに記憶されたデータは
次のSCクロツク区間の間で対応するスレーブ・
ラツチに転送される。次の組合せ論理ブロツクへ
の入力信号は、LSSDラツチのスレーブ・ラツチ
出力から次の組合せ論理ブロツクの入力へ印加さ
れる。LSSD回路のこの動作原理は、製造時及
び、回路の電源投入時のような機能テスト時の両
方において、レベル感知走査デザインのテストを
行わせることが出来る。従つて、レベル感知走査
デザイン組合せ論理機能の環境に完全に両立させ
るために、本発明のレジスタ・フアイルはマス
タ・クロツクMC区間の始期において、スレー
ブ・ラツチからの出力を受け取る能力を有さなけ
ればならず、且つ更に、スレーブ・クロツクSC
区間の終期においてアレー２０からの結果を出力
する能力を持つていなければならない。アレー記憶及び読み出しモードに加えて、レジ
スタ・フアイルにバイパスモードが与えられたと
き、上述のことは更に興味ある機能を生じる。バ
イパスモードにおいて、マスタ・クロツクMC区
間の始期においてＤ１，Ｄ２乃至Ｄ８において入
力バツフア１６に印加されたデータ信号は出力ラ
ツチ４０中のマスタ・ラツチＬ１，Ｌ２等々に直
ちに印加されねばならない。然しながら、これと
は対照的に、例えば列Ｃ１１，Ｃ１２等々に沿つ
てレジスタ・フアイル・アレー中に記憶されたデ
ータを読み取つて、出力ラツチ４０に接続した組
合せ論理ブロツク入力に印加しようとする場合、
出力ラツチ４０から、接続されている組合せ論理
ブロツクの入力へ、次のマスタ・クロツクの始め
において有効である出力を与えるために、アレー
２０中の記憶セルＣ１１，Ｃ１２等々は、その出
力がスレーブ・ラツチＬ１^*，Ｌ２^*等々に接続さ
れているマスタ・ラツチとして動作することが必
要とされる。これは、出力論理回路４２へのバイ
パス・イネーブル入力をオンにすることによつて
行われるので、第６図に示された論理素子５０
は、マスタ・クロツクMCをクロツク・ライン
MC１に接続し、且つスレーブ・クロツクSCをク
ロツクラインSC２に接続する。第２Ｂ図を参照
することによつて、転送デバイスＴ３及びＴ４
は、MC１がオンになることによつて導通され、
これによりビツト・ラインBL１及びBL１^*がマ
スタ・ラツチＬ１のバイナリ状態をリセツトする
ことが理解できる。MC２ラインはオフなので、
デバイスＴ９及びＴ１０は導通せず、従つて情報
は１つの列から次の列へ転送されず、その結果、
この時間で不必要なLSSD走査機能を回避する。
ラインSC２がオンに転ずることにより、スレー
ブ・クロツクSCがオンになつたときに転送デバ
イスＴ５及びＴ６が導通され、これにより、この
マスタ・ラツチＬ１のノードＮ３及びＮ４のバイ
ナリ状態をスレーブ・ラツチＬ１^*の対応ノード
Ｎ５及びＮ６へ転送する。かくして、スレーブ・
クロツクSC区間の終期において、スレーブ・ラ
ツチＬ１^*のノードＮ５のバイナリ状態は有効に
なり、インバータを介して出力ラツチ４０の出力
点Ｏ１に印加される。このようにして、Ｄ１乃至
Ｄ８において、マスタ・クロツク区間MCの間、
レジスタ・フアイルのデータ入力レジスタに印加
されたデータは有効になり、スレーブ・クロツク
区間SCの終期において、出力ラツチ４０の出力
点Ｏ１乃至Ｏ８で利用可能になる。以上、どのよ
うにして、バイパスモードが達成され、LSSDの
タイミングが維持されるかについて説明された。 LSSD走査モードは、バイパスモードが除去さ
れ且つアレー出力モードが除去されているときに
発生されねばならない。LSSD走査モードにおい
て、出力ラツチ４０は、外部テスト・データ・ラ
インＥによるか、あるいはアレー２０の特定の列
を読み取ることによるかの何れかで書き込まれ
る。従つて、マスタ・ラツチLi及びスレーブ・ラ
ツチLi^*は、直列のシフト・レジスタ鎖に接続さ
れ、ラツチに記憶されているデータは、そのシフ
ト・レジスタ鎖によつて、テスト目的のために、
接続されたLSSD走査ストリングへ転送される。
これは、出力論理回路４２の走査イネーブル・ラ
インをオンに転ずることにより行われるので、第
６図に示した論理素子５２はマスタ・クロツク
MCをMC２ラインへ接続し、且つスレーブ・ク
ロツクSCをSC２ラインに接続する。第２Ｂ図を
参照することによつて、MC２ラインがマスタ・
クロツクの波形MCを印加したときに、マスタ・
ラツチＬ１のFETデバイスＴ９及びＴ１０が導
通されることが分る。従つて、テスト・データが
外部テスト・データ入力Ｅに印加されると、テス
ト・データの真数がFETデバイスＴ１１のゲー
ト電極に印加され、そしてテスト・データの補数
がFETデバイスＴ２のゲート電極に印加される。
デバイスＴ９及びＴ１０がオンに転じているか
ら、外部テスト・データ・ラインＥ上に印加され
たデータ信号はデバイスＴ１１又はＴ１２の一方
を導通し且つ他方を非導通にするので、その結
果、マスタ・ラツチＬ１の状態がセツトされる。
次に、スレーブ・クロツク区間の間でSC２ライ
ンはスレーブ・クロツクSCに接続されているか
ら、スレーブ・ラツチＬ１^*のデバイスＴ５及び
Ｔ６は導通され、その結果、マスタ・ラツチＬ１
のバイナリ状態をスレーブ・ラツチＬ１^*に転送
する。次の区間の間で、MC２ラインはマスタ・
クロツク波形に接続されているから、マスタ・ラ
ツチＬ２のトランジスタＴ１１′及びＴ１２′のゲ
ート電極に印加され、スレーブ・ラツチＬ１^*に
記憶されたバイナリ状態は有効となり、マスタ・
ラツチＬ２のバイナリ状態をセツトするのに使わ
れ、その結果、マスタ・ラツチＬ１に最初に書き
込まれたテスト・データのバイナリ状態を次に、
そのマスタ・ラツチＬ２に転送する。同時に、新
しいバイナリ状態がマスタ・ラツチＬ１に書き込
まれ、これによつて、マスタ及びスレーブ・ラツ
チＬ１，Ｌ１^*，Ｌ２，Ｌ２^*等々の連続した順序
で、ラインＥ上の外部印加テスト・データを転送
する。 LSSD走査転送の間で、テスト・データを出力
ラツチ４０へ印加するための他の方法として、ア
レー２０中の記憶セルCijの１つの列の内容を、
対応するスレーブ・ラツチＬ１^*，Ｌ２^*等々へ直
接に転送することがある。この方法は以下のよう
にして行われる。マスタ・クロツク区間MC及び
次に続くスレーブ・クロツク区間SCを遂行する
のに必要な期間として論理サイクルを決める。第
１論理サイクルの間、Ｊリセツト・ラインはオン
に転じられ、これによりアレー２０中のすべての
記憶セルCijのバイナリ状態を初期化する。例え
ば、セルＣ１１はバイナリ「１」を表わす正電位
にされたノードＮ１を持たせる。次に、次の論理
サイクルの間で、読取り動作を行い、この読取り
動作において、読取りアドレス論理回路２４は印
加されたアドレスRA０，RA１を有しており、
そして対応する読取りラインＲ１１は、記憶セル
Ｃ１１のノードＮ１を読取りマルチプレクサ素子
RM１の出力ライン３１に接続する。この通常の
アレー出力モード動作の間で、バイパス入力ライ
ン及び走査入力ラインの両方ともオフなので、出
力論理回路４２は、第６図に示されたように、
SC１ラインをスレーブ・クロツクSCへ接続した
論理素子５４を持つている。読取りマルチプレク
サRM１からの出力ライン３１は、SC１ライン
がオンに転じたときに、スレーブ・ラツチＬ１^*
に接続されるので、出力ライン３１はデバイスＴ
７及びＴ８を導通させ、これによりスレーブ・ラ
ツチＬ１^*のバイナリ状態をセツトする。スレー
ブ・ラツチＬ１^*，Ｌ２^*乃至Ｌ８^*はアレー２０
の選択された行中の記憶セルＣ１１，Ｃ１２乃至
Ｃ１８のバイナリ状態にセツトされる。次に、出
力論理回路４２の走査イネーブル・ラインはオン
にされ、これにより、第６図の出力論理回路４２
はMC２ラインをマスタ・クロツクMCに接続さ
せ、且つSC２ラインをスレーブ・クロツクSCに
接続させる。次に、次の（３番目のサイクル）論
理サイクルにおいて、マスタ・クロツクMCがオ
ンに転じたとき、MC２ラインが付勢され、これ
によりスレーブ・ラツチＬ１^*のバイナリ状態を
マスタ・ラツチＬ２へ転送させる。次のスレー
ブ・クロツクSC区間がオンに転じたとき、ライ
ンSC２はオンに転じ、これによりマスタ・ラツ
チＬ２に記憶されているバイナリ状態をスレー
ブ・ラツチＬ２^*に転送させる。このようにして、
テスト情報としてアレー２０中の記憶セルの列に
セツトされた所定のバイナリ状態は出力ラツチ４
０に転送され、そしてアレー２０中の記憶セルの
自己テストを行うために、LSSDテスト・モード
において走査される。最後に、アレー出力モードにおいては、既に述
べたように、出力論理回路４２へのバイパス入力
と走査入力の両方はオフにされる。従つて、出力
論理回路４２は、SC１ラインをスレーブ・クロ
ツクSCに接続した態様の第６図に示した論理素
子５４を持つている。従つて、マスタ・クロツク
区間の間で、記憶セルCijの特定の行が対応する
読出しラインRij上に読み出されたとき、選択さ
れた列中の記憶セルの出力は、スレーブ・クロツ
クSC区間の間、SC１ラインによつて導通される
転送デバイスＴ７及びＴ８を介して、対応するス
レーブ・ラツチＬ１^*，Ｌ２^*等々に書き込まれ
る。次に、スレーブ・ラツチＬ１^*，Ｌ２^*等々の
バイナリ状態は出力ラツチ４０の出力点Ｏ１，Ｏ
２等々において有効となる。第８図及び第９図は本発明のレジスタ・フアイ
ルの二重クロツク源バツフア特性を説明するため
の図である。第９図はクロツクのタイミングに対
して２つのクロツク源を示すタイミング図表であ
る。図示の如く、添字「ａ」を付された第１のク
ロツク源は第１マスタ・クロツクMCa及び第１
スレーブ・クロツクSCaのクロツク源を示し、添
字「ｂ」を付されたクロツク源は夫々第２マス
タ・クロツク源MCb及び第２スレーブ・クロツ
ク源SCbを示す。「ａ」源は、例えば、第１クロ
ツクの位相及び周波数を有するデータ・バス用と
して用いられ、そして第２の「ｂ」源は例えば、
接続されたマイクロプロセツサの調時用として用
いられてよい。そのような例において、本発明の
レジスタ・フアイルは、マイクロプロセツサと、
これに接続されたバスとの間のタイミングが異な
つた位相及び周波数であつたとしても、両者の間
のデータ転送を可能とするための速度整合バツフ
アとして使用することが出来る。第９図のタイミ
ング図を参照すると、マスタ・クロツクMCaは
マスタ・クロツクMCbの周期的な繰返し速度の
半分の周期的繰返し速度を有していることが分
る。更に、スレーブ・クロツクSCaは、同じ繰返
し速度を有するマスタ・クロツクMCaとは重複
しない波形を有していることが分る。同様に、ス
レーブ・クロツクSCbはマスタ・クロツクMCb
とは重複しない波形を有し且つMCbと同じ繰返
し速度を持つていることが分る。「ａ」源と「ｂ」
源の相対的なタイミングを更に説明するために、
MCaは時間t₁で開始するものとして示されてお
り、MCbも時間t₁で開始するものとして示されて
いる。然しながら、MCbは時間t₂で降下するもの
として示されており、その時間は、MCaの降下
時間t₃′よりも２倍だけ速く降下する。第９図に
示されているように、MCaは、MCbが３回目に
上昇する時間t₉まで再度上昇することはない。ス
レーブ・クロツクSCaはt₅で上昇し、t₇で降下す
るのに反して、スレーブ・クロツクSCbは、SCa
よりも２倍の速さを有し、t₃で上昇しt₄で降下
し、更にt₇で上昇し、t₈で降下する。二重クロツク源バツフア特性を第８図を参照し
て説明する。第２図に示された入力バツフア１
６、アレー２０、読取りマルチプレクサ３０、出
力ラツチ、出力論理回路４２、読取りアドレス論
理回路２４及び書込みアドレス論理回路２２は第
１図に関連して説明されたものと同じである。第
１パルス源「ａ」がマスタ・クロツクMCa及び
スレーブ・クロツクSCaを調時して第８図の論理
回路へ入力し、そして第２のパルス源「ｂ」がマ
スタ・クロツクMCb及びスレーブ・クロツク
SCbを調時して第８図の論理回路へ入力するもの
として示されている。「ａ」源マスタ・クロツク
MCaは、第１図に示された「MC」入力と代替す
る書込みアドレス論理回路２２へのマスタ・クロ
ツク入力として印加される。第８図に示されてい
るように、クロツク選択CS入力は「ａ」源のク
ロツクMCa及びSCaを出力論理回路に印加する
か、または「ｂ」源のクロツクMCb及びSCbを
出力論理回路４２に印加するかを選択する。ま
た、第８図に示したように、クロツク選択論理入
力CSは、「ａ」源のマスタ・クロツクMCaか、
あるいは「ｂ」源のマスタ・クロツクMCbの何
れかを読取りアドレス論理回路２４に印加するか
を選択する。第８図のレジスタ・フアイル回路が単一のクロ
ツク源で動作されるときは、クロツク選択論理入
力信号CSは、第８図に示した回路をバランスさ
せるため、「ａ」クロツク源MCa及びSCaだけが
第８図の回路に印加されるようにセツトされる。
これは、第１図乃至第７図を参照して既に説明し
た動作モードである。二重クロツク源バツフア・モードにおいて、ク
ロツク選択入力信号CSは、「ｂ」源マスタ・クロ
ツクMCbが出力論理回路４２へ印加され、且つ
「ｂ」源スレーブ・クロツクSCbが出力論理回路
４２のSC入力端子に印加されるようにセツトさ
れる。この動作モードにおいて、入力バツフア１
６に印加され、そして書込みアドレス論理回路２
２の制御の下でアレー２０中に書き込まれたデー
タは「ａ」源クロツクMCaによつて調時される。
これは、例えば、バスから受け取つた情報を、相
対的に低いバス速度でアレー２０中に書き込むこ
とに相当する。第８図に示された「ａ」クロツク
速度でアレー２０へ書き込まれたデータは、より
速い「ｂ」クロツク速度を使つてより速いマイク
ロプロセツサに読み出すことが出来る。これを達
成するために、「ｂ」クロツク源マスタ・クロツ
クMCbが読取りアドレス論理回路２４及び出力
論理回路４２に与えられ、そして、より速いスレ
ーブ・クロツクSCbが出力論理回路４２に与えら
れる。次に、読取り動作は第１図乃至第６図に関
連して既に説明したのと同様な態様で進められ
る。出力ラツチ４０からの出力点Oiにおけるデ
ータ速度が第８図に示されたように、より高速度
の「ｂ」クロツク源の周波数でスレーブ・ラツチ
Li^*から得られる。このようにして、第７図に示
された二重クロツク源バツフア特性によつて、ア
レー２０中に書き込まれる場合と、アレー２０か
ら読み取られる場合の位相及び周波数の差異を、
整合することが出来る。また、第１図乃至第６図に関連して説明された
バイパスモード動作及びLSSD走査モード動作
は、クロツク選択入力CSの設定に従つて、第７
図の二重クロツク源バツフア回路を用いることに
よつて、「ａ」源の速度でも、「ｂ」源の速度でも
何れの速度でも遂行することが出来る。或る適用
例においては、異なつた速度、または異なつた位
相で列に書き込んだり、或いは列から読み取つた
りするのを避けるために、書込みアドレスWA
０，WA１及び読取りアドレスRA０，RA１の標
識を検出するための論理回路を含ませる必要があ
る。このような場合の救済方法の１例として、書
込み動作は、読取り動作より常に先行させる方法
がある。簡単な比較器を対応する書込みアドレ
ス・ラインと読取りラインとの間に接続すること
によつて、読取りアドレスの値と書込みアドレス
の値とが同じである同時的な印加の発生を判別
し、そして、例えばその比較器から読取りアドレ
ス論理回路２４へ無効ライン出力を与えることに
よつて、読取りアドレス論理回路を書込み論理回
路２２のリフアレンスに対して無能にすることが
出来る。本発明を利用する特定の例に応じて、他
の別の救済法を選ぶことが出来る。デバイスIij
中に記憶された所定のビツト・パターンによつて
アレー２０を初期化、すなわちリセツトする必要
のあるときは、Ｊライン上に１個のパルスを与え
ることによつて、書込みアドレス論理回路２２を
瞬時に滅勢することを必要とするだけだから、書
込みアドレス論理回路からアドレス信号を印加す
ることによる妨害を受けることなく、リセツト・
ビツトはアレー２０の関連する記憶セル中に効果
的に書き込まれる。Ｆ発明の効果以上説明したように、本発明は同じ論理サイク
ルの間で、異なつたアドレス・レジスタで書き込
みまたは読み取ることの出来る新規なレジスタ・
フアイルを提供する。

【図面の簡単な説明】

第１図は本発明のレジスタ・フアイルの論理ブ
ロツク図、第２図は第２Ａ図と第２Ｂ図の関係を
示す図、第２Ａ図及び第２Ｂ図は本発明のレジス
タ・フアイルの詳細を説明するための論理ブロツ
ク図、第３図は書込みアドレス論理回路の細部を
示す図、第４図は読取りアドレス論理回路の細部
を示す図、第５図は本発明のフアイル・レジスタ
の動作を説明するためのタイミング図、第６図は
出力論理回路の論理ブロツク図、第７図は二重ク
ロツク源バツフア特性を説明するためのブロツク
図、第８図は二重クロツク源バツフア回路に使わ
れるパルスのタイミング図である。１０……レジスタ・フアイル、１６……データ
入力バツフア、２０……記憶セル・アレー、２２
……書込みアドレス論理回路、２４……読取りア
ドレス論理回路、３０……読取りマルチプレク
サ、４０……出力ラツチ、４２……出力論理回
路。

Claims

【特許請求の範囲】１ (a) Ｍ列（Ｍは正の整数）に配列され、その
各列が真数ビツト・ラインと補数ビツト・ライ
ンをもつような、2ⁿ×Ｍ個（ｎは正の整数）の
記憶セルのアレーであつて、上記各記憶セルは、２個の記憶ノードをもつ
フリツプ・フロツプ・セルと、第１の転送ゲー
トを介して上記真数ビツト・ラインに接続され
た第１のノードと、第２の転送ゲートを介して
上記補数ビツト・ラインに接続された第２のノ
ードを有し、上記第１及び第２の転送ゲートは
制御電極を書込み信号に接続されてなり、上記
Ｍ列のセルのうちの個々の列における上記真数
ビツト・ライン及び上記補数ビツト・ライン
は、Ｍ本のデータ入力ラインのうちの１つにそ
れぞれ接続されてなり、さらに上記記憶セルは、該記憶セルの上記第
１のノードに接続された読み取りラインを有す
る記憶セルのアレーと、 (b) マスター・クロツク信号に接続された入力
と、Ｎビツト書込アドレス入力と、上記アレー
中の上記Ｍ列のうちの個々の列を占める各記憶
セルの上記転送ゲートの上記制御電極に個々に
接続された2ⁿ本の出力ラインをもち、該2ⁿ本の
出力ラインは、Ｍビツトの入力データを書き込
むべく行として上記記憶セルのうちのＭ個を選
択するために書き込み信号を上記記憶セルに転
送するものである書き込みデコーダと、 (c) 上記マスター・クロツク信号に接続された入
力と、Ｎビツトの読み取りアドレス入力をもつ
読み取りアドレス・ラツチと、 (d) 上記アレーからの上記読み取り出力ラインと
しての2ⁿ×Ｍ本の入力と、該2ⁿ×Ｍ本の入力か
らＭ本を選択し対応するＭ個のデータ信号をＭ
本の出力ライン上に出力するための上記読み取
りアドレス・ラツチからのＮビツト入力をもつ
マルチプレクサと、 (e) 上記マスター・クロツク信号の発生からある
遅延期間の後発生するスレーブ・クロツク信号
によつてイネーブルされ、上記マルチプレクサ
によつて選択された、上記Ｍ本の出力ライン上
の上記アレーからのデータを記憶するためのＭ
ビツト出力記憶セル・アレーとを具備し、 (f) 上記マルチプレクサは上記アレーから上記読
み取りライン上へ上記データ信号を伝播しその
選択を上記遅延期間に実行し、以て高速でデータを読み書きできるようにし
た、レジスタ・フアイル。