JPS63276138A - レジスタ・フアイル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は概して言えば半導体論理回路に係り、より詳細
にいえば、新規なレジスタ・ファイル回路に関する。

Ｂ、従来の技術 マイクロプロセッサのデザインのような最近の複合論理
機能回路のデザインにおいて、各レジスタがバイト、ま
たはデータのワードを記憶することの出来る複数個のレ
ジスタを高速でアクセスすることが必要である。これら
のレジスタは、複合論理機能に用いられる他の組合せ論
理回路の論理演算速度よりも遅くない速度でアクセスし
つるものでなくてはならない。マイクロプロセッサのよ
うな代表的なアプリケーションは、演算子や、アドレス
や、ステータス・ワードなどのために、高速度でアクセ
スしつる１６個の位置を持つレジスタを必要とする。半
導体チップの集積度と性能とを高めるために、複数個の
そのようなレジスタを連続した形にデザインする必要が
ある。このようなレジスタの連続したブロックを通常、
レジスタ・ファイルと呼んでいる。レジスタ・ファイル
の代表例は複数個のインストラクションを取り出したり
、記憶したりするもので、それらのインストラクション
はレジスタ・ファイル中の連続したレジスタの１つから
順番に読み取られる。

集積回路チップ内の複合論理機能を行う回路をテストす
るために、レベル感知走査デザイン（Ｌｅｖｅｌ　５ｅ
ｎｓｉｔｉｖｅ　５ｃａｎ　Ｄｅｓｉｇｎ　−Ｌ　Ｓ　
Ｓ　Ｄ　）が必要である。ＬＳＳＤの最も初歩的な形に
おいて、レベル感知走査デザインの原理は、テスト期間
の間で、テストされるべき集積回路チップに埋め込まれ
た論理回路へ出力されるテスト・データを走査するため
に、入力パッドからＬＳＳＤシフト・レジスタの直列入
力への専用の直列データ路を使用することを含んでいる
。テスト期間において、チップに埋め込まれている論理
回路はＬＳＳＤ走査ストリングからのテスト・データ入
力を処理し、そして、埋め込まれた論理回路に関連した
出力しＳＳＤのシフトレジスタへその論理処理の結果を
出力する。次に、その出力ＬＳＳＤシフトレジスタは同
じＬＳＳＤ走査ストリングか、または他のＬＳＳＤ走査
ストリングへ結果のテスト・データを出力する。その結
果のテスト・データはテスト結果を分析するためにチッ
プから直列に出力される。これらの原理は下記の特許に
細述されている。

それらの特許は米国特許第３７６１６９５号、同第３７
８３２５４号、同第３８．００８９１号及び同第４０７
１９０２号である。

例えば、マイクロプロセッサ中の組合せ論理回路とバラ
ンスさせて、同じ集積回路チップ内にレジスタ・ファイ
ルをデザインするための従来の手法はランダム・アクセ
ス・メモリ（ＲＡＭ　）を使っている。一般的に言えば
、小規模のＲＡＭアレーならば、マイクロプロセッサ回
路とバランスして同一の集積回路チップ中に設けること
が出来る。

代表的なＲＡＭ回路は行及び列に配列された記憶セルの
アレーを有しており、記憶セルの各行は一対のビット・
ラインに接続されている。ＲＡＭ構造中のビット・ライ
ンは関連する記憶セルにデータを書き込むためと、関連
する記憶セルからデータを読み取るためとの２つの目的
に使われている。

ＲＡＭ構造のためのクロック装置はただ１個のクロック
である。レベル感知走査デザイン（ＬＳＳＤ）技術にお
いて用いられている複合論理機能は相互に重なり合わな
い２個のクロックを必要とする。従って、ＦｔＡＭファ
イルがＬＳＳＤＳＳ上用いた複合論理機能回路チップに
設けられるとき、ＲＡＭクロックは、チップのバランス
を考慮して、ＬＳＳＤ論理回路中のマスク（親）クロッ
クか、またはスレーブ（子）クロックかの何れかから選
ばれねばならない。しかし、ＲＡＭファイルからの出力
は、マスク・ラッチに印加されねばならず、そうしなけ
れば、ＬＳＳＤデザインの規則に違反する競争状態が発
生するので、マスク・クロック信号を選ぶことは出来な
い。従って、ＬＳＳＤＳＳ上使った集積回路チップ内の
ｒｔＡＭファイル用のクロック・パルスはスレーブ・パ
ルスを選ばなければならない。論理回路の設計者は、Ｒ
ＡＭクロック・パルスとして使用するため充分に遅延さ
せた例えばマスク・クロックを人為的に遅らせることが
出来るし、あるいは、ＲＡＭクロック・パルスとしてス
レーブ・パルスを使うことが出来るけれども、論理回路
の設計者は、ＲＡＭファイルを調時する目的で、論理サ
イクルの期間中、１個以上のクロック・パルスを発生さ
せる知恵を持っていなかった。従って、従来のＲＡＭフ
ァイルは、１つの論理サイクルの間で書込み動作か、あ
るいは読取り動作の何れかを行うことが出来るが、同じ
論理サイクルの間で書込み動作と読取り動作との両方を
行うことは出来ない。

例えばマイクロプロセッサのアプリケーションにおいて
、算術演算動作や論理演算動作を高速度にすることを、
ＲＡＭファイル中の第１アドレス・レジスタを読み取り
、且つ第２アドレス・レジスタに書き込むための高速ア
クセスに大きく依存しているので、レジスタ・ファイル
は、同じ集積回路チップに設けられた複合論理機能を行
うために、同じ論理サイクルの期間で、異なってアドレ
スされたレジスタへ書込み動作と読取り動作の両方を行
う能力を持つことが不可欠である。従来技術は充分にこ
の能力を具えていない。

Ｃ０発明が解決しようとする問題点 従って、本発明の目的は複合論理機能を具えた集積回路
チップ内に設けることの出来る新規なレジスタ・ファイ
ルを提供することにある。

本発明の他の目的は、改善された方法により、同じ論理
サイクルの間で、異なってアドレスされたレジスタへ書
込み動作と、読取り動作の両方を行う能力を持つ新規な
レジスタ・ファイルを提供することにある。

本発明の他の目的は、集積回路チップの複合論理機能回
路中に設けることが出来、しかもＬＳＳＤＳＳ上よりテ
ストすることの出来る新規なレジスタ・ファイルを提供
することにある。

本発明の他の目的は、所定の状態に電源投入時リセット
を付勢するための事前にプログラムされたバイナリ・ビ
ット状態を含む新規なレジスタ・ファイルを提供するこ
とにある。

Ｄ０問題点を解決するための手段 本発明のレジスタ・ファイルは列及び行に配列された記
憶セルのアレーを含んでおり、各列は記憶セル中に書き
込むための一対のビット・ラインを持っている。各記憶
セルは、そのセルに特有の関連する読取りラインに接続
された第１ストレージ・ノード（節点）を有するフリッ
プ・フロップ・セルを含んでいる。読取リアドレス論理
回路は、集積回路チップ内のＬＳＳＤ論理回路用のマス
ク・クロックと同じマスク・クロックに接続されている
イネーブル（活性化）入力を有している。読取リアドレ
ス論理回路のデコードされた出力は読取りマルチプレク
サへ印加され、読取りマルチプレクサはアレー中の記憶
セルの列中の１つの列から来る読取りラインを選択し、
そしてこれらの選択された読取りラインを出力ストレー
ジ・セル・アレーに接続する。出力記憶セル・アレー、
はスレーブ・クロック信号によつでイネーブルされ、そ
のスレーブ・クロック信号は、同じ集積回路チップ内の
ＬＳＳＤ論理回路に使われているスレーブ・クロック信
号と同じである。出力記憶セル・アレーは読取りマルチ
プレクサから選択された読取りラインのデータを記憶す
る。読取りマルチプレクサは読取りラインからのデータ
信号出力を転送し、そしてマスク・クロック信号とスレ
ーブ・クロック信号との間の遅延期間の間で選択を行う
。従って、本発明の回路は、出力記憶セル・アレーに記
憶するため読取りラインの選択を行う際に、従来無駄な
時間であった、マスク・クロック信号とスレーブ・クロ
ック信号との間の休止（ｄｅａｄ）時間を使う。アレー
中の関連する各記憶セルへ独立した別個の読取りライン
を接続する特性は、マスク・クロック・パルス及びスレ
ーブ・クロック・パルスの両方が発生する間の区間によ
り、決められた論理サイクルと同じ論理サイクルで、読
み取り及び書き込みを行うために、レジスタ・ファイル
中の異なったレジスタ列を独立してアクセスすることを
許容する。

更に、本発明の特性は、ＬＳＳＤのテストを可能とした
ことと、アレー中の記憶セルを予め決められた論理状態
に非同期的に初期化する能力と、記憶セル・アレーをバ
イパスして、ＬＳＳＤのマスタ及びスレーブ・ラッチ対
を使った出力記憶セル・アレー中に、アレーのビット・
ラインの論理状態をラッチさせ、これにより、レジスタ
・ファイルに接続された複合論理機能のための適当な論
理タイミングを維持させることとを含んでいる。

Ｅ、実施例 第１図を参照すると、データ・ライン１８を介してレジ
スタ・ファイルのアレー２０に接続されたデータ人カパ
ツファ１６を有するレジスタ・ファイル１０のブロック
図が示されている。レジスタ・ファイルのアレー２０は
、書込みアドレス論理回路２２によリアドレスされる夫
々のレジスタを持っている。レジスタ・ファイルのアレ
ー２０はレジスタに対応する行と列に配列された記憶セ
ルのアレーである。レジスタ・ファイルのアレー２０中
の各記憶セルはレジスタ・ファイルのアレー２０からの
出力線として使われる読取り出力ラインを含んでいる。

読取り出力ラインは読取りマルチプレクサ３０への入力
を送り、レジスタ・ファイルのアレー２０において、選
択されるレジスタの１つに対応するこれらの読取りライ
ンは、読取リアドレス論理回路２４によって選択される
。選択された読取りライン上の信号は、読取りマルチプ
レクサ３０を介して、出力ラッチ４０に印加される。出
力ラッチ４０は、マスク・ラッチ（親ラッチ）及びスレ
ーブ・ラッチ（子ラッチ）を含む複数個のレベル感知走
査デザインのラッチ対で構成されている。

第２Ａ図及び第２Ｂ図は本発明のレジスタ・ファイルを
示している。第２Ａ図に示されたアレー２０は、列１及
び列２と、行１、行２、行３及び行４とに配列された８
個のフリップ・フロップ記憶セルとして表わされている
。各記憶セルは参照記号Ｃ１ｊにより区別されており、
この場合、ｌ及びｊは通常のマトリックス表記法に従っ
て、夫々行番号と列番号とを表わしている。例えば、フ
リップ・フロップ記憶セルＣ１ｌは、アレーの第１行、
第１列にある記憶セルを表わしている。アレー２０中の
各フリップ・フロップ記憶セルは同じ（但し、後述する
リセット・デバイスｌ１ｊｌ除く）なので、記憶セルＣ
１ｌの構造の説明は、アレー２０中の他のすべての記憶
セルの構造に当て嵌る。第２Ａ図のフリップ・フロップ
記憶セルＣ１１は、２つのストレージ・ノード（結節点
）Ｎｌ及びＮ２を有する相補型ＭＯ３（ＣＭＯ５）フリ
ップ・フロップとして示されており、第１のノードＮ１
は第１転送ゲートＴｉｅ介して真数ビット・ラインＢＬ
Ｉに接続され、第２のノードＮ２は第２転送ゲートＴ２
を介して補数ビット・ラインＢＬＩに接続されている。

第１及び第２転送ゲートＴ１及びＴ２は書込み信号ライ
ンＷ１に接続されている制御電極を持っている。

第１列の真数及び補数ビット・ラインＢＬＩ及びＢ　Ｌ
ｌ＊は、入力データ・バッファ１６からの複数本の入力
データ・ライン１８の対応するラインを介して接続され
ている０代表的に言えば、ビット・ラインＢＬＩ及びＢ
　Ｌｌ″は公知の方法で相補的に駆動される。

本発明の１つの特徴は、例えば第２図に示されたＣ１ｌ
に接続されたａｌｌのように、アレー２０中の各記憶セ
ルＣ１ｊに対して、独立した独特な読取りラインＲ１ｊ
を接続したことにある。

第３図は書込みアドレス論理回路２２の論理ブロック図
を示しており、アドレス論理回路２２の出力Ｗ１、Ｗ２
、Ｗ３及びＷ４は第２Ａ図に示したアレー２０中の各記
憶セルの転送ゲート制御電極に印加される。第３図の書
込みアドレス論理回路２２は、マスク・クロックＭＣに
接続された１つの入力と、図示された実施例では２本の
バイナリ・アドレス入力ラインＷＡＯ及びＷＡＩとを備
えており、そして、ビット・ライン１８で表示されるバ
イナリ状態を書き込むために、第２Ａ図のアレー２０中
の４個のレジスタ行のうちの１つのレジスタ行の選択を
イネーブル（ｅｎａｂｌｅ）　（活性化）する。

読取リアドレス論理回路２４の論理ブロック図を、第４
図に示しである。読取リアドレス論理回路２４は、第２
Ｂ図に示された読取りマルチプレクサ３０に印加、され
る読取りライン選択信号ＲＥＩ、ＲＥ２、ＲＥ３及びＲ
Ｅ４を発生する。第４図に示されているように、読取リ
アドレス論理回路２４は、マスタ・クロック信号ＭＣに
接続された１つの入力を持ち、そして、この回路２４は
、読取リアドレス・ラインＲＡＯ及びＲＡＩのバイナリ
状態へラッチＲＬ及びＲＬ’をラッチさせ、これにより
ＩｔＥｌ、ＲＥ２、ＲＥ３及びＲＥ４の４個の読取りラ
イン選択信号のうちの１個の信号を選択する。

第２Ｂ図に示された読取りマルチプレクサ３０は、第２
Ｂ図に示されたように、第１列に関連した組合せ論理ブ
ロックＲＭＩ、第２列に関連した論理ブロックＲＭ２等
々を持っている。関連した各列、即ち列１等々における
各関連した記憶セルＣ１１等々からの各関連した読取り
ラインａｌｌは、第２Ａ図のレジスタ・ファイル・アレ
ー２０中の選択されたレジスタに対応する記憶セルの１
つを選択するために、読取りマルチプレクサ３０中のＲ
ＡＩ組合せ論理ブロックの対応するアンド・ゲートに接
続される。その選択は、読取り線選択ラインｒＬＥ１乃
至１’ｔＥ４のうちの１本に信号を出力する読取リアド
レス論理回路２４によって遂行される。選択された読取
りラインＲ１１等々は、関連する記憶セルＣ１ｌに記憶
されたバイナリ状態を、読取りマルチプレクサ３０の組
合せ論理ブロックＲＭＩを介して転送し、その出力ライ
ン３１等々に出力する。この動作はアレー２０の各関連
する列１、列２等々に対して行われる。例えば、列２中
の組合せ論理ブロックＲＭ２の出力は、その関連するラ
イン３２にその出力を転送する。

マルチプレクサ３０はアレー２０から読取りライン上に
データ信号出力を転送し、そして第５図のタイミング図
に示された遅延期間ＤＰの間でその選択を遂行する。出
力ラッチ４０は、列１についてはＬｌ及びＬｌであり、
列２についてはＬ２及びＬ２”等々であるような行を形
成するＬＳＳＤフリップ・フロップ・ラッチ対である。

Ｌｌ、Ｌ２等々はマスタＬＳＳＤラッチであり、そして
、Ｌｌ、Ｌ２”等々はスレーブＬＳＳＤラッチである。

アレーのセルＣ１ｊの各々はＬＳＳＤマスタ・ラッチと
して動作する。従って、アレー・セルＣ１ｊのセルが出
力ラッチ４０に出力すれば、次にそれはスレーブ・ラッ
チＬＪに出力する。読取りマルチプレクサ３０の組合せ
論理ブロックＲＭＩからの出力３１はスレーブ・ラッチ
Ｌ１に印加される。列２中のＲＭ２の出力３２はスレー
ブ・ラッチＬ２”に印加される。出力ラッチ４０中の各
スレーブ・ラッチＬｌ＊、Ｌ２−等々は、第５図のタイ
ミング図表に示されているようなマスク・クロック信号
ＭＣの発生から遅延期間ＤＰ経過後に発生するスレーブ
・クロック信号によってイネーブルされる。スレーブ・
クロック信号ＳＣが発生したとき、その信号は、例えば
読取りマルチプレクサ３０がら出力ライン３１に印加さ
れたバイナリ状態を、例えばスレーブ・ラッチＬｌ”中
に記憶させる。読取りマルチプレクサ３０からのデータ
出力が出力ラッチ４０の関連するスレーブ・フリップ・
フロップ・ラッチに記憶されるや否や、そのバイナリ状
態は第２Ａ図のレジスタ・ファイルの関連する出力ノー
ド０１．０２等々に有効となる。

第５図のタイミング線図を参照すると、本発明のレジス
タ・ファイルはマスク・クロックＭＣの終期と、スレー
ブ・パルスの始期との間に生じる休止（ｄｅａｄ）時間
を利用して、読取りマルチプレクサ３０による読取りラ
インの選択と、マルチプレクサを介して出力ラッチ４０
へ対応するデータ信号の転送をイネーブルする。従来無
視されていた休止時間のこの利用は、同じ集積半導体チ
ップ上に、関連する複合ロジック機能を併合することに
より、レジスタ・ファイルの一層の高速動作を可能にす
る。

加えて、書込み動作と、別個に独立した読取り動作との
両方を、本発明のレジスタ・ファイルの同じ論理サイク
ルの間で遂行することが出来る。

書込み論理回路２２はマスタ・クロック信号ＭＣの発生
を基準としたタイミングを有すること、そして、アレー
２０中の記憶セルの特定の列の選択はマスク・クロック
信号ＭＣの発生の時間を基準としていることは注意を払
う必要がある。この回路の読取り動作は、アレーからの
データが出力ラッチ４０のスレーブ・ラッチに記憶され
たときに完成される。読取りマルチプレクサは、マスク
・クロック信号がオンの区間の間で、出力ラッチ４０に
接続されるべきアレー２０からの特定の読取りラインの
選択を遂行する。スレーブ・クロック信号がオンである
とき、出力ラッチ４０は読取りマルチプレクサ３０から
、選択された読取りラインのバイナリ状態を記憶し、こ
れにより、出力ライン０１．０２等々に、アレー２０中
で別個に選択された列の記憶セルのバイナリ状態を表示
する有効な出力信号を発生する。従って、マスク・クロ
ック・パルスと、スレーブ・クロック・パルスの両方を
含む同じ論理サイクルの間で、第１のレジスタ列への書
込み動作と、第２のレジスタ列からの読取り動作との両
方を遂行することが出来ることが分る。このような読取
り動作と書込み動作の同時遂行は、レジスタ・ファイル
・アレーの入力と、レジスタ・ファイル・アレーの出力
との両方に接続されたＬＳＳＤ組合せ論理回路と両立し
つるタイミング順序で達成される。このようにして、完
全にテスト可能で、ＬＳＳＤＳＳ上利用した他の複合論
理機能を有する同じ集積回路チップ上に、完全に両立し
つるレジスタ・ファイルを実現することが出来る。

第２Ａ図及び第２Ｂ図を再度参照して、アレー２０に関
連する記憶セルＣ１ｊが所定の８態に初期化される、即
ちリセットされることを説明する。

リセットは、各記憶セルＣ１ｊに設けられたリセットＦ
ＥＴデバイス目ｊにより遂行される。各リセット・デバ
イス■ｉｊはそのゲート電極にリセット入力Ｊを持って
いる。例えば、記憶セルＣ１ｌは、ノードＮ１と正電位
子■との間に接続されたソース／ドレイン通路を有する
デバイス１１１を持っている。リセット信号Ｊがオンに
転じた時、ノードＮ１は正電位にされ、これにより記憶
セルＣ１ｌを所定の初期状態にリセットする。更に第２
Ａ図に示されたセルＣ２１を参照すると、リセット・デ
バイス１２１はセルＣ２１のノードＮ１と接地電位との
間に接続されたソース／ドレーン通路を有していること
が示されている。リセット信号Ｊがオンに転じたとき、
リセット・デバイス１２１は、記憶セルＣ２１のノード
Ｎ１に接地電位を印加し、これにより、上述したような
セルＣ１ｌの初期設定のバイナリ状態とは反対のバイナ
リ状態に、記憶セルＣ２１を設定する。アレー２０中の
すべてのセルＣ１ｊはリセットＦＥＴデバイスＩ　１３
１１：持っているので、リセット信号Ｊがアレーを初期
化するようオンに転じたとき、アレー中のすべてのセル
Ｃ１ｊは所定の初期バイナリ状態を持つことになる。こ
のことはレジスタ・ファイル・アレーの自己テスト機能
を与えるという利益を生ずる。何故ならば、アレー２０
の各行の内容は出力ラッチ４０に読み出すことが出来、
そして、次に、出力ラッチ４０のＬＳＳＤ走査動作を行
うことによって、アレーの各アドレスされた行中の各関
連セルの動作性を決定することが出来るからである。ラ
ッチ４０のＬＳＳＤ走査動作については後述する。アレ
ー２０中のリセット・デバイスにより与えられる初期化
機能は、以下のような他の利益を与える。即ち、記憶セ
ルの所定の状態はインストラクションの初期の組を表示
することが出来るし、あるいは、同じ集積回路チップ上
のレジスタ・ファイルと関連した複合論理機能の始動動
作に必要な他の始動情報を表示することが出来る。

第１図から、出力論理回路４２は、バイパスモード動作
、走査テストモード動作、または通常アレー出力モード
動作を発生させることにより、出力ラッチ４０により遂
行される種々の機能に対して制御を与える。出力論理回
路４２の細部は第６図に示されており、その動作モード
の真数表は以下の通りである。

ＭＣＩ　　　　　ＭＣ２ＳＣＩ　　　　　ＳＣ２本発明
は、ＬＳＳＤの動作原理を用いた複合論理機能を有する
装置の場合特に利益がある。ＬＳＳＤ論理回路において
、すべてのラッチは、マスク・クロックＭＣにより調時
されるマスク・ラッチ部分と、スレーブ・クロックＳＣ
により調時されるスレーブ・ラッチ部分とを有する二重
ラッチである。組合せ論理ブロックの出力は常に、ＭＣ
クロック区間の間でマスク・ラッチの入力へ印加され、
次に、マスク・ラッチに記憶されたデータは次のＳＣク
ロック区間の間で対応するスレーブ・ラッチに転送され
る。次の組合せ論理ブロックへの入力信号は、ＬＳＳＤ
ラッチのスレーブ・ラッチ出力から次の組合せ論理ブロ
ックめ入力へ印加される。

ＬＳＳＤ回路のこの動作原理は、製造時及び、回路の電
源投入時のような機能テスト時の両方において、レベル
感知走査デザインのテストを行わせることが出来る。従
って、レベル感知走査デザイン組合せ論理機能の環境に
完全に両立させるために、本発明のレジスタ・ファイル
はマスク・クロックＭＣ区間の始期において、スレーブ
・ラッチがらの出力を受は取る能力を有さなければなら
ず、且つ更に、スレーブ・クロックＳＣ区間の終期にお
いてアレー２０からの結果を出力する能力を持っていな
ければならない。

アレー記憶及び読み出しモードに加えて、レジスタ・フ
ァイルにバイパスモードが与えられたとき、上述のこと
は更に興味ある機能を生じる。バイパスモードにおいて
、マスク・クロックＭＣ区間の始期においてＤｌ、Ｄ２
乃至Ｄ８において人カパッファ１６に印加されたデータ
信号は出力ラッチ４０中のマスク・ラッチＬ１、Ｌ２等
々に直ちに印加されねばならない、然しながら、これと
は対照的に、例えば列Ｃ１ｌ、ＣＩ２等々に沿ってレジ
スタ・ファイル・アレー中に記憶されたデータを読み取
って、出力ラッチ４０に接続した組合せ論理ブロック入
力に印加しようとする場合、出力ラッチ４０から、接続
されている組合せ論理ブロックの入力へ、次のマスク・
クロックの始めにおいて有効である出力を与えるために
、アレー２０中の記憶セルＣ１ｌ、Ｃ１２等々は、その
出力がスレーブ・ラッチＬ１＝、Ｌ２”等々に接続され
ているマスク・ラッチとして動作することが必要とされ
る。これは、出力論理回路４２へのバイパス・イネーブ
ル入力をオンにすることによって行われるので、第６図
に示された論理素子５０は、マスク・クロックＭＣをク
ロック・ラインＭＣＩに接続し、且つスレーブ・クロッ
クＳＣをクロックラインＳＣ２に接続する。第２Ｂ図を
参照することによって、転送デバイスＴ３及びＩ４は、
ＭＣＩがオンになることによって導通され、これにより
ビット・ラインＢＬＩ及びＢＬＩ＊がマスタ・ラッチＬ
１のバイナリ状態をリセットすることが理解できる。Ｍ
Ｃ２ラインはオフなので、デバイスＴ９及びＴＩＯは導
通せず、従って情報は１つの列から次の列へ転送されず
、その結果、この時間で不必要なＬＳＳＤＳＳ様能を回
避する。ラインＳＣ２がオンに転することにより、スレ
ーブ・クロックＳＣがオンになったときに転送デバイス
Ｔ５及びＩ６が導通され、これにより、このマスタ・ラ
ッチＬ１のノードＮ３及びＮ４のバイナリ状態をスレー
ブ・ラッチＬ１の対応ノードＮ５及びＮ６へ転送する。

かくして、スレーブ・クロックＳＣ区間の終期において
、スレーブ・ラッチＬ１のノードＮ５のバイナリ状態は
有効になり、インバータを介して出力ラッチ４０の出力
点０１に印加される。このようにして、Ｄｌ乃至Ｄ８に
おいて、マスク・クロック区間ＭＣの間、レジスタ・フ
ァイルのデータ入力レジスタに印加されたデータは有効
になり、スレーブ・クロック区間ＳＣの終期において、
出力ラッチ４０の出力点０１乃至０８で利用可能になる
。以上、どのようにして、バイパスモードが達成され、
ＬＳＳＤのタイミングが維持されるかについて説明され
た。

ＬＳＳＤＳＳ上−ドは、バイパスモードが除去され且つ
アレー出力モードが除去されているときに発生されねば
ならない。ＬＳＳＤＳＳ上−ドにおいて、出力ラッチ４
０は、外部テスト・データ・ラインＥによるか、あるい
はアレー２０の特定の列を読み取ることによるかの何れ
かで書き込まれる。従って、マスタ・ラッチＬｉ及びス
レーブ・ラッチヒビは、直列のシフト・レジスタ鎖に接
続され、ラッチに記憶されているデータは、そのシフト
・レジスタ鎖によって、テスト目的のために、接続され
たＬＳＳＤ走査ストリングへ転送される。

これは、出力論理回路４２の走査イネーブル・ラインを
オンに転することにより行われるので、第６図に示した
論理素子５２はマスク・クロックＭＣをＭＣ２ラインへ
接続し、且つスレーブ・クロックＳＣ１’ＳＣ２ライン
に接続する。第２Ｂ図を参照することによって、ＭＣ２
ラインがマスク・クロックの波形ＭＣを印加したときに
、マスタ・ラッチＬ１のＦＥＴデバイスＴ９及びＴＩＯ
が導通されることが分る。従って、テスト・データが外
部テスト・データ入力Ｅに印加されると、テスト・デー
タの真数がＦＥＴデバイスＴｌｌのゲート電極に印加さ
れ、そしてテスト・データの補数がＦＥＴデバイスＴ２
のゲート電極に印加される。デバイスＴ９及びＴＩＯが
オンに転じているから、外部テスト・データ・ラインＥ
上に印加されたデータ信号はデバイスＴｌｌ又はＴ１２
の一方を導通し且つ他方を非導通にするので、その結果
、マスク・ラッチＬ１の状態がセットされる。次に、ス
レーブ・クロック区間の間でＳＣ２ラインはスレーブ・
クロックＳＣに接続されているから、スレーブ・ラッチ
Ｌ１′′のデバイスＴ５及びＴ６は導通され、その結果
、マスク・ラッチＬ１のバイナリ状態をスレーブ・ラッ
チ上１パに転送する。次の区間の間で、ＭＣ２ラインは
マスク・クロック波形に接続されているから、マスク・
ラッチＬ２のトランジスタＴ１１′及びＴ１２′のゲー
ト電極に印加され、スレーブ・ラッチＬｌ”に記憶され
たバイナリ状態は有効となり、マスク・ラッチＬ２のバ
イナリ状態をセットするのに使われ、その結果、マスク
・ラッチＬ１に最初に書き込まれたテスト・データのバ
イナリ状態を次に、そのマスク・ラッチＬ２に転送する
。同時に、新しいバイナリ状態がマスク・ラッチＬ１に
書き込まれ、これによって、マスク及びスレーブ・ラッ
チＬ１、Ｌｌ”、Ｌ２、Ｌ２＊等々の連続した順序で、
ラインＥ上の外部印加テスト・データを転送する。

ＬＳＳＤ走査転送の間で、テスト・データを出力ラッチ
４０へ印加するための他の方法として、アレー２０中の
記憶セルＣ１ｊの１つの列の内容を、対応するスレーブ
・ラッチＬｌ　、Ｌ２”等々へ直接に転送することがあ
る。この方法は以下のようにして行われる。マスク・ク
ロック区間ＭＣ及び次に続くスレーブ・クロック区間Ｓ
Ｃを遂行するのに必要な期間として論理サイクルを決め
る。第１論理サイクルの間、Ｊリセット・ラインはオン
に転じられ、これによりアレー２０中のすべての記憶セ
ルＣ１ｊのバイナリ状態を初期化する。例えば、セルＣ
１ｌはバイナリ「１」を表わす正電位にされたノードＮ
１を持たせる。次に、次の論理サイクルの間で、読取り
動作を行い、この読取り動作において、読取リアドレス
論理回路２４は印加されたアドレスＲＡＯ，ＲＡ１ｔ！
：有しており、そして対応する読取りラインＲ１１は、
記憶セルＣ１ｌのノードＮ１ｆ＝読取りマルチプレクサ
素子ＲＭＩの出力ライン３１に接続する。この通常のア
レー出力モード動作の間で、バイパス入力ライン及び走
査入力ラインの両方ともオフなので、出力論理回路４２
は、第６図に示されたように、ＳＣＩラインをスレーブ
・クロックＳＣへ接続した論理素子５４を持っている。

読取りマルチプレクサＲＭＩからの出力ライン３１は、
ＳＣ１ラインがオンに転じたときに、スレーブ・ラッチ
Ｌ１に接続されるので、出力ライン３１はデバイスＴ７
及びＴ８を導通させ、これによりスレーブ・ラッチＬｌ
”のバイナリ状態をセットする。スレーブ・ラッチＬ１
＊、Ｌ２”乃至Ｌ８”はアレー２０の選択された行中の
記憶セルＣ１１、Ｃ１２乃至Ｃ１８のバイナリ状態にセ
ットされる。次に、出力論理回路４２の走査イネーブル
・ラインはオンにされ、これにより、第６図の出力論理
回路４２はＭＣ２ラインをマスク・クロックＭＣに接続
させ、且つＳＣ２ラインをスレーブ・クロックＳＣに接
続させる。次に、次の（３番目のサイクル）論理サイク
ルにおいて、マスタ・クロックＭＣがオンに転じたとき
、ＭＣ２ラインが付勢され、これによりスレーブ・ラッ
チ上１パのバイナリ状態をマスク・ラッチＬ２へ転送さ
せる。次のスレーブ・クロックＳＣ区間がオンに転じた
とき、ラインＳＣ２はオンに転じ、これによりマスク・
ラッチＬ２に記憶されているバイナリ状態をスレーブ・
ラッチＬ２＊に転送させる。このようにして、テスト情
報としてアレー２０中の記憶セルの列にセットされた所
定のバイナリ状態は出力ラッチ４０に転送され、そして
アレー２０中の記憶セルの自己テストを行うために、Ｌ
ＳＳＤテスト・モードにおいて走査される。

最後に、アレー出力モードにおいては、既に述べたよう
に、出力論理回路４２へのバイパス入力と走査入力の両
方はオフにされる。従って、出力論理回路４２は、ＳＣ
Ｉラインをスレーブ・クロックＳＣに接続した態様の第
６図に示した論理素子５４を持っている。従って、マス
ク・クロック区間の間で、記憶セルＣ１ｊの特定の行が
対応する読出しラインＲ１ｊ上に読み出されたとき、選
択された列中の記憶セルの出力は、スレーブ・クロック
ＳＣ区間の間、ＳＣＩラインによって導通される転送デ
バイスＴ７及びＴａ２介して、対応するスレーブ・ラッ
チＬｌ＊、Ｒ２”等々に書き込まれる。次に、スレーブ
・ラッチＬｌ　、Ｒ２”等々のバイナリ状態は出力ラッ
チ４０の出力点０１．０２等々において有効となる。

第８図及び第９図は本発明のレジスタ・ファイルの二重
クロック源バッファ特性を説明するための図である。第
９図はクロックのタイミングに対して２つのクロック源
を示すタイミング図表である０図示の如く、添字「ａ」
を付された第１のクロック源は第１マスタ・クロックＭ
Ｃａ及び第１スレーブ・クロックＳＣａのクロック源を
示し、添字ｒｂＪを付されたクロック源は夫々第２マス
ク・クロック源ＭＣｂ及び第２スレーブ・クロック源Ｓ
Ｃｂを示す、「ａ」源は、例えば、第１クロツクの位相
及び周波数を有するデータ・パス用として用いられ、そ
して第２のｒｂＪ源は例えば、接続されたマイクロプロ
セッサの調時用として用いられてよい、そのような例に
おいて、本発明のレジスタ・ファイルは、マイクロプロ
セッサと、これに接続されたパスとの間のタイミングが
異なった位相及び周波数であったとしても、両者の間の
データ転送を可能とするための速度整合バッファとして
使用することが出来る。第９図のタイミング図を参照す
ると、マスク・クロックＭＣａはマスタ・クロックＭＣ
ｂの周期的な繰返し速度の半分の周期的繰返し速度を有
していることが分る。更に、スレーブ・クロックＳＣａ
は、同じ繰返し速度を有するマスク・クロックＭＣａと
は重複しない波形を有していることが分る。同様に、ス
レーブ・クロックＳＣｂはマスタ・クロックＭＣｂとは
重複しない波形を有し且つＭＣｂと同じ繰返し速度を持
っていることが分る。ｒａＪ源と、ｒｂＪ源の相対的な
タイミングを更に説明するために、ＭＣａは時間ｔ１で
開始するものとして示されており、ＭＣｂも時間ｔ１で
開始するものとして示されている。然しながら、ＭＣｂ
は時間ｔ２で降下するものとして示されており、その時
間は、ＭＣａの降下時間ｔ３′よりも２倍だけ速く降下
する。第９図に示されているように、ＭＣａは、ＭＣｂ
が３回目に上昇する時間ｔ９まで再度上昇することはな
い、スレーブ・クロックＳＣａはｔ５で上昇し、ｔ７で
降下するのに反して、スレーブ・クロックＳＣｂは、Ｓ
Ｃａよりも２倍の速さを有し、ｔ３で上昇しｔ４で降下
し、更にｔ７で上昇し、ｔ８で降下する。

二重クロック源バッファ特性を第８図を参照して説明す
る。第２図に示された入カパッファ１６、アレー２０、
読取りマルチプレクサ３０．出力ラッチ、出力論理回路
４２、読取リアドレス論理回路２４及び書込みアドレス
論理回路２２は第１図に関連して説明されたものと同じ
である。第１パルス源ｒａＪがマスク・クロックＭＣａ
及びスレーブ・クロックＳＣａを調時して第８図の論理
回路へ入力し、そして第２のパルス源ｒｂＪがマスク・
クロックＭＣｂ及びスレーブ・クロックｓｃｂを調時し
て第８図の論理回路へ入力するものとして示されている
。「ａ」源マスタ・クロックＭＣａは、第１図に示され
たｒＭＣＪＭＣ上代替する書込みアドレス論理回路２２
へのマスク・クロック入力として印加される。第８図に
示されているように、クロック選択Ｃ８入力はｒａＪ源
のクロックＭＣａ及びＳＣａを出力論理回路に印加する
か、または「ｂ」源のクロックＭＣｂ及び５ｃｂＩｔ′
出力論理回路４２に印加するかを選択する。また、第８
図に示したように、クロック選択論理入力Ｃ８は、ｒａ
Ｊ［のマスク・クロックＭＣａか、あるいはｒｂＪ源の
マスタ・クロックＭＣｂの何れかを読取リアドレス論理
回路２４に印加するかを選択する。

第８図のレジスタ・ファイル回路が単一のクロック源で
動作されるときは、クロック選択論理入力信号Ｃ８は、
第８図に示した回路をバランスさせるため、ｒａＪクロ
ック源ＭＣａ及びＳＣａだけが第８図の回路に印加され
るようにセットされる。これは、第１図乃至第７図を参
照して既に説明した動作モードである。

二重クロック源バッファ・モードにおいて、クロック選
択入力信号Ｃ８は、ｒｂＪ源マスク・クロックＭＣｂが
出力論理回路４２へ印加され、且つ「ｂ」源スレーブ・
クロックＳＣｂが出力論理回路４２のＳＣ入力端子に印
加されるようにセットされる。この動作モードにおいて
、大カパツファ１６に印加され、そして書込みアドレス
論理回路２２の制御の下でアレー２０中に書き込まれた
データは「ａ」源クロックＭＣａによって調時される。

これは、例えば、パスから受は取った情報を、相対的に
低いバス速度でアレー２０中に書き込むことに相当する
。第８図に示されたｒａＪクロック速度でアレー２０へ
書き込まれたデータは、より速い「ｂ」クロック速度を
使ってより速いマイクロプロセッサに読み出すことが出
来る。これを達成するために、ｒｂＪクロック源マスタ
・クロックＭＣｂが読取リアドレス論理回路２４及び出
力論理回路４２に与えられ、そして、より速いスレーブ
・クロックＳＣｂが出力論理口！！８４２に与えられる
。

次に、読取り動作は第１図乃至第６図に関連して既に説
明したのと同様な態様で進められる。出力ラッチ４０か
らの出力点Ｏｉにおけるデータ速度が第８図に示された
ように、より高速度のｒｂＪクロック源の周波数でスレ
ーブ・ラッチＬｉ”から得られる。このようにして、第
７図に示された二重クロック源バッファ特性によって、
アレー２０中に書き込まれる場合と、アレー２０から読
み取られる場合の位相及び周波数の差異を、整合するこ
とが出来る。

また、第１図乃至第６図に関連して説明されたバイパス
モード動作及びＬＳＳＤＳＳ上−ド動作は、クロック選
択入力Ｃ８の設定に従って、第７図の二重クロック源バ
ッファ回路を用いることによって、「ａ」源の速度でも
、「ｂ」源の速度でも何れの速度でも遂行することが出
来る。成る適用例においては、異なった速度、または異
なった位相で列に書き込んだり、或いは列から読み取っ
たりするのを避けるために、書込みアドレスＷＡＯ１Ｗ
ＡＩ及び読取リアドレスｆｔＡｏ、　ＲＡＩの標識を検
出するための論理回路を含ませる必要がある。このよう
な場合の救済方法の１例として、書込み動作は、読取り
動作より常に先行させる方法がある。

簡単な比較器を対応する書込みアドレス・ラインと読取
りラインとの間に接続することによって、読取リアドレ
スの値と書込みアドレスの値とが同じである同時的な印
加の発生を判別し、そして、例えばその比較器から読取
リアドレス論理回路２４へ無効ライン出力を与えること
によって、読取リアドレス論理回路を書込み論理回路２
２のリファレンスに対して無能にすることが出来る。本
発明を利用する特定の例に応じて、他の別の救済法を選
ぶことが出来る。デバイスＩｉｊ中に記憶された所定の
ビット・パターンによってアレー２０を初期化、すなわ
ちリセットする必要のあるときは、Ｊライン上に１個の
パルスを与えることによって、書込みアドレス論理回路
２２を瞬時に減勢することを必要とするだけだから、書
込みアドレス論理回路からアドレス信号を印加すること
による妨害を受けることなく、リセット・ビットはアレ
ー２０の関連する記憶セル中に効果的に書き込まれる。

Ｆ１発明の詳細 な説明したように、本発明は同じ論理サイクルの間で、
異なったアドレス・レジスタで書き込みまたは読み取る
ことの出来る新規なレジスタ・ファイルを提供する。

【図面の簡単な説明】

第１図は本発明のレジスタ・ファイルの論理ブロック図
、第２図は第２Ａ図と第２Ｂ図の関係を示す図、第２Ａ
図及び第２Ｂ図は本発明のレジスタ・ファイルの詳細を
説明するための論理ブロック図、第３図は書込みアドレ
ス論理回路の細部を示す図、第４図は読取リアドレス論
理回路の細部を示す図、第５図は本発明のファイル・レ
ジスタの動作を説明するためのタイミング図、第６図は
出力論理回路の論理ブロック図、第７図は二重クロック
源バッファ特性を説明するためのブロック図、第８図は
二重クロック源バッファ回路に使われるパルスのタイミ
ング図である。 １０・・・・レジスタ・ファイル、１６・・・・データ
人カパツファ、２０・・・・記憶セル・アレー、２２・
・・・書込みアドレス論理回路、２４・・・・読取リア
ドレス論理回路、３０・・・・読取りマルチプレクサ、
４０・・・・出力ラッチ、４２・・・・出力論理回路。 ＩシＬみアドレス名肴上１回ｌシ　２２ＦＩＧ　６゜ 血力論３里日路４２

Claims (1)

1. 【特許請求の範囲】 （ａ）Ｍ列（Ｍは正の整数）に配列され、その各列が真
   数ビット・ラインと補数ビット・ラインをもつような、
   ２＾ｎ×Ｍ個（ｎは正の整数）の記憶セルのアレーであ
   って、 上記各記憶セルは、２個の記憶ノードをもつフリップ・
   フロップ・セルと、第１の転送ゲートを介して上記真数
   ビット・ラインに接続された第１のノードと、第２の転
   送ゲートを介して上記補数ビット・ラインに接続された
   第２のノードを有し、上記第１及び第２の転送ゲートは
   制御電極を書込み信号に接続されてなり、上記Ｍ列のセ
   ルのうちの個々の列における上記真数ビット・ライン及
   び上記補数ビット・ラインは、Ｍ本のデータ入力ライン
   のうちの１つにそれぞれ接続されてなり、さらに上記記
   憶セルは、該記憶セルの上記第１のノードに接続された
   読み取りラインを有する記憶セルのアレーと、 （ｂ）マスター・クロック信号に接続された入力と、Ｎ
   ビット書込アドレス入力と、上記アレー中の上記Ｍ列の
   うちの個々の列を占める各記憶セルの上記転送ゲートの
   上記制御電極に個々に接続された２＾ｎ本の出力ライン
   をもち、該２＾ｎ本の出力ラインは、Ｍビットの入力デ
   ータを書き込むべく行として上記記憶セルのうちのＭ個
   を選択するために書き込み信号を上記記憶セルに転送す
   るものである書き込みデコーダと、 （ｃ）上記マスター・クロック信号に接続された入力と
   、Ｎビットの読み取リアドレス入力をもつ読み取りアド
   レス・ラッチと、 （ｄ）上記アレーからの上記読み取り出力ラインとして
   の２＾ｎ×Ｍ本の入力と、該２＾ｎ×Ｍ本の入力からＭ
   本を選択し対応するＭ個のデータ信号をＭ本の出力ライ
   ン上に出力するための上記読み取りアドレス・ラッチか
   らのＮビット入力をもつマルチプレクサと、 （ｅ）上記マスター・クロック信号の発生からある遅延
   期間の後発生するスレーブ・クロック信号によってイネ
   ーブルされ、上記マルチプレクサによって選択された、
   上記Ｍ本の出力ライン上の上記アレーからのデータを記
   憶するためのＭビット出力記憶セル・アレーとを具備し
   、 （ｆ）上記マルチプレクサは上記アレーから上記読み取
   りライン上へ上記データ信号を伝播しその選択を上記遅
   延期間に実行し、 以て高速でデータを読み書きできるようにした、レジス
   タ・ファイル。