JPH02310888A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- JPH02310888A JPH02310888A JP1132108A JP13210889A JPH02310888A JP H02310888 A JPH02310888 A JP H02310888A JP 1132108 A JP1132108 A JP 1132108A JP 13210889 A JP13210889 A JP 13210889A JP H02310888 A JPH02310888 A JP H02310888A
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- JP
- Japan
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- memory
- input
- register
- clock signal
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- Pending
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- 230000003068 static effect Effects 0.000 title claims abstract description 43
- 230000004044 response Effects 0.000 claims description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 16
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 23
- 108700028369 Alleles Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002902 bimodal effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はスタティックＲＡＭ（ランダム・アクセス・メ
モリ）に関し、特に外部からの動作モード切り換え信号
により、レジスタ・モードとイネーブル・ラッチ・モー
ドを選択することができるスタティックＲＡＭに関する
。
モリ）に関し、特に外部からの動作モード切り換え信号
により、レジスタ・モードとイネーブル・ラッチ・モー
ドを選択することができるスタティックＲＡＭに関する
。
［従来の技術］
近年、半導体技術の進歩は著しく、特に使用上簡易なス
タティックＲＡＭは高速化も進んでいる。
タティックＲＡＭは高速化も進んでいる。
ところが動作周期が５ｎｓ以下の超高速スタティックＲ
ＡＭになると、アドレスに同期して各入力信号の微小時
間を制御することが非常に困難になってきた。そこで、
外部クロック信号に同期して動作するレジスタ型のスタ
ティックＲＡＭの開発が行われるようになっている。
ＡＭになると、アドレスに同期して各入力信号の微小時
間を制御することが非常に困難になってきた。そこで、
外部クロック信号に同期して動作するレジスタ型のスタ
ティックＲＡＭの開発が行われるようになっている。
また、一方ではアドレス同期型でも外部クロツり信号が
（Ｉ ＨｊＴアレル（またはｌ（Ｌ １１レベル）の時
のみに入出力データをラッチするイネーブル・ラッチ型
のスタティックＲＡＭも開発されている従来における前
記２種類のスタティックＲＡＭの動作について説明する
。
（Ｉ ＨｊＴアレル（またはｌ（Ｌ １１レベル）の時
のみに入出力データをラッチするイネーブル・ラッチ型
のスタティックＲＡＭも開発されている従来における前
記２種類のスタティックＲＡＭの動作について説明する
。
先ず、イネーブル・ラッチ型のスタティックＲＡＭにつ
いて図面を用いて説明する。第４図は従来のイネーブル
・ラッチ型のスタティックＲＡＭのタイミング図であり
、第５図は従来のイネーブル・ラッチ型スタティックＲ
ＡＭのブロック図である。第５図において、スタティッ
クＲＡＭはアドレス・バッファ６１、データイン・バッ
ファ６２、書き込みタイミング発生回路５３、クロック
タイミング発生回路５４、Ｘデコーダδ５． Ｘデコ
ーダ５６、センス・アンプ５７、メモリセル・アレー５
８、入出力回路５９、データアウト・バッファ５Ａで構
成され、クロックタイミング発生回路５４が出力する内
部クロック信号ＣＬＫＩで各入出力データのイネーブル
・ラッチが行われ４以下、第４図のタイミング図を用い
て第６図の・ ブロック図の動作を説明する。外部から
のクロック信号ＣＬＫがＴ Ｌ”レベルの期間は入出力
デー。 °夕はデータ・スルーとなり、通常のアドレス
同期−型となる。すなわち、内部信号ＣＬＫが１１ Ｈ
ＩＴアレルであり、各入出カブロックのラッチ回路は動
作せず、入力データに従って書き込み動作と読み出し動
作が行われる。
いて図面を用いて説明する。第４図は従来のイネーブル
・ラッチ型のスタティックＲＡＭのタイミング図であり
、第５図は従来のイネーブル・ラッチ型スタティックＲ
ＡＭのブロック図である。第５図において、スタティッ
クＲＡＭはアドレス・バッファ６１、データイン・バッ
ファ６２、書き込みタイミング発生回路５３、クロック
タイミング発生回路５４、Ｘデコーダδ５． Ｘデコ
ーダ５６、センス・アンプ５７、メモリセル・アレー５
８、入出力回路５９、データアウト・バッファ５Ａで構
成され、クロックタイミング発生回路５４が出力する内
部クロック信号ＣＬＫＩで各入出力データのイネーブル
・ラッチが行われ４以下、第４図のタイミング図を用い
て第６図の・ ブロック図の動作を説明する。外部から
のクロック信号ＣＬＫがＴ Ｌ”レベルの期間は入出力
デー。 °夕はデータ・スルーとなり、通常のアドレス
同期−型となる。すなわち、内部信号ＣＬＫが１１ Ｈ
ＩＴアレルであり、各入出カブロックのラッチ回路は動
作せず、入力データに従って書き込み動作と読み出し動
作が行われる。
一方、外部クロック信号ＣＬＫが時刻ｔ４１で（（Ｈｊ
）レベルになると、内部信号ＣＬＫ１は時刻ｔ４２で“
Ｌ ′９レベルになり、各入出カブロックのラッチ回路
が動作して、各入出力データをラッチする。
）レベルになると、内部信号ＣＬＫ１は時刻ｔ４２で“
Ｌ ′９レベルになり、各入出カブロックのラッチ回路
が動作して、各入出力データをラッチする。
次に、従来のレジスタ型のスタティックＲＡＭについて
図面を用いて説明する。第６図は従来のレジスタ型スタ
ティックＲＡＭのタイミング図であり、第７図は従来の
レジスタ型スタティックＲＡＭのブロック図である。第
７図において、スタティックＲＡＭはアドレス・バッフ
ァ７１、データイン・バッファ７２、書き込みタイミン
グ発生回路７３、クロックタイミング発生回路７４、Ｘ
デコーダ７５、Ｘデコーダ７６、センス・アンプ７７、
メモリセル・アレー７８、入出力回路７９、データアウ
ト・バッファ７Ａで構成され、クロックタイミング発生
回路７４以外の各入出力バッフ７内に内部信号ＣＬＫＩ
で制御されるレジスタが内蔵されている。
図面を用いて説明する。第６図は従来のレジスタ型スタ
ティックＲＡＭのタイミング図であり、第７図は従来の
レジスタ型スタティックＲＡＭのブロック図である。第
７図において、スタティックＲＡＭはアドレス・バッフ
ァ７１、データイン・バッファ７２、書き込みタイミン
グ発生回路７３、クロックタイミング発生回路７４、Ｘ
デコーダ７５、Ｘデコーダ７６、センス・アンプ７７、
メモリセル・アレー７８、入出力回路７９、データアウ
ト・バッファ７Ａで構成され、クロックタイミング発生
回路７４以外の各入出力バッフ７内に内部信号ＣＬＫＩ
で制御されるレジスタが内蔵されている。
以下、第６図のタイミング図を用いて第７図のブロック
図の動作を説明する。外部クロック信号ＣＬ Ｋが“Ｌ
”レベルの期間は各人出カブロックのレジスタは保持状
態になり、入力データの変化に応答しない。時刻ｔ６１
で外部信号ＣＬＫが“Ｈ″レベルなると時刻ｔ８２で内
部信号ＣＬＫＩが′“）（９ルベルになり、各入出カブ
ロックのししスタ内にデータが人力される。時刻ｔ６３
で内部信号ＣＬＫが“Ｌ Ｉ９レベルになると、再び各
入出カブロックのレジスタは保持状態になる。尚、内部
信号ＣＬＫＩはクロックタイミング発生回路内でワン・
ショット・パルスとして自動発生する。
図の動作を説明する。外部クロック信号ＣＬ Ｋが“Ｌ
”レベルの期間は各人出カブロックのレジスタは保持状
態になり、入力データの変化に応答しない。時刻ｔ６１
で外部信号ＣＬＫが“Ｈ″レベルなると時刻ｔ８２で内
部信号ＣＬＫＩが′“）（９ルベルになり、各入出カブ
ロックのししスタ内にデータが人力される。時刻ｔ６３
で内部信号ＣＬＫが“Ｌ Ｉ９レベルになると、再び各
入出カブロックのレジスタは保持状態になる。尚、内部
信号ＣＬＫＩはクロックタイミング発生回路内でワン・
ショット・パルスとして自動発生する。
［発明が一決しようとする課Ｈ］
上述した従来の各スタティックＲＡＭは動作上の特徴か
ら、システム・クロックと同期して使う場合はレジスタ
型のスタティックＲＡＭが用いられ、システム・クロッ
クと非同期にアドレス信号で用いてシステム・クニック
と一時期間同期させて読み出し動作等を行う場合はイネ
ーブル−ラッチ型スタティックＲＡＭを用いることが多
い。しかしながら、システムの複雑化・多用途化から上
記２種類の動作をランダムに行う必要が生じてきており
、従来の方式のスタティックＲＡＭでは、上記の動作を
させるのに２個のＲＡＭが必要となり、ユーザーにとっ
て非常辷使いにくいという欠点がある。
ら、システム・クロックと同期して使う場合はレジスタ
型のスタティックＲＡＭが用いられ、システム・クロッ
クと非同期にアドレス信号で用いてシステム・クニック
と一時期間同期させて読み出し動作等を行う場合はイネ
ーブル−ラッチ型スタティックＲＡＭを用いることが多
い。しかしながら、システムの複雑化・多用途化から上
記２種類の動作をランダムに行う必要が生じてきており
、従来の方式のスタティックＲＡＭでは、上記の動作を
させるのに２個のＲＡＭが必要となり、ユーザーにとっ
て非常辷使いにくいという欠点がある。
′本発明は上記従来の事情に鑑みなされたもので、レジ
スタモード動作とイネーブルラッチモード動作とを共に
実現することができるスタティックＲＡＭを提供するこ
とを目的とする。
スタモード動作とイネーブルラッチモード動作とを共に
実現することができるスタティックＲＡＭを提供するこ
とを目的とする。
［発明の従来技術に対する相違点］
上述した従来の２種類のスタティックＲＡＭに対し、本
発明は１個のスタティックＲＡＭで従来の２種類の動作
行うという相違点を有する。
発明は１個のスタティックＲＡＭで従来の２種類の動作
行うという相違点を有する。
［課題を解決するための手段］
本発明に係るスタティックランダムアクセスメモリは、
入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとイネー
ブルラッチモードとに切り換えるモードタイミング発生
回路と、前記レジスタモードでは外部からのクロック信
号に起因してワンショットパルスの内部クロック信号を
発生し、メモリの入出力データを当該メモリに備えられ
たレジスタに取り込ませる一方、前記イネーブルラッチ
モードでは外部からのクロック信号に応じた内部クロッ
ク信号を発生し、メモリの入出力データを当該メモリに
備えられたラッチ回路にラッチさせるクロックタイミン
グ発生回路とを有することを特徴とする。
入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとイネー
ブルラッチモードとに切り換えるモードタイミング発生
回路と、前記レジスタモードでは外部からのクロック信
号に起因してワンショットパルスの内部クロック信号を
発生し、メモリの入出力データを当該メモリに備えられ
たレジスタに取り込ませる一方、前記イネーブルラッチ
モードでは外部からのクロック信号に応じた内部クロッ
ク信号を発生し、メモリの入出力データを当該メモリに
備えられたラッチ回路にラッチさせるクロックタイミン
グ発生回路とを有することを特徴とする。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の２モード型のスタティック
ＲＡＭのタイミング図であり、第２図は本発明の一実施
例の２モード型のスタティックＲＡＭのブロック図であ
る。本実施例のスタティックＲＡＭは、アドレス・バッ
ファ２１、データイン・バッファ２２、書き込みタイミ
ング発生回路２３、クロックタイミング発生回路２４、
モードタイミング発生回路２Ｂ、Ｘデコーダ２５、Ｙデ
コーダ２６、センス・アンプ２７、メモリーセル・アレ
ー２８、入出力回路２９、データアウト・バッファ２Ａ
で構成され、モードタイミング発生回路２Ｂのみが従来
のスタティックＲＡＭのブロック図に対して追加となっ
ている。内部信号ＣＬＫ １は外部モード信号ＭＯＤが
“Ｈ”レベルの時は外部クロック信号ＣＬＫと同相とな
り、外部モード信号ＭＯＤが“Ｌ”レベルの時は外部ク
ロック信号ＣＬＫと逆相となる。モードタイミング発生
回路２Ｂとクロックタイミング発生回路２４以外の各入
出カブロックはモードタイミング発生回路２Ｂの出力信
号ＭＯＤＩによって、外部モード信号ＭＯＤが“Ｈ”レ
ベルの時にはレジスタが動作し、外部モード信号ＭＯＤ
が“Ｌ′”レベルの時にはラッチ回路が動作するように
なっている。
ＲＡＭのタイミング図であり、第２図は本発明の一実施
例の２モード型のスタティックＲＡＭのブロック図であ
る。本実施例のスタティックＲＡＭは、アドレス・バッ
ファ２１、データイン・バッファ２２、書き込みタイミ
ング発生回路２３、クロックタイミング発生回路２４、
モードタイミング発生回路２Ｂ、Ｘデコーダ２５、Ｙデ
コーダ２６、センス・アンプ２７、メモリーセル・アレ
ー２８、入出力回路２９、データアウト・バッファ２Ａ
で構成され、モードタイミング発生回路２Ｂのみが従来
のスタティックＲＡＭのブロック図に対して追加となっ
ている。内部信号ＣＬＫ １は外部モード信号ＭＯＤが
“Ｈ”レベルの時は外部クロック信号ＣＬＫと同相とな
り、外部モード信号ＭＯＤが“Ｌ”レベルの時は外部ク
ロック信号ＣＬＫと逆相となる。モードタイミング発生
回路２Ｂとクロックタイミング発生回路２４以外の各入
出カブロックはモードタイミング発生回路２Ｂの出力信
号ＭＯＤＩによって、外部モード信号ＭＯＤが“Ｈ”レ
ベルの時にはレジスタが動作し、外部モード信号ＭＯＤ
が“Ｌ′”レベルの時にはラッチ回路が動作するように
なっている。
以下、第１図のタイミング図を用いて第２図のブロック
図の動作を説明する。時刻ｔｌｌで外部クロック信号Ｃ
ＬＫが“ＨＩｔレベルになると、時刻ｔ１２で内部信号
ＣＬＫＩが“１Ｈ″レベルになって各入出カブロックの
レジスタ内にデータが入力される。時刻ｔ１３でワン・
ショット・パルスである内部信号ＣＬＫＩが“Ｌ″ルベ
ルなると、各入出カブロックのレジスタは保持状態にな
る。そして、時刻ｔ１５で外部モード信号ＭＯＤが“Ｌ
”レベルになるとレジスタ・モードからイネーブル・ラ
ッチ・モードとになり、時刻ｔ１６で内部信号ＣＬＫＩ
が“Ｈ”レベルになって各入出カブロックのラッチ回路
はデータ・スルーとなり、各データを次段に伝達する。
図の動作を説明する。時刻ｔｌｌで外部クロック信号Ｃ
ＬＫが“ＨＩｔレベルになると、時刻ｔ１２で内部信号
ＣＬＫＩが“１Ｈ″レベルになって各入出カブロックの
レジスタ内にデータが入力される。時刻ｔ１３でワン・
ショット・パルスである内部信号ＣＬＫＩが“Ｌ″ルベ
ルなると、各入出カブロックのレジスタは保持状態にな
る。そして、時刻ｔ１５で外部モード信号ＭＯＤが“Ｌ
”レベルになるとレジスタ・モードからイネーブル・ラ
ッチ・モードとになり、時刻ｔ１６で内部信号ＣＬＫＩ
が“Ｈ”レベルになって各入出カブロックのラッチ回路
はデータ・スルーとなり、各データを次段に伝達する。
そして、時刻ｔ１７て外部クロック信号ＣＬＫが“ＨＩ
Ｉレベルになると、各入出カブロックのラッチ回路は各
データをラッチする。
Ｉレベルになると、各入出カブロックのラッチ回路は各
データをラッチする。
第３図は本発明の他の一実施例の２モ一ド型スタテイツ
クＲＡＭのブロック図である。本実施例は、第２図に示
した実施例のブロック図に対し、チップセレクト信号で
３”によるＣＳタイミング発生回路２Ｃのブロックが追
加され、チップの非選択が可能になる利点がある。尚、
その他の動作は前記実施例と同一であるので、その説明
は省略する。
クＲＡＭのブロック図である。本実施例は、第２図に示
した実施例のブロック図に対し、チップセレクト信号で
３”によるＣＳタイミング発生回路２Ｃのブロックが追
加され、チップの非選択が可能になる利点がある。尚、
その他の動作は前記実施例と同一であるので、その説明
は省略する。
［発明の効果コ
以上説明したように本発明は、モートタイミング発生回
路を追加して、各入出力バッファブロック内のラッチ回
路とレジスタ回路を切り換えて動作させるようにしたた
め、従来の２種類のスタティックＲＡＭの機能であるレ
ジスタ・モードとイネーブル・ラッチ・モードとを１チ
ツプのスタティックＲＡＭで実現でき、システム構成の
大幅な簡素化が図れるという効果がある。
路を追加して、各入出力バッファブロック内のラッチ回
路とレジスタ回路を切り換えて動作させるようにしたた
め、従来の２種類のスタティックＲＡＭの機能であるレ
ジスタ・モードとイネーブル・ラッチ・モードとを１チ
ツプのスタティックＲＡＭで実現でき、システム構成の
大幅な簡素化が図れるという効果がある。
第１図は本発明の一実施例に係るスタティックＲＡＭの
動作を示すタイミング図、第２図は本発明の一実施例に
係る２モ一ド型スタテイツクＲＡＭの構成を示すブロッ
ク図、第３図は本発明の他の一実施例に係るスタティッ
クＲＡＭの構成を示すブロック図、第４図は従来のイネ
ーブルラッチ型スタティックＲＡＭの動作を示すタイミ
ング図第５図は従来のイネーブル・ラッチ型スタティッ
クＲＡＭの構成を示すブロック図、第６図は従来のレジ
スタ型スタティックＲＡＭの動作を示すタイミング図、
第７図は従来のレジスタ型スタティックＲＡＭの構成を
示すブロック図である。 ２１．５１．７１・・・・アドレス・バッファ、２２．
５２．７２・・・・データイン・バッファ、２３．５３
，７３・・・・書き込みタイミング発生回路、 ２４．５４．７４・・・・クロックタイミング発生回路
、 ２５．５５，７５・・・・Ｘデコーダ、２６．５６．７
６・・・・Ｙデコーダ、２７．５７，７７・・・・セン
ス・アンプ、２８．５８．７８・・・・メモリセル・ア
レー、２９．５９．７９・・・・入出力回路、２Ａ、５
Ａ、７Ａ・・・データアウト・バッファ、２Ｂ・・・・
・・・・モードタイミング発生回路、・ ２Ｃ・・・
・・・・・ＣＳタイミング発生回路、ＡＤＤ・・・・・
・・外部アドレス信号、ＤＩＮ・・・・・・・外部デー
タ・イン信号、７丁・・・・・・・・外部書き込み信号
、ＣＬＫ・・・・・・・外部クロック信号、ＭＯＤ・・
・・・・・外部モード信号、ＤＯＵＴ・・・・・・デー
タアウト、 ＣＬＫＩ、ＭＯＤＩ−−−−−内部信号、Ｃ８・・・・
・・・・・外部チップセレクト信号。
動作を示すタイミング図、第２図は本発明の一実施例に
係る２モ一ド型スタテイツクＲＡＭの構成を示すブロッ
ク図、第３図は本発明の他の一実施例に係るスタティッ
クＲＡＭの構成を示すブロック図、第４図は従来のイネ
ーブルラッチ型スタティックＲＡＭの動作を示すタイミ
ング図第５図は従来のイネーブル・ラッチ型スタティッ
クＲＡＭの構成を示すブロック図、第６図は従来のレジ
スタ型スタティックＲＡＭの動作を示すタイミング図、
第７図は従来のレジスタ型スタティックＲＡＭの構成を
示すブロック図である。 ２１．５１．７１・・・・アドレス・バッファ、２２．
５２．７２・・・・データイン・バッファ、２３．５３
，７３・・・・書き込みタイミング発生回路、 ２４．５４．７４・・・・クロックタイミング発生回路
、 ２５．５５，７５・・・・Ｘデコーダ、２６．５６．７
６・・・・Ｙデコーダ、２７．５７，７７・・・・セン
ス・アンプ、２８．５８．７８・・・・メモリセル・ア
レー、２９．５９．７９・・・・入出力回路、２Ａ、５
Ａ、７Ａ・・・データアウト・バッファ、２Ｂ・・・・
・・・・モードタイミング発生回路、・ ２Ｃ・・・
・・・・・ＣＳタイミング発生回路、ＡＤＤ・・・・・
・・外部アドレス信号、ＤＩＮ・・・・・・・外部デー
タ・イン信号、７丁・・・・・・・・外部書き込み信号
、ＣＬＫ・・・・・・・外部クロック信号、ＭＯＤ・・
・・・・・外部モード信号、ＤＯＵＴ・・・・・・デー
タアウト、 ＣＬＫＩ、ＭＯＤＩ−−−−−内部信号、Ｃ８・・・・
・・・・・外部チップセレクト信号。
Claims (1)
- 入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとイネー
ブルラッチモードとに切り換えるモードタイミング発生
回路と、前記レジスタモードでは外部からのクロック信
号に起因してワンショットパルスの内部クロック信号を
発生し、メモリの入出力データを当該メモリに備えられ
たレジスタに取り込ませる一方、前記イネーブルラッチ
モードでは外部からのクロック信号に応じた内部クロッ
ク信号を発生し、メモリの入出力データを当該メモリに
備えられたラッチ回路にラッチさせるクロックタイミン
グ発生回路とを有することを特徴とするスタティックラ
ンダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132108A JPH02310888A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132108A JPH02310888A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310888A true JPH02310888A (ja) | 1990-12-26 |
Family
ID=15073631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132108A Pending JPH02310888A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310888A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386389A (en) * | 1992-03-19 | 1995-01-31 | Fujitsu Limited | Semiconductor memory device having a time variable sense amplifier |
| JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
| CN112711547A (zh) * | 2020-12-25 | 2021-04-27 | 海宁奕斯伟集成电路设计有限公司 | 一种存储器控制装置、控制方法和存储器芯片 |
-
1989
- 1989-05-25 JP JP1132108A patent/JPH02310888A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386389A (en) * | 1992-03-19 | 1995-01-31 | Fujitsu Limited | Semiconductor memory device having a time variable sense amplifier |
| JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
| CN112711547A (zh) * | 2020-12-25 | 2021-04-27 | 海宁奕斯伟集成电路设计有限公司 | 一种存储器控制装置、控制方法和存储器芯片 |
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