KR100324143B1 - 반도체 메모리장치 및 번인 테스트 방법 - Google Patents

반도체 메모리장치 및 번인 테스트 방법 Download PDF

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KR100324143B1 KR1019990018053A KR19990018053A KR100324143B1 KR 100324143 B1 KR100324143 B1 KR 100324143B1 KR 1019990018053 A KR1019990018053 A KR 1019990018053A KR 19990018053 A KR19990018053 A KR 19990018053A KR 100324143 B1 KR100324143 B1 KR 100324143B1
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Abstract

기입회로는, 데이터 입력신호에 응답하여 기입명령을 메모리셀로 출력한다. 디코더는, 어드레스 입력신호를 디코딩하여 어드레스명령을 메모리셀로 출력한다. 카운터는, 번인 테스트시에 입력되는 제어신호에 응답하여 디코드 타이밍을 지연시키는 신호를 디코더로 출력한다. 따라서, 카운터는, 메모리셀로 전송되는 기입회로로부터의 기입명령신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 지연시켜 레이트 기입 사이클을 삭제한다.

Description

반도체 메모리장치 및 번인 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF BURN-IN TESTING}
본 발명은, 반도체 메모리장치 및 반도체 메모리장치에 대한 신뢰성 항목을 테스트하는 번인 테스트 (burn-in test) 방법에 관한 것이다.
번인 테스트 (이하, BT 라 함)는, 반도체 메모리장치의 신뢰도를 향상시키기 위하여 반도체 메모리장치에 대해 실시된다.
최근에, 반도체 메모리장치의 용량 등이 증가함에 따라, 신뢰성항목의 테스트 시간의 비율이 공정전체의 시간에 대하여 매우 커지고 있다. 따라서, BT 시간을 단축할 필요성이 매우 크다.
종래의 반도체 메모리장치는, 복수의 레지스터, 판정회로, 카운터, 디코더, 기입회로 (write circuit), 메모리셀, 및 SA 회로로 구성되어 있다.
CLK 신호 및 제 1 제어신호 (A) 를 제 1 레지스터에, 제 2 제어신호 (B) 를 제 2 레지스터에, 데이터 입력신호 (DIN) 를 제 3 레지스터에, 및 어드레스신호를 제 4 레지스터 및 카운터에 각각 입력하고, 제 5 레지스터로부터 반도체 메모리장치의 데이터 출력신호 (DOUT) 를 출력시켜, BT를 실행한다.
반도체 메모리장치의 I/O 단자를 공통 (common) 으로 하여 버스트 (burst) 동작을 실행하는 경우에, 반도체 메모리장치가 통상의 동작에서와 동일한 입력신호로 제어되면, 통상 동작시의 판독 (read) 동작후에 기입동작을 행하는 경우, 필요한 데이터 출력신호 (DOUT) 와 데이터 입력신호 (DIN) 를 혼재시키지 않도록 레이트 기입 사이클 (late write cycle) 이 필요하게 된다. 따라서, 이 방법은, BT 시간이 더 길어진다는 문제점이 있다.
종래에는, 메모리셀에 큰 스트레스 (stress) 를 주기 위하여, 반도체 메모리셀을 구성하는 메모리셀에 주어진 차전위 (differential potential)가 큰 기입동작에서만 BT 를 실행하는 것이 일반적이었다. 따라서, 기입동작만을 연속적으로 행하는 경우에는, BT 실행시에 불필요한 레이트 기입 사이클을 생략하여 BT 시간을 단축시켰다.
본 발명의 목적은, 동기식이며 버스트동작만을 갖는 반도체 메모리장치의 내부회로동작을 제어함으로써 BT 시간을 용이하게 단축시키는 반도체 메모리장치 및 그 번인 테스트 방법을 제공하는 것이다.
본 발명의 반도체 메모리장치는, 기입회로 (write circuit), 디코더, 제어부, 및 메모리셀을 포함한다. 데이터 입력신호는 메모리셀에 입력된다. 데이터 출력신호는 메모리셀로부터 출력된다. 기입회로는, 데이터 입력신호에 응답하여 기입명령을 메모리셀로 출력한다. 디코더는 어드레스 입력신호를 디코딩하여, 어드레스 명령을 메모리셀로 출력한다. 제어부는, 번인 테스트시 입력된 제어신호에 응답하여 디코드 타이밍을 지연시키는 신호를 디코더로 출력한다.
제어부는, 기입회로로부터 메모리셀로 전송된 기입명령신호의 동작 사이클에대하여 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 기능을 갖고 있다.
또한, 제어부는, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호 (next burst start signal)를 디코더에 래칭 (latching) 하는 기능을 갖고 있다.
또한, 본 발명의 번인 테스트 방법은, 데이터 입력신호를 메모리셀로 입력하는 단계, 데이터 출력신호를 메모리셀로부터 출력하는 단계, 강제적으로 제어신호를 입력하는 단계, 및 기입회로로부터 메모리셀로 전송된 기입명령신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 단계를 포함한다.
또한, 본 발명의 번인 테스트 방법은, 메모리셀로 전송된 기입회로로부터의 기입명령신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 단계를 포함한다.
또한, 본 발명의 번인 테스트 방법은, 데이터 입력신호를 메모리셀에 입력하는 단계, 데이터 출력신호를 메모리셀로부터 출력하는 단계, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호를 래칭하는 단계, 및 메모리셀로의 기입동작 동안에 메모리셀의 디지트선 (digit line)을 프리차지 (precharge) 하는 단계를 포함한다.
또한, 본 발명의 번인 테스트 방법은, 데이터 입력신호를 메모리셀에 입력하는 단계, 데이터 출력신호를 메모리셀로부터 출력하는 단계, 제어신호를 강제적으로 입력하는 단계, 기입회로로부터 메모리셀로 전송된 기입명령신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 단계, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호를 래칭하는 단계, 및 메모리셀로의 기입동작 동안에 메모리셀의 디지트선을 프리차지하는 단계를 포함한다.
도 1 은 종래예에 따른 동기식 SRAM 반도체 메모리장치를 도시한 블록도.
도 2 는 동기식 SRAM 반도체 메모리장치에 대하여 종래예에 따른 번인 테스트 방법을 실시할 때의 동작을 설명한 차트.
도 3 은 본 발명의 제 1 실시예에 따른 번인 테스트 방법을 실시할 때의 반도체 메모리장치를 도시한 블록도.
도 4 는 도 1 에 도시된 카운터 (10) 의 구체적인 구성을 도시한 도면.
도 5 는 동기식 SRAM 반도체 메모리장치에 대하여 본 발명의 제 1 실시예에 따른 번인 테스트 방법을 실시할 때의 동작을 설명한 차트.
도 6 은 본 발명의 제 1 실시예에서 5 사이클 기입동작을 연속적으로 실행할 때의 타이밍차트.
도 7 은 본 발명의 다른 실시예에서 4 사이클 기입동작을 연속적으로 실행할 때의 타이밍차트.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2, 4, 5, 6 : 레지스터 3 : 판정회로
7, 10 : 카운터 8, 11 : 디코더
9 : 기입회로 12 : 메모리셀
13 : SA 회로
도 1 은, BT를 실행하기 위한 종래의 반도체 메모리장치의 구성을 도시한 블록도이다. 도 1 에 도시된 반도체 메모리장치는, 레지스터 (1,2,4,5,6), 판정회로 (3), 카운터 (7, 10), 디코더 (8, 11), 기입회로 (9), 메모리셀 (12), 및 SA 회로 (13) 를 포함한다.
도 1 에 도시된 반도체 메모리장치에서는, CLK 신호 및 제어신호 (A) 를 레지스터 (1) 에, 제어신호 (B) 를 레지스터 (2) 에, 데이터 입력신호 (DIN) 를 레지스터 (4) 에, 및 어드레스신호를 레지스터 (5) 및 카운터 (10) 에 각각 입력하고, 반도체 메모리장치의 데이터 출력신호 (DOUT) 를 레지스터 (6) 로부터 출력함으로써, BT 를 실행한다.
도 2 에서는, 6 사이클 기입동작을 연속적으로 실행한다. 이것은, 도 6 에 도시된 종래의 카운터 (7) 는, 기입상태에서의 데이터가 판정회로 (3) 로부터 입력될 때 6 사이클 기입동작이 종료된 후에만 다음 버스트 스타트 신호를 카운터 (10) 에 입력가능하게 하는 구성을 갖기 때문이다. 6 사이클 기입동작의 내용은, 레이트 기입 사이클 (1 사이클), 데이터 입력신호 (DIN) 의 입력 사이클 (4 사이클), 및 SRAM 메모리셀 (12) 에서 특유한 기입 후의 디지트선 프리차지 사이클(1 사이클) 이다.
이하, 본 발명의 실시예를 설명한다. 도 3 은 본 발명의 반도체 메모리장치를 도시한 블록도이다. 도 3 에서, 본 발명에 따른 반도체 메모리장치는, 기입회로 (4, 9), 디코더 (5,8,10,11), 및 제어부 (7) 를 포함한다. 데이터 입력신호 (DIN) 는 메모리셀 (12) 로 입력된다. 데이터 출력신호 (DOUT) 는 메모리셀 (12) 로부터 출력된다.
기입회로 (4, 9) 는, 데이터 입력신호 (DIN) 에 응답하여 기입명령을 메모리셀 (12) 로 출력하고, 디코더 (5,8,10,11) 는, 어드레스 입력신호를 디코딩한 후에 어드레스 명령을 메모리셀 (12) 로 출력한다. 또한, 제어부 (7) 는, BT 실행시에 입력된 제어신호 (14) 에 응답하여 디코드 타이밍을 지연시키는 신호를 디코더 (5, 10) 로 출력한다.
본 발명에서는, 기입회로 (4, 9) 의 기입명령이 메모리셀 (12) 로 전송된 신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 지연시킨다. 구체적으로, 상기 신호를 1 사이클 지연시켜, 레이트 기입 사이클을 삭제한다.
또한, 본 발명에서는, 데이터 입력신호에 의한 메모리셀 (12) 로의 기입동작이 종료될 때, 강제적으로 입력된 제어신호 (14) 에 응답하여 다음 버스트 스타트 신호를 래칭하고, 기입동작 동안에 메모리셀 (12) 의 디지트선을 프리차지한다. 이에 의해 프리차지 사이클을 삭제한다.
또한, 본 발명은, 제어신호 (14) 가 강제적으로 입력되고, 제어신호 (14) 에 응답하여 기입회로의 기입명령이 메모리셀로 전송되는 신호의 동작 사이클에 대하여 디코더에 의한 디코드 타이밍의 동작 사이클이 지연되고, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때 강제적으로 입력된 제어신호 (14) 에 응답하여 다음 버스트 스타트 신호가 래칭되고, 메모리셀의 디지트선이 기입동작 동안에 프리차지되는 구성도 가질 수 있다.
다음에, 상기 본 발명의 제 1 실시예에 대해 도 3 을 참조하여 더 구체적으로 설명한다. 도 3 에 도시된 바와 같이, BT 법 실행시의 반도체 메모리장치는, 레지스터 (1,2,4,5,6), 판정회로 (3), 카운터 (7, 10), 디코더 (8, 11), 기입회로 (9), 메모리셀 (12), 및 센스증폭기 (SA) 회로 (13) 를 포함한다. 카운터 (7) 에는 제어신호 (14) 용 입력단자가 제공된다. BT 를 실행할 때에만, 제어신호 (14) 가 카운터 (7) 에 입력된다.
어드레스 입력신호를 래칭하는 레지스터 (5) 및 어드레스 입력신호를 래칭하는 버스트 카운터 (10) 로부터 디코더 (11) 를 통해 메모리셀 (12) 로 전송되는 어드레스신호의 동작 사이클은, 데이터 입력신호 (DIN) 를 래칭하는 레지스터 (4) 로부터 기입회로 (9) 를 통해 메모리셀 (12) 로 전송되는 신호의 동작 사이클보다 1 사이클 더 빠르다. 먼저, 제어신호 (14) 는 카운터 (7) 에서 래칭된다. 다음에, 디코드 타이밍을 지연시키는 신호가 레지스터 (5) 및 버스트 카운터 (10) 로 입력된다. 버스트 카운터 (10) 는 디코더 (11) 의 디코드 타이밍을 1 사이클 지연시킨다. 이에 의해, 레이트 기입회로의 삭제가 실현된다.
레지스터 (1) 로 입력되는 CLK 신호에 의해, 제어신호 (A) 는 레지스터 (1) 에, 제어신호 (B) 는 레지스터 (2) 에, 데이터 입력신호 (DIN) 는 레지스터 (4)에, 어드레스신호는 레지스터 (5) 및 카운터 (10) 에 각각 래칭된다.
레지스터 (1) 의 출력데이터는 카운터 (7) 로 입력된다. 카운터 (7) 는 버스트동작의 상태를 판정한다. 카운터 (7) 로부터의 판정신호는, 카운터 (10), 판정회로 (3), 및 레지스터 (5) 로 출력된다.
판정회로 (3) 는, 카운터 (7) 로부터의 데이터에 응답하여, 기입 및 판독동작 중에 어느 것인지를 판정한다. 그 판정신호는 카운터 (7) 및 레지스터 (4) 로 출력된다.
레지스터 (4) 는, 판정회로 (3) 로부터의 판정신호가 기입상태를 나타낼 때만 데이터 입력신호 (DIN) 를 기입회로 (9) 로 입력한다.
레지스터 (5) 는, 카운터 (7) 의 출력신호에 응답하여 어드레스신호를 버스트 스타트 디코더 (8) 및 디코더 (11) 로 출력한다. 디코더 (8, 11) 는, 어드레스신호에 응답하여 메모리셀 (12) 의 어드레스에 데이터를 기입한다.
판독상태의 경우, 상기와 마찬가지로 디코더 (8, 11) 에 의해 결정된 어드레스에 대응하는 메모리셀 (12) 내의 데이터는 센스증폭기 (13) 에 의해 증폭된다. 증폭된 신호는, 데이터 출력신호 (DOUT) 로서 레지스터 (6) 로부터 출력된다.
도 4 는, 도 3 에 도시된 카운터 (10) 의 구체적인 구성을 도시한 블록도이다. 도 4 에 도시된 바와 같이, 카운터 (10) 는, 디코더 (10a) 및 레지스터 (101, 102, 103, 104) 를 포함한다.
먼저, 어드레스 입력신호와 카운터 (7) 로부터의 출력신호에 응답하여 버스트 스타트 어드레스를 결정하는 디코더 (10a) 가 선택된다. 디코더 (10a) 로부터의 선택신호는 레지스터 (101, 102, 103, 104) 로 입력된다.
예를 들면, 디코더 (10a) 로부터의 선택신호가 레지스터 (101) 로 입력되고 레지스터 (101) 로부터 출력된 신호가 디코더 (11) 로 출력되면, CLK 신호가 입력될 때마다 선택되는 레지스터는 레지스터 (102), 레지스터 (103), 및 레지스터 (104) 순서로 스위칭된다.
마찬가지로, 선택신호가 레지스터 (102) 에 입력되고 비선택신호가 다른 레지스터 (101, 103, 104) 로 입력되면, CLK 신호가 입력될 때마다 선택되는 레지스터는 레지스터 (102), 레지스터 (103), 레지스터 (104), 및 레지스터 (101) 순서로 스위칭된다.
레지스터 (103 또는 104) 가 최초에 선택되는 경우에도, 선택될 레지스터는 상기와 마찬가지로 순차 스위칭되어, 선택 어드레스가 결정된다.
다음에, 도 3 및 4 에 도시된 반도체 메모리장치를 사용하여 번인 테스트 방법을 실행하는 경우에 대해 도 5 를 참조하여 설명한다.
도 5 는 동기식 SRAM 반도체 메모리장치를 도시한다. I/O 단자를 공통으로 한 반도체 메모리장치를 사용하여 본 발명에 따른 번인 테스트 방법을 실행할 때에, 버스트 길이가 4 인 통상의 동작인 판독동작후의 기입동작을, 대표적인 입력신호 (CLK), 제어신호 (A), 제어신호 (B), 데이터 입력신호 (DIN), 및 데이터 출력신호 (DOUT) 에 주의하여 설명한다.
도 3 에 도시된 동기식 SRAM 반도체 메모리장치에서, 입력된 모든 신호는, CLK 신호가 LOW 로부터 HIGH 로 천이하는 시점에서 래칭된다. CLK 신호에 응답하여 제어되는 도 3 의 내부회로는, CLK 신호의 입력에 따라 데이터를 래칭하고 데이터를 출력한다.
제어신호 (A) 의 레벨이 LOW 일 때 제어신호 (A) 를 ACTIVE 상태로 설정하면, 제어신호 (A) 가 LOW 이고 CLK 신호가 LOW 로부터 HIGH 로 천이하는 시점 (P1) (도 5 참조) 에서 버스트 동작이 스타트한다.
또한, 버스트 동작을 실행하는 제 1 어드레스는, 시점 (P2) (도 5 참조) 에서 래칭된 어드레스신호에 의해 결정된다.
그후, 잔여 버스트 길이 (3 사이클에 해당) 에 대한 각 어드레스는, 카운터 (10) 에서 사이클이 1 사이클씩 진행할 때마다 결정된다.
또한, 제어신호 (B) 는, 판독동작 및 기입동작 중에 어느 것인지를 결정하는 신호이다. 도 5 에서, 제어신호 (B) 가 HIGH 이면, 판독동작이 실행되고, LOW 이면, 기입동작이 실행된다.
I/O 단자를 공통으로 설정하고 판독동작 후에 기입동작을 실행하면, 데이터 입력신호 (DIN) 가 입력되는 단자와 데이터 출력신호 (DOUT) 가 출력되는 단자가 공통으로 사용된다. 따라서, 기입동작이 스위칭될 때, 레지스터 (6) 로부터 출력된 데이터 출력신호 (DOUT) 와 레지스터 (4) 에 입력된 데이터 입력신호 (DIN) 가 섞이지 않도록 도 5 의 기간 (P3) 에서 도시된 바와 같이 레이트 기입동작이 필요해진다.
판독동작의 사이클에서, 레지스터 (5) 에 입력된 어드레스신호만에 의해 어드레스가 결정된다. 레지스터 (5) 에 의해 결정된 어드레스에 상당하는 메모리셀 (12) 로부터의 데이터 출력신호 (DOUT) 는 레지스터 (6) 로부터 출력된다. 통상의 기입동작의 사이클에서, 레이트 기입동작 (도 5 의 P3 참조) 이 필요해진다.
그때, 어드레스신호를 래칭하는 레지스터 (5) 및 버스트 카운터 (10) 로부터 디코더 (11) 를 통해 메모리셀 (12) 에 도달하는 어드레스신호의 동작 사이클은, 데이터 입력신호 (DIN) 를 래칭하는 레지스터 (4) 로부터 기입회로 (9) 를 통해 메모리셀 (12) 에 도달하는 신호의 동작 사이클보다 1 사이클 더 빠르다는 점을 주목한다.
본 발명의 번인 테스트 방법은, 제어신호 (14) 를 카운터 (7) 에 래칭하고, 디코드 타이밍을 지연시키는 신호를 레지스터 (5) 및 버스트 카운터 (10) 로 입력하고, 디코더 (11) 의 디코드 타이밍을 버스트 카운터 (10) 에 의해 1 사이클 지연시킴으로써 실행된다.
따라서, 본 실시예에서는, BT 실행시에 기입동작만을 실행한다는 점을 주목하여, 디코더 (11) 의 디코드 타이밍이 1 사이클 지연되도록 BT 실행시에만 버스트 카운터 (10) 의 동작이 제어된다.
따라서, 레이트 기입 사이클 (P3 기간)을 실질적으로 삭제하여 BT 시간을 단축시킬 수 있다 .
또한, 본 발명의 제 1 실시예에서의 효과를 도 1 에 도시된 종래예와 비교하여 구체적으로 설명한다. 기입상태에서의 데이터가 판정회로 (3) 로부터 입력되면, 도 1 에 도시된 카운터 (7) 는, 레이트 기입 사이클을 포함한 6 사이클 동작이 종료한 후에만 다음 버스트 스타트 신호를 카운터 (10) 로 입력할 수 있다. 이것은, 기입동작은, 레이트 기입 사이클 (1 사이클), 데이터 입력신호 (DIN) 의 입력 사이클 (4 사이클), 및 SRAM 메모리셀에서 특유한 기입동작후 디지트선 프리차지 사이클 (1 사이클) 로 구성된 6 사이클을 필요로 하기 때문이다.
도 3 에서, 데이터 입력신호 (DIN) 를 래칭하는 레지스터 (4) 로부터 기입회로 (9) 를 통해 메모리셀 (12) 로 전송되는 신호와, 어드레스 입력신호를 래칭하는 레지스터 (5) 및 어드레스 입력신호를 래칭하는 버스트 카운터 (10) 로부터 디코더 (11) 를 통해 메모리셀 (12) 로 전송되는 신호의 동작 사이클은, 데이터 입력신호 (DIN) 가 메모리셀 (12) 로 전송되는 사이클보다 1 사이클 더 빠르다. 따라서, 버스트 카운터 (10) 는 디코더 (11) 의 디코드 타이밍을 1 사이클 지연시키는 동작을 실행한다.
구체적인 수치를 사용하여, 본 발명의 제 1 실시예에 의한 효과를 설명한다. 버스트길이 4 를 갖는 기입동작의 연속 동작은 통상 6 사이클을 필요로 한다. 따라서, 64K (14비트×2(버스트길이: 4) 비트) 장치의 경우, BT 시간은 다음 수학식 1 로부터 구해질 수 있다.
본 실시예에 따르면, 레이트 기입 사이클을 삭감하여 6 사이클을 5 사이클로 단축할 수 있어서, BT 시간을 다음 수학식 2 로부터 구할 수 있다.
따라서, BT 시간은 종래 BT 시간의 5/6 로 단축된다.
상기 제 1 실시예에서는, BT 실행시에 기입상태만이 존재하는 판정회로 (3) 로부터 전송되는 데이터에 응답하여 기입상태의 경우에 카운터 (7) 에서, 카운터 (10) 로 버스트 스타트 신호를 전송하는 것을 1 사이클 지연시킨다.
그럼에도 불구하고, 이 방법 대신에, BT 실행시에만 발생되는 제어신호 (14) 로 통상 동작시에서보다 버스트 스타트 신호의 전송을 1 사이클 더 빠르게 하고, 또한 다음 버스트 스타트 신호를 기입동작의 5 사이클이 종료된 후에 래칭함으로써, 실질적으로 버스트 카운터 (10) 에서 디코더 (11) 의 디코드 타이밍을 1 사이클 지연시키고, 및 디코드 타이밍과 데이터 입력신호 (DIN) 의 입력 사이클을 동기시켜 레이트 기입 사이클을 삭감하도록 할 수도 있다.
다음에, 본 발명의 제 2 실시예에 대해 설명한다. BT 에서는 기입동작만이 실행되므로, 동기식 SRAM 반도체 메모리장치에서 기입동작후 판독동작에 필요한 메모리셀 (12) 의 프리차지 사이클을 삭제시켜 BT 시간을 단축시킬 수도 있다.
구체적으로, 제어부 (7) 는, 데이터 입력신호에 의한 메모리셀 (12) 로의 기입동작이 종료될 때 강제적으로 입력된 제어신호 (14) 에 응답하여 디코더 (8, 10) 에 다음 버스트 스타트 신호를 래칭한다. 이에 의해, 프리차지 사이클을 삭감하는 것이 가능해진다.
이 경우, 반도체 메모리장치에 대한 번인 테스트에서는, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료된 시점에서, 제어부 (7) 는, 다음 버스트 스타트 신호를 래칭하고, 기입동작 동안에 메모리셀 (12) 의 디지트선을 프리차지한다.
또한, 제어부 (7) 는, 제어신호 (14) 를 강제적으로 입력한 후, 제어신호 (14) 에 응답하여, 메모리셀 (12) 로 전송되는 기입회로 (4, 9) 의 기입명령신호의 동작 사이클에 대하여 디코더 (5,8,10,11) 에 의한 디코드 타이밍의 동작 사이클을 지연시킨다. 또한, 데이터 입력신호 (DIN) 에 의한 메모리셀 (12) 로의 기입동작이 종료된 시점에서, 제어부 (7) 는, 강제적으로 입력된 제어신호 (14) 에 응답하여 다음 버스트 스타트 신호를 래칭하고, 기입동작 동안에 메모리셀 (12) 의 디지트선을 프리차지한다. 이 방법에 따라, 레이트 기입 사이클은 5 사이클에서 4 사이클로 줄어든다.
따라서, 다음 수학식 3 으로부터 BT 시간을 구한다.
이에 의해, BT 시간은 종래의 BT 시간의 4/6 으로 단축된다. 도 7 은, 4 사이클 기입동작이 연속적으로 실행될 때의 타이밍을 도시한다.
상기와 같이, 본 발명에 따르면, BT 실행시에 레이트 기입 사이클을 줄임으로써 기입 사이클을 줄일 수 있다.

Claims (7)

  1. 메모리셀을 구비한 반도체 메모리장치에 있어서,
    데이터 입력신호에 응답하여 기입명령을 상기 메모리셀로 출력하는 기입회로;
    상기 메모리셀로의 어드레스 명령을 디코딩하는 디코더; 및
    번인 테스트 실행시에 입력되는 제어신호에 응답하여 디코드 타이밍을 지연시키는 신호를 상기 디코더로 출력하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    제어부는, 상기 기입회로로부터 상기 메모리셀로 전송되는 기입명령신호의 동작 사이클에 대하여 상기 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 기능을 갖는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 또는 제 2 항에 있어서,
    제어부는, 데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때에 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호를 상기 디코더에 래칭하는 것을 특징으로 하는 반도체 메모리장치.
  4. 데이터 입력신호를 메모리셀로 입력하고 데이터 출력신호를 메모리셀로부터 출력시킴으로써 반도체 메모리장치에 대한 신뢰성 테스트를 실행하는 번인 테스트 방법에 있어서,
    제어신호를 강제적으로 입력시키는 단계; 및
    제어신호에 응답하여, 메모리셀로 전송되는 기입명령신호의 동작 사이클에 대하여 디코더에 의한 디코드 타이밍의 동작 사이클을 지연시키는 단계를 포함하는 것을 특징으로 하는 번인 테스트 방법.
  5. 데이터 입력신호를 메모리셀로 입력하고 데이터 출력신호를 메모리셀로부터 출력시킴으로써 반도체 메모리장치에 대한 신뢰성 테스트를 실행하는 번인 테스트 방법에 있어서,
    제어신호를 강제적으로 입력하는 단계; 및
    제어신호에 응답하여, 메모리셀로 전송되는 기입명령신호의 동작 사이클에 대하여 디코드 타이밍의 동작 사이클을 1 사이클 지연시키는 단계를 포함하는 것을 특징으로 하는 번인 테스트 방법.
  6. 데이터 입력신호를 메모리셀로 입력하고 데이터 출력신호를 메모리셀로부터 출력시킴으로써 반도체 메모리장치에 대한 신뢰성 테스트를 실행하는 번인 테스트 방법에 있어서,
    데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때에 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호를 래칭하는 단계; 및
    상기 메모리셀로의 기입동작 동안에 메모리셀의 디지트선을 프리차지하는 단계를 포함하는 것을 특징으로 하는 번인 테스트 방법.
  7. 데이터 입력신호를 메모리셀로 입력하고 데이터 출력신호를 메모리셀로부터 출력시킴으로써 반도체 메모리장치에 대한 신뢰성 테스트를 실행하는 번인 테스트 방법에 있어서,
    제어신호를 강제적으로 입력하는 단계;
    제어신호에 응답하여, 메모리셀로 전송되는 기입명령신호의 동작 사이클에 대하여 디코더에 의한 디코드 타이밍의 동작 사이클을 지연시키는 단계;
    데이터 입력신호에 의한 메모리셀로의 기입동작이 종료될 때에 강제적으로 입력된 제어신호에 응답하여 다음 버스트 스타트 신호를 래칭하는 단계; 및
    상기 메모리셀로의 기입동작 동안에 메모리셀의 디지트선을 프리차지하는 단계를 포함하는 것을 특징으로 하는 번인 테스트 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6950355B2 (en) * 2001-08-17 2005-09-27 Broadcom Corporation System and method to screen defect related reliability failures in CMOS SRAMS
KR100432886B1 (ko) * 2002-01-30 2004-05-22 삼성전자주식회사 높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치
CN101120260B (zh) * 2005-02-15 2010-09-15 株式会社爱德万测试 预烧装置
KR100911186B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 장치 및 그 장치의 데이터 출력 방법
KR100962025B1 (ko) 2008-10-21 2010-06-08 주식회사 하이닉스반도체 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로
CN103163448B (zh) * 2011-12-16 2016-01-27 中国科学院微电子研究所 对现场可编程门阵列中查找表延迟故障进行检测的方法
CN103336237B (zh) * 2013-06-28 2016-10-19 上海华虹宏力半导体制造有限公司 内建耐力测试系统、老化测试装置及相应的耐力测试方法
CN109390031A (zh) * 2018-10-23 2019-02-26 江苏华存电子科技有限公司 一种半导体存储产品高温老化测试方法
CN109164329A (zh) * 2018-10-23 2019-01-08 江苏华存电子科技有限公司 一种半导体存储产品高低温老化测试方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638331A (en) * 1994-12-13 1997-06-10 Samsung Electronics Co., Ltd. Burn-in test circuit and method in semiconductor memory device
JPH1092197A (ja) * 1996-05-17 1998-04-10 Samsung Electron Co Ltd 半導体メモリ装置のバーンインストレス回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010658B1 (ko) * 1993-11-26 1997-06-30 삼성전자 주식회사 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법
EP0745998B1 (en) * 1995-05-31 2004-01-02 United Memories, Inc. Circuit and method for accessing memory cells of a memory device
KR100202671B1 (ko) * 1996-08-06 1999-06-15 구본준 반도체 소자의 번인 검사장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638331A (en) * 1994-12-13 1997-06-10 Samsung Electronics Co., Ltd. Burn-in test circuit and method in semiconductor memory device
JPH1092197A (ja) * 1996-05-17 1998-04-10 Samsung Electron Co Ltd 半導体メモリ装置のバーンインストレス回路

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